DE2347839A1

DE2347839A1 - Phasenregelkreis

Info

Publication number: DE2347839A1
Application number: DE19732347839
Authority: DE
Inventors: Harald Kizler; Bernd Przybyla; Peter Juergen Dipl Ing Schmidt
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1973-09-22
Filing date: 1973-09-22
Publication date: 1975-04-10
Also published as: FR2242807B3; SE396174B; SE7411804L; DE2347839B2; US3935538A; SE7411894L; GB1480581A; FR2242807A1

Description

24.8.73 Ve/Ma

Anlage zur
Patentanmeldung

ROBERT BOSCH GMBH, Stuttgart Phasenregelkreis

Die Erfindung betrifft einen Phasenregelkreis, insbesondere zur Frequenzvervielfachung einer Eingahgsfrequenz, mit einem' gesteuerten Frequenzgenerator, mit einer Frequenzuntersetzerstufe und mit einer Phasenvergleichsstufe.

Solche Phasenrefcelkreise, im englischen Sprachgebrauch als Phase-Locked Loop bezeichnet, sind u.a. in der Anwendung als spulenloses Filter, als FM-Demodulator, zur Frequenzteilung und für Stereo-Dekoder bekannt.' Interessant ist die Anwendung eines Phasenregelkreises zur Frequenzvervielfachung, insbesondere für Blockierschutzanlagen in Kraftfahrzeugen.

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Mit den Laufrädern verbundene Drehzahlgeber erzeugen dort eine Frequenz, die, um genügend kleine Filterzeitkonstante in der vorzugsweise digitalen Auswerteschaltung zu erhalten, auf eine hohe Frequenz heraufgesetzt werden muss.

Bekannte analoge Phasenregelkreise enthalten einen gesteuerten Frequenzgenerator, dessen Frequenz mittels einer Regelspannung - von der eingestellten Endfrenuenz abhängig verringert oder erhöht werden kann« Eine nachgeschaltete Frequenzuntersetzerstufe bestimmt das Teilverhältnis des Frequenzteilers. In einer Phasenvergleichsstufe wird das Eingangssignal mit dem Ausgangssignal der Frequenzuntersetzerstufe multipliziert. Bei Übereinstimmung der Signale wird die Oszillatorfrequenz nicht verändert und die Regelschleife ist abgeglichen. Der Nachteil der bekannten analogen Phasenregelkreise besteht insbesondere darin, dass ohne besondere Massnahmen das rückgeführte Signal auf eine Harmonische des Eingangssignals einschwingen kann. Dieser Nachteil kann durch eine Vorsteuerung vermieden v/erden, jedoch tritt ein grosser zusätzlicher Schaltungsaufwand auf.

Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis zu schaffen, bei dem solche Fangprobleme nicht auftreten, und der mit grosser Sicherheit eine eindeutige, im festen Verhältnis zur Eingangsfrequenz stehende Ausgangsfrequenz erzeugt.

Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass als Frequenzgenerator eine von einem Vorwärts- Rückwärtszähler gesteuerte digitale Multiplizierstufe vorgesehen ist, dass durch die Ausgangsfrequenz der Multiplizierstufe der Speicherinhalt eines als Frequenzuntersetzerstufe eingesetzten zweiten Zählers zählbar ist, und dass durch die Phasenvergleichsstufe der gespeicherte Zahlenwert des Vorwärts-

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Rückwärtszählers in Abhängigkeit vom Zählerinhalt des zweiten Zählers zu Beginn eines neuen Eingangssignals veränderbar ist.

In weiterer Ausgestaltung der Erfindung ist eine Deko<Lierstufe mit nachgeschalteter Torstufe als Phasenvergleichsstufe vorgesehen, wobei der Ausgang der Torstufe mit dem Zähleingang· des Vorwärts- Rückwärtszählers verbunden ist und über die Torstufe nur dann wenigstens ein Zählsignal zur Veränderung des Zählerstands des Vorwärts- Rückwärtszählers diesem zuführbar ist, wenn der ZählVorgang zur Ermittlung des Zählerstands des zweiten Zählers zu Beginn eines neuen Eingangssignals entweder noch nicht abgeschlossen ist, oder bereits abgeschlossen war.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, dass keine Pangprobleme mehr auftreten können, d.h., dass das Ausgangssignal nicht auf eine Harmonische des Eingangssignals einschwingen kann. Weiterhin ist durch die Möglichkeit der Verwendung von integrierten Schaltkreisen eine sehr einfache und billige Realisierung des Phasenregelkreises möglich. In der Ausführung als Drei-Punkt-Regler erfolgt im eingeschwungenen Zustand keine Nachstellung mehr.

Zwei Ausführungsbeispiele der Erfindung sind in Zeichnungen dargestellt und v/erden im folgenden näher beschrieben. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel eines digitalen Phasenregelkreises mit konstanter Nachregelung bei jedem Eingangssignal,

Fig. 2 ein zweites Ausführungsbeispiel eines digitalen Phasenregelkreises mit variabler Nachregelung bei jedem Eingangssignal,

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Pig. 3 Impulsdiagramme zur Erläuterung der Funktion der beiden Ausführungsbeispiele,

Fig. ¹J ein Ausführungsbeispiel einer Rasterstufe und

Fig. 5 Impulsdiagramme zur Erläuterung der Funktion der Rasterstufe

In dem in Fig. 1 dargestellten ersten Ausführungsbeispiel eines digitalen Phasenregelkreises wird eine Rasterstufe 10 über eine Klemme 11 einer Eingangsfrequenz f„ zugeführt. Ein Taktgenerator 12 ist über eine Klemme 13 mit der Rasterstufe 10 verbunden und führt dieser die Grundtaktfrequenz f~ zu. Der Ausgang der Rasterstufe 10 ist sowohl über ein als Torstufe eingesetztes NAND-Gatter 1H an dem Zähleingang eines Vorwärts- Rückwärts Zählers 15> wie auch an den Übernahmeeingang eines zweiten, als Rückwartszähler ausgebildeten Zähler 16 angeschlossen. Die Binärzahlenausgänge des Vorwärts-Rückwärts· Zählers 15 sind an die Eingänge einer digitalen Multiplizierstufe 17 angeschlossen, die als serieller oder paralleler Multiplizierer ausgebildet sein kann. Ein serieller Multiplizierer ist beispielsweise unter der Bezeichnung SN 7497 im Handel erhältlich. Sind gleichmäßige Ausgangssignale erwünscht, so kann ein paralleler Multiplizierer eingesetzt '.werden, der ebenfalls im Handel erhältlich ist. Diese Multiplizierstufe wird ebenfalls über die Klemme 1.3 mit der Grundtaktfrequenz f_Q beaufschlagt. Am Ausgang der Multiplizierstufe 17 liegt die Ausgangsfrequenz f. an, die sowohl einer Ausgangsklemme 18, wie auch dem Zähleingang des zweiten Zählers 16 zugeführt wird. Die Ausgänge einer Speicherstufe 19 sind mit den Einschreibeeingängen des zweiten Zählers 16 verbunden. Für diese Speicherstufe kann ein Lesespeicher eingesetzt sein,der in der englischen Literatur als READ ONLY MEMORY bezeichnet ist.

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Im einfachsten Pall kann die Speicherstufe jedoch auch als Verdrahtung realisiert sein, wobei in Abhängigkeit von der gewünschten, einzulesenden Dualzahl jeder Einschreibeeingang entweder mit einem O-Signal oder einem 1-Signal beaufschlagt wird. Die Ausdrücke O-Signal und 1-Signal bezeichnen die beiden, in der Digitaltechnik üblichen Alternativsignale, wobei ein O-Signal ein Potential bezeichnet, das ungefähr dem Massepotential entspricht.

Die Ausgänge des zweiten Zählers 16 sind mit einer Dekoclierstufe 20 verbunden, wobei der der Dualzahl 1 zugeordnete Ausgang sowohl mit einem Eingang eines zweiten NAND-Gatters 21, wie auch mit einem Eingang eines Antivalenzgatters 22 (EXCLUSIVE' ODER) verbunden ist. Die übrigen Ausgänge des zweiten Zählers 16 sind mit den Eingängen eines ODER-Gatters 23 verbunden. Der Ausgang des ODER-Gatters 23 ist sowohl an den zweiten Eingang des Antivalenzgatters 22, wie auch an den Zählrichtungseingang des Vorwärts- Rückwärtszählers 15 angeschlossen. Der Ausgang des Antivalenzgatters 22 ist mit dem zweiten Eingang des zweiten NAND-Gatters 21 verbunden, dessen Ausgang an den zweiten Eingang des als Torstufe eingesetzten ersten NAND-Gatters 14 angeschlossen ist.

Die Wirkungsweise des in Pig. I dargestellten ersten Ausführungsbeispiels wird im folgenden anhand der in Pig. dargestellten Impulsdiagramme näher erläutert, und zwar durch die ersten sieben der dargestellten Impulsfolgen. Die Eingangsfrequenz f„ wird durch die Grundtaktfrequenz f₀ gerastert und am Ausgang der Rasterstufe 10 liegt die Impulsfolge U₁₀ an. Es wird im folgenden der eingeschwungene Zustand des Phasenregelkreises betrachtet. Im abgeglichenen Zustand ist das KAND-Gatter 14 gesperrt. Im Vorwärts-

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dieser Dualzahl zur maximal speicherbaren Dualzahl des Vor-Rückwärtszählers

Rückwärtszähler 15 ist eine feste Dualzahl gespeichert. Die Multiolizierstufe 17 multipliziert die Grundtaktfrequenz f₀ mit dem Verhältnis* ^und erzeugt in Abhängigkeit dieser beiden Grossen die Ausgangsfrequenz f«, die nicht grosser als die Grundtaktfrequenz f_Q sein kann. Mit jeder Rückflanke eines Rastersignals U₁₀ wird der Speicherinhalt der Speicherstufe 19 in den zweiten Zähler l6 übernommen. Mit dem Rückflanker. der Ausgangssignale f_A wird der Zählerstand Z₁^ des zweiten Zählers 16 abwärts gezählt.

Soll ein Drei-Punkt-Regelverhalten erreicht werden, so bleibt beispielsweise, wie im vorliegenden Fall, bei Erreichen des Zählerstands 1 zu Beginn eines neuen Rastersignals U₁₀ das als Torstufe eingesetzte NAND-Gatter 14 für Rastersignale U₁₀ gesperrt, so dass sich der Zählerstand des Zählers 15 und damit die Ausgangsfrequenz f_A nicht ändert. Ist dagegen der Zählerstand des zweiten Zählers 16 zu Beginn eines neuen Rastersignals-auf einen Wert heruntergezählt, der grosser oder kleiner als 1 ist, so öffnet sich das NAND-Gatter 14 und das Rastersignal U₁₀ wird dem Zählerstand des Zählers 15 entsprechend dazu- oder abgezählt, so dass sich die Ausgangsfrequenz f_A vergrössert oder verkleinert,

Zum Zeitpunkt ti ist der Zählerstand des zweiten Zählers 16 bis auf den Wert 1 abgesunken, wodurch am Ausgang des ODER-Gatters 23 ein O-Signal entsteht. Da an dem der Zahl 1 zugeordneten. Ausgang des Zählers 16 noch ein 1-Signal anliegt, liegt am Ausgang des NAND-Gatters 21 ein O-Signal an. Der zu dem Zeitpunkt anliegende Rasterimpuls am Ausgang der Rasterstufe 10 kann daher den Ausgang des NAND-Gatters 14 nicht beeinflussen. Mit der Rückflanke dieses Rastersignals wird der Speicherinhalt der Speicherstufe 19 auf den zweiten Zähler l6 übertragen und an den Ausgängen der Gatter 21 und 2^5 liegen wieder 1-Signale. Im Diagramm ist nun der Fall an-

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nommen, dass sich die Eingangsfrequenz f„ vergrössert. Dadurch ist der Zählerstand des Zählers 16 zu Beginn eines neuen Rastersignals z.Zt. Ϊ2 noch nicht ganz her-tintergezählt. An den Ausgängen der Gatter 23 und 21 liegen daher 1-Signale und der Rasterimpuls U₁₀ bewirkt am Ausgang des NAND-Gatters 14 ein 0-Signal. Da der Zähleingang des Vorwärts- Rückwärtszählers 15 mit O-Signalen ansteuerbar ist, verändert sich der Zählerstand um den Wert 1. Das am Ausgang des ODER-Gatters 23 anliegende 1-Signal ist zusätzlich dem Zählrichtungseingang des Zählers 15 zugeführt und bewirkt dadurch, dass der Rr-sterimpuls zum Zählerstand positiv dazugezählt wird. Die Ausgangsfrequenz f. erhöht sich.

In der nun folgenden dritten Periode der Eingangsfrequenz f_E hat sich die Frequenz wieder verringert. Zum Zeitpunkt •t3, zu dem der Zählerstand des Zählers 16 auf den Wert 1 abgesunken ist, treten an den Ausgängen der Gatter 23 und 21, wie zum Zeitpunkt ti, O-Signale auf. Beim darauffolgenden Ausgangsimpuls erreicht der Zählerstand des Zählers 16 den Wert 0. Dadurch 'tritt am Ausgang des NAND-Gatters 21 wieder ein 1-Signal auf. Das nur zum Zeitpunkt t^ auftretende Rastersignal U₁₀ bewirkt daher das Auftreten eines O-Signals am Zähleingang des Vorwärts-RückwärtsZählers 15. Dieser Impuls wird jetzt jedoch vom Zählerstand abgezogen, da am Ausgang des ODER-Gatters 23· und damit am Zählri chtungse ingang des Zählers 15 ein O-Signal anliegt. Die Ausgangsfrequenz fß der Multiplizierstufe 17 verringert sich wieder.

Ist statt des beschriebenen Drei-Punkt-Regelvefhaitens ein Zwei-Punkt-Regelverhalten erwünscht, so braucht lediglich der der Zahl 1 zugeordnete Ausgang des zweiten Zählers zusätzlich mit einem Eingang des ODER-Gatters 23 verbunden werden..

- § 50981 5/0553

_₈_

Der Schaltungsaufbau des in Fig. 2 dargestellten zweiten Ausführungsbeispiels eines digitalen Phasenregelkreises entspricht weitgehend der Schaltung nach Fig. 1. Eine abgeänderte Schaltung ergibt sich nur dadurch, dass ein Eingang des NAND-Gatters 14 nicht mit dem Ausgang der Rasterstufe 10, sondern mit der Klemme 18 verbunden ist. Als weiterer Unterschied ist statt der Dekoders tufe 20 eine andere Dekoäierstufe 100 vorgesehen. Diese Dekctlierstufe 100 besteht aus einem dritten, als Rückwärtszähler .ausgebildeten Zähler 101, zwei ODER-Gattern 102, 103 und einem Äquivalenzgatter 104 (EXCLUSIVBNOR). Der Übernahmeeingang des dritten Zählers 101 ist ebenfalls mit dem Ausgang der, Rasterstufe 10, und der Zähleingang ebenfalls mit der Klemme l8 verbunden. Die Ausgänge des zweiten Zählers 16 sind mit den Einschreibeeingängen des dritten Zählers 101 verbunden. Alle Ausgänge des dritten Zählers 101 sind an Eingänge des ODER-Gatters 102 und alle Ausgänge, mit Ausnahme des der Binärzahl 1 zugeordneten Ausgangs des zweiten Zählers 16, sind an Eingänge des ODER-Gatters 103 angeschlossen. Die Ausgänge der beiden ODER-Gatter 102, 103 sind an die beiden Eingänge des A'quivalenzgatters 104 angeschlossen, dessen Ausgang mit einem Eingang des NAND-Gatters 14 verbunden ist.

Die Funktion des in Fig. 2 dargestellten zweiten Ausführungsbeispiels entspricht im wesentlichen der Funktion des ersten AusführungsbeispieIs nach Fig. 1 und wird im folgenden anhand des in Fig. 3 dargestellten achten bis sechzehnten Diagramms erläutert. Der wesentliche Unterschied zum ersten Ausführungsbeispiel besteht darin, dass zur Korrektur einer in der Phasenvergleichsstufe 100 festgestelltenabweichenden Ausgangsfrequenz f_A, in Abhängigkeit von der Grosse der Abweichung, mehrere Korrekturimpulse in jeder Periode dem Vorwärts- Rückwärtszähler 15 zuführbar sind.

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Zu Beginn des Rastersignals U₁₀ zum Zeitpunkt tp- ist der Zählerstand des zweiten Zählers 16 bis auf den V/ert 1 abgesunken. Durch diesen Rasterimpuls, der am Übernahmeeingang des dritten Zählers 101 anliegt, wird der Zählerstand 1 des zweiten Zählers 16 in den dritten Zähler 101 übernommen. Am Ausgang des ODER-Gatters 102 liegt daher ein 1-Signal. Gleichzeitig liegt am Ausgang des ODER-Gatters 103 ein O-Signal, da der der Zahl 1 zugeordnete Ausgang des zweiten Zählers 16 nicht mit einem Eingang des ODER-Gatters 103 verbunden ist. Am Ausgang des A'quivalenzgatters 104 und damit am Ausgang der Dekoclierstufe 100 liegt demzufolge ein O-Signal, aufgrund dessen über das NAND-Gatter 14 kein Ausgangssignal f_A zum Vorwärts- Rückwärtszähler 15 gelangen kann. Die Ausgangsfrequenz f. verändert sich nicht.

Das nächste Rastersignal U₁₀ tritt zum Zeitpunkt t^ auf. Da sich die Eingangsfrequenz f_ vergrössert hat, ist der Zählerinhalt des zweiten Zählers 16 zu diesem Zeitpunkt auf einen Viert abgesunken, der grosser als 1 ist. Dieser Wert wird durch das Rastersignal in den dritten Zähler 101 übertragen und im folgenden auf 0 herabgezählt. Während der Zähldauer des dritten Za^hlers 101 liegt am Ausgang des ODER Gatters 102 ein 1-Signal. Am ODER-Gatter lo3 liegt ebenfalls ein 1-Signal, da der Zählerinhalt des zweiten Zählers 16 nicht den Wert 1 erreicht. Durch das dadurch am Ausgang des A'quivalenzgatters 104 anliegende 1-Signal .wird während der Zähldauer des dritten Zählers 101 das NAND-Gatter 14 geöffnet und Ausgangssignale f« können während dieser Zeit den Zählerinhalt des Vorwärts- Rückwärtszählers 15 verändern. Die Zählrichtung ist durch das am Ausgang des ODER-Gatters 102 anliegende 1-Signal positiv.

Im folgenden verringert sich die Eingangsfrequenz f_E wieder, so dass der Zählvorgang im zweiten Zähler 16 beendet ist, bevor ein neues Rastersignal eintrifft. Der dritte Zähler"

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kann somit nichts übernehmen und am Ausgang des ODER-Gatters 102 bleibt das O-Signal bestehen. Ab dem Zeitpunkt tj, wenn der zweite Zähler l6 den Wert 1 erreicht hat, bis zur Rückflanke des folgenden Rastersignals liegt am Ausgang des ODER-Gatters 105 ein O-Signal an. Für die Zeitdauer, während der an beiden ODER-Gattern 102, 103 O-Signale anliegen, erscheint am Ausgang des Äquivalenzgatters 104 ein 1-Signal, durch das Ausgangssignale f_A über das NAND-Gatter 14 zum Vorwärts- Rückwärtszähler 15 gelangen, und dessen Zählerinhalt verändern können. Durch das am Ausgang des ODER-Gatters 102 anliegende O-Signal ist die Zählrichtung negativ.

Das feste Verhältnis zwischen Ausgangsfrsiuenz f _A und Eingangsfrequenz f_p kann durch Verändern des Speicherinhalts der Speicherstufe 19 verändert werden.

Ist statt des Drei-Punkt-Regelverhaltens der Schaltungsanordnung ein Zwei-Funkt-Regelverhalten erwünscht, so braucht lediglich der der Zahl 1 zugeordnete Ausgang des zweiten Zä-hlers 16 ebenfalls mit einem Eingang des ODER-Gatters 10^ verbunden zu werden.

Die in Fig. 4 dargestellte Schaltungsanordnung stellt ein Ausführungsbeispiel für die Rasterstufe 10 dar. Es sind drei D-Flipflops 200, 201, 202 vorgesehen, deren Takteingänge mit der die Taktfrequenz f_Q führenden Klemme 13 verbunden sind. An dem Vorbereitungseingang D des ersten Flipflops 200-liegt über die Klemme 11 die Eingangsfrequenz f_R an. Der Ausgang Q. des ersten Flipflops 200 ist sowohl mit dem Vorberei tungs eingang D des zweiten Flipflops 201, wie auch mit einem Eingang eines UND-Gatters 203 verbunden. Der

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Ausgang Q₁ des zweiten Flipflops 201 ist sowohl mit dem Vorbereitungseingang D des dritten Flipflops 202, wie auch mit einem Eingang eines zweiten UND-Gatters 204 verbunden. Der antivalente Ausgang Q₂ ist mit einem weiteren Eingang des ersten UND-Gatters 2OJ verbunden. Der Ausgang Q₂ des dritten Flipflops 202 ist mit einem weiteren Eingang des zweiten UND-Gatters 204 verbunden. V/eiterhin ist die Klemme 135 an je einen "dritten Eingang der beiden UND-Gatter 2.Ό7), 204 angeschlossen.

Die Wirkungsweise des in Fig. 4 dargestellten Ausführungs-.beispiels einer Resterstufe 10 wird im folgenden anhand der Diagramme nach Fig. 5 erläutert. Tritt ein Eingangssignal

f„ auf, so tritt vorzugsweise mit der Anstiegsflanke des te,

darauffolgenden Taktsignals f_Q am Ausgang Q des ersten Flipflops 200 ein 1-Signal auf, das solange besteht, bis zu Beginn eines neuen Taktsignals f_Q kein Eingangssignal f„ mehr anliegt. Dieses am Ausgang Q₁.des ersten Flipflops 200 anliegende 1-Signal wird mit dem nächsten Taktimpuls f₀ an den 'usgang Q, des zweiten Flipflops 201 und wieder mit dem nächsten Taktimpuls an den Ausgang Q₁ des dritten Flipflops 202 übertragen. Mit der Übertragung des 1-Signals vom Vorbereitungseingang auf den Ausgang Q, wechselt der antivalente Ausgang Q₂ jeweils vom 1-Signal zum 0-Signal. Dadurch entstehen an den Ausgängen der beiden UND-Gatter 205, 204 1-Signale U₁₀ bzw. U. ' , die in ihrem zeitlichen Ablauf zv/ei aufeinanderfolgenden Taktimpulsen Tq entsprechen.

In dem in Fig. 2 dargestellten zweiten Ausführungsbeispiel wurde die Anstiegsflanke des Rastersignals U₁₀ dazu verwendet, den Zählerinhalt des zweiten Zählers 16 auf den dritten ZäVhler 101 zu übertragen. Die Rückflanke des Rasterimpulses wurde dazu verwendet, den Speicherinhalt des Spei-

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chers 19 auf don zweiten Zähler l6 zu übertragen. Statt der Verwendung der Anstiegsflanke und der Rückflanke für diese beiden Vorgänge können auch jeweils die beiden Anstiegsflanken, bzw. die beiden Rückflanken, zweier aufeinanderfolgender Rastersignale verwendet werden, wie sie im Ausführungsbeispiel nach Fig. 4 auftreten.

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Claims

Ansprüche

Phasenregelkreis, insbesondere zur Frequenzvervielfachung einer Eingangsfrequenz, mit einem gesteuerten Prequenzgenerator, mit einer Frequenzuntersetzerstufe und mit einer Phasenvergleichsstufe, dadurch gekennzeichnet, dass als Frequenzgenerator eine von einem Vorwärts- Rückwärtszähler (15) gesteuerte digitale Multiplizierstufe (17) vorgesehen ist, dass durch die Ausgangsfrequenz (f„) der Multiplizierstufe (17) der Speicherinhalt eines als Frequenzuntersetzerstufe eingesetzten zweiten Zählers (ΐβ) zählbar ist, und dass durch die Phasenvergleichsstufe (l4, 20 bzw. l4, 100) der gespeicherte Zahlenwert des Vorwärts- Rückwärtszählers (15) in.Abhängigkeit vom Zählerinhalt des zweiten Zählers(l6) zu Beginn eines neuen Eingangssignals (f_E)veränderbar ist.
2. Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Rasterstufe (10) zur Rasterung der Eingangsfrequenz(fg)vorgesehen ist.
J), Phasenregelkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine Speicherstufe (19) mit festem Speicherinhalt vorgesehen ist, und dass dieser Speicherin»· halt durch einen von der Eingangsfrequenz (f_£)abhängigen Trigger-Impuls(U₁₀) in den zweiten Zähler (l6) übertragbar ist.
4. Phasenregelkreis nach Anspruch J>, dadurch gekennzeichnet, dass als Trigger-Impulse (υ_χ0)gerasterte Eingangsimpulse verwendbar sind.

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5. Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine DekooHerstufe(2O, 100) mit nachgeschalteter Torstufe (lA) als Phasenvergleichsstufe vorgesehen ist, dass der Ausgang der Torstufe (14) mit einem Eingang des Vorwärts- Rückwärtszählers (15) verbunden ißt, und dass über die Torstufe (l4) nur dann wenigstens ein Zählsignal(u, J zur Veränderung des Zählerstands des Vorwärts- Rückwärtszählers (15) diesem zuführbar ist, wenn der Zählvorgang zur Ermittlung des Zählerstands des zweiten Zählers (l6) zu Beginn eines neuen Eingangssignals(f„)entweder noch nicht abgeschlossen ist oder bereits abgeschlossen war.
6. Phasenregelkreis nach Anspruch 5j dadurch gekennzeichnet, dass der zweite Zähler (l6) ein Rückitfärtszähler ist.
7. Phasenregelkreis nach Anspruch 6, dadurch gekennzeichnet, dass der Ausgang der Rasterstufe(10) an einen Eingang der Torstufe (l4) angeschlossen ist.
8. Phasenregelkreis nach Anspruch 7, dadurch gekennzeichnet, dass die 'usgänge des zweiten Zählers (ΐβ) mit logischen Gattern (21 bis 23) in der Dekcciierstufe (20) derart verknüpft sind, dass die Torschaltung (14) beim Auf- ■ treten von Rastersignalen(U₁ ^ sperrbar ist, wenn zu Beginn eines neuen Eingangssignals (f_E)der ZählVorgang im zweiten Zähler (l6) dadurch gerade abgeschlossen ist, dass der Zählerstand auf eine bestimmte Zahl heruntergezählt worden ist.

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9. Phasenregelkreis nach Anspruch 8, dadurch gekennzeichnet, dass diese bestimmte Zahl den Wert 1 hat.
10. Phasenregelkreis nach Anspruch 8, dadurch gekennzeichnet, dass diese bestimmte Zahl den Wert 0 hat.
11. Phasenregelkreis nach Anspruch 6, dadurch gekennzeichnet, dass in der Deko<2lerstufe (lOO) ein dritter Zähler (lOl), vorzugsweise ein ..liückwärtszähler, vorgesehen ist, auf den zu Beginn eines neuen Eingangssignals (f J der Speicherinhalt des zweiten Zählers (16) übertragbar ist.
12. Phasenregelkreis nach Anspruch 11, dadurch gekennzeichnet, dass der Ausgang der Multiplizierstufe (17) an den Zähleingang des dritten Zählers (101) angeschlossen ist.
IJ. Phasenregelkreis nach Anspruch 12, dadurch gekennzeichnet, dass in der Dekcdierstufe(lOO) logische Gatter (102 bis 10%) vorgesehen sind, durch die die Torstufe (l4) so steuerbar ist, dass sie für Zählsignale durchlässig wird, wenn zu Beginn 'eines neuen Eingangssignals ff„j ein bestimmter ZäMerstand im dritten Zä>hler (101) besteht.
14. Phasenregelkreis nach Anspruch 13, dadurch gekennzeichnet, dass der bestimmte Zählerstand grosser als 0 ist.
15. Phasenregelkreis nach Anspruch l4, dadurch gekennzeichnet, dass der bestimmte Zählerstand grosser als 1 ist.
16. Phasenregelkreis nach Anspruch IJ, dadurch gekennzeichnet, dass die Öffnungszeit der Torstufe (l4) gleich der Zähldauer im dritten Zähler (lOl)ist.

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17· Phasenregelkreis nach Anspruch 12, dadurch gekennzeichnet, dass in der Dekc3lerstufe (100) logische Gatter(lO2 bis 104) vorgesehen sind, durch die die Torstufe (l4) so steuerbar ist, dass sie für Zählsignale durchlässig wird, wenn der zweite Zähler (l6) seinen Zählvorgang abgeschlossen hat, bevor ein neues Eingangssignal(fJ auftritt.

l8. Phasenregelkreis nach einem der Ansprüche 12 bis 17* dadurch gekennzeichnet, dass der Ausgang der Multiplizierstufe (17) an einen Eingang der Torstufe (l^l) angeschlossen ist.

19· Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in der Dekcclierstufe (PO, 100) ein logisches Gatter (23, 102) vorgesehen ist, dessen Ausgang mit dem Zählrichtungseingang des Vorwärts- Rückwärtszählers (15) verbunden ist und durch das in Abhängigkeit vom Zählerstand des zugeordneten Zählers (l6, 101) die Zählrichtung für ankommende Zählsignale im Vorwärts-Rückwärtszähler (15) steuerbar ist.

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