DE2519867A1

DE2519867A1 - Digitale nachlaufregelschaltung zur drehgeschwindigkeitsmessung, insbesondere fuer antiblockierregelsysteme

Info

Publication number: DE2519867A1
Application number: DE19752519867
Authority: DE
Inventors: Hans-Wilhelm Bleckmann
Original assignee: Alfred Teves GmbH
Current assignee: Continental Teves AG and Co oHG
Priority date: 1975-05-03
Filing date: 1975-05-03
Publication date: 1976-11-11
Also published as: DE2519867C2; FR2310569B1; ES447532A1; GB1541656A; FR2310569A1; IT1059023B; SE416119B; US4047766A; SE7604923L

Description

ALFRED TEVES GIiBH 24. März 1975

Frankfurt am Main

P 4371 ZL/Vei/c

H.-V. Bleckmann - 5

Digitale Nachlaufregelschaltung zur Drehgeschwindigkeitsmessung, insbesondere für Antiblockierregelsysteme

Die Erfindung betrifft eine digitale Hachlaufregelschaltung zur Drehgeschwindigkeitsmessung, insbesondere für Antiblockierregelsysteme, zur Umwandlung der Frequenz einer Eingangsimpulsfolge, die einer Drehgesclrwindigkeib proportional ist, in einen digitalen Zahlenwert für eine digitale Bedieneinheit,

Wenn bei einer digitalen Recheneinheit die Frequenz oder Frequenzänderung einer Eingangsimpulsfolge verwendet werden soll, nuß diese Frequenz oder Frequenzänderung stets in einen digitalen Zahlenwert umgewandelt werden. Verden solche digitale Recheneinheiten beispielsweise bei Antiblockierregelsystemen eingesetzt, so erfordert dies zudeLi noch eint äußerst schnelle Umwandlung der momentanen Frequenz oder Frequenzänderung.

Durch die DT-OS 22 30 540 ist ein Antiblookierregelgerät bekannt, bei dem über eine fest vorgegebene Anzahl von Eingangsimpulsen die einzelnen Perioden einer konstanten Frequenz gezählt werden. Das Zählergebnis eines solchen durch eine bestimmte Anzahl von Eingangsimpulsen vorgegebenen Intervalls läßt einen Rückschluß auf die während des Intervalls mittlere Drehgeschwindigkeit des Rades zu, während

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ein Vergleich von zwei aufeinanderfolgenden Intervallen einen Rückschluß auf die Drehgeschwindigkeitsänderung, das heißt, die Frequenzänderung der Eingangsimpulse zuläßt. Vie schon daraus ersichtlich ist, nuß ein solches Zählintervall über mehrere Perioden der langsamsten Frequenz der Eingangsimpulsfolge andauern. Es dauert damit also relativ lange,, bis ein für die Recheneinheit des Antibloekierregelgerätes brauchbarer Wert verfügbar ist, so daß schon aus diesem Grund damit eine schnell reagierende und somit exakte Antiblockierregelung nicht möglich ist.

Durch die US-PS 5 805 089 ist die eingangs genannte Einrichtung bekanntgeworden, bei der mit jedem vom Radsensor kommenden Eingangsimpuls ein die Drehgeschwindigkeit des Rades repräsentierender digitaler Zahlenwert zur Verfügung steht. Dies wird dadurch erreicht, daß beim Eintreffen eines jeden Eingangsimpulses der Inhalt eines ersten Speichers mit einem festen Wert verglichen wird. Die daraus resultierende Differenz wird einem zweiten Speicher zugeleitet, der diese Differenz zu seinem Inhalt vorzeichenrichtig addiert. Mit konstanter hoher Frequenz wird nun der Inhalt des zweiten Speichers in den ersten Speicher eingelesen, d.h., zu dessen Inhalt hinzuaddiert. Beim Vergleich des Inhalts des zweiten Speichers mit dem festen Wert wird der Inhalt des zweiten Speichers gleichzeitig auf Null gesetzt. Durch diese Rückkopplung des durch den Vergleichen: festgestellten Differenzwertes über die beiden Speicher ergibt sich, daß dieser Differenzwert der Drehbeschleunigung des Rades entspricht. Durch das integrierende Verhalten des zweiten Speichers stellt dessen Inhalt in Form eines digitalen Wertes die momentane Geschwindigkeit des Rades dar. Es ist also bei dieser Einrichtung stets ein die Drehgeschwindigkeit repräsentierender digitaler Wert verfügbar, der mit dem Eintreffen eines jeden Eingangsimpulses korrigiert wird.

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Yon entscheidendem Nachteil bei dieser bekannten Einrichtung ist jedoch, daß bei einem plötzlichen Blockieren des Rades die Frequenz der Eingangsimpulse zu Null vird, wodurch am Vergleicher kein den Vergleich auslösender Eingangsimpuls mehr ansteht. Es kann damit in diesem Fall auch keine-Differenz mehr zwischen dem Inhalt des ersten Speichers und dem festen Wert gebildet werden, so daß der Inhalt des zweiten Speichers nicht mehr korrigiert werden kann. Dieser würde also der nachfolgenden Rechenschaltung dann ständig ein Signal liefern, welches einer unmittelbar zuvor dagewesenen Drehgeschwindigkeit des Rades entspricht, obwohl das Rad stillsteht. Gleichzeitig würde der -Inhalt des ersten Speichers ständig weiter erhöht, bis dieser überläuft.

Aufgabe der Erfindung ist es, eine Eingangsimpulsfolge, die eine der .Drehgeschwindigkeit eines drehbaren Teils proportionale Frequenz hat, in einen digitalen-Wert umzuwandeln, wobei auch bei einem plötzlichen Stillstand des drehbaren Teils dieser digitale Wert auf Null reduziert wird. Dabei soll dieser digitale Wert mit einer Rechenfrequenz korrigiert werden, die größer als die Frequenz der Hingangsimpulsfolge ist.

Gelöst wird diese Aufgabe durch die im Hauptanspruch angegebenen Merkmale. Die Vorteile der erfindun^sgemäßen Einrichtung bestehen insbesondere darin, daß zu jedem Zeitpunkt ein die Frequenz der Eingangsimpulsfolge und damit ein die Drehgeschwindigkeit des drehbaren Teils repräsentierender digitaler Zahlenwert zur Verfügung steht, welcher mit jedem Rechentakt korrigiert wird. Da eine nachgeschaltete Recheneinheit in aller Regel ebenfalls mit einem Rechentakt arbeitet und es demzufolge zweckmäßig ist, dazu den gleichen Rechentakt zu verwenden, steht somit für jeden Rechenzyklus der Recheneinheit ein auf dem neuesten Stand befindlicher digitaler Zahlenwert zur Verfü-

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gungo Durch die erfindungsgemäße Ausbildung ist dabei sichergestellt, daß kein Betriebszustand möglich ist, bei dem dieser digitale Zahlenwert nicht dem tatsächlichen Bewegungszustand des Rades nachgeführt wird. Ein besonderer Vorteil besteht auch in dem äußerst einfachen Aufbau der erfindungsgemäßen Einrichtung.

Die Unteransprüche betreffen besonders vorteilhafte Ausführungsformen der erfindungsgemäßen Einrichtung, bei denen mit äußerst billigen und zuverlässig arbeitenden Einzelelementen ein sehr einfacher Aufbau der erfindungsgemäßen Einrichtung möglich ist.

Weitere Vorteile der erfindungsgemäßen Einrichtung ergeben sich aus der nachfolgenden Beschreibung der Ausführungsbeispiele und der anhängenden Zeichnung. In der Zeichnung zeigt

Figur 1 ein Blockschaltbild mit dem Grundschema der erfindungsgemäßen Einrichtung;

Figur 2 ein erweitertes Blockschaltbild mit einem zusätzlichen Stabilisierungszweig;

Figur 3 ein Schaltbild der erfindungsgemäßen Einrichtung für eine Ausführungsform mit seriell arbeitenden Einzelelementen;

Figur 4 ein Schaltbild ähnlich dem der Figur 3 "iit verschiedenen Grenzen.

In Figur 1 ist ein Zuordner 2 vorgesehen, welchem über eine Leitung die Eingangsimpulsfolge zugeführt wird. Der Zuordner 2 ist mit einem Eingang 5 eines Addierers 4 verbunden. Ein Ausgang 6 des Addierers ist mit einem Speicher 9 verbunden. Ein Ausgang des Speichers 9 ist an eine Detektorstufe 11 angeschlossen. An einen Ausgang 12 der Detektors tufe 11 ist ein zweiter Speicher 14 und eine abzweigende Lei-

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tung 50 angeschlossen. Diese Leitung 50 führt zu einer nicht dargestellten Recheneinheit. Ein Ausgang 16 des zweiten Speichers I4 ist mit einem Minuseingang 7 des Addierers 4 und mit einer abzweigenden Leitung 100 verbunden. Die Leitung 100 führt wiederum zu der nicht dargestellten Recheneinheit. Eine von einem Taktgeber 18 ausgehende Taktleitung 19 ist mit den Takteingängen aller Einzelelemente verbunden.

Mit diesem Aufbau ergibt sich für die erfindungsgemäße Nachlaufregelschaltung folgende prinzipielle Funktionsweise. Jeder auf der Leitung 1 ankommende Eingangsimpuls erhält im Zuordner 2 eine bestimmte Wertigkeit durch Zuordnen eines bestimmten digitalen Zahlenwertes. Dieser digitale Zahlenwert wird beim Eintreffen des nächsten Taktimpulses, der vom Taktgeber 18 kommend über die Taktleitung 19 ansteht, dem Addierer 4 zugeführt und von diesem verarbeitet. Es steht somit am Ausgang 6 mit jedem durch den Taktgeber 18 bestimmten Rechentakt ein digitaler Zahlenwert als Rechenergebnis zur Verfügung, welcher der Differenz zwischen dem dem Eingang 5 und dem Minuseingang 7 zugeführten digitalen Zahlenwert entspricht. Dieser am Ausgang 6 des Addierers 4 anstehende digitale Zahlenwert wird dem Speicher 9 zugeführt und zu dessen Inhalt vorzeichenrichtig .addiert. Mit jedem Rechentakt wird der gesamte Inhalt des Speichers 9 von der Detektorstufe 11 dahingehend überprüft, ob der Inhalt eine bestimmte untere Grenze unterschritten hat oder ob er eine bestimmte obere Grenze überschritten hat. Der Inhalt des Speichers 9 bleibt dabei unverändert .

Wird von der Detektorstufe 11 festgestellt, daß die untere Grenze unterschritten ist, so gibt diese an ihrem Ausgang ein Signal ab, wodurch, der Inhalt des Speichers I4 um einen bestimmten negativen digitalen Zahlenwert reduziert wird. Wird durch die Detektorstufe 11

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festgestellt, daß der Inhalt des Speichers 9 die obere Grenze überschritten hat, so gibt die Detektorstufe 11 an ihrem Ausgang 12 ein Signal ab, wodurch der Inhalt des Speichers 14 um einen bestimmten positiven digitalen Zahlenwert erhöht wird. Die von der Detektorstufe 11 am Ausgang 12 abgegebenen Signale können dabei so beschaffen sein, daß sie stets eine gleichgroße Erhöhung oder Reduzierung des Inhalts vom Speicher 14 hervorrufen. Es ist dabei jedoch auch ohne weiteres möglich, daß die Erhöhung vom Inhalt des Speichers I4 mit einem anderen Absolutwert erfolgt als die Reduzierung vom Inhalt des Speichers 14. Es ist dabei auch ohne weiteres denkbar, daß der Absolutwert, um den der Inhalt des Speichers I4 jeweils erhöht oder reduziert wird, davon abhängig ist, wieweit der Inhalt des Speichers 9 die Grenzen über- bzw. unterschritten hat.

Der Inhalt des Speichers I4 steht als digitaler Zahlenwert an seinem Ausgang 16 an und kann über die Leitung 100 der nicht dargestellten Recheneinheit mit jedem Rechentakt zur weiteren'Verfügung steht. Desgleichen wird er dem Minuseingang 7 des Addierers 4 niit jedem Rechentakt zugeführt. Über die Leitung 50 wird der nicht dargestelltenRecheneinheit im Mittel die Beschleunigung der !Frequenz der Eingangsimpulsfolge angezeigt.

Zur noch besseren Verdeutlichung sei folgendes Arbeitsbeispiel der erfindungsgemäßen Nachlaufregelschaltung betrachtet. Dabei sei zunächst angenommen, daß sich die Nachlaufregelschaltung im eingeschwungenen Zustand befindet und daß sich die Frequenz der Eingangsimpulsfolge zunächst nicht ändert. Dabei ist zum leichteren Verständnis ein Zustand herausgegriffen, bei dem die Frequenz der Eingangsimpulsfolge genau halb so groß ist wie die vom Taktgeber 18 erzeugte Rechenfrequenz des Rechentaktes, das heißt, daß bei jedem zweiten Heahentakt ein Eingangsimpuls vorhanden ist. Dieser Eingangsimpuls

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wird über den Zuordner 2 als "bestimmter digitaler Zahlenwert mit vorzugsweise großem Absolutwert jeweils dem Eingang 5 des Addierers 4 zugeführt. Im zweiten Speicher 14 befindet sich im eingeschwungenen Zustand der erfindungsgemäßen Nachlaufregelschaltung ein positiver digitaler Zahlenwert, dessen Absolutwert genau halb so groß ist wie der dem Eingangsimpuls zugeordnete digitale Zahlenwert. Setzt man bei diesem Beispiel die untere Grenze, auf die die Detektorstufe 11 anspricht, auf Null fest und die obere Grenze auf einen Wert, der etwas gr""-5r als der vom Zuordner 2 erzeugte digitale Zahlenwert, so wird von dieser Detektorstufe 11, solange die Eingangsimpulsfolge ihre Freqtfenz nicht ändert, kein Ausgangssignal abgegeben. Wenn man nun noch·davon ausgeht, daß beim ersten betrachteten Hechentakt auch ein Eingangsimpuls ansteht, der ale digitaler Zahlenwert dem Eingang 5 des Addierers 4 zugeführt wird, so wird von diesem digitalen Zahlenwert der vom Speicher 14 dem Minuseingang 7 des Addierers 4 zugeführte, halb so große digitale Zahlenwert substrahiert und die verbleibende Differenz, deren Absolutwert in diesem Fall genauso groß wie der Inhalt deB Speichers I4 ist, wird in den Speicher 9 als positiver digitaler Zahlenwert eingelesen. Da damit die obere Grenze vom Inhalt des Speichers 9 nicht überschritten ist, gibt auch die Detektorstufe 11 kein Ausgangssignal an den zweiten Speicher 14 ab. Der Inhalt des Speichers I4 bleibt also unverändert.

Beim nächstfolgenden Eechentakt ist, da die Rechenfrequenz des Rechentaktes doppelt so groS wie die Frequenz der Eingangsimpulsfolge beim betrachteten Beispiel sein soll, kein Eingangsimpuls vorhanden. Es steht somit bei diesem Rechentakt am Eingang 5 des Addierers 4 auch kein digitaler Zahlenwert zur Verfügung* Am Minuseingang 7 des Addierers 4 hingegen steht der durch den Inhalt des zweiten Speichers 14 definierte digitale Zahlenwert an und wird als Minuswert in den

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Speicher 9 eingelesen. Da in dem Speicher 9 ein gleichgroßer positiver Zahlenwert vorhanden war, schrumpft dessen Inhalt damit auf Null. Damit ist jedoch auch die untere Grenze noch nicht unterschritten, so daß auch bei diesem Rechentakt von der Detektorstufe 11 kein Ausgangssignal zur Korrektur des Inhalts des zweiten Speichers I4 erzeugt wird.

Beim nächstfolgenden Rechentakt steht wieder ein Eingangsimpuls an, so daß dem Eingang 5 des Addierers 4 wieder ein digitaler Zahlenwert zugeführt wird. Bs wird sich damit wieder der gleiche Ablauf wie beim ersten betrachteten Rechentakt ergeben.

Nunmehr sei eine andere, aus einer Beschleunigung des drehbaren Teils resultierende Frequenz der Eingangsimpulsfolge betrachtet. Yiird die Frequenz der Eingangsimpulsfolge größer, so stehen Eingangsimpulse nicht nur bei jeden zweiten Rechentakt an, sondern öfter. Daher gelangt der Inhalt des Speichers 9 nicht mehr bis auf Null, wenn der ■ Inhalt des zweiten Speichers I4 ein digitaler Zahlenwert ist, dessen Absolutwert genau halb so groß wie der vom Zuordner 2 bei jedem Eingangsimpuls erzeugte digitale Zahlenwert-ist. Der Inhalt des Speichers 9 wird sich daher in diesem Fall ständig weiter erhöhen, bis die obere Grenze überschritten ist. Sobald dies jedoch der Fall ist, gibt die Detektorstufe 11 an ihrem Ausgang 12 ein Signal ab, durch das der Inhalt des zweiten Speichers I4 erhöht wird. Damit wird es bei erneutem Erreichen des eingeschwungenen Zustandes wieder ermöglicht, daß der Inhalt dos Speichers 9 zwischen den vorgegebenen Grenzen gehalten wird.

Wie sich daraus leicht erkennen läßt, ist im eingeschwungenen Zustand das Verhältnis der durch den Taktgeber 18 erzeugten Rechenfrequenz

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zur Frequenz der Eingangsimpulsfolge immer gleich dem Verhältnis des durch den Zuordner 2 erzeixgten digitalen Zahlenwertes zu dem im zweiten Speicher 14 befindlichen digitalen Zahlenwert. Solange diese Bedingung nicht erfüllt ist, wird der Inhalt des zweiten Speichera 14 ständig korrigiert. Durch den Absolutwert des digitalen Zahlenwertes, um den der Inhalt des Speichers 14 bei einem von der Detektorstufe 11 festgestellten Über- bzw. Unterschreiten der Grenzen korrigiert wird, ist das Nachführverhalten des "Regelkreises abhängig. Dieser digitale Zahlenwert muß positiv als auch negativ auf einen Absolutwert begrenzt werden, bei dem der Regelkreis stabil ist und eine Üborschwingneigung ausreichend stark unterdrückt wird. Wählt man diesen Absolutwert jedoch sehr klein, so dauert es entsprechend viele Rechentakte, bis der Inhalt des zweiten Speichers I4 clen geänderten Verhältnissen angepaßt ist. Die Bezeichnung "klein" oder "groß" muß dabei in Bezug auf den vom Zuordner 2 abgegebenen digitalen Zahlenwert gesehen werden._ .

Betrachtet man bei der Auslegung der erfindungsgemäßen Einrichtung

regel
ITachlaufschaltung den Anwendungsfall bei Antiblockierregelsystemen, bei dem die Frequenz der Eingangsimpulsfolge etwa bei 5 Hz bis 5 kHz liegt, so ist es ohne weiteres möglich, den ^Rechentakt auf ca. 10 fcHi· zu bemessen und den Absolutwert, um den der Inhalt des zweiten Speichers 14 korrigiert wird, auf £ 1 za begrenzen. Jedem Eingangsimpuls kann dabei z.B. ein digitaler Zahlenwert in der Größenordnung von 1000 zugeordnet werden. Es sei jedoch hier bemerkt, daß diese Angaben zur Auslegung der erfindungngemäßen Einrichtung nur als Beispiel für das Verhältnis der einzelnen Größen zueinander gewertet werden können und daß beim speziellen Anwendungsfall diese Auslegung durch Versuche optimiert werden muß.

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Beim Blockschaltbild der Figur 2 ist das Grundschema der Nachlaufregelschaltung identisch zum Blockschaltbild der Figur 1, wobei gleiche Teile auch mit gleichen Bezugsζiffern versehen sind. Diese werden nachfolgend nicht nochmals beschrieben. Zur zusätzlichen Stabilisierung der erfindungsgemäßen Hachlaufregelschaltung ist dabei jedoch am Ausgang 12 der Detektorstufe 11 eine Einheit 15 angeschlossen. Diese Einheit 15 erzeugt immer dann ein Ausgangssignal, wenn von der Detektorstufe 11 ein Über- bzw. Unterschreiten der vorgegebenen Grenzen festgestellt wird. Dieses von der Einheit 15 erzeugte Ausgangssignal besteht wiederum in einem digitalen Zahlenwert, der positiv oder negativ ist, je nachdem, ob von der Detektorstufe 11 ein Unter- bzw. Überschreiten der vorgegebenen Grenzen festgestellt wird. In die Verbindung zwischen dem Ausgang 16 des zweiten Speichers

14 und dem Minuseingang 7 des Addierers 4 ist ein weiterer Addierer 10 eingeschaltet, dessen zweiter Eingang mit dem Ausgang der Einheit

15 verbunden ist. Durch die zusätzliche Einheit 15 und dem Addierer 10 wird dem Addierer 4 ©in zusätzlicher digitaler Zahlenwert zugeführt, wodurch die erf in dungs gemäße Ha chlp.uf regelschaltung besser stabilisiert und eine bei solchen Schaltkreisen stets vorhandene Schwingneigung unterdrückt ist und dennoch eine relativ hohe Auflösung vorgesehen werden kann.

Figur 5 zeigt ein Schaltbild zur Realisierung der erfindungsgenäßen Einrichtung mit seriell arbeitenden Einzelelementen. Dabei ist eine Leitung 1 an einen Eingang eines Und-Gatters 20 geführt. Diese Leitung 1 ist über eine nicht dargestellte Synchronisationseinrichtung mit einem ebenfalls nicht dargestellten Drehzahlaufnehmer verbunden. Die Synchronisationseinrichtung hat dabei die Aufgabe, die voei Drehzahlaufnehmer erzeugte Eingangsimpulsfolge auf den Rechentakt zu synchronisieren, d.h., jeder Eingangsimpuls steht am Eingang des Und-Gatters 20 jeweils über genau einen gesamten Rechenzyklus an„

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Der Ausgang des Und-Gatters 20 ist über eine Leitung 21 mit einem ersten Eingang eines Addierers 22 verbunden.

Der Ausgang des Addierers 22 ist über eine Leitung 25 auf einen ersten Eingang eines Addierers 24 geschaltet. Der Ausgang des Addierers 24 ist über eine Leitung 25 mit einem Eingang eines Schieberegisters 26 verbunden, dessen Ausgang über eine Leitung 27 auf einen zweiten Eingang des Addierers 24 geschaltet ist. Der Ausgang des Addierers 24 ist außerdem auf einen ersten Eingang eines Und-Gatters 28 geschaltet ist, dessen Ausgang 29 auf einem Eingang eines D-Flip-Flops geschaltet ist· Der Q-Ausgang des D-Flip-Flops 30 ist über ein Oder-Gatter 33 mit einem ersten Eingang 3I eines Addierers 34 direkt verbunden. Der Q-Ausgang des D-Flip-Flops 3° ist an einem ersten Eingang eines Und-Gatters 32 geführt, dessen Ausgang über das Oder-Gatter mit dem Eingang $1 des Addierers 34 verbunden ist. Der Ausgcng 35 des Addierers 34 ist mit einem Eingang eines Schieberegisters 36 verbunden, dessen Ausgang auf einen zweiten Eingang 37 des Addierers 34 geschaltet ist. Der Ausgang 35 des Addierers 34 ist über ein Invertierungsglied 39 zum zweiten Eingang des Addierers 22 geführt» Desweiteren ist am Ausgang 35 eine Leitung 100 angeschlossen, die zu der nicht dargestellten Recheneinheit geführt ist. Die zur nicht dargestellten Recheneinheit führende Leitung 50 ist am Ausgang des Oder-Gatters 33 angeschlossen.

Ein Taktgeber 40 erzeugt einen Haupttakt und ist über eine Leitung 4I mit einem Teiler 42 verbunden. Ton der Leitung 4I zweigt eine Leitung 43 ab, die mit Takteingängen der Addierer 22,24 und 34 und der Schieberegister 26 und 36 verbunden ist. Der Teiler 42 hat die Funktion, daß er einen vom Taktgeber 40 erzeugten Ilaupttakt auf Bewertungsleitungen B-O bis B-X schaltet. Die Anzahl der Bewertungsleitungen B-O bis B-X ist dabei von der Stellenkapazität der Schieberegister

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26 und J>6 abhängig. Die Punktion des Teilers 42 ist dabei derart, daß der erste vom Taktgeber 40 erzeugte Haupttakt eines Rechenzyklusses auf die Bewertungsleitung B-O geschaltet wird, die als niederwertigste Stelle einer seriellen Binärzahl definiert ist. Der nächstfolgende Haupttakt wird dann auf die Bewertungsleitung B-1 geschaltet. Dieser Vorgang, daß der jeweils nachfolgende Haupttakt auf die nächsthöherwertigste Bewertungsleitung geschattet wird, setzt sich fort, bis die Bewertungsleitung B-X erreicht ist. Damit ist dann der Rechenzyklus beendet und der nächstfolgende Haupttakt wird wieder auf die Bewertungsleitung B-O geschaltet und es wiederholt sich der gleiche Vorgang. Dieser auf einzelne Bewertungsleitungen B-O bis B-X geschaltete Haupttakt wird nachfolgend Stellentakt genannt. Wie aus der Funktion des Teilers 42 leicht ersichtlich, ist also der Beginn eines jeden Rechenzyklusses durch einen Stellentakt auf der Bewertungsleitung Hull definiert.

Dadurch, daß die Takteingänge der Addierer 22, 24, 34 über die Lei- ■ tung 43 direkt mit der den Haupttakt führenden Leitung 4I verbunden sind, führen sie mit Eintreffen eines jeden Haupttaktes eine Addition der an ihren beiden Eingängen anstehenden Signale durch. Da auch die Schieberegister 26 und 36 mit dem Haupttakt beaufschlagt sind, wird bei ihnen die uuf einem Speicherplatz χ befindliche Information mit Eintreffen des Haupttaktes auf den Speicherplatz x-1 weitergeschoben. Am Ausgang der Schieberegister 26 und 36 steht beim Eintreffen des Haupttaktes die auf dem Speicherplatz 0 befindliche Information an. Diese steht damit beim Eintreffen des Haupttaktes über die Leitung 27 bzw. 37 am zweiten Eingang des Addierers 24 bz-w. 34 an. Unmittelbar -nach Eintreffen des Haupttaktes ist diese Information verloren und es steht dort die sich zuvor auf dem Speicherplatz 1 befindliche Information an.

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Dabei wird das Vorzeichen durch die höchstwertigste Stelle χ definiert. Daher sind Löscheingänge der Addierer 22,24 und 54 mit der Bewertungsleitung B-X verbunden. Steht an diesen Löscheingängen der Addierer 22,24 und 54 ein Stellentakt an, so wird die Übertragfunktion tinwirksam, das heißt, es wird kein Übertrag gespeichert, auch wenn bei dem damit gleichzeitig anstehenden Haupttakt an beiden Eingängen der Addierer 22,24 und 54 ein Signal ansteht, welches einer logischen 1 entspricht und durch die obige Definition ein Minuszeichen angibt. Es wird damit ausgeschlossen, daß beim Addieren zweier negativer Zahlen ein Übertrag in den nächstfolgenden Rechenzyklus übernommen wird, der dann das gesamte Ergebnis verfälschen würde.

Beim Ausführungsbeispiel der Figur 2 sind die eingangs genannte obere und untere Grenze durch den Yorzeiehenwechsel definiert, das heißt, beide Grenzen fallen hier zusammen. Es braucht daher, um festzustellen, ob diese Grense über- oder unterschritten ist, nur fest-r gestellt zu werden, ob der Inhalt des Schieberegisters 26 positiv oder negativ ist» Dies geschieht durch das Und-Gatter 28, dessen zweiter Eingang ebenfalls mit der Bewertungsleitung B-X verbunden ist. Am Ausging des Und-Gatters 28 wird sonit ein Signal anstehen, wenn die höchstwertigste Stelle im Schieberegister 26 einer logischen 1 entspricht, was bedeutet, daß der Inhalt des Schieberegisters 26 negativ ist. Die am Ausgang des "Und-Gatters 28 anstehende Information wird dem Eingang des D-Flip-Flopo zugeführt und von dem durch die Bewertungsleitung B-X definierten Stellentakt entsprechend der Wirkungsweise eines D-Flip-Flops auf den Q,-Ausgang und invertiert auf den Q-Ausgang übernommen. Aus der allgemein bekannten Wirkungsweise eines D-Flip-Flops ergibt sich, daß bei einem negativen Inhalt des Schieberegisters 26 während des gesamten nachfolgenden Rechenzyklusses am Q-Ausgang des D-Flip-Flops 50 und am ersten Eingang 51 &es Addie-

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rers 34 eine logische 1 ansteht, die "bei jedem Haupttakt zu der entsprechenden Stelle des Inhalts vom Schieberegister*mit jedem Haupttakt eine logische 1 hinzu, so wird der Inhalt insgesamt um Eins reduziert, das heißt, im Endergebnis wird damit vom Inhalt des Schieberegisters 3^ "1" subtrahiert.

Ist der Inhalt des Schieberegisters 26 positiv, so kann über das TTnd-Gatter 28 kein Eingangssignal zum D-Flip-Flop 3° gelangen. In diesem Fall steht für den nachfolgenden Rechenzyklus am Q-Ausgang des D-Flip-Flops für den gesamten nachfolgenden Rechenzyklus ein Signal zur Verfugung. Da ein solches Signal jedoch nur über das Und-Gatter 32, dessen zweiter Eingang mit der Bewertungsleitung B-O verbunden ist und das Oder-Gatter 33 zum ersten Eingang des Addierers 24 gelangen kann, steht am ersten Eingang des Addierers 24 in diesem Fall auch nur beim Stellentakt 0 eine logische 1 an. Zum Inhalt des Schieberegisters 36 wird daher auch nur "+1" hinzuaddiert.

Die der Einrichtung nach Figur 2 zugeführte Eingangs impulsfolge ist in dem nicht dargestellten, diese Eingangsimpulsfolge erzeugenden Meßwertaufnehmer über eine Triggerstufe geführt, welche die vom Meßwertaufnehmer erzeugten Impulse in rechteckförmige Eingangsimpulse umformt und auf den Rechenzyklus synchronisiert, so daß ein Eingangsiiapuls immer nur während der Dauer fines Rechenzyklusses ansteht. Diese Eingangsimpulse stehen über die Leitung 1 an einem ersten Eingang des TJnd-Gatters 20 an, dessen zweiter Eingang mit einer oder mehreren der Bewertungs leitungen verknüpft ist. Beim Ausführungsbeispiel der Figur 2 wurde dazu die Bewertungsleitung B-8 gewählt, um den durch diese Maßnahme erzielten Effekt zu verdeutlichen. Dadurch, daß das Und-Gatter 20 an die Bewertungsleitung B-8 angeschlossen ist, kann eine logische 1 am Ausgang des TJnd-Gatters 20 * 36 dazuaddiert wird. Addiert man jedoch dem.

Inhalt eines Schieberegisters

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nur zum Stellentakt 8 anstehen, wenn ein Eingangsimpuls am ersten Eingang des Und-Gatters 20 ebenfalls ansteht. Es wird damit dem Addierer 22 nur in diesem Fall ein Signal, welches einer logischen 1 entspricht» zugeführt. Bei allen anderen Stellentakten steht am ersten Eingang des Addierers 22 daher eine logische 0 an. Es wird also über die Leitung 21 eine Binärzahl übertragen, die bei einer Gesamtstellenkapazität von 10 Stellen, das heißt, χ = 9» die Binärzahl "0 1 0 O O 0 0 0 0 0" ergeben würde. In das Dezimalsystem umgerechnet ergibt diese Binärzahl die Dezimalzahl "256". Das Und-Gatter 20 übernimm* somit die Zuordnung der Eingangsimpulse zu immer gleichen binären Zahlen.

Insgesamt gesehen ergibt sich damit für die Ausführungsform der Figur 2 folgende Funktionsweise: Beim Eintreffen eines Eingangsimpulses an der Eingangsleitung 1 innerhalb eines Rechenzyklusses wird dem Addierer 22 an seinem ersten Eingang die durch das Und-Gatter 2O zugeordnete Binärzahl zugeführt. Gleichzeitig mit diesem Rechenzyklus steht am zweiten Eingang des Addierers 22 die mit diesem Rechenzyklus dem Schieberegister 36 zugeführte Binärzahl über das Invertierungsglied 39 &^η· Die dem zweiten Eingang des Addierers 22 dabei, zugeführte Binärzahl entspricht infolge der Invertierung durch das Invertierungsglied 39 der negativen, dem Schieberegister 36 zugeffihrten Binärzahl reduziert um 1. Es sei dazu darauf hingewiesen, daß entsprechend dem Grundprinzip der erfindungsgemäßen Einrichtung die dem zweiten Eingang des Addierers 22 zugeführte Binärzahl genau der ne^fvbiven, dem Schieberegister 36 zugeführten Mnärzahl entsprechen sollte. Dies könnte axich durch einen entsprechenden gerStetechnischen Aufwand ohne weitereg erreicht werden. Da eB jedoch gerätetechnisch sehr viel einfacher ist, eine Binärzahl einfach zu invertieren anstatt zu negieren, soll beim Ausführungsbei-

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spiel der Figur 2 dieser Weg beschritten werdeni Der dadurch entstehende Fehler ist unbeachtlich, da bei einer praxisgerechten Auslegung der gesamten Einrichtung die Absolutwerte der einzelnen Binärzahlen relativ groß gewählt werden, so daß sich die Differenz von "-1" nicht störend.auswirkt.

Der Addierer 22 bildet also bei einem Rechenzyklus, während dem ein Eingangsimpuls vorhanden ist, die Differenz zwischen der am ersten Eingang anstehenden Binärzahl und der invertierten, dem Schieberegister 36 zugeführten Binärzahl.

Für die weitere Betrachtung der Funktionsweise sei angenommen, daß zufälligerweise beim vorangehenden Rechenzyklus der Betriebszustand erreicht wurde, bei dem der Inhalt des Schieberegisters genau 0 entspricht. l)a der Inhalt des Schieberegisters Jo entsprechend dem Grundprinzip der erfindungsgemäßen Einrichtung stets kleiner ist als die von Und-Gatt er 20 zugeordnete Bin'irzahl, wird bei diesem Rechen-' zyklua vom Addierer 22 ein positives Differenzergebuis gebildet, welches dem Addierer 24 zugeführt und in das Schieberegister 26 eingelesen wird.

Diese in das Schieberegister 26 eingelesene Binärzahl steht gleichzeitig am Und-Gabter 28 an, dessen zweiter Eingang an die Bewe?. tungsleitung B-X angeschlossen ist. Da diese in das Schieberegister 26 eingelesene und am Und-Gatter 28 anstehende Binärzahl positiv ist, ist beiu letzten Ilaupttakt des Rechenzyklusses, der dem Stellentakt 2: entspricht, und welcher vereinbarungsgemäß das Vorzeichen definiert, am Und-Gatter 28 über die Leitxmg 25 kein Signal vorhanden, was einer logischen 0 entspricht. Damit ist am Eingang des D-Flip-Flops ebenfalls kein Signal vorhanden, wodurch der Q-Ausgang des D-Flip-

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flops in den Zustand logisch "0" geschaltet wird oder verbleibt und der Cl-Ausgang des D-I¹Iip-Flops in den Zustand logisch 1 geschaltet wird oder verbleibt« Damit steht am ersten Eingang des Ünd-Gatters

32 für den nachfolgenden Rechenzyklus ein Signal an, welches,da am zweiten Eingang des TTnd-Gatters 32 die Bewertungsleitung B-O angeschlossen ist, als Binärzahl +1 zum ersten Eingang J1 des Addierers 34 gelangt.

!Bei Betrachtung des nachfolgenden Rechenzyklusses sei daran erinnert, daß vereinbarungsgemäß die Frequenz des RecLentaktes größer sein soll als die Frequenz der Singangsimpulsfolge. Daraus ergibt sich, daß beim nachfolgenden Rechenzyklus kein Eingangsimpuls am TJnd-Gatter 20 ansteht.

Beim nunmehr zu betrachtenden Rechenzyklus wird die Binärzahl im Schieberegister 36 um die über das Und-Gatter 32 und Oder-Gatter

33 anstehende Binärzahl +1 erhöht und über die Leitung 100 der nicht dargestellten Recheneinheit zugeführt. Diene um "+1" erhöhte Binärfcahl wird über das Invertierungsglied 39 wiederum den zweiten Eingang des Addierers 22 zugeführt. Da am ersten Eingang des Addierers 22 infolge des fehlenden iüingangsinpulees ^aine Binärzahl ansteht, wird diese Binärzahl unverändert an den ersten Eingang des Addierers 2t_k ve it ο:'gegeben. Der Addierer 24 addiert diese Binärsahl zu der im Schieberegister vorhandenen Binäraahl hinzu, wobei diese infolge des negativen Vorzeichens letztlich davon abgezogen wird, so daß nach Abochlu.3 diene;,:: Additionrivorgr/nges die neue im Schieberegister 26 vorhandene Binärzahl um die im Schieberegister J>6 vorhandene invertierte Binärzahl verringert ist.

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Wird durch diesen vom Addierer 24 durchgeführten Rechenvorgang die in das Schieberegister 26 einzulesende Binärzahl negativ, so steht mit dem Stellentakt χ am ersten Eingang des Und-Gatters 28 ein Signal an. Do, zum Stellentakt χ am zweiten Eingang des Und-Gatters 28 ebenfalls ein Signal über die Bewertungsleitung B-X ansteht, wird am Ausgang des Und-Gatters ein Signal gebildet, welches einer logischen 1 entspricht und am Eingang des D-Flip-Flops ansteht. Damit wird das D-Flip-Flop in einen Zustand geschaltet, in dem auch am Q-Ausgang ein Signal ansteht, während am Q-Ausgang in diesem Fall kein Signal vorhanden ist. Da der Q-Ausgang des D-Flip-Flops direkt mit dem ersten Eingang des Addierers 54 verbunden ist, steht bei jedem Stellentakt des nächstfolgenden Rechenzyklusses _am ersten Eingang des Addierers 24 eine logische 1 an. Daraus ergibt sich, daß bei diesem nächstfolgenden Rechenzyklus die im Schieberegister 36 vorhandene Binärzahl um "1" reduziert wird.

Wenn beim nächstfolgenden Rechenzyklus nun wieder ein Eingangs impuls vorhanden ist, wiederholt sich genau der gleiche Vorgang wie beim zuvor beschriebenen Rechenzyklus, da durch diesen Eingangsimpuls die in das Schieberegister 26 gelangende Binärzahl wieder positiv wird.

Wie sich daraur leicht ersehen läßt, wird im eingeschwungenen Zustand der erfindungsgemäßen Einrichtung, wenn bei jedem zweiten Rechenzyklus ein Eingangs impuls vorhanden ist, d^-.e Binärzahl im Schieberegister beim ersten Rechenzyklus um "1" reduziert und beim zweiten Rechenzyklus wiederum um "1" erhöht. Die Binärzahl im Schieberegister 36 wird damit ständig zwischen zwei um den Absolutwert "1" differierende Binärzahlen hin- und her-springen. Wenn man dabei in Betracht zieht, daß diese im Schieberegister 36 vorhandene Binärzahl bei einer optimalen Auslegung der erfindungsgemäßen Einrichtung beispielsweise ohne weiteres bei Maximalgeschwindigkeit des Fahrzeuges von

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angenommen 200 km/h den Wert 1000 annehmen kann, so entspricht die Differenz von "1" 0,2 km/h.

An dieser Stelle sei auf die Leitung 50 hingewiesen, die ebenfalls zur nicht dargestellten Recheneinheit führt. An dieser Leitung 50 stehen im eingeschwungenen Zustand in einer bestimmten Anzahl von Rechenzyklen stets gleich viele Binärzahlen mit dem Wert "+1" und mit dem Wert "-1" an. Es ergibt sich damit im Mittel 0, was bedeutet, daß keine Drehzahländerung, das heißt, Drehbeschleunigung oder Drehverzögerung des Rades stattfindet. Bei einer Drehzahländerung des Rades werden dori unterschiedlich viele Binärzahlen mit dem Wert "+1" und "-1" anstehen, was im Mittel zu einer positiven oder negativen Binär-' zahl führt, die das Maß der Drehzahländerung angibt. Diese unterschiedliche Anzahl von Binärzahlen von dem Wert "+1" und "-1", die auch am Eingang des Addierers 34 anstehen, bewirken, daß die Binärzahl im Schieberegister 36 stets der tatsächlichen Drehgeschwindigkeit des Rades nachgeführt wird. Die erfindungsgemäße Einrichtung hat somit ständig das Bestreben, bei Drehgeschwindigkeitsänderungen des Rades wieder den eingeschwungenen Zustand zu erreichen, indem die Binärzahl im Schieberegister 36 der tatsächlichen Drehgeschwindigkeit des Rades ständig angepaßt wird.

Es sei ziim obengenannten Zahlenbeispiel noch bemerkt, daß selbstverständlich bei einer vorgesehenen Binärzahl von etwa 1000 im Schieberegister J>G für die Höchstgeschwindigkeit des Fahrzeuges das Und-Gatter 20 sur Kodierung der Eingangsiiripulse an eine Bewertungaleitung rngeschlossen werden muß, die einen höheren Stellenwert als in Figur 3 gezeigt hat. Es gelten beim Ausführungsbeispiel der Figur 3 grundsätzlich die gleichen Verhältnisse der einzelnen Größen zueinander, wie sie zu Figur 1 und 2 definiert wurden.

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Das Außführungsbeiapiel der Figur 4 arbeitet prinzipiell in gleicher Weise wie das Ausführungsbeispiel der Figur 2 mit Elementen serieller Rechentechnik. Dabei entspricht der Grundaufbau auch dem des Ausführungsbeispiels nach Figur 3· Der wesentliche Unterschied besteht darin, daß zur Vermeidung den ständigen Auf- und Abzählens der Binärzahl im Schieberegister 36, die erfindungsgemäße Einrichtung durch Einführung einer unterschiedlichen oberen und unteren Grenze verbessert ist. Die Binärzahl im Schieberegister 36 wird also nicht mehr schon erhöht, wenn das Vorzeichen der vom Addierer 24 kommenden Binärzahl positiv ist. Die Binärzahl im Schieberegister 36 wird erst erhöht, venn die vom Addierer 24 kommende Binärzahl einen Wert annimmt, der größer als die dem ersten Eingang des Addierers 22 zugeführte Binärzahl ist. Daß diese Binärzahl um "1" negativer als die am ersten Eingang des Addierers 22 anstehende Binärzahl ist, hat seine Ursache wiederum darin, daß zur einfacheren gerätetechnischen Ausführung die am Und-Gatter 20 angeschlossene Bewertungsleitung B-8 invertiert zur Festlegung dieser Grenze verwendet wird. Selbstverständlich kann eine andere Grenze durch Verwendung anderer Bewertungsleitungen willkürlich festgelegt werden. Das Ausführungsbeispiel der Figur 4 soll lediglich deutlich machen, wie eine Einrichtung gemäß dem Ausführungsbeispiel der Figur 3 weiter verbessert werden kann. Deshalb ist a,uch beim Ausführungsbeispiel der Figur 4 die untere Grenze weiterhin wie beim Ausführungsbeispiel der Figur I durch das Vorhandensein einer negativen, vom Addierer 24 kommenden Binärzahl definiert. Selbstverständlich könnte auch dort eine bestimmte willkürlich festlegbare Binärzahl als Grundwert dienen.

Zusätzlich zum Ausführungsbeispiel der Figur 3 ist beim Ausführungsbeispiel der Figur 4 an den Ausgang des Addierers 24 ein weiterer

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Addierer 52 mit seinem ersten Eingang angeschlossen. Damit steht bei jedem Rechensyklus am ersten Eingang des Addierers 52 die vom Ausgang des Addierers 24 kommende Binärzahl an. Ein zweiter Eingang des Addierers 52 ist über ein Invertierungsglied 53 mit der gleichen Bewertungsleitung verbunden, mit der auch der zweite Eingang des Und-Gatters 20 verbunden ist.

Ein Ausgang des Addierers 52 ist mit einem ersten Eingang eines ara Ausgang invertierten Und-Gatters 54 verbunden. Ein zweiter Eingang des am Ausgang invertierten Und-Gatters 54 ~st mit der das Vorzeichen definierenden Bewertungsleitung B-x verbunden. Der invertierte Ausgang des Und-Gatters 54 ist mit einem Eingang eines zweiten D-Flip-Flops 55 verbunden. Der Q-Ausgang des zweiten D-Flip-Flops 55 ist zu einem ersten Eingang eines Und-Gatters $6 geführt. Ein zweiter Eingang des Und-Gatters 56 i-st mit der Bewertungsleitung B-O verbunden. Ein Ausgang des Und-Gatters 'jG ist über das Oder-Gatter 33 zum Eingang des Addierers 34 geführt.

TiV.T Funkticnsveine der Ausführun.gsform der Figur 4 ^ßei ^nun das nachfolgende, mit JDeairails&hlen beschriebene Arbeitsbeispiel der Nachlauf regelschaltung beschrieben. Dabei sei angenommen, daü zunächst bei j-ederc vierten Reohensyklus ein Eingangs impuls ansteht. Es sei dabei nochmals darauf hingewiesen, da,ß dieses Zahlenbeispiel wie dae^ der Figur 3» "β ei d-^em j ödem Eingang« impuls mit Hilfe der Bower tungsleitung Γ—8 die Dezimalzahl "256" zugeordnet wird, nur zur Verdeutlichung der F.:of in dun £; dienen ε oll. v,^rie groß diese Zablen bei einem tp.tss-cblichon Anwendung;;fall gevrählt vrerden raüssen, hängt von der für den Anwendungsfall erforderlichen Auflösung des vom Addierer 36 abgegebenen Signals ab. Es sei also zur Verdeutlichung bei diesem Beispiel angenommen, daß jedeia Eingangsinpuls "256" zugeordnet wird. Weiterhin

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sei angenommen, daß die untere Grenze mit "0" und die obere Grenze mit "256" festgelegt ist. Die untere Grenze mit "0" ergibt sich daraus, daß bei einem Minuswert am Ausgang des Addierers 24 das Und-Gatter 28 ein Signal dem D-Flip-Flop 30 zuführt. Die obere Grenze mit "256" ergibt sich daraus, daß bei überschreiten dieser Grenze, da,s heißt, ab einem Wert von "257"» der invertierte Ausgang des TJnd-Gatters 54 dem D-Flip-Flop 55 ein Signal zuführt. Wird nunmehr noch angenommen, daß sich im zweiten Schieberegister 36 der Wert 63 befindet, das heißt, daß am zweiten Eingang des Addierers 22 die Zahl -64 steht, die da die Einrichtung schon im eingeschwingenen Zustand sein soll, derjenigen Drehgeschwindigkeit des Rades entspricht, bei welcher zu jedem vierten Rechenzyklus ein Eingangsimpuls vorhanden ist, so ergibt sich folgendes:

Beim ersten Rechenzyklus wird dem Addierer 22 am ersten Eingang "256" und am zweiten Eingang "-64¹¹ zugeführt. Damit führt der Addierer 22 dem ersten Eingang des Addierers 24 "192" zu. Diese 192 werden in das Schieberegister 26 vollständig eingelessn, da sich dieses zuvor auf "0" befand-.und somit dem zweiten Eingang des Addierers 24 kein Wert

das, zugeführt wurde. Diese "I92" stehen auch am Und-Gatter 28, äa dieser Wert positiv ist, kein Ausgangssignal abgibt, so daß der Q-Ausgang des D-Flip-Flops 30 auf 0 geschaltet wird, oder bleibt. Diese "I92" stehen auch am ersten Eingang des Addierers 52 an, an dessen zvoiten Eingang "-257" anstehen. Der Ausgang des Addierers 52 gibt somit ein Signal, dem "-65" entspricht, so daß der invertierte Ausgang des Und« Gatters 54 kei.n Signal abgeben kann und demzufolge auch der Q-Ausgaiag des D-Flip-Flops 55 auf 0 geschaltet wird oder, bleibt.

Beim zweiten Rechenzyklus wird dem ersten Eingang des Addierers 34 kein Signal zugeführt, da die Q-Ausgänge der D-Flip-Flops 30 und- 55

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beide kein Signal führen. Dem zweiten Eingang des Addierers 34 wird aus dem Schieberegister 36 der zuvor vorhandene Vert "63" zugeführt. 'Damit erscheint am Ausgang des Addierers 34 auch wieder der Vert "63", der erneut ins Schieberegister 36 eingelesen und zu "-64"

wird invertiert dem zweiten Eingang des Addierers 22 zugeführt^ Am ersten Eingang des Addierers 22 steht während des zweiten Rechenzyklusses kein Signal an, so daß am Ausgang des Addierers 22 und damit am ersten Eingang des Addierers 24 der Vert "-64" unverändert ansteht. Am zweiten Eingang des Addierers 24 steht während des zweiten Rechenzyklusses der im Schieberegister 26 vorhandene Vert "192" an, so daß am Ausgang des Addierers 24 der Vert "128" ansteht und in das Schieberegister 26 eingelesen wird. Da auch dieser Vert "128" positiv ist, kann auch während des zweiten Rechenzyklussen das Und-Gatter 28 kein Ausgangssignal abgeben, so daß der Q-Ausgang des D-Flip-Plops 30 weiterhin auf logisch 0 bleibt. Die Addition des Addierers 52 führt auch bei diesem Rechenzyklus wieder zu einer negativen Zahl, so daß auch der Q-Ausgang des D~Flip-Flops 55 auf logisch 0 bleibt.

Vährend des dritten Rechenzyklusses wird daher an der Zahl "63" im Schieberegister 36 wieder;«ii nichts geändert. Setzt man diesen Rechenvorgang bis zum Ende des vierten Rechenzyklusses fort, so wird man feststellen, da£ im Schieberegister 26 der Vert "0" steht, worauf der fünfte Rechenzyklus wieder wie der erste verläuft usw.· Da auf diose Veise niemals die obere oder die untere Grenze überschritten wird,

der
bedeutet dies, daß Absolutbetrag der am zweiten Eingang des Addierers 22 anstehenden Zahl (wie -64) der Eingangsfrequenz (hier: I/4 der Rechentaktfrequenz) im eingeschwurigenen Zustand entspricht. Bei einer von -64 abweichenden Zahl würde nämlich bald die obere oder untere Grenze überschritten, wodurch der Inhalt des Registers 36 solange verändert würde, bis ein neuer eingeschwungener Zustand sich eingestellt hat.

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Ändert sich nun die Frequenz der Eingangsimpulsfolge, so trifft die am ersten Eingang des Addierers 22 anstehende Zahl beim hier gewählten Beispiel 256 bei einem anderen Rechenzyklus ein, so daß die obere oder untere Grenze entsprechend weiter und öfter über- bzw. unterschritten wird, bis sich die Zahl im Schieberegister J)6 bzw. am zweiten Eingang des Addierers 22 der neuen Frequenz der Eingangsimpulsfolge angeglichen hat.

Abschließend sei noch darauf hingewiesen, daß, wenn die Zahl ira Schieberegister 56 wegen der über die Leitung 100 angeschlossenen Recheneinheit sehr hoch gewählt irerden muß und damit der Stiifensprung von "+/- 1" für die Zahl im Schieberegister J>6 zu klein ist, so daß diese Zahl sich bei Änderungen der Frequenz der Eings,ngsimpulsfolge zu langsam anpassen würde, es ohne weiteres möglich ist, die Q-Ausgänge der D-Flip-Flops 30 und 35 über 'l'orschaltungen zu führen, wodurch ein anderer Stufensprung definiert wird. Auch ist es dabei ohne weiteres denkbar, einen unterschiedlichen Stufensprung zum Er- ' höhen der in Schieberegister J6 enthaltenen Zahl bei Überschreitung der oberen Grenze vorzusehen wie zum Reduzieren der im Schieberegister 36 vorhandenen Zahl beim Unterschreiten der unteren Grenze oder umgekehrt. Letzteres hat bei manchen Anwondungsfällen den Vorteil, daß die Zahl im Schieberegister 36 einer Prequenzverzögerung der Eingangs "Lmpul ε folge, was einer Drehverzögerung des Kades entspricht, sehr schnell folgen kann, während es einer Frequenzbeschleunigung der Eingangsimpulsfolge, was einer Drehboschleunigung des Rades entspricht, ln.ngc.ini folret.

Damit die Kapazität des Schieberegisters 26 nicht für unnötig große Werte ausgelegt werden muß, kann der Inhalt des Registers auf Werte

knapp oberhalb der oberen und knapp unterhalb der unteren Grenze begrenzt werden.

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Claims

ALFRED TEVES GtIBH 24. März 1975

Prankfurt am Nain

P 4371 ZL/wei/c

H.-W. Bleckmann - 5

Ansprüche

Digitale ITachlaufregelschaltung zur Drehgeschwindigkeitsmessung, insbesondere für Antiblockierregelsysteme zur Umwandlung der Frequenz einer Eingangsimpulsfolge, die einer Drehgeschwindigkeit proportional ist, in einen digitalen Zahlenwert für eine digitale Recheneinheit, dadurch gekennzeichnet, daß jedem Eingangsimpuls dea? Eingangsimpulsfolge ein bestimmter, immer gleicher Zahlenwert zugeordnet ist, welcher einem ersten Speicher (9,24,25,26,27) zuleitbar und su cein&n Inhalt iiddierbar ist, und daß in gleichmäßigen, durch einen Taktgeber (18) vorgegebenen Abständen durch eine nachgeschaltete Detektorstufe (11) ein positiver digitaler Ausgangnzahlenwert erzeugbar ist, wenn der Inhalt des ersten Speichers (9,24,25,26,27) über einer bestimmten oberen Grenze ist, und daß ein negativer digitaler Ausgangszahlenwert erzeugbar ift, wenn der Inhalt des ersten Spei.chers (9,24» 25,26,27) unter einer bestimmten unteren Grenze ist, und daß der jeweilige digitale Ausgangszr.hlenwert eier Detektorstufe (11) vorzeichenrichtig zum Inhalt eines zweiten Speichers (14»34»35»36,37) addierbar ist, und daß der Inhalt des zweiten Speichers (14»34»55>3^,37)

der der Frequenz entsprechende digitale Zahlenvert ist, welcher jeweils mit dem durch den Taktgeber (13) erzeugten Rechentakt vom Inhalt des ersten Speichers (9,24,25,26,27) subtrahierbar ist.

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2. Nachlaufregelschaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Rechenfrequenz des Rechentaktes mindestens gleich oder größer als die größte in einen digitalen Zahlenwert umzuwandelnde Frequenz ist.
3. Nachlauf regelschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der dem Addierer (54) vom zweiten Speicher (34,35»36,37) zugeführte digitale Zahlenwert mit einem konstanten Paktor zusätzlich dem Addierer (4»22,24) zuführbar ist.
4. Nachlauf regelschaltung nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet, daß der digitale Zahlenwert eine serielle Binärzahl ist und die Speicher (9j 24,25,26; I4» 34»35» 36) als Schieberegister ausgebildet sind.
5. Einrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der Rechentakt entsprechend einer Stellenkapazität 0 bis χ der Speicher (9; 24,25,26,27; 14; 34,35,36,37) in einen Eaupttakt unterteilt ist, und daß die Speicher (9; 24,25,26,27; 14; 34»35»3^>37) ^als Schieberegister (26) mit gleich großer Stellenkapaaität 0 bis χ und vorgeschalteten, seriell arbeitenden Addierern (24,34) mit Übertragfunktion ausgebildet sind.
6. Einrichtung nach Anspruch 3» dadurch gekennzeichnet, daß der Haupttakt durch einen Taktgeber (18) erzeugt und allen seriell arbeitenden Elementen (22,24,26,34,36,52) sowie einem Teiler (42) zugeführt ist, der den Haupttakt zyklisch auf Bewertungsleitungen (b~0 bis B-X) verteilt, so daß ein jeweils einen bestimmten Stellenwert (θ bis x) im Rechenzyklus definierender Stellentakt erzeugbar ist, und daß die Eingangsimpulse immer während des gesamten nachfolgenden Rechenzyklusses an einer Tor-

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Schaltung (20) anstehen, die zur Kodierung der Eingangsimpulse mittels des an einer oder mehreren Bewertungsleitungen (B-O bis B-X) anstehenden Stellentaktes offenbar ist.
7. Einrichtung nach einem der Ansprüche 1 bis 4» dadurch gekennzeichnet, daß die obere und die untere Grenze gemeinsam durch den Vorzeichenwechsel der Binärzahl im ersten Speicher (9,24,25,26,27) definiert sind.
8. Einrichtung nach einem der Ansprüche 1 bis 4» dadurch g e kenn.z e i chn e t, daß die untere Grenze durch 0 und die obere Grenze durch einen positiven, willkürlich bestimmbaren Wert definiert ist.
9. Einrichtung nach Anspruch 5» dadurch gekennzeichnet, daß das Vorzeichen jeweils durch die höchstwertigste Stelle definiert ist, und daß an dem ersten Speicher (24,25,26,27) zwischen Addierer (24) und Schieberegister (26) eine die Detektorstufe bildende Torschaltung (28) mit nachgeychaltetera L-Flip-Flop (30) angeschlossen ist, wobei die Torschaltung (28) durch den höchstwertigen Stellentakt (x) offenbar ist, welcher auch dem Takteingang des D~Flip-Flops zugeführt ist, und daß ein Q-Ausgang des D-Flip-Flops mit dem Addierer (34) des zweiten Speichers (34» 55» 36,37) direkt verbunden ist, während ein Q-Ausgang über eine durch die Bewertungsleitung (B-O) der niedrigstwertigen Stelle offenbare Torschaltung (32) mit dem Addierer (34) verbunden ist.
10. Einrichtung nach Anspruch 6, dadurch gekennze ichnet, daß das Vorzeichen jeweils durch die höchstwertige Stelle definiert ist, und daß an dem ersten Speicher (24,25,26,27) zwischen Addierer (24) und Schieberegister (26) über eine durch den

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höchstwertigsten Stellentakt (χ) offenbare Torschaltung (28) ein D-Flip-Flop angeschlossen ist, dessen Q-Ausgang mit dem Addierer des zweiten Speichers (34»35»36»37) verbunden ist, und daß an dem ersten Speicher (24>25,26,27) zwischen Addierer (24) und Schieberegister (26) ein erster Eingang eines weiteren Addierers (52) angeschlossen ist, dessen zweiten Eingang die negative oder invertierte Binärzahl der oberen Grenze zugeführt ist, und daß ein Ausgang des Addierers (52) über eine durch den höchstwertigsten Stellentakt (x) offenbare Torschaltung (54) mit invertiertem Ausgang mit einem zweiten D-Flip-Flop (55) verbunden ist, dessen Q-Ausgang über eine vom niedrigwertigsten Stellentakt (θ) offenbare Torschaltung (56) mit dem Addierer (34) des zweiten Speichers (34»35»36,37) verbunden ist.
11. Einrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Ausgänge (Q, Q; Q, Q) des (der) D-Flip-Flops (30, 55) über durch eine oder mehrere Stellentakte (O bis x) offenbare Torschaltungen (56) rait dem Addierer (34) des zweiten Speichers (34»35?36,37) verbunden sind, sodaß beim Vorhandensein eines Signals an einem der angeschlossenen Ausgänge (Q, Q; QQ) des (dor) D-Flip-Flops dem Addierer (34) des zweiten Speichers (34»35»3^, 37) eines durch die Torschaltung (56) bestimmte Binärzahl zugeführt ist.
12. Einrichtung nach Anspruch 9» dadurch gekennzeichnet, daß durch die Torschaltung . (56) für die beiden angeschlossenen Ausgänge (Q, Q, Q, Q)des (der) D-Flip-Flops eine gleiche Binärzahl mit umgekehrten Vorzeichen bestimmt ist.

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13« Einrichtung naeh Anspruch 5» dadurch gekennzeichnet, daß durch die Torschaltungen für die beiden angeschlossenen Ausgänge (Q₁, Q,_t Q,ii)des (der) B-Flip-Flops gleiche Γ 5-certrmgsleitungen (B-O bis B-X) "vrorgesehen. sind, wobei für d_~ Torschaltung (en) des einen Ausgangs (Q, Q₁) diese Sevrertungsleitungen bis E-X) Invertierungsglieder enthalten.

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