DE2303798C2 - Verfahren zum Herstellen von Halbleiterbauelementen - Google Patents

Verfahren zum Herstellen von Halbleiterbauelementen

Info

Publication number
DE2303798C2
DE2303798C2 DE2303798A DE2303798A DE2303798C2 DE 2303798 C2 DE2303798 C2 DE 2303798C2 DE 2303798 A DE2303798 A DE 2303798A DE 2303798 A DE2303798 A DE 2303798A DE 2303798 C2 DE2303798 C2 DE 2303798C2
Authority
DE
Germany
Prior art keywords
hydrogen peroxide
etching
semiconductor
volume
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2303798A
Other languages
English (en)
Other versions
DE2303798A1 (de
Inventor
Jean-Paul Yerres Chane
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE2303798A1 publication Critical patent/DE2303798A1/de
Application granted granted Critical
Publication of DE2303798C2 publication Critical patent/DE2303798C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • H01L21/30617Anisotropic liquid etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30612Etching of AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/056Gallium arsenide
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/065Gp III-V generic compounds-processing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/115Orientation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • ing And Chemical Polishing (AREA)

Description

60
65 Die Erfindung bezieht sich auf ein Verfahren zum Herstellen von Halbleiterbauelementen nach dem Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist au* »j. Electrochem. Soc.« Bd. 118 (1971) Nr. 5, Seiten 768 bis 771 und aus der US-PS 34 25 879 bekannt.
Mit einem solchen Verfahren erzeugte Aussparungen können z. B. zur Unterteilung einer Halbleiterschicht in Inseln dienen. Auch kann in diesen Aussparungen Halbleitermaterial epitaktisch abgelagert werden. Auf diese Weise können in den Halbleiterkörper versenkte Halbleitergebiete erhalten werden, die aus einem Halbleitermaterial bestehen, dessen Eigenschaften von denen des angrenzenden ursprünglichen Halbleitermaterials verschieden sind.
Die Aussparungen können dadurch gebildet werden, daß auf der betreffenden Oberfläche ein Maskierungsmuster aus einem Material angebracht wird, das gegen die zum Ätzen der Aussparungen verwendeten Ätzmittel beständig ist. Die Aussparungen werden dann durch die Öffnungen in der Maskierung definiert. Zum Ätzen von Aussparungen in AlnBv-Halbleitermaterial sind verschiedene Ätzmittel bekannt, z. B. verschiedene Lösungen mit einer oxidierenden Wirkung und gasförmige Säuren, z. B. Halogenwasserstoffe.
Bei den bekannten Verfahren werden im allgemeinen Aussparungen erhalten, die einen vieleckigen Querschnitt aufweisen, dessen Seiten im allgemeinen ungleiche Längen aufweisen. Die regelmäßigste Form ist die Trapezform. Weiter sind die Ränder der Aussparungen meistens kristallographisch verschieden orientiert, so daß die Wände der Aussparungen voneinander stark abweichende Formen aufweisen können. Für eine gute Reproduzierbarkeit beim Herstellen von Halbleiterbauelementen sind diese unterschiedlichen Formen ungünstig, insbesondere wenn in den Aussparungen versenkte Halbleitergebiete gebildet werden.
Wenn, wie bekannt, in den Aussparungen versenkte Halbleitergebiete durch epitaktisches Aufwachsen gebildet werden, führen die bekannten Wandorientierungen zu Verzerrungen des elektrischen Feldes im Halbleite; körper der fertigen Halbleiterbauelemente.
Ein weiterer Nachteil ist der, daß das Ausmaß der Unterätzung örtlich verschieden sein kann.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren nach dem Oberbegriff des Anspruchs 1 so auszubilden, daß es mit ihm möglich ist, Aussparungen mit einer diese Nachteile vermeidenden und noch in anderer Hinsicht vorteilhaften Geometrie des Querschnitts herzustellen.
Diese Aufgabe wird nach der Erfindung durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen gelöst.
Bei den der Erfindung zugrunde liegenden Untersuchungen wurde nämlich gefunden, daß beim Ätzen der gemäß der (OOl)-Fläche orientierten Oberfläche eines plattenförmigen Halbleiterkörpers aus Galliumarsenid Brom oder Wasserstoffperoxid enthaltende, oxidierende Ätzlösungen eine maximale Affinität für Arsenflächen mit (ITT)-Orientierung aufweisen, während ätzende, gasförmige Säuren, z. B. gasförmige Halogenwasserstoffe, eine maximale Affinität für die Galliumflächen mit (lll)-Orientierung aufweisen. Beim Ätzen von Aussparungen in Maskierungsöffnungen mit in [HO]-Richtung verlaufenden Öffnungsrändern konnten daher je nach dem angewandten Ätzmittel Aussparungen mit zwei völlig verschiedenen Querschnittsformen erhalten
werden, da die Wandflächen der Aussparung, die an den in [110]-Richtung verlaufenden Maskierungsrändern erscheinen, (TTT)-orientierte Flächen sind Bei der Anwendung einer Brom- oder Wasserstoffperoxid enthaltenden, oxidierenden Ätzlösung wurde eine sogenannte »Schwalbenschwanz«-Form erhalten. Bei dieser Ätzung war die (TTT)-Arsenfläche mit hoher Ätzgeschwindigkeit völlig verschwunden. Bei der Anwendung einer ätzenden, gasförmigen Säure, z. B. eines gasförmigen Halogenwasserstoffs, wurde eine Trapezfonr. erhalten. Für diese_Form ist die sehr geringe Ätzgeschwindigkeit der (T IJ )-ArsenfJäche maßgebend. Es sei bemerkt, daß die (111)-, die (111)- und die (Π 1)-Fläche der (111)-Fläche gleichwertig sind, und daß die (HT)-, die (TlT)- und die (lll)-Fläche der (111)-Fläche gleichwertig sind. Es kann durch die zwei Ätzmittel eine völlig komplementäre Wirkung erhalten werden, die zur Bildung von Aussparungen mit praktisch orthogonalen ,Wänden führt. Auch für andere Randrichtungen als der [110]-Richtung werden die Formen der Aussparungsquerschnitte gleichmäßiger.
Das Verfahren der Erfindung ist dadurch von besonderem Vorteil, daß nach ihm in AIMBV-Halbleiterkörpern Aussparungen mit befriedigender Querschnittsgeometrie hergestellt werden können, die es ermöglichen, Feldverzerrungen an in ihnen versenkten Halbleitergebieten so beträchtlich herzusetzen, daß darin schnelle mikroelektronische Schaltkreise realisiert werden können.
Ausgestaltungen des Verfahren nach der Erfindung sind in den Unteransprüchen angegeben.
Einige Ausführungsbeispiele des Verfahrens nach der Erfindung werden im folgenden anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 schaubildlich einen plattenförmigen Halbleiterkörper aus einem AniBv-HalbleitermateriaI, in dem Aussparungen in Form von zwei Nuten durch Ätzen mit einer oxidierenden Ätzlöung erzeugt worden sind,
Fig. la einen Querschnitt durch eine Nut, die in einer bestimmten, ersten Richtung angebracht ist,
Fig. 1 b einen Querschnitt durch die andere Nut, die in einer anderen, zweiten Richtung angebracht ist,
Fig. 2 schaubildlich einen plattenförmigen A'"BV-Halbleiterkörper in dem Aussparungen in Form von zwei Nuten durch Ätzen mit Hilfe einer ätzenden gasförmigen Säure erhalten sind.
Fig.2a einen Querschnitt durch die eine Nut, die in einer bestimmten, ersten Richtung angebracht ist,
F i g. 2b einen Querschnitt durch die andere Nut, die in einer anderen, zweiten Richtung angebracht ist,
F i g. 3 schaubildlich einen plattenförmigen AIMBV-Halbleiterkörper in dem zwei Aussparungen bei Anwendung des Verfahrens nach der Erfindung erzeugt worden sind,
F i g. 3a einen Querschnitt durch die Aussparung, die in einer bestimmten, ersten Richtung angebracht ist,
F i g. 3b einen Querschnitt durch eine andere Aussparung, die in einer anderen, zweiten Richtung angebracht ist,
F i g. 4a schaubildlich die Oberfläche eines plattenförmigen Halbleiterkörpers, die in bezug auf die (OOl)-Fläche in einer bestimmten Richtung desorientiert ist, und
F i g. 4b schaubildlich die Oberfläche eines plattenförmigen Halbleiterkörpers, die in bezug auf die (001)-Fläche in einer anderen Richtung desorientiert ist.
Die Oberfläche des in den Fig. 1, 2 und 3 gezeichneten plattenförmigen Halbleiterkörpers sei in bezug auf die (OOl)-Fläche etwas über 3J desorientiert.
Fig. 1 zeigt eine Halbleiterplatte 10 aus einem
AmBv-Halbleitermaterial, die mit einer Siliciumoxidschicht 11 überzogen ist und weiter zwei Nuten \2 und 13 aufweist. Die beiden zueinander orthogonalen Pfeile F\ und F2 geben die Orientierungsrichtungen [110] bzw.
[lTO] an. Die Nut 12 ist in der Orientierungsrichtung
[110] und die Nut 13 in der Orientierungsrichtung [lTO]
angebracht Mit 14 sind die Unterätzungen der Nut 12
ίο und mit 15 sind die Unterätzungen der Nut 13 bezeichnet.
Fig. la zeigt im Querschnitt in vergrößertem Maßstab die Nut 12 in der mit einer Siliciumoxidschicht 11 überzogenen Halbleiterplatte 10, sowie die Unterätzungen 14.
Fig. Ib zeigt im Querschnitt in vergrößertem Maßstab die Nut 13 in der mit einer Siliciumoxidschicht 11 überzogenen Halbleiterplatte 10, sowie die Unterätzung 15.
Die Ätzung der in F i g. 1 gezeigten Halbleiterplatte 10 wird mit einer Brom oder Wasserstoffperoxid enthaltenden, oxidierenden Ätzlösung durchgeführt. Entsprechend zu der aus der Zeitschrift »Journal of the Electrochemical Society« a.a.O. bekannten Ätzung wird gefunden, daß in der Richtung [110] die Nut 12 eine sogenannte »Schwalbenschwanz«-Form aufweist (Fig. la) und daß in der [lT0]-Richtung die Nut 13 eine Trapezform aufweist (Fig. Ib). Auch ist es ersichtlich, daß die Unterätzungen, je nach der betrachteten Richtung, verschieden sind; sie sind in der [lT0]-Richtung ausgedehnter als in der [110]-Richtung. Die Teile 15 der Nut 13 sind praktisch gleich dem Zweifachen der Teile 14 der Nut 12. Die [110]-Richtung ist also günstiger für die Herstellung von Nuten.
F i g. 2 zeigt einen plattenförmigen AMIBV-Halbleiterkörper 20, der mit einer Siliciumoxidschicht 21 überzogen ist und weiter zwei Nuten 22 und 23 aufweist. Die beiden zueinander orthogonalen Pfeile Fi und F2 geben die Orientierungsrichtungen [110] bzw. [lTO] an.
Die Nut 22 ist also in der Orientierungsrichtung [110] und die Nut 23 in der Orientierungsrichtung [lTO] angebracht. Mit 24 sind die Unterätzungen der Nut 22 und mit 25 sind die Unterätzungen der Nut 23 bezeichnet.
Fig.2a zeigt im Querschnitt in vergrößertem Maßstab die Nut 22 in der mit einer Siliciumoxidschicht 21 überzogenen Halbleiterplatte 20, sowie die Unterätzungen 24.
Fig.2b zeigt im Querschnitt in vergrößertem Maßstab die Nut 23 in der mit einer Siliciumoxidschicht 21 überzogenen Halbleiterplatte 20, sowie die Unterätzungen 25.
Die Ätzung der in Fig. 2 gezeigten Halbleiterplatte 20 wird mit einer ätzenden, gasförmigen Säure durchgeführt. Es wird gefunden, daß in der [1 ^-Richtung die Nut 22 im Querschnitt eine Trapezform aufweist (Fig.2a), während in der [lTO]-Richtung die Nut 23 im Querschnitt eine vieleckige Form aufweist. Wie bei der Ätzung der Halbleiterplatte nach Fig. 1, sind die Unterätzungen 25 der Nut 23 ausgedehnter als die Unterätzungen 24 der Nut 22 und deshalb ist die [110]-Richtung günstiger als die [1 10]-Richtung für die Herstellung der Nuten.
Fig. 3 zeigt eine Halbleiterplatte 30 aus einem AmBv-HalbleitermateriaI, die mit einer Siliciumoxidschicht 31 überzogen ist und weiter zwei Nuten 32 und 33 aufweist. Die beiden zueinander orthogonalen Pfeile Fi und F2 geben die Orientierungsrichtungen [110] bzw.
[110] an, wobei die Nut 32 in der Orientierungsrichtung [110] und die Nut 33 in der Orientierungsrichtung [HO] angebracht ist. Mit 34 sind die Unterätzungen der Nut 32 und mit 35 sind die Unterätzungen der Nut 33 bezeichnet.
F i g. 3a zeigt im Querschnitt in vergrößertem Maßstab die in £ 110]-Richtung verlaufende Nut 32 in der mit einer Siliciumoxidschicht 31 überzogenen Halbleiterplatte 30. sowie die Unterätzungen 34.
Fig. 3b zeigt im Querschnitt in vergrößertem Maßstab die Nut 33 in der mit einer Siliciumoxidschicht 31 überzogenen Halbleiterplatte 30, sowie die Unterätzungen 35.
Zur Erzeugung der in F i g. 3 gezeigten Aussparungen ist die Ätzung nach dem Verfahren nach der Erfindung durchgeführt worden. Die in der (110)-Richtung verlaufende Nut 32 weist eine orthogonale und regelmäßige Form auf (Fig. 3a), und die in der [lT0]-Richtung verlaufende Nut 33 ist etwas schalenförmig verbreitert (F i g. 3b).
Die Halbleiterplatten aus AlnBv-Halbleitermaterial können Dicken in der Größenordnung von ΙΙΟμίτι aufweisen; die hergestellten Nuten weisen eine Tiefe in der Größenordnung von 10 μηι auf.
Wie in F i g. 4a dargestellt, kann die Oberfläche 40 der Haibleiterplatte um einen kleinen Winkel 41 in bezug auf die (OOl)-Fläche 42 der Halbleiterplatte 40 desorientiert sein. Die [110]-Richtung ist mit dem durch eine volle Linie dargestellten Pfeil Fi angedeutet. Die Oberfläche 40 ist um die [110]-Achse gekippt, die mit dem durch eine gestrichelte Linie dargestellten Pfeil F2 angedeutet ist.
Wie in Fig.4b dargestellt, kann die Oberfläche der Halbleiterplatte auf andere Weise um einen kleinen Winkel 41 in bezug auf die (OOl)-FIäche 42 der Halbleiterplatte 40 desorientiert sein. Die [1TO]-Richtung ist mit dem durch eine volle Linie dargestellten Pfeil F2 angedeutet. In diesem Beispiel ist die Oberfläche 40 um die [lT0]-Achse gekippt, die mit dem durch eine gestrichelte Linie dargestellten Pfeil Fi angedeutet ist. Die praktische Durchführung der Ätzung hat ergeben, daß eine Desorientierung durch Kippen um die [110]-Achse (Fig.4a) die günstigere ist, um die gewünschten symmetrischen Nuten zu erhalten, und aus diesem Grunde ist diese Desorientierung in dem anhand der Fig. 1, 2 und 3 beschriebenen Ausführungsbeispiel gewählt.
In einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird wie folgt verfahren:
Es wird von einem plattenförmigen A'"BV-Halbleiterkörper ausgegangen, der mit einer Oberfläche ausgeschnitten wQt-Hen ist, die ein wenig, um einen Winke! von 2 bis 4°, in bezug auf die (001)-Fläche durch Kippen um die [lT0]-Richtung desorientiert ist. Es ist erwünscht, die Oberfläche zu desorientieren, um etwaige makroskopische Fehler bei einer epitaktischen Ablagerung von Halbleitermaterial zu vermeiden, da die Desorientierung eine homogenere Verteilung der Ansatzpunkte für die Ablagerung ermöglicht. Diese (OOl)-orientierte Oberfläche der Halbleiterplatte wird dann mit Hilfe einer Natriumhypochloritlösung, z. B. für den Fall, daß das A1MBV-Halbleitermaterial das für Halbleiterbauelemente am meisten verwendete Galliumarsenid ist, oder im allgemeinen, d. h. für alie A'"BV-Halbleitermaterialien mit einer Lösung von Brommethanol mechanischchemisch poliert. Dann wird die ganze Oberfläche mit Hilfe einer sauren Ätzlösung behandelt, um eine Oberflächenschicht in einer Dicke von z. B. 2 bis 3 μπι abzutragen, also eine Dicke, die der der durch die mechanisch-chemische Ätzung gestörten Oberflächenschicht entspricht.
Dann wird auf der geätzten Oberfläche der Halbleiterplatte eine Schicht, z. B. aus Siliciumoxid oder Siliciumnitrid angebracht. Danach werden durch ein Photoätzverfahren in dieser Schicht die öffnungen angebracht, mit deren Hilfe die Nuten hergestellt werden; die Hauptrichtung dieser öffnungen erstreckt sich in der [110]-Richtung, die zuvor auf der Oberfläche markiert worden ist. Anschließend wird als erster Ätzschritt eine Ätzung mit einer oxidierenden Ätzlösung durchgeführt, die z. B. aus Brommethanol (mit 3 bis 5 Gew.-% Brom) oder einem Gemisch einer lOgew.-
%igen Alkalihydroxidlösung in Wasser, Wasserstoffperoxid von 110 Vol. und entionisiertem Wasser in Volumenverhältnissen von 2 bis 4 für Alkalihydroxid, 1 für Wasserstoffperoxid und von 0,8 bis 1,2 für entionisiertes Wasser, z.B. einem 3 :1 : 1-Gemisch besteht. Unter Wasserstoffperoxid von 110 Vol. ist eine Wasserstoffperoxidlösung zu verstehen, die bei vollständiger Zersetzung von Wasserstoffperoxid in Wasser und Sauerstoff 110 Volumenteile Sauerstoff atmosphärischen Druckes liefert. Dies entspricht etwa einem Wasserstoffperoxidgehalt von gut 30 Gew.-%. Die oxidierende Ätzlösung für den ersten Ätzschritt kann z. B. auch aus einem Gemisch von reiner Schwefelsäure, Wasserstoffperoxid von 110 Vol. und entionisiertem Wasser in Volumenverhältnissen von 1 für Schwefelsäure, 8 bis 15 für Wasserstoffperoxid und von 0,8 bis 1,2 für entionisiertes Wasser sein, z. B. einem 1 :12 : 1-Gemisch bestehen. Diese Ätzlösungen greifen innerhalb der in [il0]-Richtung verlaufenden Maskierungsöffnung das Halbleitermaterial an und bilden eine Nut, dessen Querschnitt die sogenannte »Schwalbenschwanz«-Form aufweist (siehe Fig. 1). Die Halbleiterplatte wird dann in einem zweiten Ätzschritt mit einer gasförmigen Säure bei hoher Temperatur geätzt, wobei dieses Ätzmittel seinerseits auf die Bildung einer Aussparung mit einem trapezförmigen Querschnitt in dem Halbleitermaterial innerhalb der in [110]-Richtung verlaufenden Maskierungsöffnung zielt (siehe Fig. 2). Der kombinierte Effekt der beiden Ätzmittel der genannten zwei Ätzschritte ergibt dann Nuten 32, deren Wände orthogonal zu deren Böden stehen (siehe Fig. 3).
Die Zeitdauer der beiden Ätzschritte wurde in vorher durchgeführten Versuchen bestimmt, wodurch eine Skalenteilung erhalten werden konnte, die die Ätzzeit als Funktion der verlangten Nutentiefe angibt Übrigens ist die Ätzzeit von der Breite der Maskierungsöffnung bhy Fiir 7 R pinp Rrpitp A&r Affnimcr von ^O um
und eine Tiefe der Nut-Ätzung von 5 μπι in einer Galliumarsenidplatte mit Hilfe einer oxidierenden
Ätzlösung aus einem Gemisch von reiner Schwefelsäure, Wasserstoffperoxid von 110 Vol. und entionisiertem Wasser in den Volumenverhältnissen von z. B. 1 :12 :1 beträgt die erforderliche Ätzzeit 40 Sekunden bei Zimmertemperatur. Die Anwendung einer ätzenden, gasförmigen Säure, die anschließend während 5 Sekunden wirksam ist, ist für die erstrebte Nachbearbeitung der Nut genügend, bei der diese auch um etwa 1 μπι vertieft wird. Die letztgenannte Ätzung kann in einem Reaktionsgefäß mit einer Halogenwasserstoffsäure,
z. B. Chlorwasserstoffsäure in gasförmigem Zustand bei erhöhter Temperatur durchgeführt und dann ein örtliches epitaktisches Aufwachsen angeschlossen werden.
Hierzu 2 Blatt Zeichnungen

Claims (13)

Patentansprüche:
1. Verfahren zum Herstellen von Halbleiterbauelementen, bei dem in einem an einei ebenen, gemäß der (OOl)-Fläche orientierten Oberfläche liegenden Teil eines Halbleiterkörpers aus einem einkristallinen AlnBv-Halbleitermaterial durch örtliches Ätzen von dieser Oberfläche her unter Verwendung einer Maskierung Aussparungen mit in der [110]-Richtung verlaufenden geradlinigen Begrenzungen angebracht werden, dadurch gekennzeichnet, daß das örtliche Ätzen zwei Schritte umfaßt, wobei in einem dieser Schritte eine Brom oder Wasserstoffperoxid enthaltende Ätzlösung und in dem '5 anderen Schritt eine das AlnBv-Halbleitermaterial ätzende, gasförmige Säure verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt mit der Brom oder Wasserstoffperoxid enthaltenden Ätzlösung vor20 dem Schritt mit der das A"'BV-Hafbleitermaterial ätzenden, gasförmigen Säure durchgeführt wird.
3. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das A'"BV-Halbleitermaterial als Aln-Element Gallium enthält.
4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das A'"BV-Halbleitermaterial als Bv-EIement Arsen enthält.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Brom enthaltende Ätzlösung aus einem Gemisch eines Alkanols und Brom besteht.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Alkanol Methanol ist.
7. Verfahren nach einem der Ansprüche 1, 5 oder
6, dadurch gekennzeichnet, daß die Bromkonzentration 3 bis 5 Gew.-% beträgt.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wasserstoffperoxid enthaltende Ätzlösung aus einem Gemisch von 2 bis 4 Volumenteilen einer 10gew.-%igen Lösung von Alkalihydroxid in Wasser, 1 Volumenteil Wasserstoffperoxid von 110 Vol. und 0,8 bis 1,2 Volumenteilen Wasser besteht.
9. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Wasserstoffperoxid enthaltende Ätzlösung aus einem Gemisch von Schwefelsäure, Wasserstoffperoxid und Wasser besteht.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Wasserstoffperoxid enthaltende Ätzlösung aus einem Gemisch von 8 bis 15 Volumenteilen Wasserstoffperoxid von 110 Vol., 1 Volumenteil reiner Schwefelsäure und 0,8 bis 1,2 Volumenteilen Wasser besteht.
11. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die das A'"BV-Halbleitermaterial ätzende, gasförmige Säure aus einem gasförmigen Halogenwasserstoff besteht.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Halogenwasserstoff Chlorwasserstoff ist.
13. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Ätzen des AmBv-Halbleitermaterials mit der gasförmigen Säure bei erhöhter Temperatur durchgeführt wird.
55
DE2303798A 1972-01-27 1973-01-26 Verfahren zum Herstellen von Halbleiterbauelementen Expired DE2303798C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7202669A FR2168936B1 (de) 1972-01-27 1972-01-27

Publications (2)

Publication Number Publication Date
DE2303798A1 DE2303798A1 (de) 1973-08-02
DE2303798C2 true DE2303798C2 (de) 1983-10-13

Family

ID=9092523

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2303798A Expired DE2303798C2 (de) 1972-01-27 1973-01-26 Verfahren zum Herstellen von Halbleiterbauelementen

Country Status (6)

Country Link
US (1) US3887404A (de)
JP (1) JPS5622136B2 (de)
DE (1) DE2303798C2 (de)
FR (1) FR2168936B1 (de)
GB (1) GB1417317A (de)
IT (1) IT984344B (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5243370A (en) * 1975-10-01 1977-04-05 Hitachi Ltd Method of forming depression in semiconductor substrate
US4187125A (en) * 1976-12-27 1980-02-05 Raytheon Company Method for manufacturing semiconductor structures by anisotropic and isotropic etching
US4099305A (en) * 1977-03-14 1978-07-11 Bell Telephone Laboratories, Incorporated Fabrication of mesa devices by MBE growth over channeled substrates
JPS605560B2 (ja) * 1977-07-02 1985-02-12 富士通株式会社 インジウムリン単結晶の鏡面エツチング方法
US4215319A (en) * 1979-01-17 1980-07-29 Rca Corporation Single filament semiconductor laser
US4286374A (en) * 1979-02-24 1981-09-01 International Computers Limited Large scale integrated circuit production
NL7903197A (nl) * 1979-04-24 1980-10-28 Philips Nv Werkwijze voor het vervaardigen van een elektrolumines- cerende halfgeleiderinrichting en elektroluminescerende halfgeleiderinrichting vervaardigd volgens de werkwijze
US4347486A (en) * 1979-10-12 1982-08-31 Rca Corporation Single filament semiconductor laser with large emitting area
DE3170598D1 (en) * 1980-12-31 1985-06-27 Ibm Miniature electrical connectors and methods of fabricating them
US4754316A (en) * 1982-06-03 1988-06-28 Texas Instruments Incorporated Solid state interconnection system for three dimensional integrated circuit structures
US4518456A (en) * 1983-03-11 1985-05-21 At&T Bell Laboratories Light induced etching of InP by aqueous solutions of H3 PO4
FR2548220B1 (fr) * 1983-07-01 1987-07-31 Labo Electronique Physique Guide d'onde lumineuse sur materiau semi-conducteur
JPS6158273A (ja) * 1984-08-29 1986-03-25 Hitachi Ltd 化合物半導体メサ状構造体
US4984035A (en) * 1984-11-26 1991-01-08 Hitachi Cable, Ltd. Monolithic light emitting diode array
EP0209194B1 (de) * 1985-07-15 1991-04-17 Koninklijke Philips Electronics N.V. Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung des Ätzens einer Ga-As-Schicht mittels einer alkalischen Lösung von Wasserstoffperoxide
DE3677735D1 (de) * 1985-12-17 1991-04-04 Max Planck Gesellschaft Verfahren zur herstellung von halbleitersubstraten.
FR2617870B1 (fr) * 1987-07-09 1989-10-27 Labo Electronique Physique Procede de realisation de plaquettes-substrats orientees, a partir de lingots massifs semi-conducteurs du groupe iii-v
US4774555A (en) * 1987-08-07 1988-09-27 Siemens Corporate Research And Support, Inc. Power hemt structure
SE9304145D0 (sv) * 1993-12-10 1993-12-10 Pharmacia Lkb Biotech Sätt att tillverka hålrumsstrukturer
DE4427840A1 (de) * 1994-07-28 1996-02-01 Osa Elektronik Gmbh Verfahren zur Effizienzerhöhung von A¶I¶¶I¶¶I¶B¶V¶ - Halbleiter-Chips
GB2297626A (en) * 1995-01-27 1996-08-07 Cambridge Consultants Miniature mounting grooved substrate
US6514805B2 (en) * 2001-06-30 2003-02-04 Intel Corporation Trench sidewall profile for device isolation
JP2003282939A (ja) * 2002-03-26 2003-10-03 Oki Degital Imaging:Kk 半導体発光装置及びその製造方法
KR100529632B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US7141486B1 (en) * 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3156596A (en) * 1961-12-29 1964-11-10 Bell Telephone Labor Inc Method for polishing gallium arsenide
US3262825A (en) * 1961-12-29 1966-07-26 Bell Telephone Labor Inc Method for etching crystals of group iii(a)-v(a) compounds and etchant used therefor
US3342652A (en) * 1964-04-02 1967-09-19 Ibm Chemical polishing of a semi-conductor substrate
US3425879A (en) * 1965-10-24 1969-02-04 Texas Instruments Inc Method of making shaped epitaxial deposits
US3480491A (en) * 1965-11-17 1969-11-25 Ibm Vapor polishing technique
GB1165187A (en) * 1965-12-30 1969-09-24 Texas Instruments Inc Semiconductor Structure Employing a High Resistivity Gallium Arsenide Substrate
US3765984A (en) * 1968-07-17 1973-10-16 Minnesota Mining & Mfg Apparatus for chemically polishing crystals
US3762945A (en) * 1972-05-01 1973-10-02 Bell Telephone Labor Inc Technique for the fabrication of a millimeter wave beam lead schottkybarrier device
US3801391A (en) * 1972-09-25 1974-04-02 Bell Telephone Labor Inc Method for selectively etching alxga1-xas multiplier structures

Also Published As

Publication number Publication date
JPS5622136B2 (de) 1981-05-23
JPS4885084A (de) 1973-11-12
GB1417317A (en) 1975-12-10
FR2168936A1 (de) 1973-09-07
IT984344B (it) 1974-11-20
FR2168936B1 (de) 1977-04-01
DE2303798A1 (de) 1973-08-02
US3887404A (en) 1975-06-03

Similar Documents

Publication Publication Date Title
DE2303798C2 (de) Verfahren zum Herstellen von Halbleiterbauelementen
DE2347802C2 (de) Verfahren zur Herstellung eines dielektrischen optischen Wellenleiters, sowie die hiernach hergestellten optischen Wellenleiter
DE69010485T2 (de) Verfahren zur Erzeugung der Stegstruktur eines selbstausrichtenden Halbleiterlasers.
DE2109874C3 (de) Halbleiterbauelement mit einem monokristallinen Siliziumkörper und Verfahren zum Herstellen
DE3731312C2 (de) Verfahren zum Vereinzeln von monolithisch hergestellten Laserdioden
DE3437498A1 (de) Akustischer resonator und verfahren zu seiner herstellung
DE10254611A1 (de) Kristalloszillator und Verfahren zu dessen Herstellung
DE69017332T2 (de) Verfahren zum Herstellen einer eine Mesa enthaltenden Halbleiteranordnung.
DE2347481A1 (de) Verfahren zum selektiven aetzen eines al tief x ga tief 1-x as-vielschichtkoerpers
DE3028612T1 (de) Selektive Plasmaätzung von dielektrischen Masken in Gegenwart von nativen Oxiden von Halbleitern aus Verbindungen der Gruppen IH-V
DE69333843T2 (de) Ätzverfahren für Silizium-Substrat
EP0286855A1 (de) Verfahren zum Aetzen von Vertiefungen in ein Siliziumsubstrat
DE19654791B4 (de) Verfahren und Vorrichtung zum Trennen einer Halbleiterschicht von einem Substrat
DE3317222A1 (de) Verfahren zum herstellen einer halbleiterstruktur
DE1961634A1 (de) Verfahren zur Herstellung eines Misfet
DE2447536C2 (de) Halbleiterlaser
DE3714512A1 (de) Halbleiterlaser
DE1621532A1 (de) Praezisionsaetzung von Halbleiterbauelementen
DE2157633A1 (de) Verfahren zur planaren diffusion von zonen einer monolithisch integrierten festkoerperschaltung
DE2941476A1 (de) Verfahren zum spalten von halbleitermikroplaettchen in einzelstuecke
DE1965408C3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2900747C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE68910873T2 (de) Herstellungsverfahren von Halbleitervorrichtungen.
DE19757560A1 (de) Verfahren zur Herstellung einer porösen Schicht mit Hilfe eines elektrochemischen Ätzprozesses
DE3324594C2 (de)

Legal Events

Date Code Title Description
OD Request for examination
8125 Change of the main classification

Ipc: H01L 21/308

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee