DE2131218A1 - Ladungsgekoppelte Gedaechtnisbaueinheit - Google Patents

Ladungsgekoppelte Gedaechtnisbaueinheit

Info

Publication number
DE2131218A1
DE2131218A1 DE19712131218 DE2131218A DE2131218A1 DE 2131218 A1 DE2131218 A1 DE 2131218A1 DE 19712131218 DE19712131218 DE 19712131218 DE 2131218 A DE2131218 A DE 2131218A DE 2131218 A1 DE2131218 A1 DE 2131218A1
Authority
DE
Germany
Prior art keywords
charge
elements
storage
memory
unit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19712131218
Other languages
English (en)
Other versions
DE2131218B2 (de
DE2131218C3 (de
Inventor
Smith George Elwood
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE2131218A1 publication Critical patent/DE2131218A1/de
Publication of DE2131218B2 publication Critical patent/DE2131218B2/de
Application granted granted Critical
Publication of DE2131218C3 publication Critical patent/DE2131218C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G11C19/186—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET using only one transistor per capacitor, e.g. bucket brigade shift register
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

Western Electric Company Inc. 2131218
123 William Street
New York, N«. Y„ 10038 /USA
A 32 373
Ladungsgekoppelt^ gedächtnisbaueinheit
Die Erfindung betrifft eine ladungsgekoppelte Gedächtnisbaueinheit.
Das Prinzip der ladungsgekappelten Gedächtnisbaueinheit ermöglicht die Herstellung einer neuartigen Gedächtnisbaueinheit, bei welcher die Kapazität jeder Ladungsspeicherstelle auswahlmäßig «festgelegt wirdf normalerweise durch. Justierung der elektrischen Kapazität an jeder Stelle des MIS-Gebildes (Metall-Insulator-Semiconductor), und zwar entsprechend der Eingangsinformation. Wenn die Speicherkapazität· jeder Stelle unabhängig festgelegt ist, kann Ladung wiederholt in dem gleichen festen Muster angesammelt werden; wenn die Ladung herausgeschoben wird, so entspricht der Signalpegel der Eingangsinformation,
Die ladungsgekoppelte Baueinheit ist in ihrer Grundform ein dynamischer Gedächtnisspeicher, obgleich durch Einführung einer Rtickzirkulation und Regenerierung die Speicherdauer ausgedehnt werden kann, um ein im wesentliches permanentes Gedächt· nis zu schaffen. Allgemein wird eine Menge von Ladungsträgern in einem Halbleiter- oder Halbisolatormaterial erzeugt, wobei diese Ladungsträger durch ein Elektrodensystem längs des
- 2 109853/1737
Materials übertragen werden.
Die Erfindung geht aus von einer ladungsgekoppelten Gedächtnisbaueinheit mit einem halbleitenden oder isolierenden Halbleiterspeichermedium zur Speicherung von Ladungsträgern in Mengen, welche eine Information an gesonderten Speicherstellen bei oder nahe der Oberfläche des Speichermediums darstellen, Elementen zur Übertragung einer gespeicherten Ladung zwischen den Speicherstellen sowie schließlich zu einer Anzeigestelle und Elementen zur Anzeige der Menge der gespeicherten Ladung an dieser Anzeigestelle, Die Erfindung ist dadurch gekennzeichnet, daß die Speicherkapazität der gewählten Speicherstellen auf einen bestimmten Wert justiert ist, so daß eine bestimmte Signalausgangsgröße erhalten wird, wenn sich die Ladungsträger in diesen Stellen auf ihre Speicherkapazität ansammeln. Auf diese Weise wird erfindungsgemäß eine Gedächtnisfunktion in jede Speicherstelle eingebaut, so daß eine Rückzirkulation und Regenerierung nicht notwendig ist.
Die Gedächtnisbaueinheiten nach der Erfindung können zweckmäßig in einer von zwei Kategorien erfaßt werden. Bei der einen Kategorie ist die Speicherkapazität jeder Stellung dauernd festgelegt, allgemein durch die aufbaumäßigen Kennwerte der Baueinheit, um ein l?nur le sen"-Gedächtnis zu ergeben. Bei der zweiten Kategorie liegen permanente Gedächtnisse vor, wobei die Speicherkapazität der Stellen zweckmäßig justiert oder neu programmiert werden kann. Diese Justierbarkeit ermöglicht, daß diese Baueinheiten auf Wunsch in einer nichtpermanenten Betriebsart zu betreiben sind. Alle dieser Baueinheiten haben das Merkmal gemeinsam, daß die elektrische Kapazität der MIS-Speicherelemente selektiv geändert wird. In dem normalen Fall ist es vorzuziehen,eine parallele Auslesung für diese Baueinheiten zu verwenden, obgleich mit geeigneter Justierung der Sammlung und Verschiebung von Potentialen eine Serienablesung verwendet werden kann,
109853/1737
Gebilde, bei denen die Kapazität dauernd festliegt, sind so beschaffen, daß die physikalische Dicke der Isolierschicht gemäß dem Informationsprogramm verändert wird. Wahlweise werden zumindest zwei (zwei für digitale Baueinheiten) verschiedene Isolatoren verwendet, und zwar verschieden in dem Sinn, daß sie wesentlich unterschiedliche dielektrische Eigenschaften aufweisen. Hierunter fallen auch homogene Isolatoren, bei denen die dielektrische Stärke örtlich verändert wird, beispielsweise durch selektive Diffusion oder Implantation von mehr oder minder leitenden Ionen.
Die elektrische Kapazität der einzelnen MIS-Elemente kann auch festgelegt werden,indem die Eigenschaften des Metalls ausgewählt werden. Die Verwendung von Metalleitern mit unter-* schiedlichen Arbeitsfunktionen führt zur Speicherung von Elementen mit unterschiedlichen Kapazitäten.
Vom Standpunkt der Wandelbarkeit sind solche Ausführungsformen vorzuziehen, bei denen die Speicherkapazität der einzelnen Stellen zweckmäßig mit neuer Information einstellbar ist. Bei einer solchen Ausfuhrungsform sind "schwimmende" oder dielektrisch isolierte Kondensatoren an jeder Gedächtnisstelle vorgesehen. Die Information wird in das ladungsgekoppelte Register durch normale ladungsgekoppelte Einwirkung verschoben und auf die isolierten Kondensatoren durch einen vorgeschriebenen Einlesevorgang übertragen* Die Ladung verbleibt in dem isolierten Kondensator, so lange wie dies gewünscht wird, und zwar in Abhängigkeit von der Wirksamkeit der dielektrischen Isolation. Die Menge dieser Ladung in einem analogen Sinn oder das Vorliegen oder Nichtvorliegen von Ladung in einem digitalen Sinn bestimmt die Ladungskapazität des Speicherelementes, Die Information in den Gedächtniselementen kann zweckmäßig zur Neuprogrammierung ausgelöscht werden.
Die Erfindung ist nachstehend anhand der Zeichnungen näher erläutert. Es zeigen:
- 4 -109853/1737
Pig. 1 ein Ausführungsbeispiel einer ladungsgekoppelten Gedächtnisbaueinheit nach, der Erfindung in Teilansicht von vorn,
Pig. 2A, 2B ein abgewandeltes Ausführungsbeispiel einer erfindungsgemäßen ladungsgekoppelten Gedächtnisbaueinheit unter Verwendung einer Parallelkopplung zur Auslesung, in Draufsicht bzw.im Querschnitt,
Pig. 3 ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Baueinheit in perspektivischer Darstellung,
Pig. 4 ein weiteres Ausführungsbeispiel einer erfindungsgemäßen ladungsgekoppelten Gedächtnisbaueinheit bei semipermanenter Fixierung des Gedächtnisses im Längsschnitt,
Pig. 5 eine Strom/Spannungs-Kennlinie zur Veranschaulichung einer Eigenschaft der isolierenden Schranke zwischen dem Speichermedium sowie dem das Gedächtnis steuernden Element bei der Baueinheit nach Pig. 4,
Pig. 6A, 6B ein Energiebandschema des Gedächtniselementes nach Pig. 5 mit und ohne feste Ladung in dem das Gedächtnis steuernden Element.
Bei der Baueinheit gemäß Pig. 1 ist eine Reihe von üblichen ladungsgekoppelten Elementen in Verbindung mit Gedächtnisspeicherelementen nach der Erfindung veranschaulicht. Bei einem Dreidraht-Treiberschema, wie dies vorliegend verwendet wird, dient jede dritte Elektrode zur Sammlung. Das Gebilde umfaßt einen Halbleiter tO, eine isolierende Schicht 11, metallische Treiberelektroden 12a - 12d, 13a - 13d, 14a - 14d sowie deren zugeordnete Leitungen 12, 13, 14. Von den Treiberelektroden umfassen die Elektroden 12a - 12d Sammlerstufen und bilden die Gedächtnisfunktion. Gewisse dieser Elektroden, d. h. 12b und 12d, weisen zusätzliche dicke Isolierschichten 15 auf. Daher ist die Kapazität dieser Elemente geringer als diejenige der Elemente mit den Elektroden 12a, 12c. Beim Vorliegen einer Vor-
109853/1737
spannung an der Leitung 12 vermögen sich Träger unter den Leitungen 12a - 12d bis zu deren Gleichgewichtswert anzusammeln. Der Ansammlungsvorgang kann nach einigen Verfahren erleichtert werden. Eine Beleuchtung des Halbleiters 10 erzeugt einen Überschuß an freien Trägern durch Photonenabsorption. Wahlweise können Träger durch eine ladungsgekoppelte Wirkung eingeschoben werden, wobei ermöglicht wird, daß die Kapazität jedes Elementes ausgeglichen wird. Ein ähnliches Ergebnis wird in zweckmäßiger Weise erhalten, indem alle Elemente bis zum Lawinendurchbruch getrieben werden, so daß Träger an jeder Stelle injiziert werden. Eine Sammlung tritt auch an sich infolge thermi*- scher Vorgänge auf. Dieser letztgenannte Mechanismus ist hinsichtlich seiner Einfachheit interesaant und angemessen, mit der Ausnahme, wo sehr kurze Sammlungsperioden erforderlich sind. Die angesammelten Träger werden alsdann durch normale ladungsgekoppelte Wirkung mittels aufeinanderfolgender Vorspannung der Leitungen 12, 13, 14 ausgeschoben. Das durch die unter den Elektroden 12a, 12c angesamraelten Träger erzeugte Signal ist größer als das entsprechende Signal der Elemente in Zuordnung zu den Elektroden 12b, 12d.
Unter Verwendung dieser Serienablesungsbetriebsart kann eine Veränderung der Kapazität der Sammelelemente in einigen Stellen den Verschiebevorgang stören. Jedoch kann dies vermindert werden, wenn die Treiber- oder Verschiebungspotentiale groß (zumindest dem doppelten Wert entsprechend) gegenüber dem für die Sammlung verwendeten Potential sind.
Ein bevorzugter Weg zur Vermeidung des soeben erläuterten Problems besteht in der Anwendung einer Parallelablesung. Ein Beispiel zur Veranschaulichung dieser Möglichkeit ergibt sich in Draufsicht gemäß Mg. 2A. Bei dieser Baueinheit ist die ladungsgekoppelte Anordnung der Elemente 12a - 12d, 13a - 13d, , 14a -14d ähnlich derjenigen nach Fig. 1 mit der Ausnahme, daß die Elemente 12a - 12d einfach übliche Treiberelomente sind. Die Dreidraht-Treiberleitungen 12, 13, 14 sind in Aufeinander-
_ 6 109853/1737
folge vorgespannt, tun den Schiebemechanismus zu beeinflussen. Die Sammel- oder Gedächtnisstufe verläuft parallel zu der Schiebereihe und umfaßt einen einzigen Leitungsstreifen 17 mit einer Vorspannungsverbindung 16. Gedächtniselemente 12a!, 12cf stellen einfach dünne Abschnitte in einem verhältnismäßig dilcken Isolator 11' dar. Das Gebilde gemäß Pig. 2B stellt einen Schnitt durch das Element 12c' dar. Die hohe Kapazität in Zuordnung zu diesen Elementen ermöglicht eine Sammlung von Trägern beispielsweise für eine digitale "1" im Vergleich zum Nichtvorliegen von angesammelten Trägern neben den Elektroden 12b, 12d, was digitale "Nullen" darstellen kann. Wenn die Sammlung vollständig ist, wird die Leitung 12 vorgespannt, und der aufeinanderfolgende Verschiebevorgang erzeugt das Digitalsignal an dem Ausgang. Für den vorliegenden Teil der Baueinheit wäre dieses Signal 0101.
Eine Ladungsübertragung zwischen der Sammel- oder Gedächtnisstufe sowie der ladungsgekoppelten Leitung ist während des Verschiebevorgangs zu vermeiden. Einige einfache Verfahren können verwendet werden, um dies zu erreichen. Beispielsweise kann der Sammelvorgang lang im Vergleich zu der Ablesezeit gemacht werden, so daß eine Wechselwirkung während der Ablesung zu wenige Träger umfaßt, um das Signal zu verschlechtern. Wahlweise wird die Vorspannung an der Elektrode 17 während des Verschiebevorgangs entfernt, so daß sich keine Träger ansammeln.
Die Ansammlung der Elemente 12af - 12df kann physikalisch von der ladungsgekoppelten Leitung mittels einer Tastelektrode isoliert werden. Dies ergibt sich aus der nachfolgenden Beschreibung von Pig« 3.
Es gibt verschiedene zweckmäßige Wege zur Herstellung des Gebildes gemäß Pig. 1 und 2A, wobei mit Vorteil bekannte Halbleiterherstellungsverfahren angewendet werden. Beispielsweise kann der Isolator mit der gewünschten Dicke bei den Elementen 12b, 12d (d. h. der vereinigten Dicke der Schichten 11, 15 in
- 7 -109853/1737
Pig. 1 oder der Dicke der Schicht 11' in Pig. 2A) niedergeschlagen und dann selektiv geätzt werden, um die verdünnten Bereiche zu bilden. Wahlweise kann eine zusammengesetzte Schicht, "beispielsweise aus SiOp und Si,N. niedergeschlagen werden, welche alsdann selektiv mit einem "bevorzugten Ätzmittel geätzt wird, um das gewünschte Gebilde zu erhalten. Diese Verfahren sind an sich bekannt und bilden keinen Bestandteil der Erfindung.
Eine andere Möglichkeit zur Erzielung eines Unterschiedes der Ladungskapazität zwischen gewählten Elementen stellt die Ver· wendung von Metallelektroden mit wesentlich verschiedenen Arbeitsfunktionen dar. Das Gebilde würde in diesem Fall im wesentlichen demjenigen gemäß Fig. 1 entsprechen, mit der Ausnahme, daß die Isolierschicht bei jedem Element eine gleichförmige Dicke in Zuordnung zu den Elektroden 12a, 12b, 12c, . 12d aufweist. Die Elektroden 12a, 12c können hierbei z. B. aus Platin bestehen, die Elektroden 12b, 12d hingegen aus Wolfram. Die Differenz der Arbeitsfunktion zwischen diesen Metallen beträgt etwa 1,0 Volt, was eine leicht anzuzeigende Veränderung der Ladungsspeicherung mit normalen Vorspannungen ergibt.
Die parallele Ableseanordnung gemäß, Fig.2A kann diesem Ausführungsbeispiel leicht angepaßt werden. Dies erfordert lediglich, daß die Elektrode 17 segmentförmig ausgebildet wird, so daß der Bereich 12a1 mit Platin und der Bereich 12c1 mit Wolfram überdeckt werden. Eine gemeinsame Leitung 16 ist noch angemessen, da diese Stellen normalerweise gleichzeitig vorgespannt werden.
Eine Abwandlung des parallelgekoppelten "nur lesen"-Gedächtnissps gemäß Fig. 2A ergibt sich aus Fig. 3. Zum Zwecke der besseren Darstellung verwendet diese Baueinheit ein Zweidrahtschema. In diesem Fall umfaßt jedes andere Element eine Gedächtnisstufe. Die Baueinheit umfaßt das bereits vertraute Halbleiter-Speichermedium 30, eine Isolierschicht 31 sowie die Folge von Treiberelektroden 32a, 33a, 32b,33b, 32c, 33c, 32d, 33d,
109853/1737
2Ί3Ί218
32e, 33e, die alle mit den Leitungen 32, 33 verbunden sind. Der Vorderabschnitt des Halbleiters 30 ist nicht mit einem Isolator bedeckt und enthält einen stetigen, in Längsrichtung verlaufenden diffundierten Bereich 34, welcher mit der Unterlage eine pn-G-renzflache bildet. Eine Elektrode 35 ist vor*- gesehen, um die Grenzfläche außen kurzzuschließen. Diese pn-Grenzfläche wirkt in ähnlicher Weise auf die Quellenelektrode eines IGPET (Insulated Gate Field Effect Transistor) und schafft eine kontinuierliche Lieferung von Ladungsträgern in dichter Nähe zu der Elektrodenfolge 32a bis 33e, jedoch hiermit nicht gekoppelt. Die Kopplung wird auswahlmäßig durch Tastelektroden 36, 37, 40 bewirkt! Die Tastelektroden 38, 39 sind absichtlich weggelassen, wie dies durch die Gedächtnisverschlüsselung erforderlich ist. Wenn die Tastelektroden über die Leitung 41 vorgespannt sind, fließt eine Ladung von der Quellenelektroden-rGrenzfläche 34 zu dem Bereich unter den Tastelektroden. Die Leitung 32 ist in Koinzidenz mit der Leitung 41 vorgespannt, wobei Ladung durch die vorgespannten Tast- : elektroden in die ladungsgekoppelte Leitung fließt. Die unter den zugeordneten Treiberelektroden 32a, 32b, 32c, 32d, 32e angesammelte Ladung wird normalerweise herausgeschoben, indem aufeinanderfolgend die Leitungen 32, 33 vorgespannt werden. Das von diesrer Folge abgeleitete Binärsignal hätte die Form 10011«
Diese Gedächtnisstufen gleichen hybriden Igfets mit einer pn-P Grenzflächen-Quellenelektrode und einer MIS-Ablaufelektrode. Abmessungsverhältnisse und andere Vorschriften für die Baueinheit ergeben sich geradewegs aus dem Stand der Technik.
Die Baueinheit gemäß Fig. 3 kann wahlweise mit einzelnen pn-Grenzflachen an gewählten Stellen sowie mit einer stetigen Tastelektrode versehen werden. Dieses Ausführungsbeispiel stellt eine derart naheliegende Abwandlung dar, daß sie nicht besonders wiedergegeben ist.
Die erwähnten Baueinheiten sind digital und können in der ge-
109853/1737
zeigten Form nicht als analoge Baueinheiten verwendet werden. Sie unterscheiden sich auch in charakteristischer Weise von anderen vorliegend beschriebenen Baueinheiten insofern, als diese Baueinheiten die Programmierung der eigenen Speicherkapazität von gewählten Speicherstellen einschließen, während diese Ausführungsbeispiele durch Aufladung lediglich bestimmter Elemente einer ladungsgekoppelten Leitung wirksam sind (alle Elemente weisen die gleiche Ladungskapazität auf), wobei die Ladung durch Kopplung mit einem augenblicklich wirksamen Vorrat von Ladungsträgern durchgeführt wird. Bei der Baueinheit nach Pig. 2A wird die Aufladung der ladungsgekoppelten Leitung auswahlmäßig durchgeführt, jedoch erfordert die Lieferung von Ladungsträgern eine begrenzte Sammlungsperiode. Daher sind Baueinheiten gemäß Pig. 3 an sich schneller und erscheinen diesbezüglich als ladungsgekoppelte Gedächtnisbaueinheiten den Vorzug zu verdienen.
Ein Ausführungsbeispiel einer ladungsgekoppelten Gedächtnisbaueinheit, bei welcher das Gedächtnis justiert werden kann, ergibt sich aus Fig. 4. Die Unterlage stellt einen Halbleiter dar, beispielsweise aus Silizium; die drei Elektroden 51, 52, 53 umfassen das Dreidraht-Treibersystem mit zugeordneten Leitungen 54, 55, 56. Dieses Treiberschema stellt lediglich ein Beispiel dar. Die Zwischenschicht, welche normalerweise einen homogenen Isolator einer MIS-Struktur darstellt, enthält in diesem EaIl das Gedächtniselement. Eine dünne Isolierschicht überdeckt die Unterlage 50 und trennt diese von der "schwimmenden" Kondensatorplatte 58. Die Kondensatorplatte 58 kann aus Metall oder einem Halbleitermaterial bestehen und dient einfach der Speicherung von Ladung. Eine zweite Isolierschicht 59 isoliert die Kondensatoren von den Treiberelektroden 51, 52, 53. Die Isolierschicht 57 ist teilweise leitend, so daß die Übertragung von Ladung zwischen dem Kondensator 58 sowie der Unterlage 50 ermöglicht wird. Die Isolierschicht 59 sollte ausreichend dick sein, um zu verhindern, daß wesentliche Mengen an Ladung von den Treiberelektroden 51» 52, 53 unter normalen Vorspannungsbedingungen abfließen.
- 10 -
109853/1737
Der teilweise leitende Isolator 57 sollte das nicht-ohms ehe Verhalten gemäß Pig. 5 zeigen. Gespeicherte Ladung an der HalbleiterZlsolator-Zwisehenfläche sollte nicht zu der kapazitiven Gedächtnisplatte abfließen, ausgenommen während des Lesevorgangs. Wenn der Isolator vomnicht-ohmschen Typ ist, so ermöglicht ein Grenzfeld E. die Verwendung von Feldern oberhalb dieses Wertes zur Einlesung sowie zur Löschung des Gedächtnisses ", während die Verwendung eines Feldes unterhalb E.. normale Speicher- und Treiberfunktionen ohne Beeinflussung des Gedächtnisses ermöglicht.
Der Einlesevorgang, durch welchen die "schwimmende" Kondensatorplatte 58 aufgeladen wird, ergibt sich aus Fig. 6A, 6B. Fig. 6A zeigt ein Energiebandschema der Baueinheit nach Fig. ohne das Vorliegen einer Ladung an der HalbleiterZlsolator-Zwischenflache (n-Halbleiter), während Fig. 6B ein entsprechendes Energiebandschema darstellt, wobei Ladung an der Zwischenfläche gespeichert ist. Das Vorliegen oder Nichtvorliegen von Ladung (oder der Ladungsmenge) stellt die Information dar, die in das Gedächtnis eingelesen wird; diese Information kann örtlich unter der Gedächtnisplatte durch eine normale ladungsgekoppelte Wirkung angeordnet werden. Wenn sich das Ladungsmuster an seiner Stelle befindet, so wird eine verhältnismäßig hohe Spannung V.. über das zusammengesetzte Gebilde angelegt. Die Größe von V.. ist derart, daß bei nicht vorliegender Ladung an der Zwischenfläche (Fig. 6A) das elektrische Feld an der Schranke zwischen dem ''schwimmenden" Kondensator 58 sowie dem Halbleiter 50 niedrig genug ist, um einen Leitvorgang zu verhindern, d. h. unterhalb des Grenzfeldes E.. Wenn sich jedoch positive Ladung an der Zwischenfläche befindet, so liegt ein größerer Spannungsabfall über den Isolator im Vergleich zu dem Halbleiter vor, so daß sich ein Feld über den dünnen Isolator ergibt, das größer als E. ist. Dieses größere Feld ermöglicht die Leitung von Elektronen durch den dünnen Isolator 57 und beläßt eine reine positive Ladung in dem "schwimmenden" Kondensator« Diese Ladung ist in wirksamer Weise isoli,· ?t und fällt mit einer Zeitcharakteristik des Abflußstromes :ir FeI-
- 11 -
109853/1737
der unterhalb E. ab. Die Betriebsspannungen werden in ihrer Größe geringer als V. gewählt, so daß der Ladungsstrom annehmbar gering gehalten wird. Bei geeigneter Wahl des Isolators sowie der Treiberspannung kann die Ladungsabfallzeit im wesentlichen unbegrenzt gemacht werden. Eine positive Spannung gleich oder größer als V^ an der Elektrode 52 zieht Majoritätsträger aus dem Halbleiter und löscht die Ladung.
Die in den Kondensator 58 eingelesene Ladung bestimmt die Speicherkapazität für Löcher der Halbleiter/Isolator-Zwischenflache. Daher kann das Gedächtnis sowohl analog als auch digital gemacht werden.
Der Ablesevorgang erfordert in einfacher Weise die Sammlung von Trägern in jeder der Gedächtnisstufen (vorliegend in Zuordnung zu der Leitung 55) in dem Ausmaß von deren Kapazität. Bei einem η-leitenden Halbleiter wird eine negative Spannung auf die Leitung 55 in Zuordnung zu dem die Elektrode 52 enthaltenden Gedächtniselement übertragen, wobei den Löchern ermöglicht wird, sich entsprechend ihrem thermischen Gleichgewicht zu sammeln. Die Ladung wird alsdann durch ladungsgekoppelte Wirkung herausgeschoben. Die Ansammlung von Ladungsträgern kann durch lichtinduzierte Löcher oder durch Verschiebung in der Ladung durch ladungsgekoppelte Wirkung an einer hohen negativen Spannung beschleunigt werden, wonach die Spannung geringer gemacht wird, so daß jede Stelle gesättigt wird.
Die Ansammlung von Ladungsträgern kann auswahlmäßig gesteuert werden, indem ein Lichtbild auf der Unterlage fokussiert und die Raumintensität des Bildes mit dem Gedächtnis verglichen werden. Auf diese Weise kann die Baueinheit als ein Bildvergleicher wirken oder zur Mustererkennung dienen.
Die kapazitiven Gedächtnisplatten sind in ihrer Wirkung und in ihrem Aufbau ähnlich dem "schwimmenden" Tastfeldeffekttransistor gemäß "Bell System Technical Journal", Juli-August 1957, Seiten 1288 - 1300.
- 12 -
109853/1737
Nachfolgend ist ein besonderes Beispiel dieser Ausführungsform der Erfindung beschrieben» wobei besondere Vorschriften vorgeschrieben sind, von denen sich alle vorliegend beschriebenen Baueinheiten in zweckmäßiger Weise ableiten.
Die Baueinheit gemäß Fig. 4 besteht aus einem Silizium von 10 0hm~cm als Unterlagematerial 50. Die dünne Isolierschicht 57 besteht aus SiO?, das auf eine Dicke von 10 - 1000 α gezüchtet oder niedergeschlagen wurde. Die Kondensator-Gedächtnisplatten 58 bestehen aus Platin oder Silizium mit einer Dikke von 100 - 1000 1. Die Plattendicke ist nicht sehr wichtig, so daß man einen zweckmäßigen Bereich auswählt. Eine dicke Platte 58 bringt die Gefahr dielektrischer Diskontinuitäten in dem Isolator 59. Die erforderliche Spannung zur Herstellung eines Leitzustandes zwischen der Platte 58 sov/ie der Unterlage 50 liegt in der Größenordnung von 50 Millivolt/Ä des Isolaicrs. Daher würde der Spannungsbereich entsprechend etwa dem Grenzfeld E. von Fig. 5 den Bereich von 0,5 bis 50 V für den empfohlenen Bereich der Isolatordicke erfassen. Der Isolator 5.9 kann auch SiO2 mit einer Dicke in der Größenordnung von 200 - 10 000 £ sein; aus Gründen, die sich gemäß der vorangehenden Beschreibung ergeben, entspricht die Dicke zumindest der doppelten Dikke der Isolierschicht 57. Wenn die Isolierschichten aus unterschiedlichen Stoffen zusammengesetzt sind, beispielsweise einer Vereinigung aus SiOp und Si-N., so sollte die Dicke und die
ψ dielektrische Festigkeit des Materials so gewählt werden, daß der Isolator 57 zumindest die zweifache Leitfähigkeit der Schicht 59 für eine gegebene Schreibspannung aufweist. Die Treiberelektroden 51» 52, 53 können irgendein leitendes Material sein, beispielsweise Gold, Platin oder polykristallines Silizium. Die Gedächtnisplatten 58 können auch aus einem Halbleitermaterial hergestellt sein, beispielsweise Silizium. In vorteilhafter Weise sind die Gedächtnisplatten und das Speichermedium 10 von unterschiedlichem Leitfähigkeitstyp.
Die Gedächtnisbaueinheit nach der Erfindung wurde in Verbindung mit einem üblichen Halbleiter-TInterlagematerial sowie unter der
- 13 -
109 853/1737
Annahme einer Entleerungsbetriebsart "beschrieben. Der Gedächtnismechanismus wirkt in äquivalenter Weise in Verbindung mit dem Steigerungstyp einer ladungsgekoppelten Baueinheit unter Verwendung isolierender Halbleiter, beispielsweise ZnO, ZnS, OdS, CdSe, ZnSe, BaTiO,, KTaO-.
Es können wahlweise Gebilde für den "schwimmenden" Plattenkondensator gemäß Pig. 4 verwendet werden.Wenn beispielsweise zwei unterschiedlich isolierende Stoffe in einer Doppelschicht niedergeschlagen werden, wird Ladung typischerweise an der Zwischenfläche eingeschlossen. Diese Ladung befindet sich in tiefen Mulden; diese Mulden können entleert und über den obigen Mechanismus wiedergefüllt werden. Die Zwischenflächenmulden können als unmittelbares Analogon zu den Gedächtnisplatten 58 gemäß Pig. 4 betrachtet werden. Eine günstige Kombination von Isolatoren für dieses Ausführungsbeispiel sind Si,N, und SiOp-AlpO,. Die letztere Kombination ist vom Gesichtspunkt der Herstellung zweckmäßig. Eine Doppelschicht aus Silizium und Aluminium kann niedergeschlagen und dann anodisiert werden, beispielsweise durch Plasmaanodisierung. Das Verfahren ergibt eine gute Kontrolle über die Zwischenflächeneigenschaften. Ein ähnliches Ergebnis wäre für Si,KL und AlN zu erwarten. Eine Erläuterung dieser Zwischenfläcnenzustände sowie des Mechanismus zur Füllung und Entleerung derselben ergibt sich aus "RCA-Review", Band 30, Juni 1969, Seiten 335 - 382.
Ein anderer zugeordneter Ladungsspeichermechanismus beruht auf tiefen Mulden in dem Block des Isolators. Unter Ausnützung derselben kann eine sehr einfache Gedächtnisbaueinheit erstellt werden. Es ist lediglich eine homogene isolierende Schicht zwischen den Treiberelektroden und dem Speichermechanismus erforderlich. Daher besteht aufbaumäßig keine Unterscheidung gegenüber der grundladungsgekoppelten Baueinheit, ausgenommen die verwendeten Spannungen. Die grundladungsgekoppelte Baueinheit kann Treiberspannungen unterschiedlicher Werte verwenden, jedoch würden alle derselben unterhalb des Grenzwertes für den Luitzustand quer zu dem Isolator liegen. In der normalen Be-
- 14 -
109853/1737
triebsart ist eine Trägerinjektion zu dem oder von dem Speichermedium ungünstig. Daher bewirkt die Schaffung eines Vorspannungselementes zum Einprägen einer hoch genug liegende11 Spannung zur Füllung oder Entleerung von Mulden in dem Isolator mit einer Betriebsfolge, die der Gedäehtnisbetriebsart angemessen ist, eine Differenzierung dieser Baueinheit gegenüber der üblichen ladungsgekoppelten Baueinheit. Die Isolierschicht sollte zumindest 10 tiefe Ladungsträgermulden/cnr aufweisen.
Ein anderes Ausführungsbeispiel, bei welchem die Speicherstellenkapazität semipermanent justierbar ist, verwendet ein Gebilde mit einem abgestuften Isolator ähnlich denjenigen gemäß Fig. 1, 2A, mit der Ausnahme, daß die Dicke des Isolators durch Verwendung eines thermoplastischen Materials als Isoliermaterial nach Art der Artikel in '"· Journal of Applied Physics", Dezember 1959, Seiten 1870 - 1873 und »RCA-Review!!, Band XXIII, September 1962, Seite 413, einstellbar ist. Diese Stoffe sind typischerweise Polymere mit einem bei niedriger Temperatur erfolgenden G-lasübergang. Wenn sie auf ihren plastischen Umwandlungspunkt beim Vorliegen eines elektrischen Feldes aufgeheizt werden, so sind sie elektrostriktiv und ziehen sich in der Richtung des Feldes zusammen, bis die elektrostatischen Kräfte die Oberflächenspannungskräfte ausgleichen. Eine Absenkung der Temperatur friert das Material in dem deformierten Zustand eins eine Anhebung der Temperatur bei Nichtvorliegen eines Feldes ermöglicht wiederum, daß die Oberflächenspannungskräfte das Material in seinen ursprünglichen Zustand zurückführen. Thermoplastische Stoffe sind nicht sehr kompressibel, so daß das Zusammenziehen das Plastikmaterial aus dem Bereich unter der Elektrode verschiebt.
Die soeben beschriebene Baueinheit wirkt grundsätzlich in der gleichen Weise wie in Verbindung mit Fig. 1 beschrieben wurde,, ausgenommen das Einlesen des Gedächtnisses. Um dies zu erreichen, wird Ladung welche die gewünschte Gedächtnisverschlüsselung darstellt, in die Elektroden 12a, 12b, 12c, 12d verscho-
- 15 109853/1 737
ben. Dem vorangehenden Beispiel folgend wird an den Stellen der entsprechenden Elektroden 12a, 12c Ladung abgegeben, wobei sich keine Ladung unter den Elektroden 12b, 12d befindet. Die thermoplastische Schicht wird alsdann ausgeheizt, was ein Zusammenziehen des "Plastikmaterials an den Stellen 12a, 12c und kein Zusammenziehen an den Stellen 12b, 12d bedingt. Eine Kühlung des thermoplastischen Materials beläßt den gewünschten abgestuften Isolator. Eine Abwandlung dieses Schemas auf analoge Gedächtnisbaueinheiten ergibt sich von selbst.
Die Erfindung schafft also eine Vielfalt von ladungsgekoppelten Gedächtnisbaueinheiten, von denen die meisten "nur-lesen"-Gedächtnisse sind, bei denen die Ladungskapazität gewählter Stellen permanent oder semipermanent festgelegt ist. Wenn Ladung in diesen Stellen auf die Gleichgewichtsmenge angesammelt und dann zu einer Ausgabestelle verschoben wird, reflektiert das Signal die programmierte Kapazität der Stellen.
- 16 109853/1737

Claims (26)

  1. M/ Ladungsgekoppelte Gedächtnisbaueinheit mit einem Halbleiter oder isolierenden Halbleiterspeichermedium zur Speicherung von Ladungsträgern in eine Information darstellenden Mengen bei gesonderten Speicherstellen bei oder nahe der Oberfläche des Speichermediums, Elementen zur Übertragung gespeicherten Ladung zwischen den Speicherstellen sowie schließlich zu einer Anzeigestelle und Elementen zur Anzeige der Menge gespeicherten Ladung an der Anzeigestelle, dadurch gekennzeichnet, daß die Speicherkapazität gewählter Speicherstellen (12a - 12d) auf einen bestimmten Wert eingestellt ist, so daß bei Ansammlung von Ladungsträgern in diesen Stellen auf deren Speicherkapazität ein bestimmtes Ausgangssignal erhalten wird.
  2. 2. Baueinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherkapazität gewählter Stellen mit einer bestimmten elektrischen Kapazität festgelegt ist.
  3. 3. Baueinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherkapazität gewählter Stellen nichtpermanent durch Speicherung einer bestimmten Menge fester Ladung an diesen Stellen einstellbar ist.
  4. 4. Baueinheit nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherstellen MIS-Baueinheiten umfassen.
  5. 5. Baueinheit nach Anspruch 4, dadurch gekennzeichnet, daß die elektrische Kapazität ausgewählter Stellen dauernd durch Schaffung isolierender Schichten von sich ändernder Dicke fixierbar ist.
  6. 6.Baueinheit nach Anspruch 4» dadurch gekennzeichnet, daß die elektrische Kapazität gewählter Stellen dauernd durch Schaffung von Metallschichten mit unterschiedlichen Arbeitsfunktionen
    festgelegt ist.
    109853/1737
  7. 7· Baueinheit nach Anspruch 4, dadurch gekennzeichnet, daß die isolierende Schicht ein elektrostriktives Material umfaßt und daß die elektrische Kapazität gewählter Stellen zeitweilig durch Einstellung der Dicke des elektrostriktiven Materials an diesen Stellen festlegbar ist.
  8. 8, Baueinheit nach Anspruch 3, gekennzeichnet durch Elemente zur Einstellung der Menge der gespeicherten festen Ladung.
  9. 9· Baueinheit nach Anspruch 1, gekennzeichnet durch einen Halbleiter oder einen isolierenden Halbleiterkörper (50), eine erste Isolierschicht (57), welche den Körper überdeckt, mehrere im Abstand befindliche Ladungsspeicher-Gedächtnisplatten (58), welche die erste Isolierschicht überdecken, eine zweite Isolierschicht, welche die Gedächtnisplatte überdeckt, wobei die zweite Isolierschicht gegenüber gespeicherter Ladung in den Gedächtnisplatten nicht mehr als das halbe Querleitvermögen gegenüber der ersten isolierten Schicht aufweist, und mehrere leitende Treiberelektroden (51» 52, 53) an dem zweiten Isolator, von denen bestimmte Elektroden (52) über den Gedächtnisplatten liegen, um mehrere Leiter/Isolator/Leiter/ Isolator/Halhleiter-Ladungsspeicherelemente zu bilden.
  10. 10* Baueinheit nach Anspruch 9, gekennzeichnet durch Elemente (55) zur Anlegung einer ersten Spannung zwischen gewählte Treiberelektroden (52) und den Körper, wobei die Spannung einen ausreichenden Wert zur Bewirkung eines Leitvorganges der Ladung durch die erste Isolierschicht zwischen dem Körper sowie der Gedächtnisplatte, jedoch nicht durch die zweite Isolierschicht aufweist, und Elemente (54, 55, 56) zur Anlegung einer Treiberspannung an den Treiberelektroden (51, 52, 53) in Aufeinanderfolge, um Ladung zwischen den Ladungsspeicherelementen zu übertragen, wobei die Treiberspannung im wesentlichen unterhalb der ersten Spannung liegt und nicht ausreicht, um eine wesentliche Leitung von Ladung durch die erste Isolierschicht zu bewirken.
    109853/1737
  11. 11. Baueinheit nach Anspruch 10, dadurch gekennzeichnet, daß der Körper aus Silizium besteht.
  12. 12. Baueinheit nach Anspruch 11, dadurch gekennzeichnet, daß die erste und zweite Schicht aus SiO^ bestehen.
  13. 13. Baueinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Gedächtnisplatten aus Metall bestehen.
  14. 14. Baueinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Gedächtnisplatten aus einem Halbleitermaterial bestehen.
  15. 15. Baueinheit nach Anspruch 10, dadurch gekennzeichnet, daß die zweite Schicht eine Dicke von zumindest der zweifachen Dicke der ersten isolierenden Schicht aufweist, daß eine Anzeigestufe neben einem der Elemente angeordnet ist, um die Ladungsmenge in diesem Element anzuzeigen» wobei die Ladungsmenge in den Speicherelementen digitale oder analoge Informationsbits darstellt, und daß die in den Speicherplatten gespeicherte Information, welche als angesammelte Ladung in den Speicherelementen abzulesen ist, auf die Anzeigestufe übertragbar ist.
  16. 16. Baueinheit nach Anspruch 15, dadurch gekennzeichnet, daß das Element zur Übertragung der angesammelten Ladung ein Dreidraht-Folge-Treibersystem umfaßt und daß jede Speicherstelle zwei ladungsgekoppelte Platten (ohne Gedächtnis) und eine ladungsgekoppelte Gedächtnisplatte umfaßt.
  17. 17. Baueinheit nach Anspruch 15, dadurch gekennzeichnet, daß die Elemente zur Ansammlung von Ladung in den Ladungsspeicherelementen zur Bewirkung einer Zeitverzögerung beim Betrieb der Baueinheit vorgesehen sind, um zu ermöglichen, daß sich eine thermisch erzeugte Ladung in jeder Gedächtnisspeicherplatte auf ihren Gleichgewichtswert ansammelt.
    109853/17 37
  18. 18.Baueinheit nach Anspruch 15, dadurch gekennzeichnet, daß die Elemente zur Ansammlung von Ladung zur Vorspannung der Gedächtnisspeicherelemente "bei einer ausreichenden Spannung zwecks Erzielung eines Lawinendurchbruches vorgespannt sind,
  19. 19* Baueinheit nach Anspruch 15, dadurch gekennzeichnet, daß die Elemente zur Ansammlung von Ladung in den Ladungsspeicher-Gedächtniselementen eine Lichtquelle umfassen, welche auf die Halbleiterunterlage zur Schaffung freier Ladungsträger strahlt.
  20. 20. Baueinheit nach Anspruch 15, dadurch gekennzeichnet, daß die Elemente zur Ansammlung von Ladung in den Ladungsspeicher-Gedächtniselementen Mittel zur Vorspannung der Gedächtniselemente bei einer ersten Vorspannung zur Ansammlung freier Ladung "bei hoher Geschwindigkeit umfassen und daß Elemente zur Reduzierung der Vorspannung auf eine zweite niedrigere Spannung vorgesehen sind, um die sich ergebende angesammelte Ladung zu verschieben,
  21. 21. Baueinheit nach Anspruch 1, gekennzeichnet durch mehrere ladungsgekoppelte Gedächtniselemente, die auf einem einzigen Halbleiter oder einer isolierenden Halbleiterunterlage an den Speicherstellen ausgebildet sind, wobei jedes der Elemente eine isolierende Schicht umfaßt, welche die Unterlage tiberdeckt, eine zweite isolierende Schicht, welche die erste isolierende Schicht überdeckt, wobei tiefe Ladungsträgermulden an der Zwischenfläche zwischen der ersten und zweiten isolierenden Schicht gebildet werden, ein die zweite isolierende Schicht überdeckendes Halbleiterelement und Vorspannungselemente zur Anlegung einer ersten Spannung zwecks Verschiebung von Ladung in und aus dem ladungsgekoppelten Element und eine zweite größere Spannung zur Bewirkung eines Ladungsflusses zwischen der Unterlage sowie den tiefen Mulden.
  22. 22. Baueinheit nach Anspruch 1, gekennzeichnet durch mehrere Ladungsspeicher-Gedächtniselemente, welche auf einem einzigen
    - 5 -109853/1737
    Halbleiter oder einer einzigen Halbleiterunterlage an den Speicherstellen gebildet sind, wobei jedes der Gedächtniselemente eine isolierende Schicht umfaßt, welche die Unterlage überdeckt, und wobei die isolierende Unterlage zumindest 10 tiefe Ladungsträger^-Mulden/cm umfaßt, eine auf der isolierenden Schicht ausgebildete leitende Schicht, Elemente zur Verschiebung von Ladung in und aus dem Ladungsspeicher-Gedächtniselement, das zumindest ein daneben befindliches ladungsgekoppeltes Element umfaßt, und Vorspannungselemente zur Anlegung einer Spannung zwischen die leitende Schicht und die Unterlage von ausreichendem Wert, um einen Leitvorgang von Ladungsträgern zwischen der Unterlage sowie den tiefen Mulden zu bewirken.
  23. 23. Baueinheit nach Anspruch 1, gekennzeichnet durch eine Reihe von Halbleiter-Peldeffektbaueinheiten mit isolierter Tastelektrode, von denen jede einen MIS-Ablaufbereich (32a - 32e) und von denen bestimmte Baueinheiten eine Tastelektrode (36, 37, 40) aufweisen, einen Quellenbereich (34, 35) der zumindest einigen Baueinheiten gemeinsam ist, wobei die Ablaufbereiche dieser einigen Baueinheiten Seite an Seite angeordnet sind, um eine ladungsgekoppelte Leitung zu bilden, Elemente (41) zur gleichzeitigen Vorspannung der Tastelektroden sowie der Ablaufbereiche und Elemente (32, 33) zur aufeinanderfolgenden Vorspannung der Ablaufbereiche der ladungsgekoppelten Leitung zwecks Verschiebung von Ladung längs der Leitung.
  24. 24« Baueinheit nach Anspruch 1, gekennzeichnet durch eine Reihe von Halbleiter-Peldeffektbaueinheiten mit isolierter Tastelektrode, von denen jede einen MIS-Ablaufbereich (32a 32e) und von denen bestimmte Baueinheiten einen Quellenbereich aufweisen, eine zumindest einigen Baueinheiten gemeinsame Tastelektrode, wobei die Ablaufbereiche dieser einigen Baueinheiten Seite an Seite zwecks Bildung einer ladungsgekoppelten Leitung angeordnet sind, Elemente (41) zur gleichzeitigen Vorspannung des gemeinsamen Tastelektrodenbereiches und der Ablaufbereiche und Elemente (32, 33) zur aufeinander-
    — Ό —
    109853/1737
    folgenden Vorspannung der Ablaufbereiche der ladungsgekoppelten Leitung zwecks Verschiebung von Ladung längs der Leitung.
  25. 25. Baueinheit nach einem der Ansprüche 23 oder 24, dadurch gekennzeichnet, daß der Quellenbereich eine pn-Grenzflache umfaßt.
  26. 26. Baueinheit nach einem der Ansprüche 23 oder 24, dadurch gekennzeichnet, daß der Halbleiter sowie der Isolator der MIS-Ablaufbereiche aus Silizium bzw. SiO2 bestehen.
    109853/1737
    Lee rsei te
DE2131218A 1970-06-24 1971-06-23 Ladungsgekoppelte Halbleitervorrichtung Expired DE2131218C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US4946270A 1970-06-24 1970-06-24

Publications (3)

Publication Number Publication Date
DE2131218A1 true DE2131218A1 (de) 1971-12-30
DE2131218B2 DE2131218B2 (de) 1980-07-24
DE2131218C3 DE2131218C3 (de) 1983-12-29

Family

ID=21959942

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2131218A Expired DE2131218C3 (de) 1970-06-24 1971-06-23 Ladungsgekoppelte Halbleitervorrichtung

Country Status (10)

Country Link
US (1) US3654499A (de)
JP (1) JPS5513141B1 (de)
BE (1) BE768871A (de)
CA (1) CA956729A (de)
DE (1) DE2131218C3 (de)
FR (1) FR2096457B1 (de)
GB (1) GB1356629A (de)
IT (1) IT939303B (de)
NL (1) NL7108658A (de)
SE (1) SE378927B (de)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322819A (en) * 1974-07-22 1982-03-30 Hyatt Gilbert P Memory system having servo compensation
US4523290A (en) * 1974-07-22 1985-06-11 Hyatt Gilbert P Data processor architecture
US4371953A (en) * 1970-12-28 1983-02-01 Hyatt Gilbert P Analog read only memory
US3902186A (en) * 1970-10-28 1975-08-26 Gen Electric Surface charge transistor devices
US4347656A (en) * 1970-10-29 1982-09-07 Bell Telephone Laboratories, Incorporated Method of fabricating polysilicon electrodes
US3921195A (en) * 1970-10-29 1975-11-18 Bell Telephone Labor Inc Two and four phase charge coupled devices
US3859717A (en) * 1970-12-21 1975-01-14 Rockwell International Corp Method of manufacturing control electrodes for charge coupled circuits and the like
US5339275A (en) * 1970-12-28 1994-08-16 Hyatt Gilbert P Analog memory system
US4445189A (en) * 1978-03-23 1984-04-24 Hyatt Gilbert P Analog memory for storing digital information
US5615142A (en) * 1970-12-28 1997-03-25 Hyatt; Gilbert P. Analog memory system storing and communicating frequency domain information
US5619445A (en) * 1970-12-28 1997-04-08 Hyatt; Gilbert P. Analog memory system having a frequency domain transform processor
US5566103A (en) * 1970-12-28 1996-10-15 Hyatt; Gilbert P. Optical system having an analog image memory, an analog refresh circuit, and analog converters
FR2123592A5 (de) * 1971-01-14 1972-09-15 Commissariat Energie Atomique
US4646119A (en) * 1971-01-14 1987-02-24 Rca Corporation Charge coupled circuits
CA948331A (en) * 1971-03-16 1974-05-28 Michael F. Tompsett Charge transfer imaging devices
US3890633A (en) * 1971-04-06 1975-06-17 Rca Corp Charge-coupled circuits
US4017883A (en) * 1971-07-06 1977-04-12 Ibm Corporation Single-electrode charge-coupled random access memory cell with impurity implanted gate region
US4014036A (en) * 1971-07-06 1977-03-22 Ibm Corporation Single-electrode charge-coupled random access memory cell
US3771149A (en) * 1971-12-30 1973-11-06 Texas Instruments Inc Charge coupled optical scanner
US3806772A (en) * 1972-02-07 1974-04-23 Fairchild Camera Instr Co Charge coupled amplifier
US3755793A (en) * 1972-04-13 1973-08-28 Ibm Latent image memory with single-device cells of two types
US3829885A (en) * 1972-10-12 1974-08-13 Zaidan Hojin Handotai Kenkyu Charge coupled semiconductor memory device
US3897282A (en) * 1972-10-17 1975-07-29 Northern Electric Co Method of forming silicon gate device structures with two or more gate levels
US3826926A (en) * 1972-11-29 1974-07-30 Westinghouse Electric Corp Charge coupled device area imaging array
US3774167A (en) * 1972-12-29 1973-11-20 Gen Electric Control logic circuit for analog charge-transfer memory systems
US3898685A (en) * 1973-04-03 1975-08-05 Gen Electric Charge coupled imaging device with separate sensing and shift-out arrays
US3947698A (en) * 1973-09-17 1976-03-30 Texas Instruments Incorporated Charge coupled device multiplexer
US3908182A (en) * 1974-05-08 1975-09-23 Westinghouse Electric Corp Non-volatile memory cell
US4072977A (en) * 1974-08-13 1978-02-07 Texas Instruments Incorporated Read only memory utilizing charge coupled device structures
FR2285680A1 (fr) * 1974-09-17 1976-04-16 Westinghouse Electric Corp Systeme de traitement de signaux, notamment compose de dispositifs a transfert de charges
US3995260A (en) * 1975-01-31 1976-11-30 Rockwell International Corporation MNOS charge transfer device memory with offset storage locations and ratchet structure
DE2542832C3 (de) * 1975-09-25 1978-03-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen Regeneriervorrichtung für Ladungsverschiebeanordnungen in Mehrlagenmetallisierung und Verfahren zum Betrieb
US4015247A (en) * 1975-12-22 1977-03-29 Baker Roger T Method for operating charge transfer memory cells
JPS5827712B2 (ja) * 1975-12-25 1983-06-10 株式会社東芝 コタイサツゾウソウチ
JPS5849035B2 (ja) * 1976-08-16 1983-11-01 株式会社東芝 電荷転送素子
US4230954A (en) * 1978-12-29 1980-10-28 International Business Machines Corporation Permanent or semipermanent charge transfer storage systems
EP0016636B1 (de) * 1979-03-26 1984-02-08 Hughes Aircraft Company Nur-Lese-CCD Speicher
US4592130A (en) * 1979-03-26 1986-06-03 Hughes Aircraft Company Method of fabricating a CCD read only memory utilizing dual-level junction formation
US4903097A (en) * 1979-03-26 1990-02-20 Hughes Aircraft Company CCD read only memory
US4290083A (en) * 1979-12-28 1981-09-15 Collender Robert B Stereoscopic television (unaided) on standard bandwidth-method and apparatus
US4323920A (en) * 1980-05-19 1982-04-06 Collender Robert B Stereoscopic television (unaided with lip sync) on standard bandwidth-method and apparatus
DE3174858D1 (en) * 1980-12-25 1986-07-24 Fujitsu Ltd Nonvolatile semiconductor memory device
AU540347B2 (en) * 1981-03-12 1984-11-15 Robert B. Collender Stereoscopic display from standard television signal
JPS6082432A (ja) * 1983-10-14 1985-05-10 Nissan Motor Co Ltd ドアトリムの周縁部構造
US4798958A (en) * 1984-08-20 1989-01-17 California Institute Of Technology CCD imaging sensors
US5020025A (en) * 1990-01-09 1991-05-28 Advanced Micro Devices, Inc. Capacitively coupled read-only memory
US5128734A (en) * 1990-10-02 1992-07-07 United Technologies Corporation Surface channel hact
DE69231482T2 (de) * 1991-07-11 2001-05-10 Texas Instruments Inc Für einen CCD-Bildsensor mit kleiner Bildpunktgrösse geeigneter Ladungsvervielfachungsdetektor (CMD)
US5612555A (en) * 1995-03-22 1997-03-18 Eastman Kodak Company Full frame solid-state image sensor with altered accumulation potential and method for forming same
DE19518348C1 (de) * 1995-05-18 1996-08-22 Siemens Ag Speicher mit dynamischen Speicherzellen
US6121654A (en) * 1997-10-10 2000-09-19 The Research Foundation Of State University Of New York Memory device having a crested tunnel barrier
US10084054B2 (en) 2016-06-03 2018-09-25 Alfred I. Grayzel Field effect transistor which can be biased to achieve a uniform depletion region

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2922898A (en) * 1956-03-27 1960-01-26 Sylvania Electric Prod Electronic counter
US2900531A (en) * 1957-02-28 1959-08-18 Rca Corp Field-effect transistor
BE632998A (de) * 1962-05-31
US3500142A (en) * 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Journal of Applied Physics, Dez.1959, S.1870-1873 *
RCA-Review, Bd.23, Sept.1962, S.413 *
RCA-Review, Bd.30, Juni 1969, S.335-382 *
The Bell System Techn. Journal, April 1970, S.587-600 *

Also Published As

Publication number Publication date
IT939303B (it) 1973-02-10
FR2096457A1 (de) 1972-02-18
SE378927B (de) 1975-09-15
NL7108658A (de) 1971-12-28
DE2131218B2 (de) 1980-07-24
BE768871A (fr) 1971-11-03
JPS5513141B1 (de) 1980-04-07
DE2131218C3 (de) 1983-12-29
GB1356629A (en) 1974-06-12
CA956729A (en) 1974-10-22
US3654499A (en) 1972-04-04
FR2096457B1 (de) 1976-08-20

Similar Documents

Publication Publication Date Title
DE2131218A1 (de) Ladungsgekoppelte Gedaechtnisbaueinheit
DE69631919T2 (de) Halbleiter-Speicherbauelement und Verfahren zum Herstellen desselben
EP0916138B1 (de) Verfahren zum betrieb einer speicherzellenanordnung
DE4020007C2 (de) Nichtflüchtiger Speicher
DE3238133C2 (de)
DE3002493C2 (de)
DE3121753C2 (de)
EP0045469B1 (de) Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle
DE19649410C2 (de) Nichtflüchtige Speicherzelle und Verfahren zum Programmieren derselben
DE2632036C2 (de) Integrierte Speicherschaltung mit Feldeffekttransistoren
DE2802141C2 (de) Halbleiteranordnung
DE2916884A1 (de) Programmierbare halbleiterspeicherzelle
DE2356275C2 (de) Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht- FET
DE3009719C2 (de)
DE1803035A1 (de) Feldeffekt-Halbleiterbauelement
DE1961125C3 (de) Speicherschaltung
DE3244488C2 (de)
DE2727147C2 (de) Halbleiterspeicherzelle mit nichtflüchtiger Speicherfähigkeit
DE2201028C3 (de) Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
DE1951787A1 (de) Speicherelement
DE3312263C2 (de) Integrierte Hochspannungs-Verteiler-und Steuerschaltungsanordnung und Verfahren zur selektiven Einspeisung einer Hochspannung in Schaltungsknoten
DE112004003019T5 (de) Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung
DE2653285A1 (de) Einrichtung zum speichern und abrufen analoger sowie digitaler signale
DE2711542C2 (de) Kapazitiver Halbleiterspeicher
DE3017960C2 (de) Schaltung zum Erzeugen einer Abfragespannung für Doppelgate-Transistoren

Legal Events

Date Code Title Description
OD Request for examination
8226 Change of the secondary classification

Ipc: G11C 19/18

8281 Inventor (new situation)

Free format text: SMITH, GEORGE ELWOOD, MURRAY HILL, N.J., US

C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee