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Verfahren und Anordnung zur Nachrichtenübertragung mittels Pulscodemodulation
Die Erfindung betrifft ein Verfahren und eine Anordnung zur Nachrichtenübertragung
mittels Pulscodemodulation, insbesondere für ein Zeitmultiplexsystem, unter sendeseitiger
Verwendung eines linearen Analog-Djgital-Umsetzers mit nachgeschalteter, der Umrechnung
der linearen Kennlinie auf eine JLnickkompander-Kennlinie dienender Logikschaltung
und unter empfangsseitiger Verwendung einer der Rückrechnung von der Knickkompander-Kennlinie
auf eine lineare Kennlinie dienenden Logikschaltung mit nachgeschaltetem linearen
Digital-Analog-Umsetzer.
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Die Kompandierung wurde eingeführt, um den Signalgeräuschabstand bei
der Übertragung von Sprachsignalen über einen weiten Aussteuerbereich konstant zu
halten.Als Kompandierungsgesetz kommt insbesondere die 13- und die 15-SegmentKenn1inie
in Frage.
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Die Codierung von Sprachsignalen nach einem derartigen Gesetz erfordert
in der Mitte des Amplitudenbereichs eine beträchtliche Auflösung, die eine niedrige
Quantisierungsstufenhöhe und damit eine große Quantisierungsstufenanzahl beim linearen
Analog-Digital-Umsetzer bedingt. Je größer aber die Stufenzahl ist, desto mehr Codierungsschritte
sind erforderlich und desto langsamer läuft die Codierung ab.
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Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren
der einleitend geschilderten Art zu realisieren, das hohe Geschwindigkeiten bei
einer Anordnung geringen Aufwandes ermöglicht.
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Ausgehend vonoeinem Verfahren zur Nachrichtenübertragung mittels pulscodemodulation,
insbesondere für ein Zeitmultiplexsystem, unter sendeseitiger Verwendung eines linearen
Analog-Digital-Umsetzers mit nachgeschalteter1 der Umrechnung der linearen Kennlinie
auf eine Knickkompander-Kennlinie dienender Logikschaltung und unter empfangsseitiger
Verwendung einer der Rückrechnung von der Knickkompander-Kennlinie auf eine lineare
Kennlinie dienenden togikschaltung mit nachgeschaltetem linearen Digital-Andlog-Umset2er
wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß sendeseitig der Amplitudenbereich
der Analogsignale in eine ungerade An$ahl von wenigstens drei Abschnitten aufgeteilt
wird, von denen sich der mittlere Abschnitt symmetrisch zur Mitte des Amplitudenbereichs
erstreckt und deren äußere Abschnittspaare symmetrisch zur Mitte des Amplitudenbereiehs
liegen, daß alle Abschnittsgrenzen Knickpunkten der Kompanderkennlinie entsprechen,
daß der mittlere Abschnitt und die äußeren Abschnittspaare unterschiedlich verstärkt
und in einem Abschnitt abgebildet werden, daß die Amplitudenteile dem Analog-Digital-Umsetzer
zugeführt werden, daß der sendeseitigen Logikschaltung eine Information darüber
zugeführt wird, in welchem Abschnitt der Analogwert liegt, und daß empfangsseitig
bei dem Ausgangssignal des Digital-Analog-Umsetzers die Abbildung aller Abschnitte
auf nur einen Abschnitt rückgängig gemacht wird.
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our Diircführng des erfindungsgemäßen Verfahrens ist ein Nachrichtenübertragungssystem
vorteilhaft, bei dem sendeseitig dem Analog-Digital-Umsetzer und der Logikschaltung
eine Anordnung zur Abbildung aller Abschnitte auf einen Abschnitt vorgeschaltet
ist und bei dem empfangsseitig der Logikschaltung und dem Digital-Analog-Umsetzer
eine Anordnung zur Rückgängigmachung der Abbildung nachgeschaltet ist.
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In Ausgestaltung dieses Nachrichtenübertragungssvstems ist es vorteilhaft,
wenn eine Anordnung zur Abbildung von drei Abschnitten auf einen Abschnitt vorgesehen
ist, bei der das Analogsignal sowohl direkt als auch über einen ersten Amplitudenhochpaß
mit nachgeschaltetem ersten invertierenden Verstärker als auch über einen ersten
Amplituden-Tiefpaß mit nachgeschaltetem zweiten invertierenden Verstärker einer
ersten Summierschaltung zugeführt wird, deren Ausgangsspannung an den Analog-Digital-Umsetser
angelegt wird, und wenn das Analogsignal zwei Amplitudenentscheidern zugeführt wird,
deren Ausgangsspannungen zur Kennzeichnung des jeweils abgebildeten Abschnitts an
die Logikschaltung angelegt werden.
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Vorteilhaft ist es weiter, wenn eine Anordnung zur Rückgängigmachung
der Abbildung dreier Abschnitte auf einen Abschnitt vorgesehen ist, bei der das
Ausgangssignal des Digital-Analog-Umsetzers sowohl direkt als auch über eine Reihenschaltung,
bestehend aus einer zweiten Summierschaltung, einem zweiten Amplitudenhochpaß und
einem dritten invertierendem Verstärker, einer dritten Summierschaltung zugeführt
wird, deren Ausgang der Systemausgang ist, und bei der ferner einerseits der zweiten
und dritten und
andererseits der zweiten Summierschaltung jeweils
aus der zweiten Logikschaltung stammende Spannungen zugeführt werden, die der Kennzeichnung
des jeweils abgebildeten Abschnitts dienen.
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Anhand von Ausführungsbeispielen wird die Erfindung nach stehend näher
erläutert.
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Die Pig. 1 zeigt eine an sich bekannte 13-Segment-Kompanderkennlinie.
Der Bereich der Eingangssignale UE ist auf die Werte -1024 bis +1024 normiert. Für
positive und negative Werte ist der Eingangssignalbereich in acht Teilbereiche unterteilt,
deren Größen sich vom Koordinatenunsprung ausgehend wie 1:1:2:4:8:16:32 verhalten.
Jeder dieser sechzehn Teilbereiche wird über die Kennlinie ausgangsseitig in untereinander
gleich große Teilbereiche der quantisierten Ausgangssignale UA abgebildet. Da jeder
dieser Teilbereiche noch achtmal unterteilt ist, ergeben sich 128-2 Stufen und eine
Bitzahl n=7.
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Erfindungsgemäß ist der Bereich der Codiereingangssignale UE in drei
Unterbereiche a, b, c unterteilt. Der Unterbereich a enthält die Teilbereiche -V
bis -VIII, der Unterbereich b d.ie Teilbereiche -IV bis +IV und der Unterbereich
c die Teilbereiche +V bis +VIII. Auf den Unterbereich b entfallen, lineare Codierung
vorausgesetzt, 128 Amplitudenstufen (1/16 UESS) und auf die Unterbereiche a und
c 960 Amplitudenstufen (5/32 UESs).. erden die Eingangssignale UE im Unterbereich
b um acht gegenüber denen in den anderen Unterbereichen a und c verstärkt, so ergeben
sich drei annähernd gleich große Ausgangssignalbereiche a' und c' mit 15/32 UES
und b' mit 16/32 UESS e Eine Verstärkung
von acht ist erforderlich,
um dis Teilbereiche I bis IV und V bis VIII zur Deckung zu bringen. Gemäß der Erfindung
werden diese Ausgangssignalbereiche a', b4, c' durch Faltung oder Versatz in einen
gemeinsanen Bereich abgebildet, wie die Fig. 2 zeigt, und anschließend gemeinsam
weiter verarbeitet.
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Bei einer 15-5egment-Kennline Fig. mit a=C=8/i7 UE und b=1/17 UESS
entstehen drei völlig gleich große Abschnitte a'=b'=c'=8/17 USss Für die 15-Segment-Kennlnie
ist noch die in Fig. 4 dargestellte Variante möglich, die Verstärkung am Abschnitt
b auf 16 zu erhöhen. Dann beträgt a' und c' nur noch 1/2b'. Dies ergibt eine Reduktion
der Auflösung um 1 Bit in den Bereichen a und c, so daß die Umrechnung einfacher
wird.
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Die Fig. 5 zeigt eine Anordnung zur Durchführung des erfindungsgemäßen
Verfahrens. Die Sendeseite besteht aus einer Anordnung Al zur Abbildung aller Abschnitte
a, b, c auf einem Abschnitt, einem Analog-Digital-Umsetzer U1 und einer Logikschaltung
L1. Die Empfangsseite besteht aus einer Logikschaltung L2, einem Digital-Analog-Umsetzer
U2 und einer Anordnung A2 zur Rückgängigmachung der in der Anordnung Al erfolgten
Abbildung.
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Die W+rkungsweise der Anordnung nach der Fig. 5 ist folgende.
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An dem Eingang d der Anordnung Al wird das Analogsignal angelegt.
Dieses wird in der Anordnung Al ternär gefaltet, wie es in den Figuren 2 bis 4 dargestellt
ist. Die auf dem einen Abschnitt abgebildete Amplitude g wird in den Analog-Digital-Umsetzer
Ul eingespeist. Über die Ausgänge e und f der Anordnung Al erhält die Logikschaltung
L1 eine
Information darüber, in welchem der ternärenAbschnitte a,
b oder c der Analog-Digital-Umsetzer Ul arbeitet.
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In der Logikschaltung lil werden die eingehenden Daten auf die Knickkompander-Kennlinie
umgerechnet und als pulscodemodulierte Signale zur Empfangsseite übertragen.
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In der empfangsseitigen Logikschaltung L2 wird das- ankommende Codewort
D1*...D* in den dem Digital-Analog-Umsetzer U2 zuzuführenden Teil D1...D8 und den
der Anordnung A2 zur ternären Defaltung zugehörigen Teil e', f' aufgespalten. Die
Ausgangsspannung h des Digital-Analog-Unisetzers U2 wird dem Eingang der Anordnung
A2 zugeführt, die in Kenntnis der an den Eingängen e', f' anliegenden Information
über den zu verwertenden Abschnitt eine ternäre Defaltung durchführt, die zum quantisierten
Ausgangs-Analogsignal 1 führt.
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Ein Ausführungsbeispiel der Anordnung Al nach der Fig. 5 ist in der
Fig. 6a und die zugehörigen Spannungsverläufe sind in der Fig. 6b dargestellt. Die
Anordnung enthält zwei Entscheider El und E2, einen Ämplitudenhochpaß AHP1, einen
Amplitudentiefpaß ATP1, zwei invertierende Verstärker V1, V2, sowie eine Summierschaltung
S1. Die Anschlußklemmen d, e, f, g entsprechen denen in Fig. .
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Die Wirkungsweise der Anordnung nach der Pig. 6a zur ternären Faltung,
wie sie in den Piguren 2 bis 4 dargestellt ist, ist folgende. Das an der Eingangsklemme
d anliegende Eingangssignal UE gelangt unmittelbar an die Summierschaltung S1.
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Liegt es innerhalb des Unterbereichs b der Eingangssignale UE, so
gelangt es ungehindert an die Ausgangsklemme g. Liegt das Eingangssignal im Unterbereich
c, so erscheint am Ausgang des Amplitudenhochpasses AHP1 eine Spannung, die im Verstärker
Vi
invertiert und als Signal m der Summierschaltung S1 zugeführt wird. Liegt das Eingangssignal
UE im Unterbereich d, so erscheint am Ausgang des Amplitudentiefpasses Art eine
Spannung, die im Verstärker V2 invertiert und als Signal n der Summierschaltung
S1 zugeführt wird.
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Fig. 6b zeigt, wie die drei an der Summierschaltung S1 anliegenden
Spannungen an der Ausgangsklemme g eine ternär gefaltete Spannung ergeben. Die Entscheider
El und E2 geben die Information, in welchem Unterbereich das Eingangssignal liegt,
über die Ausgangsklemme e und f an die Logikschaltung L1 in Fig. 5 ab.
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Fig. 7a zeigt ein Ausführungsbeispiel der in der Fig. 5 dargestellten
Anordnung A2 und Fig. 7b zugehörige Übertraghngscharakteristiken. Die Anordnung
besteht aus Summierschaltungen S2 und S3, einem Amplitudenhochpaß AHP2 und einem
invertierenden Verstärker V3. Die Anschlußklemmen h, e', f', 1, entsprechen denen
in Fig. 5.
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Die Wirkungsweise der Anordnung A2 zur ternären Defaltung nach Fig.
7a ist folgende. Für im Unterbereich b liegende Eingangssignale ETE ist nur der
direkte Weg vom Eingangsanschluß h über die Summierschaltung S3 zur Ausgangsklemme
l durchlässig, während der Amplitudenhochpaß AHP2 durch eine entsprechende Vorspannunggesperrt
ist, so daß am Ausgang des Verstärkers V3 flull Volt Spannung liegt. Liegt an der
Eingangsklemme e' ein Signal, -so wird über die Summierschaltung S2 das Eingangssignal
am Amplitudenhochpaß AHP2 soweit angehoben, daß es sich in seinem Durchlaßbereich
befindet. Sein Ausgangssignal wird über den Verstärker V3 und die Summierschaltung
S3 mit dem direkten Signal h vereinigt. Gleichzeitig muß das Ausgangssignal an der
Ausgangsklemme 3 durch
das Signal der Eingangsklemme e' mittels
der Summierschaltung 53 in den richtigen Ausgangsunterbereich versetzt werden. Bei
Auftreten eines Signals an der Eingangsklemme f' entfällt der Versatz, weil sich
das Ausgangssignal an der Ausgangsklemme 1 bereits im gewünschten Unterbereich befindet.
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Fig. 7b zeigt die Übertragungscbarakteristiken der- Anordnung A2 in
Abhängigkeit von den drei möglichen Zustandspaaren an e' und f'.
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Die Fig. 8a zeigt eine unsymmetrische Schaltung als Ausführungsbeispiel
der Anordnung Ai nach der Fig. 5, die die Verstärkungsschaltung im Abschnitt b,
die Faltung und eine ternäre Entso meidung T über den Abschnitt a, b oder c liefert
(siehe Fig. 8b). Die Schaltung besteht aus drei Rechenverstärkern V5 bis V7, zwei
Entscheidern Ei und E2, vier Dioden Di bis D4 und Widerständen. Die Verstärker V5
und V6 besitzen durch die Dioden D1 bis D4 getrennte Gegenkopplungspfade.
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Die Funktion der Schaltung nach Fig. 8a wird am Beispiel einer linear
ansteigenden Eingangsspannung UE mit den Grenzen erklärt.
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Die Rechenverstärker V5 und V6 sind auf einen Verstärkungsfaktor von
-1 gegengekoppelt. Durch einen Vorstrom von -A 16R wird erreicht, daß die Polarität
des Auagangssignals nicht beim Nulldurchgang des Eingangssignals, sondern erst bei
des positiven Aussteuerungsbereiches wechselt.
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Der Verstärker V7 vereinigt folgende Ströme (Fig. 9):
wobei
Damit kann Uir nur Positive und U nur negative Werte annehmen.
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Für den Abschnitt b gilt Ux und Uy=O und
(Verstärkung 1) Für a und c ist bis auf einen Gleichstromversatz
Die Verstärkung beträgt also in den Abschnitten a und e -der Vorzeichenwechsel ergibt
die Faltung des Eingangssignals.
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Der Entscheider El (E2) liefert bei negativen (positiven) Ausgangsspannungen
des Verstärkers V5 (V6) eine logiscne i am digitalen Ausgang e (f).
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Die Fig. 10a zeigt eine symmetrische Ausführung der Anordnung Al,
bei der ein Rechenverstärker mehr benötigt wird; dafür ist aber nur eine Referenzspannung
(-A) notwendig. Fig. 10b zeigt eine Tabelle für die ternäre Entscheidung T.
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Das ternär gefaltete Signal kann in jedem beliebigen linearen Analog-Digital-Umsetzer
Ul weiterverarbeitet werden, der den Geschwindigkeitsanforderungen des Systems entspricht.
Die notwendige Auflösung des Umsetzers richtet sich nach der Art der Kennlinie,
der erzeugt werden soll. So ist beispielsweise für die 13-Segment-Kenniinie mit
7 (8) Bit eine Auflösung in
128 (156) Stufen, für eine 15-Segment-Kennlinie
mit 8 Bit eine Auflösung in 512 Stufen notwendig.
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Der hautpsächliche Unterschied zwischen der 13- und 15-Segment-Kennlinie
liegt darin, daß bei der 13-Segment-Kennlinie die ersten beiden Teilbereiche vom
Mittelpunkt ausgerechnet dieselbe Steigung haben, während bei der 15-Segment-Kennlinie
die entsprechenden Teilbereiche bereits ein Steigungsverhältnis von 1:2 haben. Damit
werden die Logikschaltungen L1 zur Erzeugung dieser tennlinienähnlich. Unterschiede
ergeben sich noch durch die Anzahl der Stufen je Teilbereich und durch die Wahl
der Verstärkung im mittleren Unterbereich der ternären Faltung (8 oder 16). Liefert
der lineare Umsetzer U1 anstelle des Dualcodes einen Graycode, so wird der Gray-Dual-lVandler
zweckmäßigerweise in die Logikachaltung L1 einbezogen, wie das nachfolgende Beispiel
zeigt. Sie ist in Fig. 11 dargestellt und errechnet eine 7-Bit 15-Segment-Kennlinie
aus einer ternären Entscheidung und 7 linearen Bit im Graycode. Die Logikschaltung
L1 nach der Fig. 11 enthält einen Gray-Dual-Wandler GDW, einen Addierer Adl, eine
Auswahlschaltung AS1 für die Feststellung der Polarität, eine Auswahlschaltung AS2
zur Bestimmung der Teilbereiche I bis VIII, eine Auswahlsschaltung AS3 zur Auswahl
der letzten drei Bit eine Anordnung U zum Umpolen des zweiten Gray-Bits G2 und eine
Schaltung St zur Steuerung des Addier- und Überlaufverhaltens.
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Die genaue Funktion der Logikschaltung L1 ist aus dem Flußdiagramm
Fig. 12 zu ersehen, das eine Rechenvorschrift darstellt, die angibt, wie die ternäre
Entscheidung T=e+f (siehe Tabelle in Fig. 8b) und die 7 Gray-Bit des linearen Coders
Ul zu verarbeiten sind, um ausgangsseitige Codeelemente D1* bis D7* zu erhalten-
Zunächst
sei nochmal auf die Struktur des zu bildenden Codewortes D1* bis D7* eingegangen.
D1* stellt das Polaritätsbit dar, D2*, D3* und D4* kennzeichnen die Nr. des Teilbereiche
(#I bis #VIII), in dem der codierte Analogwert liegt, und die letzten drei Bit D5*,
D6* und D7* bestimmen die Stufe innerhalb des Teilbereichs. Zu Beginn der Umrechnung
wird |T| ausgewertet, ist |T| =1 (Abschnitt a oder c), so ist D2= 1 zu setzen, andernfalls
ist D2 = O. Um einen symmetrischen Dualcode bei der Gray-Dual-Wandlung im Wandler
GDW zu erhalten, ist in den Abschnitten a und c, also abhängig von |T| und dem ersten
Gray-Bit G1, das zweite Gray-Bit G2 vor der Grad-Dual-Wandlung zu invertieren. Nach
der Gray-Dual-Wandlung erhält man die Bit D1 bis D7. Die Teilbereiche bis #VIII
( |T| =1) werden mit den Teilbereichen #I bis #IV durch Addition des Wertes 8 zu
dem Codewort D1...D7 zur Deckung gebracht; ein ueberlauf wird verhindert (keine
Addition bei D1.D2.D3.D4 = 1). Es folgt die Bestimmung des Polarität-Bits. Für T=O
entspricht D1* = andernfalls bestimmt T den Wert von D1.
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Es folgt die Bestimmung des Teilbereichs, in dem der codierte * *
Wert liegt. Damit wird der Wert für D und D4 festgelegt und die Auswahl der letzten
drei Bit D5*, D6*, und D7*, die je nach Teilbereich aus Df, D6, D7; D4, D5, D6 bis
D2, D3, D4 gebildet werden.
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Aus dieser Verschiebung ergibt sich die gewünschte Reduktion der Steigung.
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Die Umrechnung von einer ternären Entscheidung und acht linearen Dualbit
auf die 8-Bit-13-Segment-Kennlinie ist in Fig. 13, die Umrechnung von 9 linearen
Dualbit und T auf eine
8-Bit-15-Segment-Kennlinie in Fig, 14 dargestellt.
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Bei den in Fig. 12, 13 und 14 angegebenen Flußdiagrammen ist eine
Verstärkungsänderung der Faltung von 1:8 vorausgesetzt. Wie die Umrechnung bei einer
Verstärkungsänderung von 1:16 zu erfolgen hat, ist für eine Umsetzung von T+9 Dualbit
auf die 8-Bit-15-Segment-Kennlinie in Fig. 15 dargestellt.
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Damit zur Decodierung das der Bendeseite inverse Verfahren angewendet
werden kann, hat die empfangsteitige Logikschaltung L2 die Aufgabe, ein digitales
Signal zu erzeugen, das nach einer linearen Decodierung. in U2 ein ternär gefaltetes
Signal ähnlich dem auf der Sendeseite ergibt. Im Prinsip erfolgt die Rückrechnung
in einer Anordnung nach Fig. 16, die sowohl für die 13- als auch für die 15-Segment-Xennlinie
geeigaBt ist.
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Die Anordnung nach der Fig. 16 enthält eine Schaltung RG zur Rückgewinnung
der ternären Entscheidung, eine Erkennungsschaltung ES zur Erkennung der Teilbereiche,
eine Bestimmungsschaltung BS zur Bestimmung von A*, B*, C*, D* (E*), (Hilfsgrößen
für die Rückrechnung), einen Addierer Ad2, einen Inverter J und eine Auswanlschaltung
AS4.
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Aus D1* bis D4* ergibt sich zunächst, in welchem Teilbereich der zu
decodierende Wert liegt. In Abhängigkeit davon wird zu den letzten Bit D5* bis D8*
ein Wert addiert und zwar Hilfsgrößen A* bis E*. Die Summe (Hilfsgrößen U bis Z)
ergibt im Zusammenhang mit einem, vom Polaritätsbit gesteuerten Inverter J eine;
diesmal digital gefaltete Kennlinie. Die Stellung der errechneten Bit U bis 2 innerhalb
des endgültigen Code wortes und der Wert der Füllstellen wird ebenfallsvon der Erkennung
der Teilbereiche bestimmt. Die ternäre Defaltung
wird durch zwei
Bit e' und f' gesteuert, die sich au8 und D2* ergeben. Die Abschnittsbestimmung
erfolgt wiederum nach der Tabelle in Fig. 8b. Die vollständige Rechenvorschrift
ist in den Flußdiagrammen für die RUckrechnung der 13- und der 15-Segment-Kennlinie
dargestellt.
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Fig. 17 a, b zeigt das Flußdiagramm für die Rückrechnung für die 7-Bit-13-Segment-Kennlinie
und Fig. 18 a, b das Flußdiagramm für die Rückrechnung für die 8-Bit-13-Segment-Kennlinie
jeweils mit einem Verstärkungsfaktor 8 der Defaltung.
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Die Rückrechnung für die 15-Segment-Kennlinie bei einem Verstärkungsverhältnis
der Defaltung von 8 zeigt Fig. 19 a, b.
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Wird eine Defaltung mit einem Ve,rstärkungsverhältnis von 16 verwendet,
so ist sie nach dem Flußdiagramm nach Fig. 2Q a, b umzurechnen.
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Aus dem gefalteten decodierten Signal UE entsteht das endgültige durch
Dämpfung um den Faktor 8 (16) im Abschnitt b.
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In den Abschnitten a und c bleibt die Amplitude des Signals erhalten,
während die Polarität wechselt. Die Fig. 21 zeigt diese Anordnung A2 zur ternären
Defaltung. Sie besteht au8 vier Rechenverstärkern V9 bis V12. Diese besitzen durch
Dioden D5-D8 getrennte Gegenkopplungspfade, wobei jeweils nur ein Ausgang verwendet
wird. Die Verstärker V9 und V10 arbeiten als geschaltete Spannungsquellen mit einer
Ausgangsspannung von 0 oder -A, abhängig von e1 bzw. f'. Der Verstärker V11 arbeitet
als geschalteter Verstärker, während der Verstärker V12 ein reiner Summenverstärker
ist.-Die Pia. 22 zeigt die Spannungsverläufe der Anordnung A2 nach Fig. 21. UE'
ist die Spannung am Ausgang des Digital-Analog-Umsetzers U2, die sich ergibt, wenn
das sendeseitige
Signal UES eine linear ansteigende Spannung ist.
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Zur Vereinfachung wurde die Treppenstruktur vernachlässigt.
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A ist eine Vergleichsspannung zur Erzeugung von genauen Versatzströmen.
Die Ausgangsspannung U1 des.Verstärkers V9 ist im Abschnitt a gleich der negativen
Vergleichsspannung -A, in den anderen Abschnitten =Q. U2 beträgt dagegen im Abschnitt.
c -A und in den anderen Bereichen 0.
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Die Ausgangsspannung des Verstärkers V11 ist für den Fall = = O, U2
= ° (Abschnitt b) durch den Vorstrom A/R stets negativ. Damit wird U3 = O und der
Verstärker V12 erhält UE nur den Strom g. Im Abschnitt a.(U1 = -A, U2 = 0) ändert
sich der Vorstrom des Verstärkers V11 so, daß seine Ausgangsspannung stets positiv
bleibt.
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Der Verstärker V12 summiert nun die Ströme UE - 9UE + 9A = 9A - UE.
Damit hat sich 8R 8R 8R 16R R
die Polarität geändert und der Summenstrom erhält neben einem Gleichstromanteil
den achtfachen Signal strom gegenüber dem Abschnitt b.
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Der Gleichstromanteil bewirkt die notwendige Verschiebung, um beim
Übergang vom Abschnitt b in den Abschnitt a (Übergang vom Teilbereich IV auf V)
ein Amplitudenintervall der eineinhalbfachen Stufenhöhe des Teilbereichs IV zu erhalten.
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Diese Abweichung von der Ganzzahligkeit der Stufenhöhe ist notwendig,
weil auf der Empfangsseite Amplitudenwerte
erzeugt werden müssen,
die jeweils in der Mitte der sendeseitigen Amplitudenintervalle liegen. Bed den
anderen Übergängen von Teilbereich zu Teilbereich wird diese Korrektur.durch entsprechende
Befehle desRückrechners L2 an den linearen Digital-Analog-Umsetzer U2 ausgelöst.
Die Größe des Intervalls läßt sich sowohl durch Variation des Gleichstromes als
auch der Signalamplitude einstellen.
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A Für den Abschnitt c, U1 = 0, U2 = -A wird UX = -UR + und
Die Verstärkung ist gleich der im Abschnitt a, der Gleichstromanteil jedoch negativs
um den Übergang vom Teilbereich -IV zum Teilbereich -V zu schaffen. Die Verstärkung
des Summenverstärkers V12 ist zunächst beliebig und richtet sich nach dem Signalspannungsbedarf
nachfolgender Sehaltungen.
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Die Fig. 23 zeigt eine symmetrische Variante der Anordnung A2 zur
ternären Defaltung. Soll der Abschnitt b um den Faktor 16 gedämpft werden, so ist
nur die Dimensionierung der Widerstände zu ändern.
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4 Patentansprüche 23 Figuren