DE2031038A1 - Elektronisches Speichersystem - Google Patents

Elektronisches Speichersystem

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DE2031038A1 DE19702031038 DE2031038A DE2031038A1 DE 2031038 A1 DE2031038 A1 DE 2031038A1 DE 19702031038 DE19702031038 DE 19702031038 DE 2031038 A DE2031038 A DE 2031038A DE 2031038 A1 DE2031038 A1 DE 2031038A1
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Description

2031033
DipJ.~!ng. Heinz Barcfehle
Potentanwalt
D-8 München 26, Postfach 4
Telefon 0811/29 25 55
München, den 23.Juni 1970.
Mein Zeichen: P 960 '
Anmelder: HONEYWELL INC.
2701 Fourth Avenue South Minneapolis, Minnesota, V. St. 'A-.
Elektronisches Speichersystem
Die Erfindung bezieht sich auf ein elektronisches Speichersystem, wie es in digitalen Rechnern verwendet wird. Die Erfindung betrifft insbesondere eine verbesserte Adressenauswahl schaltung.
Bei den zur Zeit vorhandenen wortorganisierten Rechnern wird . .* jedes Datenwort in einen gesonderten Adressenspeicherplatz des Speichers eingespeichert und aus diesem Speicherplatz wieder herausgeführt. Wenn große Datenmengen zu speichern sind, erfordert das Speichersystem eine große Anzahl an Adressen, deren jede ein Wort zu speichern erlaubt, das aus einer Vielzahl von Binärziffern oder Bits besteht. In einem elektronischen Festkörper-Speicher ist jeder Reihe von Speicherelementen oder -zellen eine bestimmte Adresse zugehörig, die die jeweilige Speichersbeile bezeichnet. Jede Reihe von Speicherzellen vermag ein Datenwort zu speichern, wobei jode Zelle einor Reihe ein einzelnes Infornmfcionsbib
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zu speichern vermag. Ein normalerweise in Binärform auftretendes Adressensignal wird dann dekodiert, um eine Adressenzeile auszuwählen, die mit einer einzelnen Speicherzellenreihe gekoppelt ist.
In einem Rechner besitzt der Hauptspeicher gewöhnlich eine feste Anzahl an Adressen, die Datenwörter umfassen. Während des normalen. Rechnerbetriebs, bei dem ein Kernspeicher verwendet wird, treten Anforderungen nach Daten aus dem Speicher auf. Eine derartige Anfrage oder Anforderung tritt in Form einer Lesespeicherfolge auf, in der der Inhalt einer bestimmten Adressenstelle abgetastet und zu der zentralen Verarbeitungseinrichtung oder zu einer anderen Einrichtung hin übertragen wird. Normalerweise wird der Inhalt von lediglich einer Adressenstelle zu einem Zeitpunkt übertragen. Deshalb sollte während eines Speicherlese-Schreibzyklus jeweils nur eine Adresse ausgewählt werden. Unmittelbar im Anschluß an eine Adressenänderung ist es von Bedeutung, daß sowohl die alte Adresse als auch die neue Adresse nicht ausgewählt werden, wenn die neue Adresse auszulesen ist. Dies wird normalerweise dadurch bewirkt, daß man solange wartet, bis die neue Adresse die einzig auswählbare Adresse ist. Auf diese Weise ist dann sichergestellt, daß die Datenausgebe genau erfolgt. Da es für die neue Adresse erforderlich ist, sich entsprechend einzustellen, wird durch eine derartige Betriebsweise die Geschwindigkeit der Speicherauswahl, begrenzt und damit die Arbeitsgeschwindigkeit des Rechners.
Ein weiteres mit der Adressenwahl verknüpftes Problem, das insbesondere in einem Festkörper-Speicheraystein auftritt, betriffb die Zerstörung von Daten infolge einer Mehrfachauswahl von Adressenleibungen. Wird nämlich während eines Adressenänderungsintervalls, und zwar auch während eines relativ kurzen Adressenänderungsinbervalls eine Vielzahl
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von Adressen gleichzeitig ausgewählt, so können von entsprechenden Speicherzellen benachbarter Speicherreihen stark gerichtete Einflüsse durch die jeweils fließenden Ströme auftreten, was zu einer unbeabsichtigten Änderung der in den betreffenden Bitstellen gespeicherten Daten führen kann.
Die bereits bekannten Verfahren zur Vermeidung einer Mehrfach-Adressenleitungsauswahl erfordern die Anwendung eines Sperrtaktimpulses während eines Adressenänderungsintervalls, um nämlich die Auswahl irgendeiner Adressenleitung zu verhindern. Dies stellt ein teures Verfahren dar, ä da es nämlich die Anwendung zusätzlicher Schaltungen erfordert, um Sperrimpulse zu erzeugen. Ferner müssen diese Sperrimpulse mit dem Auftreten der Adressenänderung synchronisiert sein. Dies führt zu einer unerwünschten zusätzlichen Verzögerung in der Sperrimpuls-Verteilerschaltung.
Der Erfindung liegt demgemäß die Aufgabe zu Grunde, eine neue und verbesserte Vorrichtung zu schaffen, die die vorstehend aufgezeigten Probleme überwindet. »
Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch ein elektronisches Speichersystem, umfassend eine Vielzahl von Adresseneingangsleitungen, deren jede ein - | binäres Eingangssignal mit einer Vorderflanke und einer .Rückflanke aufzunehmen vermag, eine Vielzahl von Auswahlschaltungen, nie Kodeeinrichtungen und eine Speicherschaltung. Von den Auswahlschaltungen ist jede Schaltung an eine Adresseneingangsleitung angeschlossen; ferner enthält jede Auswahlschaltung eine erste Binärschaltung, die mit der Eingangsleitung verbunden ist und die auf die Vorderflanke des betreffenden Eingangssignals anzusprechen vermag und daraufhin ein erstes Ausgangssignal abzugeben imstande ist, dessen
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Vorderflanke bezogen auf die Vorderflanke des Eingangssignals verzögert wird. Ferner enthält jede Auswahlschaltung eine zweite Binärschaltung, die mit der Eingangsleitung verbunden ist und die auf die Rückflanke des ersten Ausgangssignals anzusprechen vermag, um nämlich ein zweites Ausgangssignal abzugeben, dessen Vorderflanke bezogen auf die Vor*derflanke des ersten Ausgangssignals verzögert ist. Diese zweite binäre Schaltung oder auch Binärschaltung genannt vermag ferner auf die Rückflanke des ersten Eingangssignals anzusprechen, um daraufhin bei dem zweiten Ausgangssignal eine Rückflanke auftreten zu lassen, die in Bezug auf die Rückflanke des Eingangssignals verzögert ist. Die Rückflanke des ersten Ausgangssignals ist dabei gegen- über der Rückflanke des zweiten Ausgangssignals verzögert. Die erwähnte Dekodereinrichtung oder auch Dekoder genannt weiKfc eine Vielzahl von Eingangsklemmen und Ausgangsklemmen auf, die an die genannte Vielzahl von Auswahlschaltungen angeschlossen sind. Der Dekoder vermag damit die ersten und zweiten Ausgangssignale der Auswahlschaltungen aufzunehmen. Die erwähnte Speicherschaltung umfaßt eine Vielzahl von Adressenleitungen, die an den Dekoder angeschlossen sind. Die Auswahlschaltungen arbeiten dabei in einer solchen Weise, daß die gleichzeitige Auswahl von mehr als einer Adressenleitung verhindert ist.
Bei einer bevorzugten Anordnung ist die Schaltung so ausgelegt, daß eine Verbindung zwischen einer Adresseneingangsleitung und einer Speicherdekoderschaltung vorhanden ist. Die Schaltung arbeitet dabei in einer solchen Weise, daß jeweils die Auswahl von mehr als einer Speicheradressenleitung verhindert ist. Die Auswahlschaltung ist mit einer Eingangsklemme an eine der Adresseneingangsleitungen angeschlossen, Mit dieser Eingangsklemme.ist die Auswahlschaltung imstande, ein Eingangs-Erregungssignal aufzunehmen, das eine Vorder-
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flanke und eine Rückflanke besitzt. Die Auswahlschaltung enthält ferner eine erste Binärschaltung und eine zweite Binärschaltungj beide Binärsehaitungen sind an der Eingangsklemme der Auswahlschaltung angeschlossen.
Die erste Binärschaltung ist dabei imstande, auf die Vorderflanke des Eingangserregungssignals anzusprechen und ein erstes Ausgangesignal zu erzeugen, dessen Vorderflanke gegenüber der Vorderflanke des Eingangserregungssignals verzögert ist. Die zweite Binärsehaltung vermag auf die Vorderflanke des ersten Ausgangssignals anzusprechen und daraufhin ein | zweites Ausgangssignal abzugeben, dessen Vorderflanke gegenüber der Vorderflanke des ersten Ausgangssignals verzögert ist. Die zweite Binärschaltung vermag ferner auf die Rückflanke des Eingangssignals anzusprechen und daraufhin bei dem zweiten Ausgangssignal die Rückflanke zu erzeugen, die gegenüber der Rückflanke des Eingangssignals verzögert ist. Ferner ist die Rückflanke des ersten Ausgangssignals gegenüber der Rückflanke des zweiten Ausgangssignals verzögert. Das erste Ausgangssignal und das zweite Ausgangssignal besitzen entgegengesetzte Polarität, d.h. sie sind komplementäre Signale.
Die komplementären Signale, die der Adressendekodierein- , ' richtung zugeführt werden, verhindern eine mehrfache Adressenleitungsauswahl. Bei dem eigentlichen Betrieb treten die Pegel der komplementären Signale niemals gleichzeitig auf. Wenn eine Änderung von einer Adresse auf eine andere Adresse erfolgt, tritt somit eine Mehrfachadressierung nicht auf. Vielmehr tritt eine Situation ein, in der keine Adresse ausgewählt wird. Dies kann als ein dritter Zustand (auch NichtAuswahl zustand\ genannt) bezeichnet werden. Der erste Zustand und der zweite Zustand sind durch die vorhergehende und die nachfolgende Adresse gegeben.
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Ein Vorteil der Erfindung besteht somit darin, daß eine Auswahlschaltung geschaffen ist, die komplementäre Signale erzeugt und die eine mehrfache Adressenauswahl verhindert. Ein weiterer Vorteil besteht darin, daß die erfindungsgemäße Schaltung r£ifc einem Speichersystem Verwendet werden kann, ohne daß eine zusätzliche aufwendige Schaltung erforderlich ist, um eine mehrfache Adressenleitungsauswahl zu verhindern. Dadurch, daß eine derartige zusätzliche Schaltung nicht vorgesehen zu werden braucht, ist eine erhebliche Kostenersparnis erzielt.
An Hand von Zeichnungen wird die Erfindung nachstehend an einem.Ausführungsbeispiel näher erläutert. Fig. 1a und 1b zeigen eine bekannte Auswahlschaltung bzw. einen bekannten Dekoder.
lig. 1c bis 11 zeigen zeitliche Zusammenhänge bet den in Fig. 1a und 1b gezeigten Schaltungen.
Fig. 2a zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen Auswahlschaltung.
Fig. 2b zeigt Signalfolgen, die bei der erfindungsgemäßen Auswahlschaltung auftreten.
Fig. 3 zeigt ein Speichersystem, das die erfindungsgemäße Auswahlschaltung verwendet.
Bevor die erfindungsgemäße Schaltung oder Schaltungsanordnung, wie sie in Fig. 2a, 2b und 3 veranschaulicht ist, näher erläutert wird, erscheint ©s zweckmäßig,, eine bekannte Auswahlschaltung näher zu betrachten und einige der dieser Schaltung anhaftenden Nachteil®-aufzuzeigen* Eine derartige be- kannte Schaltung ist in Figai® gezeigt aie enthält in Reihe. ; geschaltete Inverter 5 und 6· Wie bei der ©rfin&ungsgeaäßen j Auswahlschaltung, aο sind auch die Schaltungen gemäß Fige 1a J zwischen -Eingangsdatenleitungen und Speioherdekoderschgltungen: angeschlossen. Die SpeioherdekQderschaltungy die- Sekodergatter 7 umfaßt, sind in Fig. 1b gezeigt«. Sie verschiedenen
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zeitlichen Zusammenhängt sind in Fig. 1c bis 11 veranschaulicht.
Der Einfachheit halber sind hier nur zwei Dateneingangssignale verwendet. Diese Signale sind in Fig. 1c und 1f angedeutet; sie dienen für eine bestimmte Adressenfolge.
Die betreffenden Signale sind verknüpfungsmäßig mit A^ und B. bezeichnet. Jede Auswahlschaltung liefert zwei komplementäre Ausgangssignale, die mit Aq, Aq' und BQ, Bq-1 bezeichnet sind. Die folgende Wertetabelle bezeichnet die binären Eingangssignale, die zu vier eindeutigen Adressen
(ADD1 bis ADD4-) durch die Schaltung gemäß Fig. 1b dekodiert * werden:
A1 B1
ADD1 0 0
0 1 ■'■-.'■ 1
Bezugnehmend auf die zeitlichen Beziehungen, wie sie aus Fig. 1c bis 11 hervorgehen, sei bemerkt, daß die Zeitspannen T41., Pp und T-, Adressenintervalle festlegen, innerhalb welcher eine eindeutige Adresse ausgewählt wird. Zum Zwecke der Dar-, | Stellung wird dabei während der Zeitspannen T* und P, die Adresse 4- ausgewählt;. während der Zeitspanne ?2 wird die Adresse 1 ausgewählt.
In Fig. 1c, 1d und 1e sind die Verknüpfungs-Signalfolgen A., Aq1 und Aq veranschaulicht. Es ist von Bedeutung darauf hinzuweisen, daß beide Flanken des Signals Aq1 gegenüber den Flanken des Signals A- verzögert sind und daß beide Flanken des Signals Aq gegenüber den Flanken des Signals A0 1 verzögert sind. In Fig. 1f, 1g und 1h sind die VerknüpfungssignalBÜge B±, Bq-' und BQ gezeigt. Wie bei den A-Signalen
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ADD2 1
ADD3 O
ADD4 " 1
so sind auch hier beide Flanken des BQ-Signals gegenüber den "Planken des B.-Signals verzögert, und außerdem sind beide Flanken des Signals BQ gegenüber den Flanken des Signals B0 1 verzögert. · ■ -
In Fig. 1i, 1j, 1k und 11 sind vier Verknüpfungsausgangssignale der Dekodergatter 7 gezeigt. Diese Ausgangssignale sind den Adressenleitungen ADD1 bis ADD4· gemäß Fig. 1b zugehörig. Von der dargestellten Adressenfolge soll dabei lediglich die Adresse bzw. Adressenleitung ADD1 oder ADD4- ausgewählt werden (hoher Wert). Fig. 1i zeigt das Auftreten eines Auswahlpegels während der Zeitspanne P2; Fig. 11 zeigt dagegen das Auftreten eines Auswahlρegels während der Zeit- spanne P^. und V-, (im Rahmen der vorliegenden Beschreibung wird ein hoher Auswahlpegel als Verknüpfungspegel "eins" betrachtet). Darüber hinaus zeigen jedoch auch die Gatter 7 mit den Eingängen bzw. Eingangssignalen Aq und Bq1 bzw. Aq1 und Bq eine ausgewählte Periode, und zwar auf Grund der Überlappung der Verknüpfungspegel.
Fig. 2a zeigt nun eine bevorzugte Ausführungsform der erfindungsgemäßen Auswahlschaltung, die das Auftreten einer mehrfachen Adressenauswahl zu verhindern imstande ist. Fig.2b zeigt dabei in einem Zeitdiagramm Eingangs- und Ausgangsimpulse, wie sie in der Schaltung gemäß Fig. 2a auftreten. Das Eingangssignal 8 ist in Fig. 2a.als positiver Impuls dargestellt, der der Eingangskiemme 12 zugeführt wird. Die komplementären Ausgangssignale sind durch ein positives Signal 51 an der Ausgangsklemme 50 und durch ein negatives Ausgangssignal 53 an der Ausgangsklemme 52 gebildet. Beide Signale 51» sind gegenüber dem Eingangssignal 8 verzögert (die Impulsdauer des Impulses 53 ist dabei langer als die des Impulses 51) Hierauf wird weiter unten noch näher eingegangen werden.
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Bei der in Fig. 2a dargestellten Auswahlschaltung ist eine Diode 14 mit ihrer Anode geerdet und mit ihrer Kathode an den Emitter eines Transistors 11 angeschlossen. Die Basis des Transistors 11 ist. über einen Widerstand 16 an eine Speisespannungsklemme +?,. angeschlossen. Der Kollektor des Transistors 11 ist mit der Basis 20b eines Transistors 20 verbunden. Der Kollektor 20c des Transistors 20 ist über einen Widerstand 18 an die Speisespannungsklemme +VV angeschlossen. Der Transistor 20 weist ferner zwei Emitter 20a, 20b auf, die an einen Widerstand 22 bzw. an den Kollektor eines Transistors 40 angeschlossen sind. Das andere Ende des g Widerstands 22 ist dabei in der Schaltung gemäß Fig. 2a,geerdet. Bei einer praktischen Ausführungsform der Erfindung besitzt der Widerstand 18 einen Nennwert von 3k0hm, während der Widerstand 22 einen Widerstandswert von 2k0hm und der Widerstand 16 einen Nennwert von 4k0hm besitzt.
Im folgenden sei allein die Betriebsweise der Transistoren und 20 näher betrachtet, und zwar für den Fall, daß das Eingangssignal 8 Null Volt beträgt; dieses Eingangssignal wird im folgenden als "0"-Signal bezeichnet. Mit Auftreten eines solchen "O"-Signals ist der Transistor 11 leitend, wodurch die Ansteuerung der Basis des Transistors 20 verhindert ist, der damit im nicht leitenden Zustand verbleibt. Die Diode 14 f wirkt als Klemmdiode, die verhindert, daß an der Eingangs- , klemme 12 eine übermäßig hohe Induktionsschwingung auftritt. Bei nicht leitendem Transistor 20 führt dessen Kollektorelektrode 20c das höhere Potential von zwei möglichen Potentialen, d.h. der Emitter 20a dieses Transistors führt im wesentlichen Erdpotential. Wenn das Eingangssignal 8 seinen positiveren Pegel, annimmt (z,B. +5V), wird die Basis-Emitter-Leitfähigkeit des Transistors 11 beendet, und der ";-<bei in Durchlaß-. riobtung vorgespannter Basis zum Kollektor des Transistors hin fließende Strom schaltet den Transistor 20 in den leitenden Zustand. Die Spannung an den Emittern der Transistoren 20 "
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steigt damit an, während die Spannung am Kollektor dieses Transistors absinkt.
Der übrige Schaltungsteil ist an die Kollektor- und Emitterelektroden des Transistors 20 angeschlossen. Die Dioden 23 und 24 sind dabei mit ihren Anoden gemeinsam an den Kollektor 20c des Transistors 20 angeschlossen; sie führen zur Basis bzw. zum Kollektor des Transistors 30 hin. Zwei Dioden Ä2 und 44 sind in entsprechender Weise mit ihren Anoden verbunden und mit ihren Kathoden an den Kollektor bzw. an die Basis des Transistors 30 angeschlossen. Ein Widerstand 36 verbindet die Anoden der Dioden 42 und 44 mit dem Kollektor des Transistors 40. Ferner sind noch zwei weitere Dioden 46 und 48 vorgesehen, deren Anoden miteinander verbunden sind und deren Kathoden mit der Basis bzw. mit dem Kollektor des Transistors 40 verbunden* sind«, Ein Widerstand 38 verbindet dabei die miteinander verbundenen Anoden der Dioden 46 und 48 mit dem Kollektor des Transistors 30. Die Emitter der beiden Transistor©« 30 ub& 40 sind geerdet. Die Widerstände 32 und 34 sind zwischen dem Kollektor des Transistors 30 bzw. 40 und der Speisespannungsklemme +V,- angeschlossen. Die Ausgänge 50 und 52 sind mit den Kollektoren der Transistoren 30, 40 verbunden.
Wie oben erwähnt, ist der Transistor 20 nicht leitend, wenn das Eingangssignal 8 mit einer Spannung von NuIl Volt auftritt. Der Widerstand 18 und die Dioden 23 und 24 werden jedoch von einem Strom durchflossen« Dieser Strom reicht aus$ um den Transistor 30 in den leitenden Zustand überzuführenο ' Damit sinkt das Kollettorpotential des fransistors 30 im wesentlichen auf Erdpotentiale Bei im leitenden Zustand befindlichem Transistor 20 wird der fransist©^ 4O9 dtisen Basis im wesentlichen" auf Erdpötantial transistor 20 niete in d©n l©it®nd@a
.1·
Damit ist der Transistor 30 leitend," und die Dioden 46 und 48 sind in Sperrichtung vorgespannt j der Transistor 40 kann durch die Dioden 46, 48 nicht in den leitenden Zustand übergeführt werden. Damit verbleibt der Kollektor des Transistors 40 etwa auf einem .Potential von +3,5 -V. Dieses Potential bzw. diese Spannung ist hauptsächlich durch die Spannung an der Spannungskiemme +V. und durch die Werte der Widerstände 36 und 34 festgelegt. Zusammenfassend ergibt sich somit, daß in dem Fall, daß das Eingangssignal 8 eine Spannung von Null Volt besitzt, an der Ausgangsklemme 50 im wesentlichen Erdpotential auftritt und an der Ausgangs- | klemme 52 eine Spannung von etwa +3,5 V liegt. Diese Anfangspegel sind in Fig. 2b zum Zeitpunkt tQ veranschaulicht.
"Von jeuem Diodenpaar in der Schaltung gemäß Fig. 2a ist jeweils eine Diode mit ihrer Kathode an den Kollektor des Transistors 30 bzw. des Transistors 40 angeschlossen. Diese Dioden (34,42 und 48) bewirken eine Sättigungsverhütung ihres zugehörigen Transistors, wenn dieser in den leitenden Zustand gelangt. Wird z.B. der Transistor 20 in den nicht leitenden Zustand übergeführt, so führt der Kollektor 2Oc dieses Transistors den höheren Spannungswert von zwei möglichen Spannungswerten, wie dies oben bereits erwähnt worden ist. Damit sind die Dioden 23 und 24 leitend. Die Diode 24 * -I hält dabei den Transistor 30 aus dem Sättigungsbereich heraus, und zwar auf Grund der Tatsache, daß sie dessen Vorwärtsspannungsabfall begrenzt. In entsprechender Weise ist der Emitter 2Od mit dem Kollektor des Transistors 40 verbunden, wodurch verhindert wird, daß der Transistor 40 in die Sättigung gelangt, wenn der Transistor 20 sich im leitenden Zustand befindet.
Im folgenden sei angenommen, daß das Eingangserregungssignal seinen positiveren Wert oder eine Spannung von etwa +3 Volt annimmt. Dieser Zustand ist in Fig. 2b als
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etna «um Zeitpunkt t^ auftretend dargestellt* 2?as sieb zu positiven Werten Mn ändernde Signal sperrt den Basis« Smitter-Strom des !Transistors 11 und ermöglicht das fließen eines Basls-Kollektor-Stroms durch den Widerstand 16 zur Basis des Transistors 30 hin, wodurch dieser !Transistor 20 in den leitenden Zustand gelangt. Der Emitter 20a des Transistors 20 nimmt relativ rasch ein positives Potential an, wodurch der Transistor 40 in den leitenden Zustand gelangt* Der Kollektor des Transistors 40, mit dem die Ausgangsklemme 52 verbunden ist, nimmt damit zum Zeitpunkt t2 im wesentlichen etwa Erdpotential an (Fig· 2b).Bei« Kollektor 20c des Transistors 20 tritt eine relativ kleine Spannungsüberschwingung auf· Venn der Transistor 20 jedoch in den leitenden Sustand gelangt ist, nimmt das Kollektorpotential dieses Transistors 20 jedoch von dem vorhergehenden Wert wieder etwas ab* Weiin der Transistor 40 sich im leitenden Zustand befindet und dessen Kollektor von einem Wert von etwa +2,5 Volt ausgehend, eise sich «u Null Volt hin ändernde Spannung annimmt, fab'rt fcei einer Spannung von etwa +2,8 Volt das Leitendöein üfcep die Dioden 42 und 44 auf, wodurch dem Transistor 30 ermöglicht ist, in den nicht leit en den Zustand zu gelangen· Der 2,8-Volt-Pegel is; dabei hauptsächlich durch den Wert der Widerstände 26 und 36 festgelegt· Der Übergang des Transistors 30 in den nicht leitenden Zustand ist in Pig· 2d zum Zeitpunkt t, angedeutet. Zu diesem Zeitpunkt nimmt nämlich der Signalzug 51 seinen positivsten Wert an, womit angezeigt ist, daß der Transistor in den nicht leitenden Zustand gelangt ist» Dieser positive Wert betragt etwa +3,5 Volt} er ist durch den Wert der Widerstände 32 und 38 festgelegt..
Es sei ferner angenommen, daß während des Betriebs der in Fig. 2a dargestellten Schaltung zum Zeitpunkt t^ der Erregun^simpuls 8 auf dem Pegel zurückkehrt, den er zum :':.(■·itpunkt tY) besaß, d.h. im wesentlichen Erdpotential
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(siehe Mg. 2b). Die Zeitspanne zwischen deft-Zeitpunkten t,. und t^, (Fig. 2b) besitzt dabei einen willkürlichen Wert. Diese Zeitspanne kann als ein Adressenintervall definiert werden, während dessen lediglich eine Speicheradresse ausgewählt wird. Wäre der Impuls 8 so ausgelegt, daß err für mehr als ein Adressenintervall auf positivem Wert verbliebe i so würden die Rückflanken der Impulse 8, 51 und 53 nach rechts in dem Zeitdiagraism verschoben werden.
Die Rückkehr des 3japulses 8 auf Erdpotential bewirkt, daß die folgenden Vorgänge auftreten. Der (transistor 11 ist ä
leitend» und der den Widerstand 16 durchfließende Strom, der zuvor in die Basis des TransistQrs 20 geflossen ist, wird nunmehr durch den Transistor 11 hindurchgeleitet. Bei abgeschaltetem Transistor 20 steigt gleichzeitig die Kollektorspannung des Transistors 20 ant während die Spannung am Emitter 2Oa dieses, transistors Hull Volt annimmt. Der !Transistor 40 wird dabei jedoch nicht sofort in den nicht leitenden Zustand übergeführt, da der die Dioden 46, 48 und den Widerstand 38 vom Kollektor des Transistors 30 her durchfließend© Strom den Transistor 40 noch leitend hält. Die erhöhte Kollektorspannung; des Transistors 20 führt über die Diode 23 den Transistor 30 zunächst in den leitenden Zustand über· Me Kollektorspennung des Tranaistors 30, die ' bei/ +3*5 Volt lag, ändert aioii dann zu Null Volt hin. Dieser Vorgang ist in #ig. 2V«üiat Zeitpunkt t- des Aufgangsimpulses 51 (Klemme 50) veranschaiilicfiit· Wenn die Kolletefeorspannung des TranaistoEg 3Ö etwa *%t& Volt erreicht, hört die Stromführu^g durcfc/äi.«^^ Biod«es 44 uftd 48 Auf, und dta? ülransistor 40 kami in den nicht 3i|dtenden Zustand übergeführt werden. Die Kollektorapannuög des ür^ßßietere 40 steigt damit auf +3,5 Volt an. Dieser Zustand tritt i wie Pig. 2b erkennen Läßt;, zum Zeitpunkt tg des Impulses 53 (Klemme.52) auf. Üa n-el darauf hingewiesen, daß beide Impulse 51 und 53
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gleichzeitig nicht positiv sind bzw« nicht ein Potential besitzen, das de® Potential des jeweiligen Auswahlzustandes entspräche· Auf dies© leisö wird eine mehrfache Adressenauswahl verhindert*, wie di®& weiter unten noch näher erläutert werden wird·
Bei dem in Fig. 3 dargestellten Speiehersystem sind die Prinzipien der vorliegende!!*JSrfindung angewandt« Das Speichersystem enthalt' im wesentlichen Aus wahlschal tun gen 1OA, 1OB, 100 und 1OD, ein©»-Beko&ar 10O5, eine Auslöse- bzw» 3?reigabesehaltung 110, Adressen« und Datanleitungen» Speicherzellen (-elemente) 80 und 2/iffern/iJllri»fl%Jx8ii-*Schaltungen 88»
In Fig. 3 ist eine weiter® Ausführungsform der Auswahlschaltung dargestellt» Obwohl die in fig« 3 dargestellt© Auswahlschaltung iffi Aufbau νου d&c'inc. fig« 2a gezeigten Auswahlschaltung etwas abweiphfj sind entsprechende Bauelemente mit entsprechende»-Be$üg®g@ioften bezeichnet«. Sie Betriebsweise'der Auswahlschaltung gett8ß-.$lg* J wii?4 tu folgenden generell erläutert verdgni.si©-stiBunt weitgehend mit der aus Pig. 2b ersichtlichen Üröriebsweiee üb©r#ißs
Wenn die Bingangafelsaiiae 12 auf Erdpotieatial liegt, aind die Transistoren SQ un& 40 niobt löitsad, währenvi der Transistor 50 leitend ist« An diiiAusgasgsklemffi® 50'--liegt Brdpotential, und an fov-.Atyegaagäföernte 32 liegt tin posi-._ tives Potential öü&t #i»; w1l|»»Sigpelo ^ena die Eingangskleinme 12 positives Fot^ntidl enninntti? t wird ä^r transistor leitend und folglich werden der !taasistor 40 leitend und der Transistor 30 nicht leitend· Beettg&ebnend auf Fig. 2b sei bemerkt, daß der f^easigiiior 40 zum Seitptjakt. tg wieder in den leitenden Zufltäld $9l$ngt und daB d©rf Transistor 30 zum Zeitpunkt t, aufh&t laitend zu sein·'Wenn an der Eingangsklemme 12 das Potentisl sich zum Erdpotential hin ändert,
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wird der Transistor 20 in den nicht leitenden Züifcand übergeführt. Folglich wird der Trassiere JO leitend, ^Zeitpunkt te)» während der Transietor 30 fleaa iia den nicht leitenden Zustand gelangt {Zeitpunkjb ^)* Sie Ausgangs signale an den Ausgangsklemnteö 3>Q VB& ''£& ents^eöhen den Signalzügen 51 und 53» wie sie in If^. ^b dargestellt sind. ".-' : '■■*■' ::■/'<-■■■■'■:■ - - / '/:,-:
Die in Fig. 3 dargestellten vier^% sitaen jeweils gesonderte/Eing$Bgsklemen^1 mit Ait Bif C1 bzw. V± beaeiehjJisteö 6ignül:|öige^ atigeführt
werden, Jede Auswahlschaltung iö weist-.etrtJLv-l^plCMiiüitSrje.'/ -Ausgangskleftmen 50, 52 auf, von denen Si^«|iolgfη abgegeben werden, die »it A0, A0 1 baw. ^1 B^1 b»wV <^j< <3q* bzw. J^,
ILj' bezeichnet sind. j .■--■".-
Die Freigäbe- bzw, Auslösöschaltung 11Q äjf «w^sciien einer Auslös e-Eingangskleaime i11 und Aus^^gangskiii^öö^O, 5S der Auswahlschaltung 1OA angeschlossen; sie vermag eine Auswahl irgendeiner Adressenleitung au verhinä.#|ja| bis an der Klemme 111 ein Freigabesigjaal auftritt» Sei der AUsführungsform gemäß Fig. 3 bildet «in an der ^ingiÄgsklemme 111 auftretendes Erdpotential einen "Freigabew-3P6gel* Dieses Potential bewirkt, weim es zum Emitter äöa Transistors 112 hin gelangt, daß der transistor 112,in d»ö leitenden Zustand gelangt« Die Basis des !Transistors 112 ist über den Widerstand 114· an die Speistspannungskleaee ty^ ^geschlossen. Der Kollektor.des Transistors 112 ist alt der Basis des Transistors 116 verbunden, während^er $öll.ektör des Transistors 116 über den Widerstand 11Ö an 4er Spe^seSpannungsklemme +V^. liegt* Der Emitter des Transietors .116 ist mit 4*n Basiselektroden der Transisiioren 122 uö4 124 verbunden, unt/darüber hinaus ist der Emitter dee Traatistoiee 116 über einen Ifideretand 120 geerdet. Die Emitt«r ä^r ISseaasistoren.
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und 124 sind geerdet, während die Kollektorelektroden dieser Transistoren mit den Ausgangsklemmen 50 bzw. 52 verbunden sind.
Wird während des Betriebs ein Erd-(Freigabe)-Signal an die Freigabe-Eingangsklemme 111 angelegt, so führt der Transistor 112 Strom, der von der Speisespannungsklemme +V- durch den Widerstand 114 fließt. Ohne einen Basissteuerstrom für den Transistor 116 wird dieser Transistor im nicht leitenden Zustand gehalten. Damit fließt weder durch den Widerstand 118 noch durch den Widerstand 120 noch' durch die Transistoren 122 und 124- ein Strom, womit diese Transistoren im nicht leitenden Zustand verbleiben. Damit~ treten an den Ausgangsklemmen 50 und 52 nicht die bestimmten komplementären Signalpegel auf. Besteht hingegen der Wunsch, eine Adressierung vollständig zu verhindern, so nimmt das an der Eingangsklemme 111 auftretende Signal einen positiven Wert an..Das Fließen des Basis-Emitter-Stroms des Transistors 112 hört damit auf, und statt dessen fließt ein Basis-Kollektor-Strom, der den Transistor 116 in den leitenden Zustand überführt. Der Kollektorstrom des Transistors 116 fließt von der Speisespannungsklemme +V. durch den Widerstand 118. Der im Emitter des Transistors 116 fließende Strom bewirkt, daß die Transistoren 122 und 124- in den leitenden Zustand gelangen. An den Kollektoren dieser beiden Ausgangstransistoren tritt somit im wesentlichen Erdpotential auf, womit auch die Ausgangsklemmen 50 und der Auswahlschaltung 1OA auf Erdpotential festgehalten sind. Auf diese Weise ist jegliche Dekodierung durch Gatter und jegliche Auswahl einer Speicheradressenleitung verhindert. Bei den beiden Ausgängen AQ und AQ' auftretendem Erdpotential ist kein Dekodierungsgatter 104- ausgewählt.
Der Dekoder 100 enthält eine Vielzahl von Dekodierungsgattern 104; er vermag aus vier Adressenbits (und deren
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Komplementwerte) sechzehn Adressenlei innigen'durch Dekodierung festzulegen (in der Zeichnung sind nur drei derartige Adressenleitungen dargestellt). Die vier Adressenbits sind .die Verknüpfungsausgangssignale der Auswahlschaltungen; sie sind mit Aq, Bq, Gq und DQ bezeichnet. Die Komplementwerte dieser Ausgangesignale sind mit Aq', bq', Cq1 dzw# ^n1 ^ezeichnet. Ein Dekodiergatter 104 ist dabei im einzelnen dargestellt; es enthält einen Mehrfachemitter-Transistor und einen Widerstand 102. .Der in Mg. 3 dargestellte Mehrfachemitter-Transistor 101 weist vier Emitter auf, deren jeder ein Adressensignal (Aq1, BqV, Cq!, Dq1) aufzunehmen | vermag. Die übrigen fünfzehn Gatter 104 nehmen entsprechende Eingangssignale unter Zugrundelegung aller anderen möglichen Binärkombinationen auf. Der Widerstand 102 liegt »wischen der Basis des Transistors 101 und der.Speisespannungsklemme +V^. Der Kollektor des Transistors 101 stellt den eigentlichen Ausgang des Dekodiergatters 104 dar. Die sechzehn Kollektoren bilden diejenigen Ausgänge des Dekoders 100, die mit den Speicheradressenleitungen verbunden sind, welche in Pig. 3 als Adressenleitungen 82, 84 bzw. 86 bezeichnet sind. Besitzen sämtliche Eingangssignale eines Gatters 104. jeweils einen positiven Wert, so gelangt der Transistor 101 in seinen nicht leitenden Zustand, und die dem betreffenden ^ Dekodiergatter oder Dekodierungsgatter 104 zugehörige Adressenleitung ist ausgewählt. Eine Auswahl erfolgt bei der Ausführungsform gemäß Fig. 3 jeweils dann, wenn kein Strom die ausgewählte Adressenleitung durchfließt. Dies ermöglicht dann, Daten in eine der jeweils ausgewählten Adressenleitung zugehörige Speicherzellenreihe einzuschreiben bzw. aus dieser Reihe auszulesen.
Die Speicherschaltung selbst umfaßt Speicherzellen 80, Datenleitungen 90 bis 97, Adreasenleitungen, deren babsächliche ' A.nzahl 16 beträgt (wovon dia Adrössenleifcungen 82, 84
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und 86 dargestellt sind) und eine Ziffernabtastschaltung 88. Die erste Speicherzelle (Bit) jeder Adresse besitzt ein entsprechend angeschlossenes Datenieitungspaar 90, 91. Me übrigen Speicherzellen jeder Adresse weisen jeweils zwei Datenleitungen 92, 93 bzw» 94, 95 bzw--96, 97 auf, die in entsprechender Weise geschaltet sind. Jedes Datenieitungspaar ist ferner mit einer Ziffern/Abtastschaltung 88 verbunden, die ein Einschreiben von Daten in die dem Datenleitungspaar und der ausgewählten Adresse zugehörige Speicherzelle' ermöglicht und die im übrigen aus dieser Speicherzelle Daten auszulesen gestattet. Die Schaltung der Speicherzelle 80 ist dabei näher dargestellt. Es sei bemerkt, daß an anderer Stelle (US-Patentanmeldung, US-Serial Wo» 517 218) Speicherzellen und Ziffern/Abtastschaltungen vorgeschlagen sind9 die im Rahmen des Ausführungsbeispiels gemäß Fig. 3 verwendet werden können.
Bei der in Fig. 3 näher dargestellten Speicherstelle sind zwei Mehrfachemitter-Transistoren 81, 83 vorgesehen, die Kpllektorwiderstände 85 bzw, 87 und Emitterelektroden 81a, 81b bzw. 83a, 83b aufweisen«, Die Emitter 81b und 83b sind an die Adressenleitung 82 angeschlossen, während die Basis- und KollektoreleStroden der Transistoren 81 und 83 kreuzweise miteinander verbunden sind.
Wie oben bereits ausgeführt, wird eine Adressenleitungsauswahl dann bewirkt, wenn die betreffende Adressenleitung keinen Strom führt. Ist in einem solchen Fall der Transistor 83 zuvor leitend und der Transistor 81 auvor nicht leitend > gewesen, so führt die Datenleitung 90 einen Strom, und zwar über den Emitter 83a, wenn die Adressenleitung 82 ausgewählt wird. Dieser Strom wird festgestellt, um den Zustand des betreffenden Speicherelements zu bestimmen.
Wenn darüber hinaus benachbarte Speicherzellen einen Abtast-
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strom führen, um die Leitung 90 abzutasten, und zwar auf Grund einer fehlerhaften mehrfachen Adressierung, so steigt die Spannung der Abtastleitung 90 an, und bei einem bestimmten Pegel bewirkt diese positive spannung, daß die in Pig. 3 näher dargestellte Speicherzelle ihren Zustand ändert. Der Kollektor des Transistors 83 nimmt ein hinreichend positives Potential an, auf das hin der Transistor 81 in den leitenden Zustand gelangt. Dadurch wird der Transistor 83 in den nicht leitenden Zustand übergeführt. Angesichts dieser Tatsache ist es auch möglich, daß eine Datenzerstörung in dem Datenleitungspaar 90, 91 zugehörigen anderen Speicherzellen auftritt. Die in Fig. 3 dargestellte Auswahlschaltung verhindert jedoch diese mehrfache Auswahl von Adressenleitungen, wodurch in der nachstehend noch näher ersichtlich werdenden Weise die entsprechende Datenzerstörung verhindert ist.
Zurückkommend auf Fig. 2b sei' bemerkt, daß unter der Annahme, daß der hohe·Signalpegel der Auswahlpegel ist, zu ■ keinen Zeitpunkt die Signalzüge 51 und 53 beide mit hohem Signal-(Auswahl)-Pegel auftreten. Sogar dann, wenn der Impuls 8 wieder seinen hohen Pegel annimmt, würde der Impuls einen niedrigen Wert annehmen, bevor der Impuls 51 einen hohen Wert annimmt. In entsprechenderweise zeigen alle übrigen Signalzüge, die dem Dekoder 100 (Fig. 3)zugeführt werden, . ■ * eine Verzögerung der Vorder- und Rückflanken, wie dies Fig. 2b erkennen läßt. Werden dem Dekoder 100 somit während einer Adressenänderung Signalzüge bzw. Signale zugeführt, so tritt tatsächlich ein dritter(keiner Adresse zugehöriger) Zustand auf, in welchem keine Adressierung erfolgt. Die kurzen AuswahlZeitspannen, wie sie in Fig. 1j und 1k veranschaulicht sind, treten dann nicht langer auf.
Aus Vorstehendem dürfte somit ersichtlich sein, daß durch die erfindungsgemäße Auswahlschaltung eine mehrfache Auswahl
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von Speicheradressenleitungen verhindert ist. Dabei handelt es sich um eine der Auswahlschaltung anhaftende Eigenschaft, ohne, daß dazu eine komplizierte zusätzliche Schaltung erforderlich ist. Durch Einsatz der erfindungsgemäßen Auswahlschaltung ist darüber hinaus eine erhöhte Speichergeschwindigkeit erzielbar, ohne daß zusätzliche Sperrfeinrichtungen verwendet werden müssen.
Obwohl die Erfindung im Vorstehenden unter Bezugnahme auf bestimmte dargestellte Ausführungsformen erläutert worden ist, dürfte einzusehen sein, daß im Rahmen der Erfindung liegende Modifikationen vorgenommen werden können. So können z.B. die Spannungswerte- und -Polaritäten von den in Fig. 2a und 3 angegebenen Spannungswerten und -Polaritäten abweichen. Darüber hinaus braucht der Auswahlpegel nicht ein hoher positiver Spannungspegel zu sein» vielmehr könnte er auch ein negativer, niedriger Spannungspegel sein. In entsprechender Weise ist die Erfindung nicht auf eine spezielle Speicherzelle beschränkt j sie kann vielmehr in Verbindung mit einer Anzahl von bekannten Schaltungen betrieben werden.
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Claims (11)

  1. Pat eritansprüche-
    i'li Elektronisches Speichersystem, gekennzeichnet
    a) durch eine Vielzahl von Adresseneingangsleitungen (Ai, Bi, Ci, Di), deren jede ein binäres Eingangssignal (8) mit einer Vorderflanke und einer Rückflanke aufzunehmen vermag,
    b) durch.eine.Vielzahl von Auswahlschaltungen (1OA, 1OB, 1OC, 10D), deren jede mit einer Adresseneingangsleitung (Ai, Bij Ci,DI) gekoppelt ist, wobei ■ jede. Auswahlschaltung eine erste Binärschaltung (40), die an die zugehörige Eingangsleitung angeschlossen ist und die auf die Vorderflanke des Eingangssignals (8) hin ein erstes Ausgangssignal (53) zu erzeugen vermag, dessen Vorderflanke gegenüber der Vorderflanke des Eingangssignals (8) verzögert ist, und eine zweite Binärschaltung (30) umfaßt, die an die betreffende Eingangsleitung angeschlossen und auf die-Vorderflanke des ersten Ausgangssignals (53) hin ein zweites Ausgangssignal (51) abzugeben imstande ist, dessen Vorderflanke gegenüber der Vorderflanke des ersten Ausgangssignals (53) verzögert ist, und die auf die Bückflanke des Eingangssignals (8) hin die Rückflanke bei dem zweiten Ausgangssignal (51) hervorzurufen imstande ist, welche gegenüber der Rückflanke des Eingangssignals (8) verzögert ist, und wobei die Rückflanke des ersten Ausgangssignals (53) gegenüber der,Rückflanke des zweiten Ausgangssignals (51) verzögert ist,
    c) durch eine eine Vielzahl von Eingangs- und Ausgangsklemmen aufweisende Dekodereinrichtung (100), die an die Auswahlschaltungen (1OA,1OB, 10C,10D) angeschlossen ist und die von diesen Auswahlsphaltungen das erste und zweite Ausgangssignal (53,51) aufzunehmen imstande ist, und
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    d) durch eine Speicherschaltung (80) mit einer Vielzahl von Adressenleitungen (82,84,86),.die mit der Dekodereinrichtung (100) verbunden sind, wobei die Auswahlschaltungen (1OA,1OB,100,10D) in der Weise arbeiten, daß gleichzeitig die Auswahl von mehr als einer Adressenleitung (82,84,86) verhindert ist.
  2. 2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste Binärschaltung (40) lind die zweite Binärschaltung (30) jeweils ein erstes und ein zweites aktives- Halbleiterelement (40,30) enthält und daß diese aktiven Halbleiterelemente (40,30) jeweils mit einer Eingangsklemme an aine Adresseneingangsleitung (Ai,Bi,Ci,Di) und mit einer Ausgangsklemme (50,52) an die Dekodereinrichtung (100) angeschlossen sind.
  3. 3. Speichersystem nach Anspruch 2, dadurch gekennzeichnet.,. daß ein erstes und ein zweites Widarstandsglied (36,38) vorgesehen sind, daß das ©rate Widerstandsglied (36) zwischen der Ausgangskl®mme des ersten aktiven Halbleiterelements (40) und der Eingangsklemme des zweiten aktiven Halbleiterelements (30) angeschlossen ist und . daß das zweite Widerstandsglied (38) zwischen der Ausgangsklemme des zweiten aktiven Halbleiterelement (30) und der Eingangsklemme des ersten aktiven Halbleiterelements (40) liegt. "
  4. 4. Speichersystem nach Ansprach 3? daß es so ausgelegt ist, daß das
    455) im wesentlichen das Komplement d@s -zweites Ausgangssignals (51) darstellt«
  5. 5. Speichersystem nach Ansprach.19 dadurch daß die Dekodereinrichtung (100).©in® Vi®lsahl fon
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    Dekodierschaltungen -(104-) enthält, deren jede einen Transistor (101) mit einer Vielzahl von Emittern, welche.mit den Eingangsklemmen der Dekodereinrichtung (100) verbunden sind, und mit einem Kollektor aufweist, der mit .einer der Ausgangsklemmen der Dekodereinrichtung (100) verbunden ist.
  6. 6. Speichersystem mit einer Adressenäuswahlschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Eingangsschaltung (1'10) vorgesehen ist, die ein mit einem Auswahlpegel dder einem NichtAuswahl-Pegel auftretendes Erregungssignal an einem | Eingang (111) aufzunehmen vermag, daß die erste Binärschaltung (40) mit der Eingangsschaltung (110) verbunden ist und beim übergang des Erregungssignals vom NichtAuswahl-Pegel auf den Auswahl-Pegel ein erstes Ausgangssignal (53) abgibt, dessen Vorderflanke gegenüber dem genannten Erregungssignalübergang verzögert ist, und daß die zweite Binärschaltung (30) mit der Eingangs- schaltung (110) verbunden ist und auf die Vorderflanke des ersten Ausgangssignals (53) hin ein zweites Ausgangssignal .(51) abgibt, dessen Vorderflanke gegenüber der Vorderflanke des ersten Ausgangssignals (53) verzögert ist, wobei die Rückflanke des zweiten Ausgangs- , signals (51) bezogen auf den Übergang des Erregungs- ' ™ signals vom Auswahl-Pegel auf den Nicht-Auswahl-Pegel verzögert ist und wobei die/' Rückflanke des ersten Aussangssignals (53) gegenüber der Rückflanke des zweiten Ausgangssignals (51) verzögert ist.
  7. 7. Speichersystem nach Anspruch.6, dadurch gekennzeichnet, daß die Eingangsschaltung (110) einen ersten Transistor (112) enthält, dessen Emitter mit der Eingangsklemme (111)
    , verbunden ist, daß Einrichtungen (114-, +V,.) vorgesehen sind, die an die Basis des ersten Transistors (112) ein
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    Potential anzulegen gestatten, daß ein zweiter Transistor (116) vorgesehen ist, dessen.Basis, mit dem Kollektor des ersten Transistors (112) verbunden ist, und daß der Ausgang des zweiten Transistors (116) mit den Binärschaltungen (40,30) verbunden ist.
  8. 8. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß die Eingangsschaltung (110) eine erste und eine zweite Ausgangsklemme enthält, daß die erste Binärschaltung (40) einen dritten Transistor (40) enthält, daß der Eingang des dritten Transistors (40) mit der ersten Ausgangsklemme der Eingangsschaltung (110) verbunden ist, daß die zweite Binärschaltung (30) einen vierten Transistor (30) enthält, dessen Eingang mit der zweiten Aus gangsklemme der Eingangsschaltung (110) verbunden ist, daß die Auswahlschaltung (10A,10B,10C, 10D) komplementäre Ausgangssignale abgebende Ausgangsklemmen (50,52) enthält und daß der dritte und der vierte Transistor (40,30) mit diesen Ausgangsklemmen verbunden sind.
  9. 9. Speichersystem nach Anspruch 8, dadurch gekennzeichnet, daß der dritte und vierte Transistor (40,30) mit ihren Basen jeweils an eine der Ausgangsklemmen der Eingangsschaltung (110) angeschlossen sind, daß erste und zweite Widerstandsglieder (36,38) vorgesehen sind, daß das erste Widerstandsglied zwischen dem Kollektor des dritten Transistors (40) und der Basis des vierten Transistors (30) angeschlossen ist und daß das zweite Widerstandsglied (38) zwischen dem Kollektor des vierten Transistors (30) und der Basis des dritten Transistors (40) angeschlossen ist. (Fig. 2a)
  10. 10. Speichersystem nach Anspruch 9, dadurch gekennzeichnet, daß Einrichtungen (46,48;23,24) vorgesehen sind, die an
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    den dritten und vierten Transistor (40,30) angeschlossen sind und die bewirken, daß diese Transistoren (40,30) bei Aussteuerung in den SättigungszusiJand gelangen.
  11. 11. Speichersystem zur Abgabe komplementärer Ausgangssignale mit nicht koinzident zusammenfallenden Vorder- und Rückflanken, nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Auswahlschaltungen jeweils einen ersten Transistor (11), dessen Emitter mit der Eingangsklemme (12) und dessen Basis mit einer Bezugsspannungsklemme (+V1) verbunden ist, und einen zweiten | Transistor (20) enthä3ten,der mit seiner Basis mit dem Kollektor des ersten Transistors (11) und mit seinem Kollektor mit der Bezugsspannungsklemme (+V1) verbunden ist und der wenigstens einen Emitter enthält, und daß die Binärschaltungen (40,30) von diesem zweiten Transistor (20) ansteuerbar sind.
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    2β Lee rs e i te
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