DE2209426C3 - Speichereinrichtung willkürlicher Zugriffsmöglichkeit - Google Patents

Description

Kollektor-Strecke zwischen einer dem betreffenden Speicherelement zugeordneten Bit-Eingangsleitung und der Basis eines der Flip-Flop-Transistoren liegen und mit jeweils zur Abtastung der Potentialdifferenz zwischen den Basiselektroden dor Transistoren der Flip-Flop-Schaltungen dienenden, diesen jeweils zugeordneten Lesesteuerschaltungen, welche zur Abgabe eines dem Abtastergebnis entsprechenden Bit-Ausgangssignals an eine mit der betreffenden Leseschaltung verbundenen Bit-Ausgangsleitung jeweils über einen von dem zugehörigen Schreibsteuereingang getrennten Lesesteuereingang anregbar sind, wird die vorstehend genannte Aufgabe erfindungsgemäß dadurch gelöst daß je Speicherelement nur eine Bit-Eingangsleitung und ein zugehöriger Verknüpfungstransistor vorgesehen sind.

Eine andere Lösung, welche ebenfalls von dem Gegenstand des vorstehend erwähnten ülteren Rechtes ausgeht, bei welcher jedoch keine mit den Schreibsteuereingängen verbundene Verknüpfungstransistoren vorgesehen sind, sieht vor, daß die Flip-Flop-Schaltungen in an sich bekannter Weise Transistoren mit Doppelemitter enthalten und daß die Schreibsteuereingänge jeweils mit der Verbindung zwischen einem Emitter des mit dem anderen Emitter an der Bit-Eingangsleitung liegenden einen Transistors und einem Emitter des anderen Transistors verbunden ist.

Nachfolgend werden Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert. Es stellt dar

Fig. 1 ein Blockschaltbild einer digitalen Rechenanlage mit einer Speichereinrichtung willkürlicher Zugriffsmöglichkeit,

F i g. 2 eine schematische Abbildung der Speichereinrichtung willkürlicher Zugriffsmöglichkeit für die Rechenanlage nach F i g. 1,

Fig.3 ein schematisches Schaltbild einer monolithischen integrierten Schaltung, welche sich auf einem einzigen Haibleitertäfelchen der Speichereinrichtung nach F i g. 2 befindet,

Fig.4 ein Schaltbild eines binären Speicherelement sowie der diesem Element zugeordneten Leseadressenschaltung und Schreibadressenschaltung, welche insgesamt als monolithische integrierte Schaltung auf einem Halbleitertäfelchen angeordnet sind,

Fig.5 eine abgewandelte Ausführungsform eines binären Speicherelements mit den zugehörigen Lese- und Schreibadressenschaltungen und

Fig.6 einen Teil einer monolithischen integrierten Schaltung auf einem Trägertäfelchen, wobei die Größenverhältnisse verzerrt sind und in dem Täfelchen ein Teil eines zweiten binären Speicherelements gebildet ist.

Zunächst sei Fig. 1 der Zeichnungen näher betrachtet. Es sei bemerkt, daß zur Erläuterung das Beispiel einer digitalen Rechenanlage gewählt ist, und daß in der Beschreibung als Aussagesymbole die positiven Spannungswerte verwendet sind. Im einzelnen hat ein Signal mit der Bedeutung »1« die Form einer Spannung von + 3,5 Volt bis +5,0 Volt und ein Signal mit der binären Bedeutung »0« ist eine Spannung von +0,3 Volt, wobei diese Spannungswerte gegenüber Erdpotential gemessen werden. Die dargestellte Rechenanlage enthält also eine Eingangs- und Ausgangseinheit !0, welche üblicher Bauart sein kann und beispielsweise von einer elektrischen Schreibmaschine gebildet wird, ferner einen Hauptspeicher 12, der eine verhältnismäßig große Speicherkapazität und verhältnismäßig langsame Zugriffszeit besitzt, beispielsweise einen Kernspeicher, weiter ist eine Recheneinheit 14 bekannter Bauart vorgesehen und außerdem ist ein Speicher 16 augenblicklicher Zugänglichkeit mit gleichzeitiger Lese- und Schreibmöglichkeit in verschiedenen Speicherelementen innerhalb des Speichers vorgesehen, der eine verhältnismäßig hohe Arbeitsgeschwindigkeit und eine verhältnismäßig rasche Zugänglichkeit besitzt, und welcher in seinem Aufbau nachfolgend genauer beschrieben wird. Der willkürlich zugängliche Speicher bietet also die Möglichkeit, gleichzeitig binäre Signale über die Leitung 18 in Abhängigkeit von über die Leitung 20 zugeführten Schreibadressensignalen in einem Speicherelement einzuspeichern und von einem anderen Speicherelement eingespeicherte Binärsignale in Abhängigkeit von über die Leitung 22 zugeführten Leseadressensignalen abzulesen, wobei die herausgelesenen Binärsignale auf der Leitung 24 auftreten. Schließlich besitzt die Rechenanlage ein Steuerwerk 26, welches wieder üblicher Bauart sein kann, jedoch mit der Ausnahme, daß dieses Rechenwerk die Möglichkeit bietet, gleichzeitig Schreibadressensignale und Leseadressensignale über die Leitungen 20 bzw. 22 abzugeben. Während die Gründe hierfür später dargelegt werden, sei hier bemerkt, daß die Leitung 18 von einem Kabel mit den Adern I81 bis 18s gebildet wird. Die Leitung 20 ist ein Kabel mit den Adern WE_x bis WE_n und 29; die Leitung 22 ist ein Kabel mit den Adern RE_x bis RE_n und 30 und die Leitung 24 ist ein Kabel mit den Adern 241 bis 24₈, wobei diese Adern in F i g. 2 dargestellt sind. Der Informationsfluß innerhalb der digitalen Rechenanlage erfolgt abhängig von den vom Steuerwerk 26 abgegebenen Steuersignalen in üblicher Weise, d. h., die von der Eingangs- und Ausgangseinheit 10 ausgehenden Signale werden in den Hauptspeicher 12 gespeichert und stehen von dort aus zur Verarbeitung der Recheneinheit 14 zur Verfügung. Die Recheneinheit 14 verwendet außerdem in periodischen Abständen den willkürlich zugänglichen Speicher 16, was ebenfalls von dem Steuerwerk 26 aus gesteuert wird. Die in der Rechenanlage verarbeiteten Daten werden dann in üblicher Weise vermittels der Eingangsund Ausgangseinheit 10 abgenommen. Es sei hier bemerkt, daß aus den nachfolgend angegebenen Gründen wegen des im oben angegebenen Sinne gleichzeitigen Lesens und Schreibens in der Speichereinrichtung willkürlicher Zugänglichkeit 16, welche nicht ausschließlich entweder im Lesezustand oder im Schreibzustand betrieben werden muß, das Rechenwerk 14 kontinuierlich arbeiten kann. Das bedeutet, daß das Rechenwerk 14 in dem Speicher 16 willkürlicher Zugänglichkeit zuvor eingeschriebene Daten abnehmen kann, während gleichzeitig der Speicher 16 vom Hauptspeicher 12 her mit Daten wieder gefüllt wird, welche in Speicherelemente eingeschrieben werden, die gerade nicht an einem Lesevorgang teilnehmen.

Gemäß Fig.2 besteht die willkürlich zugängliche Speichereinrichtung 16, welche nach dem hier gezeigten Beispiel parallel betrieben werden kann, aus einer Vielzahl von Trägertäfelchen 28i bis 28„ mit monolithischen integrierten Schaltungen. Ein binäres Wort mit einer Länge von acht Stellen oder Bits Ao bis Aj, das über die Leitung oder das Kabel 18 zugeführt wird, wird in die willkürlich zugängliche Speichereinrichtung 16 eingeschrieben, wenn Schreibadressensignale über die Adern des Kabels 20 zugeführt werden. Es sei hier nebenbei darauf hingewiesen, daß die Wortstellen oder Bits A₀ bis A₇ jeweils den hier nicht dargestellten

Leitungen 18i bis 18g zugeführt werden und daß alle diese Leitungen mit sämtlichen integrierten Schaltungen auf den Trägertäfelchen 28i bis 28„ in üblicher Weise verbunden sind. Die Schreibadressensignale auf der Leitung 20 enthalten binäre Signale einmal auf den Leitungen WE\ bis WE_n, wobei jede dieser Leitungen mit einer gesonderten integrierten Schaltung der auf den Trägertäfelchen 28i bis 28„ befindlichen Schaltungen verbunden ist und zum anderen auf der Leitung 29, welche, was hier nicht im einzelnen gezeigt ist, von einem Kabel mit den Adern WSi bis WSe gebildet ist. Es sei festgestellt, daß die Leitung 29 (und daher die nicht dargestellten Leitungen VVSi bis VVSg) in der noch zu beschreibenden Weise mit sämtlichen der integrierten Schaltungen auf den Täfelchen 28i bis 28„ verbunden ist. Man erkennt, daß die über die Leitungen WE\ bis WE_n zugeführten Signale dazu dienen, das Trägertäfelchen mit der integrierten Schaltung auszuwählen, in welcher das binäre Wort Ao bis Ai eingeschrieben werden soll, während die Leitungen WSi bis WSs die auf dem ausgewählten Trägertäfelchen hergestellten, nicht im einzelnen gezeigten binären Speicherzellen auswählen, in welchen die jeweilige Wortstelle des binären Wortes einzuschreiben ist. In entsprechender Weise werden Daten aus dem willkürlich zugänglichen Speicher 16 herausgelesen, wenn Leseadressensignale über die Leitung 22 zugeführt werden, wobei die herausgelesenen Daten als binäres Wort B₀ bis Bi auf der Leitung 24 auftreten. Es sei bemerkt, daß die Leitung 24 sowie die nicht dargestellten Adern 24t bis 24g in üblicher Weise mit sämtlichen integrierten Schaltungen auf den Trägertäfelchen 28) bis 28„ verbunden sind. Die Leseadressensignale auf der Leitung 22 enthalten binäre Signale, die einmal auf den Leitungsadern RE\ bis RE_n, die jeweils mit jeder der integrierten Schaltungen auf den Trägertäfelchen 28i bis 28_n in der dargestellten Weise verbunden sind, und weiter auf der Leitung 30 auftreten, bei welcher es sich um ein Kabel mit den Adern RS\ bis RSs handelt, was hier nicht im einzelnen gezeigt ist. Die Leitung 30 ist mit sämtlichen integrierten Schaltungen auf den Trägertäfelchen 28| bis 28„ in der noch zu beschreibenden Weise verbunden. Man erkennt, daß die den Leitungsadern RE\ bis RE_n zugeführten Signale die auf einem TrägertiUelchen befindliche integrierte Schaltung auswählen, vo.i welcher ein binäres Wort flb bis Bi abgelesen werden soll, während die Leitungsadern RS\ bis RSb die nicht dargestellte binäre Speicherzelle auswählen, welche sich auf dem ausgewählten Trägcrtäfelchen befindet und von welcher die jeweilige Wortstelle des binären Wortes abzulesen ist. Es sei hier bemerkt, daß jedes Trägcrtiifclchcn 28i bis 28„ mit der darauf befindlichen integrierten Schaltung gleich ausgebildet ist, jedoch mit der Ausnahme, daß jedes Täfelchen eine besondere WC-Leitung aus der Anzahl der Leitungen WE\ bis WE_n sowie eine besondere ffE-Lcitung aus der Anzahl der Leitungen RE\ bis RE_n zugeordnet ist, wobei diese Leitungsadern, wie zuvor schon angedeutet worden ist, die Aufgabe haben, das Trägcrtiifclchcn in der entsprechenden integrierten Schaltung auszuwählen, in welcher ein binllrcs Wort eingeschrieben werden soll und von welcher ein entsprechendes binäres Wort abzulesen ist.

In l^;ig. 3 ist nun ein Beispiel eines Trägertiifclchcns mit einer monolithischen integrierten Schaltung gezeigt. Als Beispiel ist hicrdusTrägcrtäfclchcn 28i gewühlt. Die integrierte Schaltung auf dem Trägertäfclchen 28i wird zum Einschreiben von Daten dadurch ausgewählt, daß der Leitung WFi der Speichereinrichtung 16 eine logische »1« und den Leitungsadern W£i bis WE_n eine logische »0« zugeführt wird. Eine Auswahl für eine Ablesung von Daten erfolgt in der Weise, daß der Speichereinrichtung über die Leitung RE\ eine logische »1« und den Leitungsadern REi bis RE_n jeweils eine logische »0« zugeführt wird. Zunächst ist festzustellen, daß die monolithische integrierte Schaltung auf dem Trägertäfelchen 28i eine Reihe von vorliegend acht

ίο identischen Wortspeicherstufen 3Oi bis 3O₈ aufweist und außerdem eine Anzahl gleich ausgebildeter Leseverstärker mit den Bezugszeichen 311 bis 31g besitzt. Die Wortspeicherstufen 3Oi bis 3Oe sind jeweils mit den Leitungsadern WSi bis WSg sowie den Leitungsadern RS\ bis RSs verbunden. Sämtliche Wortspeicherstufen haben in der dargestellten Weise mit der Leitung Wf-\ Verbindung. Schließlich ist die Leitung REt mit sämtlichen Leseverstärkern 311 bis 31g der integrierten Schaltung auf dem Trägertäfelchen 28| verbunden. Als Beispiel für die einzelnen Wortspeicherstufen sei hier die Wortspeicherstufe 3Ο2 näher betrachtet. Die Wortspeicherstufe enthält einen Schreibverstärker 32, welcher an die Leitungsader WE\, die Leitung WS2 und über eine Leitung 33 an eine Anzahl von vorliegend acht identischen binären Speicherzellen 34i bis 34g in der dargestellten Weise angeschlossen ist. Die binären Speicherzellen 34i bis 34g haben jeweils sowohl mit einer entsprechenden der Leitungen I81 bis 18g als auch mit einer entsprechenden der Leitungen 35t bis 35₈ Verbindung, wie aus F i g. 3 zu ersehen ist. Ferner sind die binären Speicherzellen 34i bis 34g an die Leitung RS2 angeschlossen. Die Leitungen 35t bis 35₈ sind jeweils mit den entsprechenden Leseverstärkern 311 bis 3I₈ verbunden, wie man ebenfalls aus Fig.3 ersieht. Es ergibt sich, daß dann, wenn ein binäres Wort Ao bis Ai in eine als Beispiel gewählte Stufe eingeschrieben werden soll, beispielsweise also in die Stufe 3Ο2, eine logische »0« in den Leitungen WSt und WS3 bis WSg zugeführt wird, während eine logische »1« zu der Leitung WS2 gelangt. Jede in dem binären Wort Ao bis Ai enthaltene Stelle wird in die entsprechende der binären Speicherzellen 34| bis 34₈ eingespeichert. Beim Ablesen eines Wortes B₀ bis Bi von einer als Beispiel gewählten Speicherstufe, beispielsweise der Stufe 3Ο2. wird eine logische »1« der Leitung ÄS2 zugeführt, während eine logische »0« zu den Leitungen /?S| und RSi bis RSs gelangt. Die in den binären Speicherzellen 34i bis 34₈ gespeicherten Wortstcllen oder Bits Bo bis Bi werden dann mittels der Leseverstärker 311 bis 31« hcrausgclesen. Das herausgelesene Wort B₀ bis Bi erscheint dann nls Anzahl von Binürsignalen an den jeweils entsprechenden der Leitungen 24i bis 24g. Die Auswahl der Wortspeicherstufe erfolgt mittels der Leitungen WE\ bis WE_n, WSi bis WSs, RE\ bis RE_n und RS\ bis RSs in der beschriebenen Weise.

Anhand von Fig.4 sei nun ins einzelne gehend der Schaltungsaufbau eines Schreibverstärkers, beispielsweise des Verstärkers 32, einer binären Speicherzelle, beispielsweise der Zelle 34i, und eines Leseverstärkers, beispielsweise des Verstärkers 311, beschrieben. Es ist darauf hinzuweisen, daß aus den nachfolgend aufgezeigten Gründen sämtliche hier verwendeten Transistoren die Eigenschaft hiibcn, daß, wenn einer dieser Transistoren sich im Sättigungszustand oder Einschaltzustund befindet, die Spnnnung zwischen Emitter und Basis dieses im EinschnlUnstiind befindlichen Transistors clwa 0,7 Volt beträgt, v.^;l!ircnd die Spnnnung zwischen dem Emitter und dem Kollektor des im

Einschaltzustand befindlichen Transistors etwa 0,3 Volt beträgt. Ferner sei bemerkt, daß die Dioden bei Vorspannung in Durchlaßrichtung einen Spannungsabfall von annähernd 0,7 Volt besitzen. Diese Eigenschaften sind für die allgemein gebräuchlichen Schalttransistoren und Dioden charakteristisch.

Die binäre Speicherzelle 34i enthält zwei Transistoren 36 und 38, welche in der aus der Zeichnung ersichtlichen Weise so zusammengeschaltet sind, daß sich eine bistabile Flip-Flop-Schaltung mit unmittelbarer Kopplung ergibt. Der Kollektor jedes Transistors ist mit Anschlüssen 46 bzw. 48 verbunden und außerdem über Widerstände 40, 41 und 42 in der aus F i g. 4 entnehmbaren Weise an eine geeignete Spannungsquelle von beispielsweise +5 Volt gelegt. Die Emitter der Transistoren sind über eine Diode 44 geerdet. Wie allgemein bekannt, hat eine bistabile Flip-Flop-Schaltung die Eigenschaft, daß in seinem einen stabilen Schaltungszustand einer der Transistoren sich im Sättigungszustand oder Einschaltzustand befindet, während der andere Transistor sich im Ausschaltzustand befindet oder gesperrt ist. Binäre Daten können daher in bekannter Weise in einer bistabilen Flip-Flop-Schallung gespeichert werden. Und zwar kann die Vereinbarung getroffen werden, daß dann, wenn ein Transistor, beispielsweise der Transistor 38, eingeschaltet ist, eine binäre »1« in der binären Speicherzelle 34j gespeichert sein soll, während dann, wenn sich der andere Transistor, also der Transistor 36, im Einschaltzustand befindet, eine binäre »0« in der binären Speicherzelle gespeichert sein soll. Es sei bemerkt, daß im stabilen Zustand die Spannung zwischen den Klemmen 46 und 48, also die Potentialdifferenz V₄₆- V₄₈, etwa ±0,4 Volt beträgt. Die Polarität dieser Spannung hängt davon ab, ob eine binäre »1« oder eine binäre »0« in der binären Speicherzelle gespeichert worden ist. Ist insbesondere eine binäre »1« in der Speicherzelle 34| gespeichert worden, so ist die relative Polarität der Spannung zwischen den Klemmen 46 und 48 positiv, d. h. die Potentialdifferenz V₄₆- V₄₈ = +0,4 Volt, während bei Einspeicherung einer binären »0« die relative Polarität dieser Spannung negativ ist. Die Potentialdiffercnz V_4b- V₄₈ - -0,4 Volt. Die relative Polarität der Spannung zwischen den Klemmen 46 und 48 wird unter anderem mittels des Transistors 50, der Diode 52 und des Widerstandes 54 bestimmt. Der Transistor 50 ist mit seinem Emitter an die Klemme 48 gelegt, während die Basis des Transistors über die Diode 52 mit der Klemme 46 und über den Widerstand 54 mit der Leitung RS₂ Verbindung hut. Schließlich ist der Kollektor des Transistors über einen Widerstand 56 und eine Leitung 35| unter anderem an die Leitung RH\ gelegt. Wenn während des Betriebes die rcliitivc Polarität der Spannung zwischen den Klemmen 46 und 48 positiv ist, wenn also eine binäre »1« in die binlirc Speicherzelle 341 eingespeichert ist und wenn eine binlirc »I« den beiden Leitungen RS₂ und RE\ zugeführt wird, d. li„ wenn also die binäre Speicherzelle 341 für das Herauslesen ausgewählt ist, so wird der Transistor 50 im wesentlichen gesättigt, wodurch die Diode 52 die Klemme 46 elektrisch von der Basis des Transistors trennt und der Leitung 351 eine Spannung von + 1,3 Volt oder dnrunlcr zugeführt wird. Wenn umgekehrt die relative Polarität der zwischen den Klemmen 46 und 48 herrschenden Spannung negativ ist, wenn also eine binlirc »0« in der binllrcn Speicherzelle 34i gespeichert ist und wenn eine binäre »I« den Leitungen RS₂ und RE\ zugeführt wird, so wird der Transistor 50 gesperrt. Die Spannung auf der Leitung 35| hat daher das Bestreben, sich einem Wert von +5 Volt anzunähern, doch wird die Spannung auf dieser Leitung aus den nachfolgend aufgezeigten Gründen auf +2,1 Volt beschränkt. Der Leseverstärker 311 enthält einen Transistor 60, dessen Emitter geerdet ist. Die Basis des Transistors ist sowohl über die Dioden 62 und 64 mit der Leitung 35_t als auch über die genannten Dioden und den Widerstand 56 in der aus der Zeichnung zu ersehenden Weise mit der Leitung RE\

ίο verbunden. Schließlich ist der Kollektor des Transistors sowohl mit einer geeigneten Spannungsquelle von vorliegend +5 Volt als auch mit der Leitung 24| verbunden. Wenn während des Betriebes die Spannung auf der Leitung 35| +1,3 Volt oder darunter beträgt,

d. h., wenn die relative Polarität zwischen den Klemmen 46 und 48 positiv und daher in der binären Speicherzelle 34i eine binäre »1« gespeichert ist, so kann diese Spannung den Transistor 60 nicht einschalten, da der Spannungsabfall an den Dioden 62 und 64 die

ϊο Basis-Emitter-Übergangsspannung des Transistors 60 auf weniger als +0,7 Volt beschränkt und daher das Signal auf der Leitung 24i eine binäre »1« ist. Wenn hingegen der Transistor 50 gesperrt ist, d. h., wenn die relative Spannung zwischen den Klemmen 46 und 48 negativ ist, was der Fall ist, wenn in der binären Speicherzelle 34i eine binäre »0« eingespeichert ist, so wird der Transistor 60 durch das binäre Signal »I« auf der Leitung RE\ eingeschaltet, die Spannung auf der Leitung 35| wird auf +2,1 Volt begrenzt und daher ist das Signal auf der Leitung 24_t eine binäre »0«. Es sei bemerkt, daß bei Zuführung eines »0«-Signals zur Leitung RE\ das Signal auf der Leitung 24i eine binäre »hoist. Da jedoch sämtliche Leseverstärker 311 bis 3I_n sämtlicher integrierter Schaltungen auf den Täfelchcn 28i bis 28„ in einer ODER-Verknüpfung verdrahtet sind, wird das Signal auf der Leitung 24i praktisch durch diejenige binäre Speicherzelle bestimmt, welche für das Herauslesen ausgewählt worden ist. Das bedeutet, daß beim Ablesen einer binären »0« aus einer zum Lesen ausgewählten binären Speicherzelle das Signal auf der Leitung 24i»0« ist.

Der binäre Zustand eines Signals A₀, welches der Leitung I81 zugeführt wird, kann nur dann in die binäre Speicherzelle 34i eingeschrieben werden, wenn ein binäres Signal »1« sowohl der Leitung WE\ als auch der Leitung WS₂ zugeführt wird. In der aus der Zeichnung ersichtlichen Weise ist die binäre Speicherzelle 341 über die Leitung 33 mit dein Schrcibvcrstärkcr 32 verbunden. Wenn beim Schreibvorgang das Signal entsprechend der Wortstcllc Ao eine binäre »1« ist, welche über den Widerstand 69 an den Transistor 68 angekoppelt wird so wird der Transistor 68 eingeschaltet und die Kollcktorelcktrade nimml eine Spannung von +0,2 Volt an. Da eine binäre »1« den Leitungen IV/fi und WS, zugeführt wird, erfolgt eine Einschaltung des Transi· stors 72, und es kommt pin Stromfliiß aiisreichendci Größe über die Diode 74, den Widerstand 75 und det Widerstand 76 zustünde, um den Transistor 7t einzuschalten. Die Spannung am Kollektor des Transi stors 76 ist daher +0,6 Volt und nachdem dii Kollekiiorelektrodc des Transistors 78 mit der Basis dei Transistors 36 verbunden ist, wird die Spannung de Basis des Transistors 36 auf +0,6 Volt gchnlten Nachdem die Spannung an den Eminem der Transisto rcn 36 und 38 vermittels der Diode 44 auf 0.7 VoI gehalten wird, reicht die Spannung von +0,Ii VoI' welche an die Basis des Transistors 36 geführt wire nicht dazu aus, den Trnnsistor 36 cmzuschaliien, d

dieser Transistor eine Spannung von 0,7 Volt oder darüber am Basis-Emitter-Übergang benötigt. Folglich geht der Transistor 38 in den Einschaltzustand über und die Polarität der Spannung zwischen den Klemmen 46 und 48 wird positiv, was bedeutet, daß eine binäre »1«in der binären Speicherzelle 34t eingespeichert wird. Wenn umgekehrt das Signal entsprechend der Wortstelle Ao eine binäre »0« ist, so kann der Transistor 68 nicht in den Einschaltzustand übergehen. Der Kollektor-Basis-Übergang des Transistors 78 ist jedoch in Vorwärtsrichtung vorgespannt, wenn eine binäre »1« zu den Leitungen WE\ und WS₂ gelangt und die Basiselektrode des Transistors 36 erhält eine Spannung von +1,4 Volt, da dieser Transistor eingeschaltet werden muß. Die Polarität der Spannung zwischen den Klemmen 46 und 48 wird daher negativ, was bedeutet, daß in der binären Speicherzelle 34j eine binäre »0« eingespeichert worden ist. Eine kurze Überlegung macht deutlich, daß der bistabile Multivibrator auf die relative Polarität der Spannung zwischen der Basiselektrode des Transistors 36 und den Emitterelektroden der Transistoren 36 und 38 anspricht. Ist nämlich die relative Polarität negativ, so ist in der binären Speicherzelle 34t eine binäre »1« eingespeichert, während bei einer positiven Polarität eine binäre »0« gespeichert ist. Es sei hier bemerkt, daß dann, wenn im obigen Beispiel der Leitung WE\ ein »0«-Signal anstelle eines Signals der Bedeutung »1« zugeführt wird, aufgrund der Auslegung des Widerstandes 76 und des Transistors 72 ein ungenügender Stromfluß zur Basiselektrode des Transistors 78 zustande kommt, um diesen Transistor im Sättigungszustand zu halten. Unter diesen Bedingungen wird daher das Signal auf der Leitung I81 nicht zum Transistor 36 übertragen.

F i g. 5 zeigt ein anderes Beispiel für eine hier mit 34_t' bezeichnete binäre Speicherzelle, für einen Schreibverstärker 32' und einen Leseverstärker 31 Γ. Die binäre Speicherzelle 34t' enthält einen Transistor 82 und einen Transistor 84, welche jeweils einen Doppelemitter besitzen und so zusammengeschaltet sind, daß sich ein bistabiler Multivibrator mit unmittelbarer Kopplung ergibt. Die Kollektorclektrode jedes Transistors ist an eine geeignete Spannungsquelle von vorliegend +5 Volt (nicht dargestellt) über Widerstünde 86, 87 und 88 angeschaltet. Je ein erster Emitter eines Transistors ist mit einem ersten Emitter des anderen Transistors zusammengeschaltet und über die Leitung 33' mit dem Schreibvcrstärker 32' verbunden. Ein weiterer Emitter des Transistors 82 ist an die Leitung 18|' angeschaltet, wiihrcncl ein weiterer Emitter des Transistors 84 über die Dioden 92 und 94 in der dargestellten Weise geerdet ist. Das bistabile Verhalten der ziisamincngeschnlteten Transistoren 82 und 84 ist derart, daß dnnn, wenn sich der eine Transistor, beispielsweise der Transistor 82, im Einschaltzustand befindet, vercinbarungsgemüß eine binilre »0« in der binttren Speicherzelle 34' eingespeichert ist, wilhrend bei einem Einschaltzustand des linderen Transistors, beispielsweise des Transistors 84 eine binilre »I« in der Zelle gespeichert sein soll, Eine kurze Überlegung macht verstilndlich, daß bei Speicherung einer binllrcn »I« in der Zelle die relative Polarität des Potcntialunterschicdes zwischen den Klemmen % und 98 positiv ist, d.h., die Potcntialdiffcrcnz V%- Vi₁₈ „ +0,4 Volt, wilhrend bei Einspeicherung einer binllrcn »0« die relative Polaritlit negativ ist. Die relative Polarität der genannten Spannung, welche von der binllrcn Speicherzelle .141' erzeugt wird, wird unter anderem von dem Transistor 100, der Diode 102, dem Transistor 104 und dem Widerstand 106 bestimmt.

Der Emitter des Transistors 100 ist mit der Klemme 98 verbunden und die Basis hat über die Diode 102 Verbindung mit der Klemme % und hat außerdem Verbindung mit dem Kollektor des Transistors 104, wie aus der Zeichnung zu ersehen ist. Der Kollektor des Transistors 100 ist an die Leitung 35/ angeschlossen Nebenbei sei bemerkt, daß die Leitung 35Γ untei anderem über den Widerstand 108 an eine geeignete Spannungsquelle von vorliegend +5 Volt (nichi dargestellt) angeschlossen ist. Die Basiselektrode de; Transistors 104 ist in der dargestellten Weise über der Widerstand 106 an die nicht eingezeichnete Spannungs quelle von +5 Volt gelegt und die Emitterelektrode de;

IS Transistors 104 hat Verbindung mit der Leitung RS₂ Wenn während des Betriebes die relative Polarität dei Spannung zwischen den Klemmen 96 und 98 positiv ist d. h„ wenn eine binäre »1« in der binären Speicherzelle 34i' eingespeichert ist, und wenn eine binäre »1« al; Signal zu der Leitung RS₂ gelangt, so wird dei Transistor 100 durch den Stromfluß zu seiner Basis vor der Spannungsquelle von +5 Volt her über der Widerstand 106 und den Basis-Kotlektor-Übergang de! Transistors 104 in den Einschaltzustand gestellt. Zui

Leitung 35,' gelangt daher ein Spannungssignal vor + 0,9 Volt oder darunter. Es sei hier angemerkt, daß au: den noch aufgezeigten Gründen die Spannung auf dei Leitung 35|' einen Wert von +2,0 Volt erreichen kann wenn die binäre Speicherzelle 34|' gleichzeitig zun

Einschreiben von Daten in diese Zelle ausgewähl worden ist. Wenn umgekehrt die relative Polaritä zwischen den Klemmen 96 und 98 negativ ist, d. h., wem eine binäre »0« in die binäre Speicherzelle 34| eingespeichert ist, so wird der Transistor 100 gesperr

und die Spannung auf der Leitung 35|' strebt einen Wer

von +5 Volt an, doch wird die Spannung aus den weite

unten angegebenen Gründen auf +2,1 Volt beschrankt.

Der Leseverstärker 31Γ enthält einen Transistor 135

dessen Basiselektrode mit der Leitung 35,' und über dei

Widerstand 108 mit der nicht eingezeichneten Span nungsquelle von +5 Volt in Verbindung steht. De Emitter des Transistors 135 ist über den Widerstand 141 geerdet und steht mit der Basis des Transistors 142 ii Verbindung. Der Kollektor des Transistors 135 ist übe den Widerstand 144 an die +5-Volt-SpannungsqucHi angeschlossen. Der Transistor 142 ist mit seiner Basis at den Kollektor des Transistors 146 gelegt und de Emitter des Transistors 142 ist «Ibcr den Widerstand 141 geerdet und mit der Basis des Transistors I">« verbunden. Schließlich hat der Kollektor des Transistor 142 über den Widerstand 152 Verbindung mit der nich eingezeichneten SpnntuuiRsquellc von +5 Volt. Df Transistor 146 ist mit seiner Biisis über den Widersinn« 154 an die Spannungsquelle von +5 Volt gelegt und is

mit seinem Emitter mit der Lcitiini? Rli\' verbunden. Di' Emitterelektrode des Transistors 150 ist geerdet und ue Kollektor des Transistors 150 hat mit der Leitung 241 und Ober den Widerstand 156 mit der Spannungsqucll· von +5 Volt Verbindung, Wenn wahrend des Betriebe

das Signal utif der Leitung RBY einer binllrcn »0' entspricht, so ist der Transistor 146 eingeschaltet, um daher sind die Transistoren 142 und 150 gespern Demzufolge ist das Signal auf der Leitung 24, unabhängig von dem Signal auf der Leitung 35,'. Ist da

der Leitung /?£,' zugeführtc Signal eine binlire »I«, si ist der Transistor 146 gesperrt und das Signal auf de Leitung 24Γ ist dann von dem Signal ηιιΓ der Leitung 35i abhllngin Im einzelnen ist festzustellen, duU ^I)C

Sperrung des Transistors 100 wegen der negativen relativen Polarität der Spannung zwischen den Klemmen % und 98 oder wegen des »O«-Signals an der Leitung RS₂' die Transistoren 135, 142 und 150 eingeschaltet sind und die Leitung 24)' eine binäre »0« erhält, wobei die Spannung auf der Leitung 35/ auf + 2,1 Volt beschränkt ist Wenn hingegen der Transistor 100 eingeschaltet ist, da die relative Polarität der Spannung zwischen den Klemmen % und 98 positiv ist und auf der Leitung RS₂' eine binäre »1« auftritt, so werden die Transistoren 135, 142 und 150 gesperrt, da der ungenügende Spannungspegel auf der Leitung 35/ (nämlich unter +2,1 Volt) nicht in der Lage ist, den Transistor 150 einzuschalten und das der Leitung 24/ zugeführte Signal ist eine binäre »1«(vorausgesetzt, daß nicht, was im Zusammenhang mit der binären Speicherzelle 34/ gemäß Fig.4 erläutert wurde, eine andere Speicherzelle ein Leseadressensignal erhalten hat).

Der binäre Zustand des der Leitung 18/ zugeführten Signals wird in die binäre Speicherzelle 34/ eingeschrieben, wenn eine binäre »1« sowohl der Leitung WE\ als auch der Leitung WS₂ zugeführt wird, während dann, wenn eine binäre »0« entweder der Leitung Wf/ oder der Leitung WSi'oder beiden Leitungen zugeführt wird, der binäre Zustand des Signals nicht in die betreffende binäre Speicherzelle eingeschrieben wird. Die Einzelheiten des Schreibverstärkers 32' sollen später beschrieben werden. Es sei hier nur gesagt, daß bei Zuführung einer binären »1« sowohl zur Leitung WE\' als auch zur Leitung WS₂ auf der Leitung 33' eine Spannung von + 3,6 Volt auftritt, während bei Zuführung eines Signals entsprechend einer binären »0« zur Leitung WE/ oder zur Leitung WS₂' oder zu diesen beiden Leitungen an der Leitung 33' eine Spannung von +0,3 Volt auftritt. Wenn also während des Betriebes entweder der Leitung WE/ oder der Leitung WS₂' oder diesen beiden Leitungen Signale entsprechend einer binären »0« zugeführt werden, d.h., wenn die Leitung 33' eine Spannung von +0,3 Volt annimmt, so spricht die binäre Speicherzelle 34' nicht auf den binären Zustand des auf der Leitung 18/ auftretenden Signals an, da die Spannung am Emitter des eingeschalteten Transistors (82 oder 84) +0,3 Volt beträgt. Das bedeutet, daß das auf der Leitung 18/ auftretende Signal den stabilen Schaltungszustand des bistabilen Multivibrators nicht ändern kann. Wenn jedoch eine binäre »1« sowohl zur Leitung WEi' als auch zur Leitung WSi' gelangt, so erhalt die Leitung 33' eine Spannung von vorliegend + 3,6 Volt, was folgende Wirkung hat:

1. Gelangt eine binare »0« zu der Leitung 18/, so wird der Transistor 82 eingeschaltet, wenn er zuvor ausgeschaltet wiir (da ein Emitter dieses Transistors eine Spannung von +0,3 Volt erhält, wilhrcnd beide Emitter des Transistors 84 durch die Dioden 92 und 94 und das Signal auf der Leitung 33' auf eine Mindcstspiiiinung von +1,4 Volt begrenzt bleiben) oder der Transistor 82 bleibt eingeschaltet, wenn er zuvor bereits eingeschaltet war, und

2. wird eine binare »1« der Leitung 18/ zugeführt, so wird der Transistor 82 ausgeschaltet und der Transistor 84 geht in den Einschaltzustnnd über, da einmal der letztgenannte Transistor durch die Dioden 92 und 94 mit seinen beiden Emittern auf + 1,4 Volt gehalten wird und /um anderen das einer binären »I« entsprechende Signal auf der Leitung 18/großer als +1,4VoItISt.

Eilnc kurze Überlegung machI deutlich, daß die binllrc Speicherzelle 34/ auf die Signale anspricht, welche einer Emitterelektrode des Transistors 82 zugefühn werden. Im einzelnen spricht die Speicherzelle auf dit relative Polarität der Spannung zwischen dem mit dei Leitung 18/ verbundenen Emitter des Transistors 8i und dem mit den Dioden 92 und 94 verbundenen Emittei des Transistors 84 an. Hat diese Spannung nämlicr positive Polarität, so wird eine binäre »0« in die binäre Speicherzelle 34/ eingespeichert, während bei negati-

ίο ver Polarität dieser Spannung eine binäre »1< < eingespeichert wird.

Nunmehr soll der Aufbau des Schreibverstärkers 32 näher untersucht werden. Dieser Verstärker entsprichi in der Wirkungsweise einem UND-Gatter, d. h., wenn zu den Leitungen WE/und WS₂' eine binäre »1« zugefühn wird, so nimmt die Leitung 33' eine verhältnismäßig hohe Spannung von vorliegend +3,6 Volt an, während bei Zuführung einer binären »0« entweder zur Leitung WE\' oder zur Leitung WS₂' oder zu diesen beider

ίο Leitungen die Leitung 33' eine verhältnismäßig niedrige Spannung von vorliegend +0,3 Volt erhält. Außerderr ist der Verstärker so ausgelegt, daß er genügend Strorr bereitzustellen vermag, um sämtliche binären Speicherzellen, welche in einer Wortspeicherstufe, beispielsweise der in Fig.3 gezeigten Wortspeicherstufe 3O2 enthalten sind, zu betreiben. Die Basis des Transistor; 160 ist mit einer geeigneten, hier nicht eingezeichneter Spannungsquelle von +5 Volt über den Transistor 162 verbunden und der Kollektor des Transistors 160 isl über die Diode 166 mit der Basis des Transistors 164 verbunden. Die Basis des letztgenannten Transistors isl in der dargestellten Weise über den Widerstand 16i geerdet und der Emitter des Transistors 164 ist, wie gezeigt, unmittelbar geerdet. Schließlich ist der Kollektor des Transistors 164 einerseits über den Widerstand 169 mit der Spannungsquelle von +5 Volt verbunder und andererseits an die Basis des Transistors 170 gelegt Der Emitter des Transistors 170 ist über den Widerstand 172 geerdet und hat mit der Basis des Transistors 174 Verbindung. Schließlich ist der Kollektor des Transistors 170 über den Widerstand 176 an die + 5-VoIt-Spannungsquclle gelegt und ist mit der Basis des Transistors 178 verbunden. Der Emitter des Transistors 174 ist geerdet und der Kollektor dieses Transistors isl sowohl mit dem Emitter des Transistors 180 als auch mil der Leitung 32' verbunden. Der Emitter des Transistors 178 ist in der dargestellten Weise über den Widerstand 182 geerdet und der Kollektor des Transistors 178 isl über den Widerstand 184 an die Spannungsquclle von +5 Volt angeschaltet und außerdem mit dem Kollckloi des Transistors 180 verbunden. Der Kollektor des letztgenannten Transistors liegt über den Widerstand 168 an der Spannungsquclle von + 5 Voll. Wenn während des Betriebes entweder die Leitung W/:"/ ixlei die Leitung WS₂ oder diese beiden Leitungen ein Signal entsprechend einer binären »0« erhalten, so entwickelt sich an der Basiselektrode des Transistors 164 keine ausreichende Spannung, um diesen Transistor einzuschalten. Die Transistoren 170 und 174 sind daher im Einschultzustand, do die Spannungsquclle von +5 Voll über den Widerstand 169 einwirkt und die Spannung aul der Leitung 33' +0,3 Volt bctrltgt. Wenn umgekehil sowohl der Leitung W/:/ als auch der Leitung WS}' ein Signal entsprechend einer binären »1« zugeführt wird

6j so wird der basis-Kollektor-Übergang des Transistors 160 in Vorwllrtsrichliing vorgespannt und im der Hasis des Transistors 164 steht eine uusrcicluMule Spannung an, um diesen Transistor ciii/.uschaltiMi. Wird ilci

13 _Η Transistors 84 und dem Emitter des

Transfer .64 ^escha,,«, » bewirM *; ^ £™ί» '» ^",Äe^—t

Atech.ln.ng te ^Tr.^a"^si5"J.™_n""_sf_orr;8«nd 180 ,rode des Tran»·»" «4 m« ^ _{Di(>de m} ^

erreicht daher _T 3,6 Volt.,wenn _Speicherzelle der Basis des r _{durch lnchehe Linien}

sich ausgeglichen haben und ,toe ρ _gen dieser Art s.nd'n^g _{monolUhischen mle}.

speichert das der Leitung 18, zugetunrt angedeutet. Tragert«Ji^ ^ _{übHcher Wejse herge}.

für den Anschluß der Transistoren und der Diode eine
die Basiselektrode des Transistors 82 m.t der Kollektor

Hierzu 3 Blatt Zeichnungen

Claims (2)

1. Patentansprüche:

   I. Speichereinrichtung willkürlicher Zugriffsmöglichkeit mit einer Vielzahl von Speicherelementen, die jeweils bistabile Flip-Flop-Schaltungen enthalten, weiche jeweils aus mit Basis und Kollektor kreuzweise verbundenen und über Kollektorlastwiderstände an eine Spannungsquelle angeschlossenen Transistoren gebildet sind, ferner mit den einzelnen Speicherelementen zugeordneten Schreibsteuereingängen, die abhängig von Schreibsteuersignalen ein hohes oder ein niedriges Potential gleichen Vorzeichens führen und jeweils an die Basis von Verknüpfungstransistoren angeschlossen sind, welche mit ihrer Emitter-Kollektor-Strecke zwischen einer dem betreffenden Speicherelement zugeordneten Bit-Eingangsleitung und der Basis eines der Flip-Flop-Transistoren liegen und mit jeweils zur Abtastung der Potentialdifferenz zwisehen den Basiselektroden der Transistoren der Flip-Flop-Schaltungen dienenden, diesen jeweils zugeordneten Leseschaltungen, welche zur Abgabe eines dem Abtastergebnis entsprechenden Bit-Ausgangssignals an eine mit der betreffenden Leseschaltung verbundene Bit-Ausgangsleitung jeweils über einen von dem zugehörigen Schreibsteuereingang getrennten Lesesteuereingang anregbar sind, d a durch gekennzeichnet, daß je Speicherelement (36, 38, 40, 42) nur eine Bit-Eingangsleitung (18|) und ein zugehöriger Verknüpfungstransistor (78) vorgesehen sind (F i g. 4).
2. 2. Speichereinrichtung willkürlicher Zugriffsmöglichkeit mit einer Vielzahl von Speicherelementen, die jeweils bistabile Flip-Flop-Schaltungen enthalten, welche jeweils aus mit Basis und Kollektor kreuzweise verbundenen und über Kollektorlastwiderständc an eine Spannungsquelle angeschlossenen Transistoren gebildet sind, ferner mit den einzelnen Speicherelementen zugeordneten Schreibsteuereingängen, die abhängig von Schreibsteuersignalen ein hohes oder ein niedriges Potential gleichen Vorzeichens führen, mittels welchen das betreffende Speicherelement in den einen oder den anderen Schaltzustand umschaltbar ist und mit jeweils zur Abtastung der Potentialdifferenz zwischen den Basiselektroden der Transistoren der Flip-Flop-Schaltungen dienenden, diesen jeweils zugeordneten Leseschaltungen, welche zur Abgabe eines dem Abtastergebnis entsprechenden Bit-Ausgangssignals an eine mit der betreffenden Leseschaltung verbundene Bit-Ausgangsleitung jeweils über einen von dem zugehörigen Schreibsteuereingang getrennten Lesesteuereingang anregbar sind, dadurch gekennzeichnet, daß die Flip-Flop-Schaltungen in an sich bekannter Weise Transistoren (82,84) mit Doppelemitter enthalten und daß die Schreibsteuereingänge (33') jeweils mit der Verbindung zwischen einem Emitter des mit dem anderen Emitter an der Bit-Eingangsleitung (I81') liegenden einen Transistors und einem Emitter des anderen Transistors verbunden sind (F i g. 5).

   65

   )ie Erfindung bezieht sich auf Speichereinrichtungen Ikürlicher Zugriffsmöglichkeit, in welchen an verschiedenen aus einer Vielzahl von Speicherelementen gleichzeitig Schreib- und Leseoperationen durchgeführt werden können.

   Derartige gleichzeitige Lese- und Schreiboperationen lassen sich bekanntermaßen bei Kernspeichern mit einer Matrixanordnung von Speicherkernen durchführen, wie sie etwa in den US-Patentschriften 30 50 716, 32 51044 und 34 71838 beschrieben sind, da die einzelnen Speicherkerne durch zugehörige Auswahlleitungen jeweils gesondert angesteuert werden können. Die bekannten Speichereinrichtungen dieser Art haben den Nachteil, daß sie sich nicht für eine Ausbildung als integrierte Schaltung eignen.

   Aus der Veröffentlichung »IBM Technical Disclosure Bulletin«, August 1970, S. 616 und 617, sowie der deutschen Patentschrift 15 24 873 sind ferner Speichereinrichtungen bekannt, welche als Speicherelemente Flip-Flop-Schaltungen enthalten, die aus kreuzgekoppelten Transistoren und dazu in Reihe liegenden Lastwiderständen gebildet sind. Die Transistoren der Flip-Flop-Schaltungen können mit zwei Emittern ausgerüstet sein.

   Bei diesen bekannten Speichereinrichtungen, welche in vorteilhafter Weise eine geringe Anzahl von Bauteilen besitzen, sich für den Aufbau als integrierte Schaltung eignen und welche geringe Verlustleistung verursachen, ist jedoch als Nachteil festzustellen, daß gleichzeitige Schreib- und Leseoperationen an verschiedenen Speicherelementen innerhalb der Speichereinrichtung nicht möglich sind, da die Bit-Eingangs- und -Ausgangsleitungen sämtlicher Speicherelemente zusammengeschlossen sind.

   Schließlich ist aus der Veröffentlichung »A High Speed Integrated Circuit Scratchpad Memory«, Proceedings of the Fall Joint Computer Conference, 1966, S. 315 bis 317, eine Schnellspeicherschaltung bekanntgeworden, bei welcher gleichzeitige Lese- und Schreiboperationen an verschiedenen, aus kreuzgekoppelten Transistorgruppen gebildeten Speicherelementen dadurch ermöglicht werden, daß jeweils für die Speicherelemente getrennte Lese- und Schreibsteuereingänge sowie getrennte Bit-Eingangsleitungen und Bit-Ausgangsleitungen vorgesehen sind. Diese bekannte Schaltung weist jedoch eine hohe Zahl von Bauteilen auf, was den Aufbau verteuert und die Störungsanfälligkeit erhöht.

   Aufgabe der Erfindung ist es daher, eine Speichereinrichtung mit etwa in Zeilen und Spalten geordneten Speicherelementen so auszubilden, daß die Möglichkeit der gleichzeitigen Durchführung von Lese- und Schreiboperationen an Speicherelementen verschiedener Speicherelementreihen mit einer geringen Anzahl von Bauteilen geschaffen wird, wobei die Schaltung für den Aufbau als integrierte Schaltung geeignet sein soll.

   Ausgehend vor. einen Gegenstand eines der deutschen Patentschrift 21 01 431 entsprechenden älteren Rechtes bildenden Speichereinrichtung willkürlicher Zugriffsmöglichkeit mit einer Vielzahl von Speicherelementen, die jeweils bistabile Flip-Flop-Schaltungen enthalten, welche jeweils aus mit Basis und Kollektor kreuzweise verbundenen und über Kollektorlastwiderstände an eine Spannungsquelle angeschlossenen Transistoren gebildet sind, ferner mit den einzelnen Speicherelementen zugeordneten Schreibsteuereingängen, die abhängig von Schreibsteuersignalen ein hohes oder ein niedriges Potential gleichen Vorzeichens führen und jeweils an die Basis von Verknüpfungstransistoren angeschlossen sind, welche mit ihrer Emitter-