DE1474380A1 - Matrixspeicheranordnung - Google Patents

Description

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PATENTANWALT DIPL-ING. H. E. BÖHMER

703 BDBLINCBN 8INDELFING1B STRASSE 49 FERNSPRECHER (0 70 31) 6 6130 40

An das

Deutsche Patentamt

8000 München 2
Zweibrückenstr. 12

Dr. ExpL

Anmelderin:

Amtl. Aktenzeichen:
Aktenz. d. Anmelderin:

Böblingen, 15. Juli 1965 km-sz

International Business Machines Corporation, Armonk 10 504, N. Y.

Neuanmeldung
Docket 6592

Matrixspeicheranordnung

Die Erfindung bezieht sich auf eine Matrixspeicheranordnung mit durch Adressier schaltungen auswählbaren, orthogonal zueinander verlaufenden Treibleitern und mit bistabilen, durch koinzidente Teilauswahlströme in den Treibleitern umschaltbaren Speicherelementen an den Kreuzungsstellen der Leiter.

Bei den bekannten Matrixspeichern dieser Art erfolgt der Speicherbetrieb in Form von Speicherzyklen. Zu einem Speicherzyklus gehört die Adressierung der Speicherposition, in der die gesuchten Daten enthalten sind, eine Leseoperation zur Entnahme dieser Daten aus den adressierten Speicherelementen und eine Wiedereinschreiboperation in diese Speicheriemente, um die bei der Entnahme normalerweise zerstörten Speicherzustände für die weitere Speicherung der Daten wieder herzustellen. Soll eine Datenübertragung zwischen verschiedenen Speicher-

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teilen vorgenommen werden, so ist ein erster Speicherzyklus zur Entnahme der Daten aus dem einen Speicherteil und ein zweiter Speicherzyklus zur Eingabe der Daten in den anderen Speicherteil notwendig. Während dieser beiden Speicherzyklen werden die Daten in einem Datenoder Übertragungsregister zwisc hengespeichert und können gegebenenfalls auch modifiziert werden. Nachteilig ist bei diesem Verfahren, daß es relativ viel Zeit beansprucht.

Bei bestimmten Anwendungen der Datenverarbeitung ist es auch erforderlich, daß eine Gruppe von Informations daten jeweils einer Gruppe von Steuerdaten zugeordnet ist, die dazu dienen, den zu übertragenden Daten zugeordnete Steuerzustände zu markieren und bei weiteren Verwendung der Informationsdaten dementsprechend Steuerschaltungen auf diese Zustände einzustellen. Sind Übertragungsoperationen mit den betreffenden Informations daten zwischen verschiedenen Speicherteilen vorzunehmen, wie es beispielsweise häufig in der Datenfernverarbeitung geschieht, wo beim Multiplexempfang von Daten für die Zusammenstellung der serial von Übertragungsleitungen empfangenen Bits zu einem Zeichen zahlreiche Übertragungsoperationen zwischen einem Zusammenstellungsspeicherbereich für den Empfang von der Leitung und einem Bfferbereich für die Übertragung zur zentralen Verarbeitungseinheit vorgenommen werden müssen, so ist für die jeweils mit zu übertragenden Steuer daten in den verschiedenen Speicherteilen stets zusätzlicher Speicherraum vorzusehen, der den Aufwand dieser Einrichtungen vergrößert.

Aufgabe vorliegender Erfindung ist es, eine Speicheranordnung anzugeben, die unter Vermeidung der genannten Nachteile Datenübertragungen zwischen verschiedenen Speicherteilen innerhalb eines einzigen Speicherzyklus gestattet, wobei außerdem während dieser Übertragungen auch Veränderungen der zu übertragenden Daten vorgenommen werden können.

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Nach einer weiteren Aufgabe der Erfindung soll ferner eine Speicherorganisation angegben werden, die innerhalb eines Speicherzyklus eine teilweise Änderung der Adresse einer gespeicherten Datengruppe zuläßt. Hierdurch ist es möglich, beliebige Übertragungen von Informationsdaten zwischen verschiedenen Speicherteilen entsprechend dem veränderten Teil der Adresse durchzuführen, während die zugehörigen Steuerdaten entsprechend dem unveränderten Teil der Adresse auf ihrem bisherigen Speicherplatz verbleiben können, ohne daß dabei die Zuordnung zwischen beiden Datengruppen gestört wird. Nach einer weiteren Aufgabe der Erfindung sollen Modifizierungen der Steuerdaten zur Markierung vorgenommener Informations datenübertragungen während der Übertragungs -Speicherzyklen erfolgen.

Gemäß der Erfindung werden diese Aufgaben bei einer eingangs erläuterten Matrixspeicher anordnung dadurch gelöst, daß die Matrix in mehrere Bereiche unterteilt ist, von denen am Beginn eines Speicherzyklus durch Adressierschaltungen wenigstens zwei gemeinsam auf ausgewählte Speicherpositionen gleicher Ordnung adressierbar sind, und daß für wenigstens einen Teil der Matrixbereiche zusätzliche Adressierschalter vorgesehen sind, welche die eingestellte Adressierung innerhalb des betreffenden Speicherzyklus von einem oder mehreren Bereichen auf einen oder mehrere andere Bereiche umschalten, während sie für bestimmte Bereiche unverändert bleibt.

Nach einem vorteilhaften Merkmal der Erfindung sind die Treibleiter der einen Matrixkoordinatenrichtung in mehrere Gruppen unterteilt, von denen wenigstens eine einen Speicherbereich erster Ordnung (Steuerbereich)und wenigstens zwei Speicherbereiche zweiter Ordnung (Datenbereiche) bilden, wobei zur gemeinsamen Adressierung einer Speicherposition im Bereich erster Ordnung mit einer zugeordneten Speicherposition in einem oder mehreren der Bereiche zweiter Ordnung die Treibleiter der den Bereich erster Ordnung bildenden Gruppe mit den gleichgeordneten Treibleitern der übrigen Gruppen parallel verbunden

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sind und durch wenigstens einen Teil der Gruppen zugeordnete zusätzliche Adressierschalter ein Halbauswahlstromfluß in einem Treibleiter eines Speicherbereiches zweiter Ordnung einstellbar und innerhalb des gleichen Speicherzyklus nach beendeter Leseoperation und vor Beginn der Wiedereinschreiboperation auf entsprechende Treibleiter anderer Speicherbereiche zweiter Ordnung unter Beibehaltung des Stromflusses in einem entsprechenden Treibleiter des Speicherbereiches erster Ordnung umschaltbar ist.

Ein weiteres vorteilhaftes Merkmal der Erfindung besteht darin, daß die Treibleiter der den Speicherbereich erster Ordnung bildenden Gruppen am Matrixeingang an eine Adressierschaltung angeschlossen sind und am Matrixausgang parallel mit dem Matrixeingang der gleichgeordneten Treibleiter der übrigen die Speicherbereiche zweiter Ordnung bildenden Gruppen verbunden sind, die ihrerseits auf der Matrixausgangsseite an je einen Adressierschalter angeschlossen sind. Die Adresslerschalter werden hierbei zweckmäßigerweise auf einen anderen Speicherbereich zweiter Ordnung innerhalb eines Speicherzyklus jeweils nach dem Lesen von Daten aus dem vorher wirksamen Speicherbereich umgeschaltet, so daß das Wiedereinschreiben der gleichen Daten in einen anderen Speicherbereich erfolgt, ohne daß dabei Daten im Speicherbereich erster Ordnung, dessen anfangs eingestellte Adressierung während des gesamten Speicherzyklus beibehalten wird, eine Änderung erfahren.

Ein weiteres vorteilhaftes Merkmal der Erfindung wird darin gesehen, daß der Speicherbereich erster Ordnung (Steuerbereich) auf bestimmten

Bitpositionen Steuer daten enthält, die anzeigen, ob^n welchen Speicherbereichen zweiter Ordnung Daten enthalten sind, und daß die Steuerdaten im Speicherbereich erster Ordnung durch die Inhibierechaltungen entsprechend geändert werden, wenn eine Entnahme bzw. Eingabe der Daten in den entsprechenden Speicherbereichen zweiter Ordnung erfolgt.

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Nach einem weiteren vorteilhaften Merkmal der Erfindung ist die Speichermatrix dreidimensional ausgebildet, wozu die Treibleiter in den übereinander liegenden Speicheebenen in für alle Ebenen gleiche Gruppen unterteilt sind und die gleichgeordneten Treibleiter innerhalb dieser Gruppen über alle Ebenen in Serie geschaltet sind.

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Weitere vorteilhafte Merkmale der Erfindung sind aus den Ansprüchen in Verbindung mit einem nachfolgend an Hand von Zeichnungen beschriebenen Beispiel ersichtlich. Es zeigen:

Fig. 1 das Blockschaltbild einer die vorliegende Erfindung verwendenfai Speicheranordnung,

Fig. 2 eine typische Speicherebene der Speicheranordnung nach Fig. 1,

Fig. 3 eine Lese- und Schreib schaltung, wie sie in der Speicheranordnung nach Fig. 1 Verwendung findet,

Fig. 4 ein Impuls-Zeit-Diagramm und

Fig. 5 ein Blockschaltbild einer weiteren Ausführungsform der Erfindung.

1. Aueführungsbeispiel - Figuren 1 bis 4

Wie die Figuren 1 und 2 zeigen, weist ein binäres Datenspeich«rsystem, bei welchem die vorliegende Erfindung angewendet wird, eine Speichereinheit 10 auf, die aus 11 zu einem Stapel vereinigten Magnetkern-Ebenen 11 besteht. Jede dieser Ebenen enthält eine Matrixanordnung von Magnetkernen 12 (Fig. 2), die, eine im wesentlichen rechteckige Hysteresisschleife besitzen. In jeder Kernebene sind 10 X-Treibleitungen bzw. Zeilenleiter Xl bis XlO angeordnet (Fig. 2), von denen jeder durch die Kerne von einer der 10 Kernzeilen führt. Ferner sind 24 Y-Treibleitungen bzw. Spaltenleiter Yl bis Y24 vorgesehen, von denen jeder durch die Kerne von einer der 24 kernspalten führt. Diese Y- und X-Treibleitungen sind in herkömmlicher Weise mit den entsprechenden

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Leitungen der jeweils nachfolgenden Kernebene in Serie geschaltet, so daß diese Leiter abwechselnd in Vorwärts- und Rückwärts richtung durch den ganzen Stapel der Kernebenen führen.

In Obereinstimmung mit vorliegender Erfindung ist jede Kernebene in sechs untereinander identische Matrixgruppen Kl, K2, A, B, C, D unterteilt, von denen jede vier Spalten und 10 Zeilen umfaßt. Die Kernebenen 11 sind so ausgebildet,· daß Leitungen 13, 14, 15 und 16 eine Y-Treiber-Torschaltung 17 mit den einen Enden der vier Y-Treibleitungen der Matrixgruppe Kl verbinden, deren andere Enden durch Überbrückungsdrähte 13s, 14s, 15s und 16s mit den entsprechenden Enden der vier Y-T«ibleitungen der Matrixgruppe K2 verbunden sind. Die anderen Enden der letztgenannten Matrixgruppe sind mit den entsprechenden Enden der Y-Treibleitungen der Matrixgruppen A, B, C und D über entsprechende Überbrückungsleitungen 13p, 14p, 15p und 16p parallel geschaltet. Am anderen Ende sind alle Yi- Treibleitungen der Matrixgruppe A parallel mit einer Indexsteuerleitung 18 verbunden. Ebenso sind alle Y-Treibleitungen einer jeden der Matrixgruppen B, C und D an den entsprechenden Enden parallel an je eine Indexsteuerleitung 19, 20 und 21 angeschlossen. Diese Leitungen 18 bis 21 sind mit einer Indextreiberschaltung 22 gekoppelt.

Die X-Treibleitungen Xl bis X 10 in den entsprechenden Zeilen einer jeden der Kernebenen 11 sind, wie vorausgehend erwähnt, in herkömmlicher Weise in Serie geschaltet. Diese X-Treibleitungen sind an ihren unteren Enden über entsprechende Verbindungen, wie z. B. die Leiter 23, 24, 25, mit einer X-Treiber-Torschaltung 26 und an ihren oberen Enden über entsprechende Verbindungen, wie z. B. die Leiter 23s, 24s, 25s, mit einer X-Treiber-Torschaltung 27 verbunden.

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In der beschriebenen Anordnung bilden die Gruppen Kl, K2 über den ganzen Stapel der Kernebenen Steuerbereiche doppelter Breite im Umfang eines 22 Bit großen Steuerwortes oder -zeichens, da die entsprechenden vier Y-Treibleitungen der Matrixgruppen Kl und K2 in Serie geschaltet sind. Dagegen bilden die restlichen Matrixgruppen A, B, C und D Datenbereiche einfacher Breite, von denen £der ein 11 Bit langes Wort oder Zeichen umfaßt, da die entsprechenden vier Y-Treibleitungen dieser Matrixgruppen durch die Leitungen 13p bis 16p parallel geahaltet sind. Wenn daher von der Y-Treiber-Torschaltung 17 ein Strom zu einer ausgewählten Y-Treibleitung (z. B. 14) geliefert wird, so würde dieser Strom nacheinander über die Leitung 14s durch die entsprechenden Kernspalten im Steuerbereich Kl, K2 und daraufhin über einen Zweig.des Überbrückungsleiters 14p durch nur eine der Datengruppen A bis D fließen, entsprechend demjenigen der Leiter 18, 19 20 oder 21, der zu diesem Zeitpunkt über die Indextreiber-Torschaltung 22 mit Erdpotential verbunden ist.

Wie in Fig. 2 gezeigt ist, weist jede der Kernebenen 11 eine Leseleitung Sl auf, die durch alle 40 Kerne in der Kontrollbereichmatrixgruppe Kl gefädelt ist. In gleicher Weise ist eine separate Leseleitung S2 serial mit allen 40 Kernen in der Kontrollbereichmatrixgruppe K2 gekoppelt und eine dritte Leseleitung S3 & ebenso mit allen 160 Kernen in den Datengruppen A bis D induktiv gekoppelt* Es sind daher in der gesamten Speicheranordnung 22 Leseleitungen für den Steuerbereich Kl, K2 und nur 11 Leseleitungen für den gesamten Datenbereich A bis D vorhanden.

Wie gleichfalls aus der Figur 2 ersichtlich ist, ist jede der Kernebenen 11 mit separaten in die Bitleitungen II, 12 und 13 versehen,

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von denen jede der beiden erstgenannten mit den 40 Kernen einer der Steuerbereichsmatrixgruppen Kl, K2 induktiv gekoppelt ist, während die Inhibitleitung 13 mit allen 160 Kernen der Datengruppen A bis D induktiv gekoppelt ist. Es sind somit für den gesamten Speicher 22 Inhibitleitungen für den Steuerbereich und nur 11 für den Datenbereich (eine für alle vier Datenbereichsmatrixgruppen in jeder Ebene) vorgesehen. Die Inhibitleitungen II, 12, 13 sind in der herkömmlichen Weise durch alle Kerne einer jeden Ebene parallel zu den X-Treibleitungen gefädelt, und sie bewirken zur Schreibzeit eine Auslöschung des Halbauswahlstromes in den X-Treibleitungen durch einen entgegengesetzt gerichteten Halbauswahlstrom, wodurch bewirkt wird, daß der ausgewählte Kern in seinem Null-Zustand verbleibt. Diese entgegengesetzt gerichteten Halbauswahlströme werden von einem nicht gezeigten Inhibittreiber, der ein Teil der Inhibitschaltung 28 zur Bedienung des Steuerbereiches Kl, K2 ist, und von einem nicht gezeigten Inhibittreiber, der ein Teil der Inhibitschaltung 29 für die Datenbereiche A, B, C und D ist, geliefert.

Die Speichereinheit 10 enthält somit insgesamt 40 (10 χ 4) Steuerbereichsadressen und Γ60 Datenadressen (40 in jeder der Qtenbereichsmatrixgruppen A bis D). Wenn eine bestimmte Adresse, wie beispielsweise 14, durch koinzidente Halbströme auf den Leitungen 14, 18 und 24, 24s ausgewählt wird, so wird ein Spannungsimpuls in der entsprechenden Leseleitung Sl, S2 in den Bitpositionen der Adresse 14 im Speicherbereich Kl, K2 induziert, sofern dort eine binäre 1 gespeichert war, und ebenso wird ein Spannungsimpuls in der Leseleitung S 3 in denjenigen Bitpositionen induziert, wo eine binäre 1 auf der Adresse 14 in einer bestimmten der Datenbereichsmatrixgruppen A, B₅ C oder D gespeichert war, welche durch eine Verbindung über

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die Indextreiber-Torschaltung 22 wirksam gehalten wird.

Die in den 22 Bitpositionen einer ausgewählten Adresse im Steuerbereich Kl, K2 gespeicherten Daten werden daher während der Lesezeit (Fig. 4) aus den Kernen gelesen und zu Leseverstärkern 30 übertragen. Zur Leseabtastzeit tritt ein Abtastimpuls auf Leitung 31 (Fig. 1) auf, um die Daten in Parallelform vom Leseverstärker 30 zu einem Steuerregister 32 zu übertragen. Zur Inhibitzeit (Fig. 4) werden die im Steuerregister 32 enthaltenen Daten zu den Inhibitschaltungen 28 übertragen, und zur Schreib-Abtastzeit (Fig. 4) wird ein Impuls auf einer Leitung 33 (Fig. 1) erzeugt, um zu bewirken, daß die Daten zurück in den Kontrollbereich Kl, K2 geschrieben werden.

Mittlerweile werden die Daten, die in den 11 Bits der ausgewählten Adresse der aktivierten einzelnen Datenbereichsmatrixgruppen A, B, C oder D gespeichert sind, während der Lesezeit aus den Kernen gelesen und zu Leseverstärkern 34 übertragen. Ein Impuls auf einer Leitung 35 zur Leseabtastzeit bewirkt eine Übertragung der Daten in Parallelform von den Leseverstärkern 34 in ein Datenregister 36. Danach, zur Inhibitzeit, werden die Daten aus dem Datenregister 36 zu den Inhibits chaltungen 29 übertragen, von wo aus sie zurück in die Datenbereichsmatrixgruppen A, B, C oder D geschrieben werden, wenn ein Schreibabtastimpuls auf einer Leitung 37 auftritt.

In Übereinstimmung mit einem vorteilhaften Merkmal vorliegender Erfindung ist es möglich, während die ausgewählte Adresse (beispielsweise 14) unverändert bleibt und nach dem die Daten von einer

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Dateribereichsmatrixgruppe, ζ. B. A, wähiß nd des ersten Teiles eines Speicherzyklus gelesen worden sind, die gleichen Daten in eine andere Datenbereichsmatrixgruppe, z. B. B, während des letzten Teiles des gleichen Speicherzyklus einzuschreiben. Dies wird durch die Einstellung der Indextreiber-Torschaltungen 22 bewirkt, die bis zum Abklingen des Leseabtastimpulses einen Stromkreis über den Leiter 18 geschlossen halten (Fig. 4) und dann vor der Inhibitzeit (oder spätestens vor der Schreibabtastzeit) einen Stromkreis über den Leiter 19 (oder 20 oder 21) neu bilden.

Durch diese Anordnung wird eine partielle Modifizierung der Adresse in einem einzigen Speicherzyklus möglich. Der 22-Bit-Steuerbereichteil der ausgewählten Adresse bleibt unverändert, aber es wird die Einsetzung eines anderen 11-Bit-Datenbereichsteiles im gleichen Speicher- -^J klus gestattet. Es ist auch möglich, He in einem Teil des Datenbereiches gespeicherten Daten in einen anderen Teil des Datenbereiches mit oder ohne Modifizierung durch die Lihibitschaltungen 28 zu übertragen. In gleicher Weise gestatten es die Inhibitschaltungen 28, daß die in dem 22-Bit-Kontrollbereichsteil der ausgewählten Adresse gespeicherten Daten in herkömmlicher Weise modifiziert werden, wenn dies gewünscht ist, während des Rückschrdbens in den Steuerbereich Kl, K2 zur Schre ibzeit des Speicherzyklus.

Die Fig. 3 zeigt diejenigen Teile der Y- und Indextreiber-Torschaltungen 17 und 22 für die Y-Dimension, welche einen Halbauswahlstrom in den Leitern 13, 13s, 13p und 18 bewirken. Diese Schaltungen enthalten Transistoren 40, 41, die zur gleichen Zeit in den Ein-Zustand geschaltet werden, um einen Sir Einfluß von einem -1-30 V-Anschluß (Fig. 3) über den Transistor 40 und eine Diode 42 durch die Kerne einer bestimmten Speicheradresse und danach über eine Diode 43

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und den Transistor 41 zu Erdpotential zu ermöglichen, wodurch in den Steuer- und Datenbereichen die Daten aus den Kernen der ausgewählten Adresse gelesen werden. Der Transistor 40 wird nur dann geöffnet, wenn die normalerweise offenen Transistoren 44, 45 geschlossen werden. Der Transistor 44 bildet den Teil einer Inverterschaltung I und wird in den geschlossenen Zustand durch einen negativen Impuls geschaltet, der im Steuerbereich zur Lesezeit zu einer Leitung 46 geliefert wird. Wenn der Transistor 44 nicht-leitend wird, wird die normalerweise bestehende Verbindung der Basis des Transistors 40 zu einem - 6 V-Anschluß über eine Diode 47 und den Transistor 44 unterbrochen. Der Transistor 45 wird in seinem nicht-leitenden Zustand durch einen negativen Impuls geschaltet, der von einem nicht gezeigten Speicheradressregister zu einer der ausgewählten Adresse zugeordneten Leitung 48 geliefert wird. Wenn der Transistor 45 nicht-leitend wird, wird die normalerweise bestehende Verbindung zwischen der Basis des Transistors 40 und einem - 6 V-Anschluß über die Diode 49 und dem Transistor 45 unterbrochen.

Der Transistor 41 wird durch einen negativen Impuls auf einer Leitung 50 zur Lesezeit stromführend. Durch diesen Impuls wird bewirkt, daß der Transistor 44 des zugeordneten Inverters I nicht-leitend wird, wodurch die Verbindung zwischen der Basis des Transistors 41 und einem 6 V-Anschluß über Diode 51 unterbrochen wird. Die Basis des Transistors 41 kann dadurch eine +30 V-Ladung annehmen, so daß der Transistor stromführend wird und den Stromkreis über Diode 42 zu Erdpotential schließt.

Zum Einschreiben in eine Reihe Kerne einer bestimmten Speicheradresse ,ist es notwendig, daß in bezug auf Fig. 3 ein Strom in Aufwärts richtung

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durch die Kerne 12 von einem +30 V-Anschluß über die Kollektor-Emitter-Strecke eines Transistors 52, eine Diode 53, durch eine Reihe der Kerne 12, eine Diode 54 und danach über die Kollektor-Emitter-Strecke des Transistors 55 zu Erdpotential fließt.

Der Transistor 52 wird in den leitenden Zustand durch Anlegen eines negativen Impulses von einem Indexregister IR (Fig. 1) an eine Adressleitung 56 angelegt, die über die Indextreiber-Torschaltung die Datenbereichsmatrixgruppe A steuert. Dieser Impuls auf Leitung 56 sperrt einen Transistor 57 und unterbricht dadurch die Verbindung zwischen der Basis des Transistors 52 und einem -6 V-Anschluß über eine Diode 58. Währenddessen gelangt ein negativer Impuls zur Schreibzeit zu einer Leitung 59, um den Transistor 44 des zugeordneten Inverters I in den Sperrzustand zu bringen, wodurch die Verbindung der Basis des Transistors 52 über eine Diode 60 zu einer -6V-Spannung unterbrochen wird. Ausserdem wird der Transistor 55 durch einen negativen Impuls auf Leitung 61 im Steuerbereich zur Schreibzeit in den leitenden Zustand geschaltet. Dieser Impuls bewirkt, daß der Transistor 44 des entsprechenden Inverters I gesperrt wird, wodurch die Verbindung von der Basis des Transistors 55 über eine Diode 62 zu einem -6V-Anschluß unterbrochen wird. Die Basis dieses. Transistors kann dadurch eine Spannung von + 30 V annehmen, so daß der Transistor öffnet und einen Stromfluß der vorausgehend beschriebenen Art gestattet.

Es sei bemerkt, daß die verschiedenen Dioden 42, 43 und 53, 54 als Entkopplungsdioden wirken. Durch die unter der vorausgehend getroffenen Annahme gegebene Situation, daß der Indexsteuerleiter 18 der einzige ist, der durch die Indextreiber-Torschaltungen 22 mit Erdpotential verbunden ist, gelangt der über die Leitungen

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13, 13s und 13p fließende Strom nur durch eine einzelne Kernreihe im Datenbereich A. Es wird auch bemerkt, daß ein separater Transistor 45 für jede der Leitungen 13, 14, 15, 16 vorgesehen ist und daß die Adressierung einer jeden dieser Leitungen über die Leitungen 48, 62, 63, 64 (Fig. 1) gesteuert wird, und zwar über Schaltungen, die denjenigen gleichen, die vorausgehend in Verbindung mit Fig. 3 erläutert worden sind. Ebenso ist ein separater Transistor 57 vorgesehen für jede Indexsteuerleitung 18, 19, 20, 21, und die Adressierung einer jeden dieser Leitungen wird durch die Leitungen 56, 65, 66 und 67 (Fig. 1) in der erläuterten Weise gesteuert.

2. Ausführungsbeispiel - Fig. 5

Diese Figur zeigt eine Datenübertragungsanordnung mit einem binären Datenspeichersystem, das in Übereinstimmung mit den Grundzügen vorliegender Erfindung ausgebildet ist. Zur Vereinfachung werden identische Numerierungen für diejenigen Teile der Fig. 5 verwende^ deren Struktur mit entsprechenden Teilen in den beschriebenen Figuren 1 bis 4 identisch ist.

Die Datenübertragungsanordnung enthält eine zentrale Verarbeitungseinheit (C P U) 100, von welcher Daten in Parallelform zu einem Datenregister 36 in einem bekannten Code über eine Verbindung, die ein B-Register, eine Sammelleitung 101, ein Und-Tor 102, eine Sammelleitung 103, ein Oder-Tor 104 und eine Sammelleitung 105 enthält, übertragen werden können, sofern das Tor 102 durch ein Signal auf einer Übertragungsabtastleitung 106 geöffnet wurde und auch andere, hier nicht gezeigte Steuerungen vorgenommen worden sind. Es können auch Daten in Parallelform vom Datenregister 36 in die CPU 100 über eine Verzweigung der Sammelleitung 107, ein

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Und-Tor 108, eine Sammelleitung 109 und ein Α-Register übertragen werden, wenn das Tor 108 durch ein Signal auf einer Leitung 106 geöffnet und zusätzliche nicht gezeigte Steuerungen betätigt worden sind.

Außerdem können Daten in Parallelform zum Datenregister 36 von einer der Datenbereichsmatrixgruppen A, B oder C der Speichereinheit 10 über eine Sammelleitung 110, Leseverstärker 34, ein Und-Tor 111, eine Sammelleitung 112, das Oder-Tor 104 und die Sammelleitung 105 übertragen werden, sofern das Und-Tor durch ein Signal auf einer Abtastleitung 113 und einer Leseleitung geöffnet worden ist.

Ferner können Daten serienweise Bit für Bit in das Datenregister _6 ν >n einer unter einer Anzahl Übertragungsleitungen Ll bis L7 eingegeben werden. Die Bitpositionen im Datenregister 36 sind in Fig. 5 mit den entsprechenden Gewichtzuordnungen der Codeelemente dargestellt. Das 1-Bit-Impulsniveau auf den Übertragungsleitungen wird als Datenmarkierniveau und das Nulloder Kein-Bit-lmpulsniveau wird als Daten-Leerschritt bezeichnet. Wenn aufeinanderfolgende Bits des gleichen Niveaus auftreten, findet kein Wechsel im Leitungs signal statt. Die Biterkennung wird durch eine periodische Abtastung des Impulsniveaus der Übertragungsleitung bewirkt. Wie aus der Fig. 5 ersichtlich, wird diese Abtastung durch einen rotierenden Kontaktarm 120 vorgenommen, der über entsprechende stationäre Kontakte schleift, von denen jeder mit einer der Übertragungsleitungen Ll bis L7 verbunden ist, so daß diese nacheinander mit einer Leitung 121 verbunden werden, die den Serieneingang des Datenregisters 36 darstellt.

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Die Spannung in einer bestimmten der Übertragungsleitungen verbleibt so lange auf Datenmarkierniveau, wie diese Leitungen tatsächlich Daten führt. Danach ändert sich ihr Niveau zur Markierung eines Leerschrittes, wo es stets für eine vorbestimmte Zeit verbleibt, die dem für die Übertragung eines einzelnen Bits notwendigen Zeitintervall entspricht. Mehrere Zeichen keniB η aufeinanderfolgend übertragen werden, und wenn ein nachfolgendes Zeichen nach der Übertragung des vorausgehenden Zeichens noch nicht zur Übertragung bereit ist, geht die Leitung in einen unwirksamen Zustand über, in dem die Spannung auf Datenmarkier- oder Eins-Niveau zurückkehrt.

Es wird nun angenommen, daß die Leitung Ll ein zur Übertragung bereites Zeichen aufweist. Wenn der Arm 120 ein Kontakt zur Leitung Ll herstellt, wird gefunden, daß das Leitungspotential von Datenmarkier- oder Eins-Niveau auf kein Bit- oder Null-Niveau abgefallen ist. Dies bedeutet den Beginn eines Zeichens, da ein Startbit mit Leerschrittniveau jeweils am Beginn eines jeden Zeichens auftritt und ein Stockbit mit Leerschrittniveau jeweils dem Ende eines Zeichens hinzugefügt ist. Während der Übertragung eines Zeichens wechselt die Spannung der Leitung Ll zwischen Kin-Bit-Niveau und Datenmarkierniveau entsprechend der Bitkonfiguration des betreffenden Zeichens.

Am Beginn der Übertragung werden eine Null in die Stoppbitposition und Einsen in die übrigen Bitpositionen des Datenregisters 36 eingegeben. Zur Schreibzeit öffnet ein Schreibimpuls ein Und-Tor 122 zur Übertragung der Daten aus den Register 36 in Parallelform zu einer Sammelleitung 123. Wenn ein Bit serial von einer Leitung L in das Register 36 eingegeben worden ist, wird ein Verschiebe-Steuersignal.auf einer Leitung 124 erzeugt, die mit je einem Und-

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Tor für jede Bitposition verbunden ist, um eine Verschiebung um eine Bitposition in den Daten zu bewirken, während diese zurück in den Zusammenstellungsbereieh A geschrieben werden. In der Zeichnung ist lediglich eine einzelne Leitung zwischen der Sammelleitung 123 und Und-Toren 126, 127 dargestellt. Die Uten auf Leitung 125 wurden im vorausgehenden Zyklus in die Bitposition 8 eingeschrieben, wenn kein Verschiebesignal auf Leitung 124 vorhanden ist, so werden die Daten in die gleiche Bitposition zurückgeschrieben, aus der sie entnommen worden sind, d. h. im vorliegenden Fall in die Bitposition 8. Wenn jedoch ein Signal auf Leitung 124 auftritt, dann werden die Daten in die Inhibits chaltungen 29 mit einer Stellenverschiebung um eine Stelle eingeschrieben, d. h. im vorliegenden Falle von der Bitposition verschoben auf die Bitposition A. Während der Datenübertragung eines Zeichens findet daher eine Zirkulation der Daten aus dem Datenregister 36 durch den Zusammenstellungsbereich A mit aufeinander folgenden Stellenverschiebung um jeweils eine Position statt, während für jede Verschiebung ein neues Bit in das Datenregister 36 eingegeben wird, bis schließlich die Null von der Stoppbitposition am Beginn der Übertragung in die Startbitposition verschoben worden ist. Wenn dies auftritt, dann ist das Zeichen im Datenregister vollständig zusammengestellt und bereit zur Übertragung in den Datenspeicherbereich B oder D für eine Weiterübertragung zur zentralen Verarbeitungseinheit 100. Zur Anzeige dafür, daß das Zeichen zusammengestellt ist, daß dieser Zustand der Bereitschaft erreicht worden ist, wird ein Impuls auf eine Indexsteuerleitung 130 durch das Nullbit, das am Beginn der Übertragung in die Stoppbitposition eingegeben worden war, ausgelöst, wenn dieses Nullbit die Startbitpostion des Datenregisters passiert. Dieser Impuls auf Leitung 130 bereitet eine Puffersteuerschaltung 131 vor, um die Übertragung des kompilierten Zeichens während der des Schreibteiles eines Speicherzyklus in den Datenbereich B oder C in der vorausgehend erklärten Weise zu steuern.

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Entsprechend einem vorteilhaften Merkmal dieser Ausführungsform der Erfindung besitzt der in Fig. 5 nur teilweise dargestellte Steuerbereich Kl zwei Status -Bit-Positionen 140, 141, welche angeben, ob die Daten in den B oder D Bereichen gespeichert sind. In der dargestellten Form ist eine 1 in der Position 140 gespeichert, wenn ein Zeichen in dem Bereich B gespeichert ist, und in gleicher Weise bedeutet eine 1 in der Position 141, daß ein Zeichen im Bereich C gespeichert ist. Diese Information bildet einen Teil des Steuerwortes oder -zeichens, das im Steuerbereich Kl, K2 gespeichert ist, und wird daher zur Lesezeit dem Speicher entnommen und über die Leseverstärker 30 zur Abtastzeit in entsprechender Bitpositionen 142, 143 im Steuerregister 32 in der in Verbindung mit den Fig. 1 bis 4 erklärten Weise eingestellt.

Es wird nun weiterhin angenommen, daß ein komplettes Zeichen soeben im Datenregister 36 gebildet worden ist und ein Bereitschaftssignal auf der Leitung 130 erzeugt worden ist und daß ferner eine Lesezeit vorliegt und daher Daten von den Bitstellen 142, 143 una un anderen Bitstellen des Steuerwortes aus dem Steuerregister 32 entnommen werden. Wenn die Datenbereichsmatrixgruppen B und C beide keine Zeichen enthalten, befinden sich die Bitstellen 142 und 143 in ihrem Null-Zustand und erzeig en daher auf Leitungen 144 und 145 je ein negatives Signal. Unter diesen Umständen wird von den Invertern 147, 148 je ein positives Signal erzeugt, das, zusammen mit dem positiven Signal von der Indexsteuerleitung 130 über Oder-Schaltung 149, die Eingangsbedingungen _KO einer Und-Torschaltung 150 erfüllen, um ein positives Aus gangs signal auf einer Leitung 151 zu erzeugen. Dieses letztgenannte Signal wird J*? über ein Oder-Tor 152 zur Einstellung der Indextreibertore 22 benutzt, ^ay um die Adressierung durch den B-Datenbereich und die Y-Treiber- ~* T or schaltungen 17 zu vollenden. In der Folge wird das Zeichen in

° Parallelform in den Datenbereich B zur Schreibabtastzeit (Fig. 4) eingegeben. Mittlerweile ist das positive Aus gangs signal 151 über eine Oder-Torschaltung 153 und einen Inverter I auch zur Einstellung der

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Steuerbereich-Inhibitschaltungen 28 benutzt worden, wodurch eine in die Steuerbereichbitstelle 140 eingespeichert wird. Damit wird eine Anzeige erhalten, daß nun ein Zeichen im Datenbereich B gespeichert ist.

Es wird jetzt angenommen, daß ein weiteres Zeichen serial Bit für Bit von einer der Leitungen L in der beschriebenen Weise in das Datenregister 36 eingegeben worden ist. Wenn dieses Zeichen im Datenregister vollständig zusammengestellt worden ist, kann die Und-Torschaltung 150 nicht geöffnet werden, da eine 1 in der Bitstelle 142 des Registers 32 enthalten ist. Dessen ungeachtet wird jedoch das Und-Tor 155 durch die Signale auf der Indexsteuerleitung 130, auf der Leitung 144 und vom Ausgang des Inverters 148 geöffnet. Die letzteren beiden Signale besagen, daß sich zwar Daten imDatenbereich B aber nicht im Datenbereich C befinden. Am Ausgangssignal der Und-Schaltung 155 tritt ein Signal 156 auf, das über ein Oder-Tor 157 zur Einstellung der Indextreiber-Torschaltungen 22 und 17 dient, um zu bewirken, daß das Zeichen in Parallelform zur Schreibabtastzeit in den Datenbereich C eingeschrieben wird. (Fig. 4). Zugleich wird das Signal auf Leitung 150 über ein Oder-Tor 158 und einen Inverter I zur Einstellungder Inhibitschaltuiigen 128 benutzt, um eine 1 in die Steuerbereich-Bitstelle 141 zur Anzeige, daß nun ein Zeichen im Datenbereich C gespeichert ist, einzugeben.

Wenn nun keine weiteren Zeichen serienweise in das Dateni^ister 36 von einer der Leitungen L oder in Parallelform von der zentralen Verarbeitungseinheit 100 eingegeben werden, ve rden die Daten im Steuerregister 32 und im Datenregister 36 wiederholt regeneriert, ohne daß dabei eine Modifizierung während aufeinanderfolgender Speiche· zyklon stattfindet. D. h., die Daten werden aus der Speicheranordnung 10 in die zwei Register 32, 36 gelesen und ohne

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Änderung in die Speicheranordnung 10 zurückübertragen.

Die in den Steuerbereichsbitpositionen 140 und/oder 141 gespeicherte 1, welche anzeigt, daß ein Zeichen im Datenbereich B und/oder D enthalten ist, wird so lange wiederholt regeneriert, bis das Zeichen aus den entsprechenden Bitpositionen entnommen worden ist. Dies wird durch Signale auf den Leitungen 160 und 161 ausgeführt, die über entsprechende Inverter I, wenn die Bedingungen "B und C Bereiche gefüllt und A-Bereich leer" und "C-Bereich gefüllt und Bereiche A und B leer" nicht vorliegen. Die Signale auf den Leitungen 160 und 161 werden durch die Und-Schaltungen 162, 163 mit einem Streifimpuls von Leitung 164 verknüpft, um Regenerierungssignale auf Ausgangsleitungen 165 und 166 zu erhalten. Das Signal 165 wird in der Und-Schaltung 167 mit einem ^ins-Signal von Leitung 144 verknüpft. Das Ausgangssignal dieser Und-Schaltung betätigt über die Oder-Schaltung 153 die Inhibitschaltung 28, um eine 1 in die Bitstelle 140 einzustellen. Gleichzeitig wird das Signal auf Leitung 166 in der Und-Schaltung 168 mit einem 1-Signal von der Ausgangsleitung 145 der Bitposition 143 verknüpft für eine Einstellung der Bitposition 141 der Inhibitschaltungen 28 auf die Binärziffer 1.

Es ist daraus ersichtlich, daß bei Erscheinen eines positiven Indexsteuersignals auf der Leitung 130 das B-Bit aus dem Steuerregister 32 übertragen wird und daß bei Vorliegen einer 1 in dieser Bitstelle, welche die Belegung des B-Bereiches anzeigt, eine Regenerierung dieses 1-Bits in der B-Bitstelle stattfindet. In gleicher Weise geschieht dies für das C-Bit in der Bitstelle 143. Ist einmal ein 1-Bit in die Bitstelle I42 oder 143 eingeschrieben, so empfangen die entsprechenden Leitungen 160 oder 161 ein positives Signal so lange, wie ein Zeichen in dem entsprechenden Datenbereich B oder C verbleibt.

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Ein Eins-Bit in den Steuerspeicher-Bitstellen 140 und/oder 141 bedeutet, daß in den Datenbereichen B und/ oder C Zeichen gespeichert und für eine Übertragung zu einer der Leitungen Ll' bis L7' oder zur zentralen Verarbeitungseinheit 100 verfügbar ist.

Zur Ausgabe von Daten zu einer der Leitungen Ll¹ bis L7' sind die Daten in Parallelform von dem Datenbereich B oder C in den Datenbereich A während des Schreibteiles eines Speicherzyklus zu übertragen. Danach wird das Zeichen serial vom Datenregister 36 über eine Leitung 121' und einen rotierenden Kontaktarm 120^J zu einer ausgewählten der Leitungen Ll* bis L7' während aufeinanderfolgenderSpeicherzyklen durch aufeinanderfolgende Stellenverschiebungen um jeweils eine Stelle, welche während des Wiedereinschreibens der Daten in die Inhibitschaltungen 29 in der beschriebenen Weise ausgeführt werden, übertragen.

Andererseits können Daten aus den Datenbereichen B oder C in Parallelform direkt über das Datenregister 36 und die Sammelleitung 109 in der beschriebenen Weise zu der zentralen Verarbeitungseinheit 100 übertragen werden, ohne daß .hierzu der Zusammenstellungsbereich A verwendet wird. Ebenso können in umgekehrter Richtung nacheinander Zeichen während aufeinanderfolgender Speicher zyklen in Parallelform von der zentralen Verarbeitungseinheit 100 über das B-Register in das Datenregister 36 in der beschriebenen Weise eingegeben we rden. Während des Schreibteiles eines jeden der aufeinanderfolgenden Zyklen kann ein solches Zeichen direkt in den Datenbereich B oder C unter Umgehung des Zusammenstellungsbereiches A durch geeignete Einstellung der Puffersteuerschaltung 131 übertragen werden. Eine solche Einstellung wird bewirkt,

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indem von nicht gezeigten Mitteln ein positives Signal zu einer Leitung 169 geliefert wird. Dieses Signal betätigt die Schaltung 131 in der gleichen Weise, wie es geschieht, wenn, wie vorausgehend beschrieben, ein positives Signal auf der Indexsteuerleitung 130 auftritt.

In jedem Fall wird nach einer vollständigen Leerung eines der Datenbereiche B oder C ein Null-Bit in die entsprechende Steuerbereichspeicherstelle 140 oder 141 eingeschrieben. Dies wird in folgender Weise vorgenommen: Wenn immer die B- und C- Bereiche gefüllt und der Α-Bereich leer sind, wird eine Torschaltung 170 wirksam und erzeugt ein positives Ausgangssignal auf einer Leitung 171. Zur Lesezeit wird dieses Signal durch die Und-Schaltung 172 mit einem Leseimpuls verknüpft und erzeugt ein positives Signal auf einer Leitung 173, die zum Oder-Tor 152 führt. Dadurch wird ein Stromkreis über die Index- und Y-Treiber-Tore 22, 17 hergestellt für das parallele Auslesen aus dem Datenbereich B in das Datenregister 36 zur Leseabtastzeit. Danach zur Schreibabtastzeit währenu uüs gleichen Speicherzyklus werden die Daten aus dem Datenbereich B zurück in den Zusammenstellungsbereich A geschrieben. Dies wird dadurch bewirkt, daß das Signal von Leitung 171 auch der Und-Schaltung 174 zugeführt wird und in dieser mit einem Schreibimpuls zur Schreibzeit verknüpft wird zu einem positiven Signal auf Leitung 175, das zur Oder-Torschaltung 176 gelangt und über diese einen Stromkreis über die Treibertore 22 und 17 des Datenbereichs A herstellt, um den Datenbereich A zum Empfang der Daten von den Inhibitschaltungen 29 zur Schreibabtastzeit einzustellen.

Da mittlerweile kein positives Signal auf der Leitung 160 erschienen ist, bleiben die Tore 162 und 167 geschlossen. Da auürdem der Daten-

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bereich C noch Daten enthält, bleibt auch das Tor 150 geschlossen. Mit den negativen Eingangspotentialen auf beiden Zweigen der Oder-Schaltung 153 wird der zugeordnete Inverter I veranlaßt, durch ein positives Signal den mit ihm verbundenen Inhibittreiber in den Inhibits chaltungen 28 zum Einschreiben einer Null in die Bitposition 140 des Steuerbereiches K 1 zu betätigen. Dadurch wird markiert, daß der Datenberei ch B nun keine Zeichen mehr enthält.

In der gleichen Weise wird ein in der Bitposition 141 des Steuerbereiches K 1 enthaltenes Bit zur Anzeige, dass der Datenbereich C Daten enthält, so lange automatisch regeneriert, bis das Signal auf Leitung 161 abklingt. Dies ist der Fall, wenn ein Tor 177 betätigt wird als Resultat des Zustandes, daß der Datenbereich C gefüllt ist, während die Datenbereiche A und B beide leer sind.

ge-Das vom Tor 177 erzeugte Ausgangssignal langt über Leitung 178

zu einer Und-Schaltung 179, die dieses Signal mit einem Leseimpuls zur Lesezeit verknüpft und ein positives Ausgangssignal auf Leitung 180 erzeugt, das zum Oder-Tor 157 geleitet wird. Dadurch werden die Treibertore 22, 17 für eine parallele Datenentnahme aus dem Datenbereich C in das Datenregister 3(5 7ur Leseabtastzeit eingestellt. Daraufhin wird zur Schitibzeit ein Schreibimpuls in der Und-Schaltung HJl mit dem Signal von Lcitng 178 verknüpft zu einem Ausgangssignal, das die Treibertore 22, 17 einstellt für ein Rückschreiben der aus dem Dätenbereich C entnommenen Daten in den Zusammenstellungsbereich A zur Schreibabtastzeit über die Inhibitschaltungen 2Π in der vorausgehend im Detail erläuterten "Weise.

Da mittlerweile beide Eingänge des Oder-Tores 158 negativ geworden sind, erzeugt der mit diesem Tor verbundene Inverter I ein positives Ausgangssignal. Dieses Signal stellt die Inhibitschaltung

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Claims (9)

U74380 für den Steuerbereich zum Einschreiben einer Null in die Bitposition 141 des Steuerbereiches K 1 zur Schreib-Abtastzeit in der oben erläuterten Weise ein. Die von einem der Datenbereiche B oder C in den Zusammenstellungsbereich A zurückübertragenen Daten können nun zu einer der Leitungs η Ll' bis L7' in der vorausgehend erläuterten Form übertragen werden. 9829/1207 U74380 Böblingen, 16. Juli 1965 km-sz Docket 6592 PATENTANSPRÜCHE

1. Matrixspeicheranordnung mit durch Adressierschaltungen auswählbaren, orthogonal zueinander verlaufenden Treibleitern und mit bistabilen, durch koinzidente Teilauswahlströme in den Treibleitern umschaltbaren Speicherelementen an den Kreuzungspunkten der Leiter, dadurch gekennzeichnet, daß die Matrix in mehrere Bereiche (Kl, K2, A, B, C, D) unterteilt ist, von denen am Beginn eines Speicherzyklus durch Adressierschaltungen (17, 26) wenigstens zwei gemeinsam auf ausgewählte Speicherpositionen gleicher Ordnung adressierbar sind, und daß für wenigstens einen Teil der Matrixbereiche zusätzliche Adressierschalter (22) vorgesehen sind, welche die eingestellte Adressierung innerhalb des betreffenden Speicherzyklus von einem oder mehreren Bereichen auf einen oder mehrere andere Bereiche umschalten, während sie für bestimmte Bereiche unverändert bleib en kann.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Treibleiter (Y) der einen Matrixkoordinatenrichtung in mehrere Gruppen (Kl, K2, A, B, C, D) unterteilt sind, von denen wenigstens eine (Kl, K2) einen Speicherbereich erster Ordnung (Steuerbereich) und wenigstens zwei (A bis D)- Speicherbereiche zweiter Ordnung (Datenbereiche) bilden, daß zur gemeinsamen Adressierung einer Speicherposition im Bereich erster Ordnung mit einer zugeordneten Speicherposition in einem oder mehr eren der Bereiche zweiter Ordnung die Treibleiter der den Bereich erster Ordnung bildenden Gruppe mit den gleichgeordneten Treibleitern

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übrigen Gruppen parallel verbunden sind und daß durch wenigstens eineniTeil der Gruppen zugeordnete zusätzliche Adressierschalter (22) ein Halbauswahlstromfluß in einem Treibleiter eines Speicherhereichs zweiter Ordnung einstellbar und innerhalb des gleichen Speicherzyklus nach beendeter Leseoperation und vor Beginn der Wiedereinschreiboperation auf entsprechende Treibleiter anderer Speicherbereiche zweiter Ordnung unfer Beibehaltung des Halbauswahlstromflusses in einem entsprechenden Treibleiter des Speicherbereiches erster Ordnung umschaltbar ist.

3. Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Treibleiter (Y) der den Speicherbereich erster Ordnung bildenden Gruppe (Kl oder K2) am Matrixeingang an eine Adressierschaltung (17) angeschlossen sind und am Matrixausgang parallel mit dem Matrixeingang der gleichgeordneten Treibleiter (Y) der übrigen die Speicherbereiche zweiter Ordnung bildenden Gruppen (A bis D) verbunden sind, die ihrerseits auf der Matrixaus gangs seite an je einen Adressierschalter (22) angeschlossen sind.

4. Anordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Adressier schalter (22) auf einen anderen der Speicherbereiche zweiter Ordnung innerhalb eines Speicherzyklus jeweils nach dem Lesen von Daten aus dem vorher wirksamen Speicherbereich umgeschaltet werden, so daß das Wiedereinschreiben der gleichen Daten in einen anderen Speicherbereich erfolgt, ohne daß dabei die Daten im Speicherbereich erster Ordnung, dessen anfangs eingestellte Adressierung währaad des gesamten Speicherzyklus beibehalten wird, eine Änderung erfahren.

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5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß mit das Einschreiben bewirkenden Inhibierschaltungen (28, 29) Modifizierschalter (150, 155, 167, 168, 126, 127) gekoppelt sind, die eine Veränderung der Daten während der Wiedereinschreiboperation vornehmen.

6. Anordnung nach Anspruch 5, dadurch gekenneeichnet, daß eine Inhibierschaltung (29) für den Steuerbereich und eine weitere Inhibierschaltung (28) für die Datenspeicherbereiche vorgesehen sind.

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Speicherbereich erster Ordnung (Kl) auf bestimmten Bitpositionen (140, 141) Steuerdaten enthält, die anzeigen, ob und in welchen der Speicherbereiche zweiter Ordnung (B, C) Daten enthalten sind, und daß diese Steuerdaten im Speicherbereich erster Ordnung durch die Inhibierschaltungen entsprechend geändert wanden, wenn eine Entnahme bzw. Eingabe von Daten in den entsprechenden Speicherbereich zweiter Ordnung erfolgt.

8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daP die Matrix für die Speicherbereiche erster Ordnung (Kl, K'i) separate · Leseschaltunr'-n (SI, S2) aufweist, während für ;.lle Speicherbereiche zweiter Ordnung (A bis D) gemeinsame l.eseschallungen (S3) vorgesehen sind.

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BAD

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9. Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Speichermatrix dreidimensional ausgebildet ist, daß die Treibleiter (Y) in den übereinanderliegenden Spei-

cherebenen (11) in für alle Ebenen gleiche Gruppen (Kl, K2, A bis D) unterteilt sind und daß die gleichgeordneten Treibleiter (Y) innerhalb dieser Gruppen über alle Ebenen in Serie geschaltet sind.

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