DE202018003823U1 - Bipolar-Transistoren mit isoliertem Gate (Insulated-Gate Bipolar Transistors (IGBTS)) mit Graben-Gate - Google Patents

Bipolar-Transistoren mit isoliertem Gate (Insulated-Gate Bipolar Transistors (IGBTS)) mit Graben-Gate Download PDF

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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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Abstract

Bipolartransistorvorrichtung mit isoliertem Gate (insulated gate bipolar transistor (IGBT) device), umfassend:
einen aktiven Bereich;
einen inaktiven Bereich;
einen Graben, der sich entlang einer Längsachse in dem aktiven Bereich erstreckt;
eine erste Mesa, die durch eine erste Seitenwand des Grabens und parallel zu dem Graben definiert ist; und
eine zweite Mesa, die durch eine zweite Seitenwand des Grabens und parallel zu dem Graben definiert ist,
wobei die erste Mesa mindestens ein aktives Segment der IGBT-Vorrichtung einschließt, und
die zweite Mesa mindestens ein inaktives Segment der IGBT-Vorrichtung einschließt.

Description

  • TECHNISCHES GEBIET
  • Diese Beschreibung betrifft Bipolartransistorvorrichtungen mit isoliertem Gate (insulated-gate bipolar transistor (IGBT) devices) und zugeordnete Verfahren zum Herstellen solcher IGBT-Vorrichtungen.
  • HINTERGRUND
  • Bipolartransistorvorrichtungen mit isoliertem Gate (IGBT devices) werden üblicherweise in einer Anzahl von Hochspannungsanwendungen verwendet, wie z. B. Leistungsfaktorkorrektur (power factor correction (PFC)) und Kraftfahrzeugzündsysteme, Motorantriebe, usw. Bei manchen Anwendungen, wie beispielsweise Motorantrieben, kann es wünschenswert sein, dass eine IGBT-Vorrichtung in der Lage ist, einem Kurzschlusswiderstandserfordernis zu genügen. Das heißt, ein derartiger IGBT sollte in der Lage sein, einem Kurzschlussstrom (z. B. zwischen seinen Emitter- und Kollektoranschlüssen) für eine spezifische (kurze) Zeitperiode standzuhalten, ohne die Vorrichtung zu beschädigen. Bei anderen Anwendungen, wie beispielsweise der Leistungsfaktorkorrektur, kann es wünschenswert sein, dass eine IGBT-Vorrichtung eine niedrige Eingangskapazität (z. B. Miller-Kapazität) und kurze Schaltzeiten aufweist. In derzeitigen IGBT-Implementierungen kann ein Erhöhen der Kurzschlussfähigkeit (Kurzschlusswiderstandszeit usw.) zu unerwünschten Erhöhungen der Kollektor-Emitter-Spannung führen, wenn die Vorrichtung in Leitung (Vce,sat) ist, und kann eine hohe Eingangskapazität aufweisen, die die Schaltzeiten der Vorrichtung erhöhen kann. Umgekehrt kann in derzeitigen IGBT-Implementierungen ein Verbessern der Schaltzeiten und/oder ein Verringern von Vce,sat einen nachteiligen Einfluss auf die Kurzschlusswiderstandsfähigkeit haben.
  • ZUSAMMENFASSUNG
  • In einem allgemeinen Aspekt kann eine Bipolartransistorvorrichtung mit isoliertem Gate (insulated gate bipolar transistor (IGBT) device) einen aktiven Bereich, einen inaktiven Bereich und einen Graben einschließen, der sich entlang einer Längsachse in dem aktiven Bereich erstreckt. Die IGBT-Vorrichtung kann auch eine erste Mesa, die eine erste Seitenwand des Grabens und parallel zu dem Graben definiert (sich benachbart dazu erstreckt usw.), und eine zweite Mesa, die eine zweite Seitenwand des Grabens und parallel zu dem Graben definiert (sich benachbart dazu erstreckt usw.), einschließen. Die erste Mesa kann mindestens ein aktives Segment der IGBT-Vorrichtung einschließen, und die zweite Mesa kann mindestens ein inaktives Segment der IGBT-Vorrichtung einschließen.
  • In einem anderen allgemeinen Aspekt kann eine Bipolarvorrichtung mit isoliertem Gate (IGBT) einen inaktiven Bereich und eine Mehrzahl von miteinander verbundenen aktiven Bereichen einschließen, die verteilt innerhalb des inaktiven Bereichs angeordnet sind. Ein aktiver Bereich der Mehrzahl von aktiven Bereichen kann einen Graben einschließen, der sich entlang einer Längsachse erstreckt. Eine erste Seitenwand des Grabens kann durch eine aktive Mesa des aktiven Bereichs definiert werden (dazu benachbart angeordnet usw.), und eine zweite Seitenwand des Grabens kann durch den inaktiven Bereich definiert werden (dazu benachbart usw.).
  • In einem anderen allgemeinen Aspekt kann eine Bipolarvorrichtung mit isoliertem Gate (IGBT) einen dielektrischen Terminierungsbereich, eine aktive Emittermesa, die innerhalb des dielektrischen Terminierungsbereichs angeordnet ist, und einen Graben einschließen, der sich entlang einer Längsachse erstreckt. Eine erste Seitenwand des Grabens kann durch die aktive Emittermesa definiert werden (dazu benachbart angeordnet usw.), und eine zweite Seitenwand des Grabens kann durch den dielektrischen Terminierungsbereich definiert werden (dazu benachbart angeordnet usw.).
  • Figurenliste
    • 1A bis 1F sind Diagramme, die schematisch verschiedene Bipolartransistorvorrichtungen mit isoliertem Gate (IGBT) mit Graben-Gate veranschaulichen.
    • 2A ist ein isometrisches Diagramm, das einen Abschnitt einer Graben-Gate-IGBT-Vorrichtung mit aktiven und inaktiven Gate-Segmenten veranschaulicht.
    • 2B ist ein Diagramm, das eine Draufsicht eines Abschnitts einer Graben-Gate-IGBT-Vorrichtung veranschaulicht, die 2A entspricht.
    • 3A ist ein Diagramm, das eine Draufsicht eines Maskierungslayouts zum Definieren von Gräben in einer Graben-Gate-IGBT-Vorrichtung veranschaulicht, wie beispielsweise der Graben-Gate-IGBT-Vorrichtung von 2A und 2B.
    • 3B und 3C sind Diagramme, die jeweilige Draufsichten von Maskierungslayouts zum Definieren von Gräben in einer Graben-Gate-IGBT-Vorrichtung veranschaulichen, die anstelle des Maskierungslayouts von 3A verwendet werden könnten.
    • 4A bis 4G sind Querschnittsdiagramme, die einen Halbleiterherstellungsprozess zum Herstellen von Graben-Gate-IGBT-Vorrichtungen mit Gräben veranschaulichen, die unter Verwendung des Herstellungslayouts von 3A definiert sind.
    • 5 ist ein Diagramm, das schematisch einen Abschnitt einer Graben-Gate-IGBT-Vorrichtung veranschaulicht, die eine oder mehrere oxidgefüllte Mesas einschließen kann.
    • 6A und 6B sind Diagramme, die schematisch Abschnitte von Graben-Gate-IGBT-Vorrichtungen veranschaulichen, die ein oder mehrere oxidgefiillte Mesasegmente einschließen können.
    • 7A und 7B sind Diagramme, die schematisch Abschnitte von Graben-Gate-IGBT-Vorrichtungen veranschaulichen, die ein oder mehrere oxidgefiillte Mesasegmente einschließen können.
    • 8A bis 8H sind Querschnittsdiagramme, die einen Halbleiterherstellungsprozess zum Herstellen von Graben-Gate-IGBT-Vorrichtungen veranschaulichen, wie beispielsweise die Graben-Gate-IGBT-Vorrichtungen von 5, 6A, 6B, 7A und 7B.
    • 9 ist ein Diagramm, das schematisch eine Graben-Gate-IGBT-Vorrichtung zeigt, die aktive Mesas (z. B. aktive Inseln) mit einer dielektrischen (z. B. Oxid-) Terminierung und Isolierung zwischen den aktiven Mesas einschließt.
    • 10A bis 10C sind Querschnittsdiagramme, die schematisch aktive Mesas und eine zugeordnete dielektrische Isolierung und Terminierung veranschaulichen, die in einer Graben-Gate-IGBT-Vorrichtung eingeschlossen sein können, wie beispielsweise der Graben-Gate-IGBT-Vorrichtung von 9.
    • 11A bis 11C sind Diagramme, die verschiedene Säulen veranschaulichen, die verwendet werden können, um die Oxidterminierung und -isolierung einer IGBT-Vorrichtung, wie beispielsweise des IGBT 900 von 9, zu bilden.
    • 12A bis 12C sind Diagramme, die schematisch Abschnitte von IGBT-Vorrichtungen veranschaulichen, die in einer IGBT-Vorrichtung, wie beispielsweise dem IGBT 900 von 9, eingeschlossen sein können.
    • 13A bis 13J sind Diagramme (Querschnitts- und Draufsichten), die einen Halbleiterherstellungsprozess zum Herstellen von IGBT-Vorrichtungen veranschaulichen, wie beispielsweise der IGBT-Vorrichtungen von 9, 10A bis 10C und 12A bis 12C.
    • 14 ist ein Diagramm, das schematisch einen Abschnitt einer Graben-Gate-IGBT-Vorrichtung veranschaulicht.
  • Gleiche Bezugszeichen in den verschiedenen Zeichnungen zeigen gleiche und/oder ähnliche Elemente an. Elemente, die in den verschiedenen Zeichnungen gezeigt sind, sind zur Veranschaulichung gezeigt und müssen nicht notwendigerweise maßstabsgetreu sein. Ferner können sich Maßstäbe der verschiedenen Zeichnungen voneinander zumindest teilweise abhängig von der bestimmten gezeigten Ansicht unterscheiden.
  • Die Bezugszeichen in den verschiedenen Zeichnungen sind zu Veranschaulichungs- und Erörterungszwecken bereitgestellt. Bezugszeichen für gleiche Elemente werden für ähnliche Elemente in derselben Ansicht möglicherweise nicht wiederholt. Ebenso können Bezugszeichen, die in einer Ansicht für ein bestimmtes Element gezeigt sind, für dieses Element in verwandten Ansichten weggelassen werden. Ebenso werden möglicherweise Bezugszeichen für ein bestimmtes Element, das in verschiedenen Ansichten gezeigt ist, nicht notwendigerweise in Bezug auf jede dieser Ansichten erörtert.
  • DETAILLIERTE BESCHREIBUNG
  • Bipolartransistorvorrichtungen mit isoliertem Gate (IGBT-Vorrichtungen), IGBTs, werden in einer Anzahl kommerzieller und industrieller Anwendungen verwendet. Zum Beispiel werden IGBTs in Kraftfahrzeug-, Telekommunikations- und Leistungsfaktorkorrektur (PFC)-Implementierungen als manche Beispiele verwendet. Die bestimmten Vorrichtungsleistungsparameter für eine bestimmte IGBT-Anwendung können variieren. Jedoch sind im Allgemeinen schneller schaltende IGBTs mit Kurzschlussrobustheit (z. B. spezifische Kurzschlusswiderstandszeiten) und einer niedrigen Eingangs (Miller)-Kapazität wünschenswert. Im Allgemeinen können Leistungsverbesserungen der Vorrichtung erreicht werden, indem die Kollektor-Emitter-Sättigungsspannung (Vce,sat) verringert wird; der Abschalt-Energieverlust (Eoff) (z. B. Schalten) verringert wird; ein Emitter-Implantationsanteil (z. B. ein Anteil der aktiven n+-Emitterfläche zur Gesamtchipfläche, was den Sättigungsstrom verringern und die Kurzschlusswiderstandszeit verbessern kann) verringert wird, usw. Das Verbessern eines bestimmten Vorrichtungsparameters kann jedoch einen anderen Parameter nachteilig beeinflussen, was zu Gestaltungsabwägungsentscheidungen führt, wenn ein Verbessern eines bestimmten Aspekts der Vorrichtungsleistung auf Kosten eines Herabsetzens eines anderen Aspekts der Vorrichtungsleistung geschieht.
  • Aktuelle Ansätze zum Verbessern der IGBT-Leistungsparameter richten sich allgemein auf ein Modifizieren einer Gestaltung eines bestimmten IGBT auf der Basis eines zweidimensionalen Querschnitts eines IGBT-Gate-Grabens, wo der Gate-Graben entlang seiner Länge homogen in der Struktur ist. Als ein Beispiel kann eine Verbesserung der IGBT-Vorrichtungsleistung erreicht werden, indem die Effizienz der Vorderseiten-Ladungsträgerinjektion erhöht wird. Der traditionelle Ansatz des Verbesserns der Vorderseiten-Ejektionseffizienz durch Schrumpfen von Breiten aktiver Halbleitermesas (z. B. eine Breite aktiver Emitter/Source-Halbleitermesas von einem Gate-Graben zu einem angrenzenden oder benachbarten Gate-Graben) zum Verbessern der Vorderseiten-Injektion weist jedoch eine begrenzte Effizienz auf und kann andere Vorrichtungsleistungsparameter beeinflussen, wie beispielsweise Schaltzeiten und/oder einen Betriebswiderstand. Ferner beruhen derzeitige Ansätze zum Steuern der Vorderseiteninjektion auch auf einem teilweisen Gate-Anteil der aktiven Grabenlänge, um eine Kurzschlussrobustheit zu erreichen (z. B. durch Ausblenden eines Source-Implantats). Solche Techniken erreichen ihre Grenze der Sättigungsleistung (z. B. Kollektor-Emitter-Spannung und Sättigungsstrom), ohne dass Kurzschlusswiderstandszeit-Betrachtungen adäquat angesprochen werden.
  • Die hierin beschriebenen Ansätze können Kurzschlusswiderstandszeiten verbessern, indem aktive und inaktive Grabensegmente definiert werden und/oder der Abstand (Entfernung) zwischen aktiven Gate-Segmenten erhöht wird, was effektive Mesabreiten aufgrund der dreidimensionalen Struktur eines solchen IGBT verringern kann. Zum Beispiel können, während derzeitige Ansätze Emitteranteile in der Größenordnung von 1/8 mit akzeptablem Vce,sat und akzeptablen Schaltzeiten erreichen können, unter Verwendung der hierin beschriebenen Ansätze IGBT-Vorrichtungen mit Emitteranteilen in der Größenordnung von 1/16 oder weniger erreicht werden, wobei andere IGBT-Leistungsparameter signifikant beeinflusst werden.
  • In den hierin beschriebenen Ansätzen können inaktive Grabensegmente durch Erhöhen der Dielektrikumsdicke auf Segmenten eines IGBT-Gate, durch Ersetzen von Segmenten einer Halbleitermesa durch ein Dielektrikum und/oder durch Isolieren aktiver Mesas (Segmente) eines IGBT von anderen aktiven Mesas mit einer dielektrischen Isolierung und Terminierung zum Erhöhen des Abstands zwischen aktiven IGBT-Graben-Gate-Segmenten definiert werden.
  • Diese Ansätze können zum Erreichen der gewünschten Verbesserungen in dem IGBT-Betrieb durch Verwenden von dreidimensionalen IGBT-Vorrichtungs-Konfigurationen verwendet werden, um solche aktiven und inaktiven Segmente zu definieren. Solche Konfigurationen können die IGBT-Leistung zum Beispiel durch Erreichen der gewünschten Kurzschlusswiderstandszeiten verbessern, ohne andere Leistungsparameter wesentlich zu beeinflussen, wie beispielsweise Kollektor-Emitter-Sättigungsstrom (Ice,sat), Kollektor-Emitter-Sättigungsspannung (Vce,sat), usw. Zum Beispiel kann in den hierin beschriebenen Ansätzen die gesamte Länge eines IGBT-Gate-Grabens inhomogen in ihrer Struktur sein, entweder entlang einer Länge des Gate-Grabens und/oder auf entgegengesetzten Seiten des Gate-Grabens. Zudem kann durch Einbeziehen von P-Abschirmimplantaten (z. B. Bor) (wie beispielsweise jenen, die in dem Prozess von 13A bis 13J veranschaulicht sind) eine gewünschte Durchbruchspannung (Sperrspannung) einer IGBT-Vorrichtung selbst mit relativ schmalen Grabenabmessungen beibehalten (erreicht) werden (z. B. wo eine Ladungsträgerakkumulation auftreten kann). Obwohl nicht speziell für jede der verschiedenen beschriebenen IGBT-Implementierungen veranschaulicht, können solche Abschirmungs (Sperr)-Implantate auch in diesen Implementierungen eingeschlossen sein.
  • Ein Verwenden solcher dreidimensionaler Ansätze zum Gestalten von IGBTs, bei denen aktive und inaktive Gate-Segmente definiert sind, kann eine flexible Gestaltungsverfeinerung und -steuerung ermöglichen, während negative Gestaltungsabwägungen begrenzt werden. Kurz gesagt, können solche Ansätze ein Definieren aktiver und inaktiver Segmente entlang eines IGBT-Gate-Grabens einschließen, wobei die inaktiven Segmente durch Bilden eines dicken Dielektrikums (z. B. Oxid) auf oder neben einer Seitenwand des Gate-Grabens definiert werden können (was einen zugeordneten Abschnitt der Halbleitermesa wirksam schmälert oder wirksam entfernt), oder durch physikalisches Entfernen (z. B. Ätzen) zumindest eines Abschnitts einer Halbleitermesa und durch Ersetzen des entfernten Abschnitts durch ein Dielektrikum (z. B. eines thermischen Oxids, eines abgeschiedenen Dielektrikums und/oder eines Luftspalts). Solche Ansätze können auch ein Definieren aktiver und inaktiver IGBT-Segmente durch Erhöhen des Gate-Abstands zwischen aktiven Gate-Segmenten einschließen, wobei die aktiven Gate-Segmente unter Verwendung einer dielektrischen Isolierung voneinander isoliert werden. In solchen Ansätzen kann die dielektrische Isolierung zwischen aktiven Gate-Segmenten (z. B. aktiven Mesas) auch als Terminierung für den zugeordneten IGBT dienen, was die Notwendigkeit implantierter Terminierungsstrukturen beseitigt.
  • Unter Verwendung der hierin veranschaulichten und beschriebenen Ansätze können IGBTs mit den folgenden vorteilhaften Aspekten und/oder Merkmalen gestaltet und hergestellt werden. Zuerst können IGBTs gestaltet (und hergestellt) werden, bei denen eine Vorderseiteninjektion (z. B. eine Injektion überschüssiger Ladungsträger) einstellbar ist. Als Zweites kann die Gate-Kapazität von IGBTs, wie beispielsweise der hierin beschriebenen, im Vergleich zu aktuellen Graben-Gate-IGBTs verringert werden, so dass die aktive Mesabreite (Emitter) ohne deutliche Leistungsnachteile erhöht werden kann, was zu IGBT-Vorrichtungen mit verbesserter Einklinkimmunität führt. IGBTs mit Kurzschlussfähigkeit können unter Verwendung der offenbarten Ansätze durch Weglassen von stark dotierten Source-Implantaten (z. B. n-Source-Implantaten) in den inaktiven Segmenten gestaltet und hergestellt werden, z. B. wo das Graben-Oxid dicker ist oder eine aktive Mesa unterbricht (z. B. als ein Ergebnis der Oxidation von Graben-Seitenwand-Merkmalen, Entfernung und Ersetzen von Halbleitermesamaterial durch ein Dielektrikum, und/oder Isolierung von einem bestimmten aktiven IGBT-Gate-Graben von einem anderen aktiven IGBT-Gate-Graben mit dielektrischer Isolierung und Terminierung). Zum Beispiel kann ein Source-Implantat in aktiven Bereichen (z. B. inaktiven Segmenten) des IGBT durch einen photolithographischen Maskierungsvorgang oder durch Selbstausrichtung weggelassen werden, wobei das Implantat durch ein Dielektrikum gesperrt wird, das zum Definieren der inaktiven Segmente verwendet wird, oder durch ein Dielektrikum, das zur Isolierung und Terminierung von aktiven IGBT-Segmenten verwendet wird.
  • Zum Beispiel kann das Weglassen des stark dotierten Source-Implantats von inaktiven Segmenten des IGBT (z. B. wo das Dielektrikum dicker ist oder verwendet wurde, um (einen Teil oder die Gesamtheit) einer Halbleitermesa zu ersetzen) die Gate-Ladung des IGBT verringern (z. B. in den inaktiven Segmenten, wo es keinen Bedarf zum Bilden eines Leitungskanals gibt). Bei den hierin offenbarten Ansätzen, bei denen der Gate-Abstand unter Verwendung einer dielektrischen Terminierung und Isolierung erhöht wird, wie zum Beispiel in den Ansätzen, die in 10A bis 10C veranschaulicht sind, wird der aktive Bereich um die aktiven Gate-Segmente verringert, was ebenfalls den Sättigungsstrom des IGBT verringert, die Injektionseffizienz verbessert und entsprechend Vce,sat verringert.
  • In den verschiedenen Zeichnungen können bestimmte Merkmale von IGBT-Vorrichtungen zu Erläuterungszwecken und Veranschaulichungszwecken gezeigt werden. In Implementierungen können zusätzliche Elemente in solchen IGBT-Vorrichtungen eingeschlossen sein, wie beispielsweise zusätzliche Implantate, Metallverbindungsschichten, Passivierung, Packung usw. Zum Zwecke der Klarheit und Veranschaulichung sind solche Elemente nicht gezeigt, um die spezifischen Aspekte der erörterten und veranschaulichten IGBT-Vorrichtungen nicht zu verschleiern.
  • 1A bis 1F sind Diagramme, die schematisch verschiedene Graben-Gate-Bipolartransistor (IGBT)-Vorrichtungen oder IGBT-Implementierungen veranschaulichen. Die in 1A bis 1F gezeigten Ansichten sind als Draufsichten (z. B. von oben nach unten) von verschiedenen IGBTs (oder Abschnitten von IGBTs) veranschaulicht, die in einem Halbleitersubstrat implementiert werden können, wie beispielsweise in einem Siliziumsubstrat, einem Siliziumcarbidsubstrat usw.
  • 1A ist ein Diagramm, das eine Implementierung eines IGBT 100 schematisch veranschaulicht. Wie in 1A gezeigt, schließt der IGBT 100 einen Terminierungsbereich 110 und einen aktiven Bereich 120 ein. Wie hierin beschrieben, kann der aktive Bereich 120 aktive und inaktive IGBT-Segmente des IGBT 100 einschließen. Auch wenn der Terminierungsbereich 110 des IGBT 100 in 1A als den aktiven Bereich 120 vollständig umgebend abgebildet ist, kann in manchen Implementierungen der Terminierungsbereich 100 den aktiven Bereich 120 teilweise umgeben. In anderen Implementierungen kann der Terminierungsbereich 110 unter Verwendung mehrerer, nicht zusammenhängender Terminierungsbereiche implementiert werden, die um den aktiven Bereich 120 herum angeordnet sind.
  • 1B ist ein Diagramm, das schematisch eine Implementierung eines aktiven Bereichs 120b veranschaulicht, der in einem IGBT implementiert werden kann, wie beispielsweise dem IGBT 100 von 1A. Der aktive Bereich 120b von 1B (die möglicherweise nur einen Abschnitt des aktiven Bereichs 120 des IGBT 100 veranschaulicht) schließt Halbleitermesas 130b ein, die in diesem Beispiel als Emittermesas arbeiten können. Der aktive Bereich 120b schließt auch dielektrische Abschnitte 140b ein, die Oxid, Luftspalte, Polysilizium und/oder andere geeignete Materialien einschließen können. Die dielektrischen Abschnitte 140b können inaktive Segmente eines IGBT einschließlich des aktiven Bereichs 120b definieren. Wie hierin beschrieben, können in manchen Implementierungen die dielektrischen Abschnitte 140b des aktiven Bereichs 120b durch oxidierende Merkmale (Halbleitermerkmale) gebildet werden, die auf einer Seitenwand eines Grabens des IGBT definiert sind (z. B. diejenigen, die in 3A veranschaulicht sind).
  • Der aktive Bereich 120b kann auch leitfähige Grabenelektroden 150b aufweisen, die dotierte Polysiliziumelektroden sein können, die in jeweiligen Gräben angeordnet sind, wobei die Gräben durch einen Ätzprozess gebildet werden. Die Gräben der Elektroden 150b können sich entlang einer Längsachse L erstrecken. Zu Veranschaulichungszwecken ist die Längsachse L in jeder der 1B bis 1F gezeigt. Obwohl in anderen Zeichnungen nicht explizit gezeigt, können Gräben in diesen Zeichnungen immer noch so beschrieben werden, dass sie sich entlang einer Längsachse erstrecken, wie beispielsweise der Achse L. Die Grabenelektroden 150b können je nach Implementierung Gate-Elektroden, Emitterelektroden oder eine Kombination von Gate- und Emitterelektroden sein. Die Gräben, in denen die Elektroden 150b angeordnet sind, können mit einem Gate-Dielektrikum 160b, wie beispielsweise Siliziumdioxid, ausgekleidet sein. In manchen Implementierungen kann das Gate-Dielektrikum 160b in den dielektrischen Abschnitten 140b des aktiven Abschnitts 120b eingeschlossen sein.
  • Wie in 1B veranschaulicht, kann der aktive Bereich 120b auch stark dotierte Source-Implantate 170b einschließen, die die aktiven IGBT-Segmente des aktiven Bereichs 120b definieren können. In manchen Implementierungen können sich die Source-Implantate 170b zwischen den dielektrischen Abschnitten 140b erstrecken. Ferner könnten zusätzliche Source-Implantate 170b in den Mesas 130b außerhalb der inaktiven IGBT-Segmente, die durch die dielektrischen Abschnitte 140b definiert sind, eingeschlossen sein. Die spezifische Anordnung der verschiedenen Elemente des aktiven Bereichs 120b hängt von der speziellen IGBT-Implementierung ab.
  • 1C ist ein Diagramm, das schematisch eine Implementierung eines Abschnitts eines aktiven Bereichs (aktiven Bereichs) 120c veranschaulicht, der in einem IGBT implementiert werden kann, wie beispielsweise dem IGBT 100 von 1A. Der aktive Bereich 120c von 1C (die möglicherweise nur einen Abschnitt des aktiven Bereichs 120 des IGBT 100 veranschaulicht) schließt Halbleitermesas 130c ein, die in diesem Beispiel als Emittermesas arbeiten können. Der aktive Bereich 120c schließt auch dielektrische Abschnitte 140c ein. Die dielektrischen Abschnitte 140c, die die Mesas 130c unterbrechen, können inaktive Segmente eines IGBT definieren, der den aktiven Bereich 120c einschließt. Wie hierin beschrieben, können die dielektrischen Abschnitte 140c durch Oxidationsmerkmale (Halbleitermerkmale) gebildet werden, die an einer Seitenwand eines Grabens des IGBT definiert sind (z. B. wie die in 3B veranschaulichten), oder können durch physisches Entfernen von Halbleitermaterial der Mesas 130 und Ersetzen dieses entfernten Halbleitermaterials durch ein oder mehrere dielektrische Materialien (z. B. ein thermisch aufgewachsenes Dielektrikum und/oder ein abgeschiedenes Dielektrikum) gebildet werden, um oxidgefüllte Mesas oder oxidgefüllte Mesasegmente zu erzeugen. In manchen Implementierungen können die dielektrischen Abschnitte 140c auch einen Luftspalt (z. B. einen eingeschlossenen Luftspalt), Polysilizium (z. B. undotiertes Polysilizium) und/oder eine beliebige Anzahl anderer geeigneter Materialien einschließen.
  • Der aktive Bereich 120c kann auch leitfähige Grabenelektroden 150c aufweisen, die dotierte Polysiliziumelektroden sein können, die in jeweiligen Gräben angeordnet sind, wobei die Gräben durch einen Ätzprozess gebildet werden. Wie bei den Elektroden 150b des aktiven Bereichs 120b können die Grabenelektroden 150c des aktiven Bereichs 120c, abhängig von der speziellen Implementierung, Gate-Elektroden, Emitterelektroden oder eine Kombination von Gate- und Emitterelektroden sein. Die Gräben, in denen die Elektroden 150c angeordnet sind, können mit einem Gate-Dielektrikum 160c, wie beispielsweise Siliziumdioxid, ausgekleidet sein. In manchen Implementierungen kann das Gate-Dielektrikum 160c in den dielektrischen Abschnitten 140c des aktiven Abschnitts 120c eingeschlossen sein.
  • Wie in 1C gezeigt, kann der aktive Bereich 120c auch stark dotierte Source-Implantate 170c einschließen, die die aktiven IGBT-Segmente des aktiven Bereichs 120c definieren können. In manchen Implementierungen können sich die Source-Implantate 170c zwischen den dielektrischen Abschnitten 140c erstrecken. Ferner können zusätzliche Source-Implantate 170c in den Mesas 130c außerhalb der inaktiven Segmente eingeschlossen sein, die durch die dielektrischen Abschnitte 140c definiert sind, die das Halbleitermaterial der Mesas 130c unterbrechen. Wie bei dem aktiven Bereich 120b hängt die spezifische Anordnung der Elemente des aktiven Bereichs 120c von der speziellen IGBT-Implementierung ab.
  • 1D ist ein Diagramm, das schematisch eine Implementierung eines Abschnitts eines aktiven Bereichs 120d veranschaulicht, der in einem IGBT implementiert werden kann, wie beispielsweise dem IGBT 100 von 1A. In manchen Implementierungen könnte der aktive Bereich 120d auch in dem IGBT 900 von 9 implementiert sein.
  • Wie in 1C gezeigt, schließt in diesem Beispiel der aktive Bereich 120d (der möglicherweise lediglich einen Abschnitt des aktiven Bereichs 120 des IGBT 100 veranschaulicht) eine Halbleitermesa 130d ein, die als eine Emittermesa arbeiten kann. Der aktive Bereich 120d schließt auch dielektrischen Abschnitte 140d ein, die entweder Halbleitermesas ersetzen oder eine Terminierung und Isolierung für aktive Segmente eines IGBT einschließlich des aktiven Bereichs 120d definieren. Mit anderen Worten definieren die dielektrischen Abschnitte 140d inaktive Segmente eines IGBT, der den aktiven Bereich 120d einschließt. Wie hierin beschrieben, können die dielektrischen Abschnitte 140d durch oxidierende Merkmale (Halbleitermerkmale) gebildet werden, die in einem Halbleitersubstrat definiert sind (z. B. wie die in 11A bis 11C veranschaulichten), oder können durch physisches Entfernen von Halbleitermaterial und Ersetzen dieses entfernten Halbleitermaterials durch ein oder mehrere dielektrische Materialien (z. B. ein thermisch aufgewachsenes Dielektrikum und/oder ein abgeschiedenes Dielektrikum) gebildet werden. In manchen Implementierungen können die dielektrischen Abschnitte 140d auch einen Luftspalt (z. B. einen eingeschlossenen Luftspalt), Polysilizium (z. B. undotiertes Polysilizium) und/oder eine beliebige Anzahl anderer geeigneter Materialien einschließen.
  • Der aktive Bereich 120d kann auch leitfähige Grabenelektroden 150d aufweisen, die dotierte Polysiliziumelektroden sein können, die in jeweiligen Gräben angeordnet sind, wobei die Gräben durch einen Ätzprozess gebildet werden. Die Grabenelektroden 150d des aktiven Bereichs 120d können, abhängig von der speziellen Implementierung, Gate-Elektroden, Emitterelektroden oder eine Kombination von Gate- und Emitterelektroden sein. Die Gräben, in denen die Elektroden 150d angeordnet sind, können mit einem Gate-Dielektrikum 160d, wie beispielsweise Siliziumdioxid, ausgekleidet sein. In manchen Implementierungen kann ein Gate-Dielektrikum 160d auch in den dielektrischen Abschnitten 140d des aktiven Abschnitts 120d eingeschlossen sein.
  • Wie in 1D gezeigt, kann der aktive Bereich 120d auch stark dotierte Source-Implantate 170d in der Mesa 130d (z. B. entlang jedes der Gate-Dielektrika 160d) einschließen, die die aktiven IGBT-Segmente des aktiven Bereichs 120d definieren können.
  • 1E ist ein Diagramm, das schematisch eine Implementierung eines Abschnitts eines aktiven Bereichs 120e veranschaulicht, der in einem IGBT implementiert werden kann, wie beispielsweise dem IGBT 100 von 1A. Der aktive Bereich 120e schließt Elemente ein, die ähnlich zu den in 1B und 1C gezeigten sind, aber in einem anderen von aktiven und inaktiven IGBT-Segmenten. Zum Beispiel schließt der aktive Bereich 120e Mesas 130e, dielektrische Abschnitte 140e (die z. B. inaktive Segmente definieren), leitfähige Elektroden 150e, ein Gate-Dielektrikum 160e und stark dotierte Source-Implantate 170e (die z. B. aktive Segmente definieren) ein. Wie bei den aktiven Bereichen 120b und 120c können sich in manchen Implementierungen die Source-Implantate 170e zwischen dielektrischen Abschnitten 140e erstrecken. Ferner können zusätzliche (oder erweiterte) Source-Implantate 170e in den Mesas 130e außerhalb der inaktiven Segmente eingeschlossen sein, die durch die dielektrischen Abschnitte 140e definiert sind, die das Halbleitermaterial der Mesas 130e unterbrechen. Wie bei dem aktiven Bereich 120e hängt die spezifische Anordnung der Elemente des aktiven Bereichs 120e von der speziellen IGBT-Implementierung ab.
  • 1F ist ein Diagramm, das schematisch eine Implementierung eines Abschnitts eines aktiven Bereichs (aktiven Bereichs) 120f veranschaulicht, der in einem IGBT implementiert werden kann, wie beispielsweise dem IGBT 100 von 1A. Der aktive Bereich 120f von 1F (die möglicherweise nur einen Abschnitt des aktiven Bereichs 120 des IGBT 100 veranschaulicht) schließt Halbleitermesas 130f ein, die in diesem Beispiel als Emittermesas arbeiten können. Der aktive Bereich 120f schließt auch dielektrische Abschnitte 140f ein, die Oxid, Luftspalte und/oder Polysilizium (dotiertes oder undotiertes Polysilizium) einschließen können. Die dielektrischen Abschnitte 140f können inaktive Segmente eines IGBT einschließlich des aktiven Bereichs 120f definieren. Wie hierin beschrieben, können die dielektrischen Abschnitte 140f des aktiven Bereichs 120f durch oxidierende Merkmale (Halbleitermerkmale) gebildet werden, die auf einer Seitenwand eines Grabens des IGBT definiert sind (z. B. diejenigen, die in 3A veranschaulicht sind), Luftspalte definieren und/oder oxidiertes dielektrisches Material mit Polysilizium füllen.
  • Der aktive Bereich 120f kann auch leitfähige Grabenelektroden 150f aufweisen, die dotierte Polysiliziumelektroden sein können, die in jeweiligen Gräben angeordnet sind, wobei die Gräben durch einen Ätzprozess gebildet werden. Die Grabenelektroden 150f können je nach Implementierung Gate-Elektroden, Emitterelektroden oder eine Kombination von Gate- und Emitterelektroden sein. Die Gräben, in denen die Elektroden 150f angeordnet sind, können mit einem Gate-Dielektrikum 160f, wie beispielsweise Siliziumdioxid, ausgekleidet sein. In manchen Implementierungen kann das Gate-Dielektrikum 160f in den dielektrischen Abschnitten 140f des aktiven Abschnitts 120f eingeschlossen sein.
  • Wie in 1F gezeigt, kann der aktive Bereich 120f auch stark dotierte Source-Implantate 170f einschließen, die die aktiven IGBT-Segmente des aktiven Bereichs 120f definieren können. In manchen Implementierungen können sich die Source-Implantate 170f zwischen den dielektrischen Abschnitten 140f erstrecken. Ferner könnten zusätzliche (oder erweiterte) Source-Implantate 170f in den Mesas 130f außerhalb der inaktiven Segmente eingeschlossen sein, die durch die dielektrischen Abschnitte 140f definiert sind. Die spezifische Anordnung der Elemente des aktiven Bereichs 120f hängt von der speziellen IGBT-Implementierung ab.
  • 2A ist ein isometrisches Diagramm, das einen Abschnitt eines Graben-Gate-IGBT 200 mit aktiven und inaktiven Segmenten veranschaulicht, wie beispielsweise vorstehend mit Bezug auf 1B erörtert. 2B ist ein Diagramm, das eine Draufsicht (von oben nach unten) eines Abschnitts einer Graben-Gate-IGBT-Vorrichtung veranschaulicht, die dem Graben-Gate-IBGT 200 von 2A entspricht. Wie in 2A und 2B gezeigt, kann der IGBT 200 Mesas 230, dielektrische Abschnitte 240 (die inaktive Segmente des IGBT 200 definieren), leitfähige Elektroden 250 und Gate-Dielektrika 260 einschließen. In manchen Implementierungen können die Gate-Dielektrika 260 auch in den dielektrischen Abschnitten 240 eingeschlossen sein.
  • Wenngleich nicht speziell in 2B gezeigt, kann, wie in 2A veranschaulicht, der IGBT 200 auch ein stark dotiertes Source-Implantat 270 (das aktive Segmente des IGBT 200 definiert) einschließen. 2A veranschaulicht auch Maskierungsmerkmale 242, die für photolithographische Maskierungsmerkmale stellvertretend sind, die verwendet werden können, um Halbleiterstrukturen zu definieren, die dann oxidiert werden können, um die dielektrischen Abschnitte 240 zu definieren. Beispiele für solche Maskierungsmerkmale sind in 3A bis 3C gezeigt, wobei eine Implementierung eines Herstellungsprozesses, der zum Herstellen des IGBT 200 verwendet werden kann, in 4A bis 4G veranschaulicht ist.
  • In dem IGBT 200 können die Mesas 230 Emittermesas (z. B. eine Kombination aus aktiven und passiven Mesas) sein. Die Mesas 230 können eine p-Mulde und/oder ein stark dotiertes Implantat des p-Typs einschließen (z. B. wie ein Implantat eines schweren Körpers). In Implementierungen, die passive Mesas einschließen, kann die Mesa 230 das Source-Implantat 270 weglassen (nicht einschließen) (z. B. kann es eine passive Mesa sein). Bei bestimmten Implementierungen können solche passiven Mesas ein Entfernen von überschüssigen Ladungsträgern von inaktiven Segmenten während des Ausschaltens des IGBT 200 verbessern und können demgemäß die IGBT-Abschaltgeschwindigkeit verbessern. Auch in 2A können die offenen Bereiche des IGBT 200 Halbleitersubstratmaterial, wie beispielsweise intrinsisches Halbleitersubstratmaterial, dotiertes Halbleitersubstratmaterial, eine implantierte Sperrschicht-Feldeffekttransistor (junction field effect transistor (JFET))-Schicht, eine dotierte Epitaxialschicht usw. sein. Das Halbleitersubstratmaterial ist in 2A nicht gezeigt, um die Elemente des IGBT 200 nicht zu verdecken.
  • Abhängig von der speziellen Implementierung kann die Breite der leitfähigen Elektrode 250 konstant sein (wie in 2A gezeigt) oder zwischen den aktiven Segmenten und den inaktiven Segmenten variieren (wie in 2B gezeigt). Zudem kann, wie in 2A gezeigt, ein zentraler Abschnitt des Grabens (z. B. der Abschnitt, in dem die leitfähige Elektrode 250 ausgebildet ist) tiefer als die äußeren Abschnitte des Grabens sein (z. B. die Abschnitte, in denen die dielektrischen Abschnitte 240 ausgebildet sind, die die inaktiven Segmente des IGBT 200 definieren).
  • 3A ist ein Diagramm, das eine Draufsicht eines Maskierungslayouts 300a zum Definieren von Gräben in einer Graben-Gate-IGBT-Vorrichtung veranschaulicht, wie beispielsweise der Graben-Gate-IGBT-Vorrichtung 200 von 2A und 2B. In 3 stellt das für das Maskierungslayout 300a gezeigte Muster ein Photolithographiemaskierungsmuster dar, das verwendet werden kann, um Bereiche von Halbleitermaterial zu definieren, die durch einen nachfolgenden Ätzprozess entfernt werden sollen. Dieser Ätzprozess kann verwendet werden, um Gräben zu definieren und als ein Ergebnis auch Halbleitermaterialmerkmale (mit nicht entferntem Halbleitermaterial) zu definieren, die verwendet werden können, um inaktive und/oder inaktive Segmente eines IGBT zu definieren.
  • Ferner ist das Maskierungslayout 300a von 3A mit Linien gezeigt, die einen Schnitt 1 (zweimal dargestellt), einen Schnitt 2 und einen Schnitt 3 definieren. Diese Schnittlinien entsprechen den zugeordneten Querschnittsansichten in 4B bis 4H, die einen Halbleiterherstellungsprozess veranschaulichen, der verwendet werden kann, um einen Graben-Gate-IGBT herzustellen, wie beispielsweise den Graben-Gate-IGBT 200 von 2A und 2B. 3A schließt auch eine Achse X (die der Achse L in 1B bis 1E entsprechen kann) und eine Achse Y ein, auf die hinsichtlich Beispielabmessungen der Merkmale, die durch das Maskierungslayout 300a definiert sind, Bezug genommen wird.
  • Wie in 3A gezeigt, definiert die Maskierungsschicht 300a durch Definieren von Abschnitten des zu entfernenden Halbleitermaterials auch Abschnitte des Halbleitermaterials (z. B. Mesas 330a), die verbleiben sollen, sobald die Grabenmerkmale der aktiven und inaktiven Segmente entfernt sind, wie beispielsweise durch einen anisotropen Ätzprozess. Zum Beispiel definiert die Maskierungsschicht 330a zentrale Grabenabschnitte 350a der inaktiven Segmente eines entsprechenden IGBT, wie beispielsweise die tieferen Grabenabschnitte einschließlich der in 2A gezeigten leitfähigen Elektroden 250. Die Maskierungsschicht 300a definiert auch eine kammartige Struktur mit Fingern 341 a aus Halbleitermaterial, die durch die Grabenätzung zu entfernen sind, und Fingern 342a aus Halbleitermaterial, die nach der Grabenätzung verbleiben sollen. Bei Implementierungen können die Finger 342a verwendet werden (z. B. oxidiert, gefüllt usw.), um dielektrische Abschnitte (wie z. B. dielektrische Abschnitte 240) zu bilden (zu definieren usw.), die inaktive Segmente einer IGBT-Vorrichtung, wie zum Beispiel der IGBT-Vorrichtung 200, definieren.
  • Die Maskierungsschicht 300a kann auch aktive Segmentgräben 351a definieren, die mit einem Gate-Dielektrikum ausgekleidet und mit leitfähigen Elektroden, wie beispielsweise Gate-Elektroden und/oder Emitterelektroden, wie hierin beschrieben, gefüllt werden können. Während die spezifischen Abmessungen der Merkmale, die durch die Maskierungsschicht 300a definiert sind, von der speziellen Implementierung abhängen, gelten die folgenden Beispielabmessungen für verschiedene Merkmale des Maskierungslayouts 300a. Bei Implementierungen kann der Abstand von Schnitt 1 zu Schnitt 1 entlang der Achse X in einem Bereich von 1 bis 100 Mikrometer (µm) liegen, die Länge jedes der Finger 341a und 342a entlang der Achse Y abhängig von der Breite der Mesas 330a in den inaktiven Segmenten kann in einem Bereich von 0,1 bis 0,5 µm liegen, und die Breite jedes der Finger 341a und 342a entlang der Achse X kann ebenfalls in einem Bereich von 0,1 bis 0,5 µm liegen. Die Breite der aktiven Segmentmesa entlang der Achse Y (z. B. zwischen den aktiven Segmentgräben 351a) kann größer oder gleich 0,5 µm sein. Die Entfernungen, Größen und Abstände können auf der Grundlage der spezifischen Implementierung und der gewünschten Betriebsparameter eines zugeordneten Graben-Gate-IGBT variiert werden.
  • Bei manchen Implementierungen sind in einer IGBT-Vorrichtung, die unter Verwendung der Maskierungsschicht 300a hergestellt wird (wie beispielsweise der IGBT-Vorrichtung 200), die dielektrischen Abschnitte, die von den Fingern 342a gebildet werden, möglicherweise nicht über die Mesas 330a zusammengeführt (kontaktieren z. B. möglicherweise einen dielektrischen Abschnitt von einem benachbarten Graben nicht). In solchen Implementierungen blockieren die dielektrischen Abschnitte, die von den Fingern 342a gebildet werden, möglicherweise nicht den Lochstrom und können daher eine schnellere Ausschaltgeschwindigkeit erreichen, obwohl ein injektionsverbesserter (injection enhanced (IE)) Effekt möglicherweise nicht so stark ist wie bei anderen Implementierungen (z. B. unter Verwendung der Maskierungsschicht 300b). Zum Beispiel wird in Implementierungen, bei denen die dielektrischen Abschnitte nicht über Mesas zusammengeführt werden, eine Schwellenwertspannung in diesen Bereichen (z. B. in den inaktiven Segmenten) höher sein, was einen zugeordneten Sättigungsstrom in den inaktiven Segmenten signifikant verringern und eine bessere Kurzschlussfähigkeit erreichen kann. Außerdem können, während die inaktiven Segmente eine hohe Schwellenwertspannung aufweisen können, diese Bereiche immer noch eine gewisse Inversion während der Leitung bereitstellen, die ermöglichen kann, dass der Strom verteilt wird. Dementsprechend kann ein Kompromiss zwischen Vce,sat, Ice,sat und Eoff für eine bestimmte Implementierung leicht erreicht werden.
  • 3B und 3C sind Diagramme, die jeweilige Draufsichten der Maskierungslayouts 300b und 300c zum Definieren von Gräben in einer Graben-Gate-IGBT-Vorrichtung veranschaulichen. Bei bestimmten Implementierungen könnten die Maskierungslayouts 300b oder 300c anstelle des Maskierungslayouts 300a von 3A verwendet werden. Da die Maskierungslayouts 300b und 300c ähnlich denen des Maskierungslayouts 300a sind, werden die Details, die vorstehend in Bezug auf die Maskierungsschicht 300a von 3A erörtert wurden, hier nicht wiederholt.
  • Wie in 3B gezeigt, definiert das Maskierungslayout 300b Halbleitermesas 330b, die in dieser Implementierung aktive Mesas sind. Das heißt, wie in 3B zu sehen ist, die Längen der Finger 341a und 342a in dem inaktiven Segmentbereich, z. B. im Bereich 340b zwischen den zentralen Grabenabschnitten 350b, sind derart, dass die Finger 341b (entferntes Halbleitermaterial) und 342b (verbleibendes Halbleitermaterial) aneinander anliegen. Solch eine Struktur kann, wenn die Finger 342a des verbleibenden Halbleitermaterials oxidiert, gefüllt usw. werden, dielektrische Abschnitte ergeben, wie beispielsweise die dielektrischen Abschnitte 140c in 1C, die die Mesa 330b unterbrechen. Das heißt, in solchen Implementierungen ist das Halbleitermaterial der Mesas 330b nicht kontinuierlich (z. B. von links nach rechts in 3B), sondern wird durch die von den Fingern 342b gebildeten dielektrischen Abschnitte unterbrochen (geschnitten usw.). Bei solchen Implementierungen können feste dielektrische Abschnitte in den inaktiven Segmenten eines zugeordneten IGBT gebildet werden. Während unter solchen festen dielektrischen Strukturen gespeicherte (lokalisierte, vorhandene usw.) Ladungsträger den Betriebswiderstand eines entsprechenden IGBT verringern können, kann jedoch ein seitlicher Leitungsabstand (unter den dielektrischen Strukturen) die Abschaltgeschwindigkeit erhöhen (kann z. B. den Abschaltverlust Eoff erhöhen).
  • Wie in 3C gezeigt, definiert das Maskierungslayout 300c Mesas 330c, die in dieser Implementierung inaktive Segmente einschließen können, wo Abschnitte des Halbleitermaterials 341c entfernt werden können und entsprechende Abschnitte des verbleibenden Halbleitermaterials 340c (z. B. nach einem Grabenätzen) verwendet (z. B. oxidiert) werden können, um dielektrische Abschnitte zu bilden, die die inaktiven Segmente der Mesas 330c definieren. In solchen Implementierungen können aktive Segmente der Mesa 330c zwischen den dielektrischen Abschnitten (gebildet aus Halbleiterabschnitten 340c), die die inaktiven IGBT-Segmente definieren, in ähnlicher Weise wie für das Maskierungslayout 300a angeordnet werden.
  • 4A bis 4G sind Querschnittsdiagramme, die einen Halbleiterherstellungsprozess zum Herstellen eines Graben-Gate-IGBT 400 mit Gräben, die unter Verwendung des Herstellungslayouts 300a von 3A definiert sind, veranschaulichen. Der Kürze und Klarheit halber wird nicht jeder Verarbeitungsschritt des Prozessablaufs, der in 4A bis 4G gezeigt ist, in der folgenden Erörterung spezifisch veranschaulicht oder im Detail beschrieben. Dementsprechend kann jede Zeichnung von 4A bis 4G für mehrere Halbleiterverarbeitungsvorgänge stellvertretend sein. Die spezifischen Halbleiterverarbeitungsvorgänge (und zugeordneten Verarbeitungsparameter), die durchgeführt werden, um eine IGBT-Vorrichtung herzustellen, wie beispielsweise die IGBT-Vorrichtung 400, hängen von der speziellen Implementierung ab, wie beispielsweise gewünschte Betriebsparameter einer IGBT-Vorrichtung (z. B. Kurzschlusswiderstandszeit, Durchbruchspannung, Vce,sat, Eingangskapazität, usw.).
  • Ferner sind in 4B bis 4G Querschnittsansichten, die jeweiligen Schnittansichten entlang jeder der Linien Schnitt 1, Schnitt 2 und Schnitt 3 von 3A entsprechen, gezeigt, um die Struktur des IGBT 400 zu veranschaulichen, die in manchen Implementierungen der Struktur des IGBT 200 von 2A und 2B entsprechen kann. Die jeweilige Schnittlinie, die jeder dieser Schnittansichten entspricht, ist in jeder von 4B bis 4G angegeben.
  • Unter Bezugnahme auf 4A kann ein Halbleitersubstrat (z. B. n-Typ) 401 verwendet werden, um die IGBT-Vorrichtung 400 herzustellen. Wie bei dem IGBT 100 von 1A kann die IGBT-Vorrichtung 400 einen Terminierungsbereich 110 und einen aktiven Bereich 120 einschließen. Der Terminierungsbereich des IGBT 400 ist nur in 4A veranschaulicht, da 4B bis 4G Querschnittsansichten des aktiven Bereichs 120 entlang der Schnittlinien veranschaulichen, die in 3A gezeigt sind, wie vorstehend erörtert.
  • Wie in 4A gezeigt, kann der Terminierungsbereich 110 des IGBT 400 einen N+-Terminierungsbereich 402 (z. B. arsen- und/oder phosphordotiert), P+-Terminierungsringe 404 (z. B. bordotiert) und eine n-Typ-Verbesserungsschicht 406 (die eine höhere n-Typ-Dotierungskonzentration als das Substrat 401 aufweisen kann) einschließen. Der Terminierungsbereich 110 des IGBT 400 kann auch eine lokale Oxidation einer Silizium (LOCOS)-Schicht 408 einschließen. In dem aktiven Bereich 120 des IGBT 400, wie in 4A veranschaulicht, kann eine n-Typ-JFET-Schicht 412 in dem Substrat 401 gebildet werden, eine Kontaktfeld-Oxidschicht 410, die eine Form der LOCOS-Schicht 408 steuern kann (z. B. ein Vogelschnabel), kann über dem aktiven Bereich 120 (und einem Abschnitt des Terminierungsbereichs 110 angrenzend an die LOCOS-Schicht 408) gebildet werden, und eine Tetraethylorthosilicat (TEOS)-Schicht 414 kann sowohl über dem Terminierungsbereich 110 als auch dem aktiven Bereich 120 gebildet werden. Die TEOS-Schicht 414 kann als eine Hartmaskenschicht zur Verwendung beim Definieren von Grabenmerkmalen, wie beispielsweise Grabenmerkmalen der Maskierungsschicht 300a von 3A, dienen.
  • Es wird Bezug genommen auf 4B, die Querschnittsansichten in dem aktiven Bereich 120 des IGBT 400 zeigt, wo, wie in 4B angegeben, diese Querschnittsansicht jeweils mit den Schnittlinien Schnitt 1, Schnitt 2 und Schnitt 3 von 3A entspricht. In 4B wurden Photolithographie- und Ätzvorgänge durchgeführt, um die TEOS-Hartmaskenschicht 414 zu strukturieren, Photoresist zu entfernen und die Grabenmerkmale der Maskierungsschicht 300a z. B. unter Verwendung einer isotropen Plasmaätzung zu ätzen. In bestimmten Implementierungen können die Grabenmerkmale mit einer Zieltiefe TD1 in einem Bereich von 5 bis 7 µm geätzt werden. Bezugszeichen, die den verschiedenen Maskierungsmerkmalen (Grabenmerkmalen) der Maskierungsschicht 300a entsprechen, werden in 4B (sowie 4C) verwendet, um die Lage dieser verschiedenen Grabenmerkmale in den Querschnittsansichten entlang der Schnittlinien anzuzeigen. Zum Beispiel zeigt 4B die Mesas 330a, die zentralen Gräben von 350a der inaktiven IGBT-Segmente, die entfernten Grabenfinger 341a, die verbleibenden Grabenfinger 342a und die aktiven Segmentgräben 351a.
  • Nunmehr auf 4C Bezug nehmend kann ein Opferoxid (SacOX) gebildet und entfernt werden, was dazu beitragen kann, jegliche Beschädigung des Halbleitersubstrats 401 (und der JFET-Schicht 412), die durch den Grabenätzprozess von 4B verursacht wird, zu entfernen. Nach dem Entfernen der SacOX-Schicht kann ein Gate-Oxidationsprozess durchgeführt werden, welcher das Gate-Oxid 460 an den Seitenwänden der aktiven Segmentgräben 351a (wie beispielsweise für Schnitt 1 in 4C veranschaulicht) bildet, sowie die dielektrischen Abschnitte 340a der inaktiven Segmente (wie beispielsweise für die Schnitte 2 und 3 von 4C veranschaulicht) bildet. Wie für Schnitt 2 in 4C gezeigt, bleiben die zentralen Gräben 350a der inaktiven Segmente offen, während eine Oxidation der Halbleiterfinger 342a (aus den Gate-Oxidations- und/oder SacOX-Vorgängen) als Ergebnis der Volumenexpansion der Halbleiterfinger 342a beim Oxidieren einen durchgängigen Block des Dielektrikums 340a entlang Schnitt 3 erzeugen kann (und die äußeren Abschnitte der inaktiven Grabensegmente, wo die entfernten Grabenfinger 341a und die verbleibenden Halbleiterfinger 342a ausgebildet waren).
  • Nunmehr auf 4D Bezug nehmend, können leitfähige Elektroden 450 (z. B. dotiertes Polysilizium) in den aktiven Segmentgräben 351a und den zentralen Gräben 350a der inaktiven Segmente gebildet werden. Wie in 4E gezeigt, können Dotiermaterialimplantations- und thermische Antriebsvorgänge durchgeführt werden, um p-Mulden 430 und n-Typ-Source-Implantate 440 in den Mesas 330a zu bilden, wobei die p-Mulden 430 in den aktiven (Schnitt 1) und inaktiven Segmenten (Schnitte 2 und 3) gebildet werden, während die Source-Implantate 440 nur in den aktiven Segmenten (Schnitt 1) gebildet werden. In bestimmten Implementierungen kann der Source-Implantationsprozess unter Verwendung einer Photolithographiemaske durchgeführt werden, während in anderen Implementierungen (wie beispielsweise jenen unter Verwendung der Maskierungsschicht 330b von 3B) die Source-Implantate 440 selbstausgerichtet sein können (z. B. wo das Source-Implantat durch die dielektrischen Abschnitte der inaktiven Segmente blockiert ist, die sich kontinuierlich zwischen inaktiven Grabensegmenten erstrecken).
  • Wie in 4F veranschaulicht, kann eine dielektrische Vormetallschicht 460, wie beispielsweise eine Phosphorsilikatglas (phosphosilicate glass (PSG))- und/oder TEOS-Dielektrikumsschicht, gebildet werden. Nun auf 4G Bezug nehmend können Metallverbindungen zu den verschiedenen Elementen des IGBT 400 sowie andere Merkmale des IGBT 400 gebildet werden. Diese Merkmale können zum Beispiel p-Typ-Verbesserungsimplantate 462, Source-Kontakte 464, Metallisierungsschichten 466 und 476, eine Passivierungsschicht 468 und leitfähige Elektrodenkontakte 474 (z. B. Gate- und/oder Emitterkontakte) einschließen. Abhängig von der Implementierung können zusätzliche Merkmale gebildet werden und/oder eines oder mehrere der veranschaulichten Merkmale des IGBT 400 könnten beseitigt werden.
  • 5 ist ein Diagramm, das schematisch einen Abschnitt eines Graben-Gate-IGBT 500 veranschaulicht, der eine oder mehrere oxidgefüllte Mesas einschließen kann. Der IGBT 500 von 5 schließt eine Mehrzahl von Gräben 510, 520, 530, 540, 550, 560, 570 und 580 ein. Der IGBT 500 schließt auch eine Mehrzahl von Mesas 515, 525, 535, 545, 555, 565 und 575 ein, wobei jede der Mesas 515 bis 575 jeweils zwischen zwei der Gräben 510 bis 580 angeordnet ist. Bei bestimmten Implementierungen kann der IGBT 500 unter Verwendung des Halbleiterherstellungsprozesses hergestellt werden, der in 8A bis 8H veranschaulicht ist und nachstehend beschrieben wird.
  • In dem IGBT 500 können die Gräben 510 bis 580 jeweils mit einem Dielektrikum (z. B. einem Gate-Oxid) ausgekleidet sein und eine entsprechende leitfähige Elektrode (z. B. dotiertes Polysilizium) einschließen, die darin angeordnet ist. Abhängig von der speziellen Implementierung können die leitfähigen Elektroden in den Gräben 510 bis 580 des IGBT 500 Gate-Elektroden, Emitterelektroden oder eine Kombination von Gate-Elektroden und Emitterelektroden sein. Die Mesas 515 bis 575 können aktive Emittermesas, passive Emittermesas, oxidgefüllte Mesas, massefreie passive Mesas oder eine Kombination aus aktiven Emittermesas, passiven Emittermesas, oxidgefüllten Mesas und massefreien passiven Mesas sein. Wie vorstehend erörtert, können oxidgefüllte Mesas (oder oxidgefüllte Mesasegmente) verwendet werden, um inaktive Segmente des IGBT 500 zu definieren. Abhängig von der jeweiligen Implementierung können diese inaktiven Segmente (z. B. inaktive Abschnitte) des IGBT 500 auch passive Emittermesas und/oder massefreie passive Mesas einschließen, die verwendet werden können, um spezifische Leistungsmerkmale des IGBT 500 zu erreichen, wie beispielsweise Betriebswiderstand, Schaltzeit, Eingangskapazität usw.
  • Tabelle 1 unten veranschaulicht verschiedene Beispielimplementierungen (z. B. Anordnungen) des IGBT 500, wobei die folgenden Abkürzungen in der Tabelle verwendet werden: OFM bezeichnet eine oxidgefüllte Mesa (die z. B. ein inaktives Segment des IGBT 500 definiert); AEM gibt eine aktive Emittermesa an (die z. B. ein Source-Implantat einschließt und in einem aktiven Segment des IGBT 500 neben einem Gate-Elektroden-Graben angeordnet ist), PEM gibt eine passive Emittermesa an, die ein P+-Implantat in einem Kontakt einschließt, aber kein n+-Implantat einschließt (das z. B. in inaktiven Segmenten oder Abschnitten des IGBT 500 angeordnet sein kann und ein Entfernen gespeicherter Ladung verbessern kann, um die Abschaltgeschwindigkeit zu verbessern); FPM (floating passive mesa) gibt eine massefreie passive Mesa an, die ein p-Mulden-Implantat einschließt, aber sowohl ein P+-Implantat als auch ein n+-Source-Implantat weglässt; GT (gate electrode trench) gibt einen Gate-Elektroden-Graben an; und ET (emitter electrode trench) gibt einen Emitterelektrodengraben an. Gate-Elektroden-Gräben (GT), die in inaktive Segmenten des IGBT 500 angeordnet sind, können die Ladungsträgeransammlung in den inaktiven Segmenten verbessern, wie beispielsweise unter einer oxidgefüllten Mesa (was z. B. den Betriebswiderstand des IGBT 500 durch Verbessern der seitlichen Leitung auf unter unterhalb der inaktiven Segmente verringern kann). Emitterelektrodengräben (ET) können ein Abschirmen und Rauschdämpfen bereitstellen, wie beispielsweise für angrenzende (benachbarte) Gate-Elektroden-Gräben, und können auch eine negative Gate-Kapazität einer entsprechenden IGBT-Vorrichtung verringern.
  • In manchen der Beispiele (angegeben als Bsp. 1 bis 8) in Tabelle 1 sind spezifische Mesa- und Grabentypen (unter Verwendung der vorstehenden Abkürzungen) nur für eine Teilmenge der in 5 veranschaulichten Gräben und Mesas gezeigt. In diesen Beispielen sind die Gräben und Mesas von 5, die nicht spezifiziert sind, in Tabelle 1 als N/A angegeben, und diese Gräben und Mesas (als N/A angegeben) sind möglicherweise nicht als Teil der jeweiligen Graben- und Mesaanordnung eines entsprechenden IGBT eingeschlossen. Mit anderen Worten gibt jedes Beispiel in Tabelle 1 eine Anordnung von Graben- und Mesatypen an, die in dem IGBT 500 implementiert werden könnten. Bei bestimmten Implementierungen können diese Beispielmuster von Gräben und Mesas innerhalb eines aktiven Bereichs des IGBT 500 wiederholt werden. Zum Beispiel könnte in Bsp. 1 das gezeigte Muster unterhalb der aktiven Emittermesa 565 wiederholt werden, beginnend mit einer Gate-Graben-Elektrode in dem Graben 570 (wie bei dem Graben 510), wobei die Anordnung der Mesas 515 bis 565 und der Gräben 520 bis 560 von Bsp. 1 unter der Gate-Elektrode in dem Graben 570 fortgesetzt wird. Bei anderen Implementierungen können andere Anordnungen (z. B. Muster) von Gräben und Mesas in Kombination miteinander in dem IGBT 500 verwendet werden. Zum Beispiel können die Beispielanordnungen von Bsp. 1 und Bsp. 2 abgewechselt werden, um einen aktiven Bereich des IGBT 500 zu bilden. Andere Kombinationen, einschließlich Kombinationen, die nicht spezifisch in Tabelle 1 gezeigt sind, sind ebenfalls möglich. Tabelle 1
    Graben/Mesa Bsp. 1 Bsp. 2 Bsp. 3 Bsp. 4 Bsp. 5 Bsp. 6 Bsp. 7 Bsp. 8
    510 GT GT GT GT GT GT GT ET
    515 OFM OFM OFM OFM OFM OFM OFM OFM
    520 ET GT GT ET ET ET GT ET
    525 OFM OFM OFM OFM PEM OFM OFM OFM
    530 ET ET ET ET ET ET ET ET
    535 OFM OFM PFM OFM OFM OFM OFM OFM
    540 ET ET ET GT GT ET ET ET
    545 OFM OFM OFM AEM AEM OFM OFM OFM
    550 ET GT GT N/A N/A ET GT ET
    555 OFM OFM OFM N/A N/A OFM OFM OFM
    560 GT GT GT N/A N/A GT GT ET
    565 AEM AEM AEM N/A N/A AEM AEM AEM
    570 N/A N/A N/A N/A N/A ET ET GT
    575 N/A N/A N/A N/A N/A AEM AEM AEM
    580 N/A N/A N/A N/A N/A GT GT N/A
  • 6A und 6B sind Diagramme, die schematische Draufsichten von Abschnitten von Graben-Gate-IGBT-Vorrichtungen 600a und 600b veranschaulichen, die ein oder mehrere oxidgefüllte Mesasegmente 630 einschließen können. Die Anordnung der IGBT-Vorrichtungen 600a und 600b kann zum Beispiel in dem aktiven Bereich 120 des IGBT 100, der in 1A gezeigt ist, eingeschlossen sein.
  • Die IGBT-Vorrichtungen 600a und 600b schließen auch Gräben 610 ein, die Gate-Elektrodengräben, Emitterelektrodengräben oder eine Kombination von Gate-Elektrodengräben und Emitterelektrodengräben sein können, abhängig von der speziellen Implementierung. Die IGBT-Vorrichtungen 600a und 600b schließen ferner aktive Emittersegmente ein. Wie in 6A gezeigt, können aktive Emittermesasegmente 620 des IGBT 600a vertikal miteinander ausgerichtet sein, wie in der Draufsicht veranschaulicht. Gleichermaßen können in dem IGBT 600a von 6A die oxidgefüllten (inaktiven) Mesasegemente 630 in der Draufsicht vertikal miteinander ausgerichtet sein.
  • Im Vergleich dazu kann, wie in 6B gezeigt, jedes der aktiven Emittermesasegmente 630 des IGBT 600b, wie in der Draufsicht veranschaulicht, vertikal mit einem angrenzenden (benachbarten) oxidgefüllten (inaktiven) Mesasegment 630 ausgerichtet sein. Wie bei dem IGBT 500 von 5 können bei manchen Implementierungen die IGBTs 600a und 600b unter Verwendung des in 8A bis 8H veranschaulichten Halbleiterherstellungsprozesses hergestellt werden, was nachstehend erörtert wird.
  • 7A und 7B sind Diagramme, die schematisch Abschnitte von Graben-Gate-IGBT-Vorrichtungen 700a und 700b veranschaulichen, die ein oder mehrere oxidgefüllte Mesasegmente einschließen können. Die Anordnung der IGBT-Vorrichtungen 700a und 700b kann zum Beispiel in dem aktiven Bereich 120 des IGBT 100, der in 1A gezeigt ist, eingeschlossen sein.
  • In den IGBT-Vorrichtungen 700a und 700b können die Grabenelektroden (z. B. Gate-Graben-Elektroden) als Matrizen mit aktiven Emittermesasegmenten 720 und oxidgefüllten Mesasegmenten 730, die innerhalb der Grabenelektroden 710 als Inseln angeordnet sind, oder in einer Ziegelwandtyp-Konfiguration implementiert sein. Andere Anordnungen als die in 7A und 7B gezeigten sind möglich. Zum Beispiel könnten die aktiven Emittermesasegmente 720 und die oxidgefüllten Mesasegmente 730 des IGBT 700a in einer ähnlichen Anordnung versetzt sein, wie für die aktiven Emittersegmente 620 und oxidgefüllten (inaktiven) Mesasegmente 630 in 6B gezeigt, wo ein bestimmtes aktives Emittersegment 720 in der Draufsicht von 7A vertikal mit einem angrenzenden (benachbarten) oxidgefüllten Mesasegment 730 ausgerichtet ist. Wie bei dem IGBT 500 von 5 und den IGBTs 600a und 600b von 6A und 6B können bei bestimmten Implementierungen die IGBTs 700a und 700b unter Verwendung des in 8A bis 8H gezeigten Halbleiterherstellungsprozesses hergestellt werden, was nachstehend erörtert wird.
  • 8A bis 8H sind Querschnittsdiagramme, die einen Halbleiterherstellungsprozess zum Herstellen eines Graben-Gate-IGBT 800 veranschaulichen, der oxidgefüllte Mesas einschließt, um inaktive Segmente des IGBT 800 zu definieren. Der Halbleiterprozess, der in 8A bis 8H veranschaulicht ist, kann verwendet werden, um IGBTs mit Konfigurationen wie jenen, die in 5 (und Tabelle 1 oben), 6A bis 6B und 7A bis 7B veranschaulicht sind, zu erzeugen sowie andere Implementierungen, wie die hierin offenbarten.
  • Wie bei dem Halbleiterherstellungsprozess von 4A bis 4G ist in der folgenden Erörterung zu Zwecken der Kürze und Klarheit nicht jeder Verarbeitungsschritt des Prozessablaufs, der in 8A bis 8H gezeigt ist, in der folgenden Erörterung spezifisch veranschaulicht oder im Detail beschrieben. Dementsprechend kann jede Zeichnung von 8A bis 8H für mehrere Halbleiterverarbeitungsvorgänge stellvertretend sein. Die spezifischen Halbleiterverarbeitungsvorgänge (und zugeordneten Verarbeitungsparameter), die durchgeführt werden, um eine IGBT-Vorrichtung wie beispielsweise die IGBT-Vorrichtung 800 herzustellen, hängen von der speziellen Implementierung ab, wie beispielsweise gewünschten Betriebsparametern einer IGBT-Vorrichtung (z. B. Kurzschlusswiderstandszeit, Durchbruchspannung, Vce,sat, Eingangskapazität, usw.).
  • Ferner sind in 8A bis 8G ein Terminierungsbereich 110 und ein aktiver Bereich 120 (wie beispielsweise in 1A) in jeder Querschnittsansicht angegeben. In bestimmten Implementierungen können die Querschnittsansichten des aktiven Bereichs 120 in 8B bis 8H beispielsweise einer Ansicht entlang einer Linie 8 in 5 entsprechen, obwohl sich die Anzahl der in 8B bis 8H gezeigten Gräben und Mesas zumindest in manchen Fällen von den Anzahlen der in 5 gezeigten Gräben und Mesas unterscheiden. Bei Implementierungen könnten ähnliche Schnittlinien in einer beliebigen der 6A bis 7B eingeschlossen sein, und die Querschnittsansichten des aktiven Bereichs 120 von 8A bis 8H könnten ferner solchen Schnittlinien entsprechen.
  • Bezug nehmend auf 8A, die eine gleiche Konfiguration wie 4A hat, kann ein Halbleitersubstrat 801 (z. B. n-Typ) verwendet werden, um die IGBT-Vorrichtung 800 herzustellen. Wie vorstehend angemerkt, kann die IGBT-Vorrichtung 800 einen Terminierungsbereich 110 und einen aktiven Bereich 120 einschließen. Wie in 8A gezeigt, kann der Terminierungsbereich 110 des IGBT 800 einen N+-Terminierungsbereich 802 (z. B. arsen- und/oder phosphordotiert), P+-Terminierungsringe 804 (z. B. bordotiert) und eine n-Typ-Verbesserungsschicht 806 (die eine höhere n-Typ-Dotierungskonzentration als das Substrat 801 aufweisen kann) einschließen. Der Terminierungsbereich 110 des IGBT 800 kann auch eine lokale Oxidation einer Silizium (LOCOS)-Schicht 808 einschließen. In dem aktiven Bereich 120 des IGBT 800, wie in 8A veranschaulicht, kann eine n-Typ-JFET-Schicht 812 in dem Substrat 801 gebildet werden, eine Kontaktfeld-Oxidschicht 810 kann über dem aktiven Bereich 120 (und einem Abschnitt des Terminierungsbereichs 110 neben der LOCOS-Schicht 808) gebildet werden, und eine Tetraethylorthosilikat (TEOS)-Schicht 814 kann sowohl über dem Terminierungsbereich 110 als auch dem aktiven Bereich 120 gebildet werden. Wie bei der TEOS-Schicht 414 von 4A kann die TEOS-Schicht 814 als eine Hartmaskenschicht zur Verwendung beim Definieren von Gräben für den IGBT 800 dienen.
  • Bezug nehmend auf 8B können Photolithographie- und Ätzvorgänge durchgeführt werden, um die TEOS-Hartmaskenschicht 814 zur Verwendung beim Entfernen von Photoresist und Ätzen von Gräben 845 (z. B. unter Verwendung einer isotropen Grabenätzung) zu strukturieren, wobei das Bilden der Gräben 845 auch Mesas 847 in dem aktiven Bereich 120 (und dem Terminierungsbereich 120 in diesem Beispiel) definiert. Bei bestimmten Implementierungen können die Gräben 845 des IGBT 800 den Gräben 510 bis 580 von 5 entsprechen, während die Mesas 847 des IGBT 800 den Mesas 515 bis 575 von 5 entsprechen können. Wie bei den Grabenmerkmalen von 4B können die Gräben 845 von 8B auch mit einer Zieltiefe in einem Bereich von 5 bis 7 µm geätzt werden.
  • Nunmehr auf 8C Bezug nehmend kann ein Opferoxid (SacOX) erzeugt und entfernt werden, was dazu beitragen kann, jegliche Beschädigung des Halbleitersubstrats 801 (und der JFET-Schicht 812), die durch den Grabenätzprozess von 8B verursacht wird, zu entfernen. Nach dem Entfernen der SacOX-Schicht kann ein Gate-Oxidationsprozess durchgeführt werden, der ein Gate-Oxid 860 an den Seitenwänden der Gräben 845 bilden kann.
  • Nunmehr auf 8D Bezug nehmend, können leitfähige Elektroden 850 (z. B. einschließlich dotiertes Polysilizium) in den Gräben 845 ausgebildet werden. Wie in 8E gezeigt, können Dotiermaterialimplantations- und thermische Antriebsvorgänge durchgeführt werden, um p-Mulden 830 und Source-Implantate 840 vom n-Typ in den Mesas 847 zu bilden (z. B. wie für eine Beispielimplementierung in 8E gezeigt). Bei bestimmten Implementierungen kann der Source-Implantationsprozess unter Verwendung einer Photolithographiemaske durchgeführt werden, während in anderen Implementierungen die Source-Implantate 840 nach den Prozessvorgängen von 8F und 8G ausgebildet werden können (z. B. das Bilden von oxidgefüllten Mesas und/oder oxidgefüllten Mesasegmenten). In solchen Implementierungen können die Source-Implantate 840 selbstausgerichtet sein, z. B. wenn das Source-Implantat durch oxidgefüllte Mesas blockiert ist, oder durch oxidgefüllte Mesasegmente, die inaktive Segmente des IGBT 800 definieren. In solchen Implementierungen würden die Source-Implantate 840 als ein Ergebnis in den aktiven Segmenten des IGBT 800 selbstausgerichtet sein.
  • Nunmehr Bezug nehmend auf 8F können Photolithographievorgänge durchgeführt werden, um eine Maskierungsschicht, wie beispielsweise eine Photoresist-Maskierungsschicht, zu bilden. Ein Gate-Oxidätzen kann anschließend durchgeführt werden, um Gate-Oxid über Abschnitten oder Segmenten von Siliziummesas 847 zu entfernen, die entfernt werden sollen, um oxidgefüllte Mesas zu definieren. Nach dem Entfernen von Gate-Oxid entsprechend der Maskierungsschicht kann eine isotrope oder anisotrope Halbleiterätzung (z. B. Silizium) durchgeführt werden (was ähnlich einem Ätzen sein kann, das verwendet wird, um die Gräben 845 zu bilden), um Halbleitermaterial zu entfernen, um Hohlräume 874 in Abschnitten oder Segmenten der Halbleitermesas 847 zu erzeugen, in denen oxidgefüllte Mesas zu bilden sind (z. B. um inaktive Segmente des IGBT 800 zu definieren).
  • Bezug nehmend auf 8G kann eine thermische Oxidation und/oder eine chemische Dampfabscheidung (chemical vapor deposition (CVD)) eines Dielektrikums durchgeführt werden (z. B. ein CVD-TEOS), um oxidgefüllte Mesasegmente 875 zu definieren (auszubilden, herzustellen usw.). Wie in 8H gezeigt, können die oxidgefüllten Mesasegmente 875 dielektrische eingeschlossene Luftspalte 876 einschließen. Diese Luftspalte 876 können die Gesamtbelastung auf das Halbleitersubstrat 801 verringern und jegliche Biegung in dem Halbleitersubstrat 801 verringern, wie beispielsweise Spannung oder Biegen, die durch die Oxidationsprozesse induziert werden können oder daraus resultieren können, um die oxidgefüllten Mesas 875 zu bilden. Die Verringerung der Spannung oder der Biegung kann wie im Vergleich zu einer Implementierung sein, bei der die Hohlräume 874 in den Mesas 847 von 8F vollständig oder nahezu vollständig mit Dielektrikum (z. B. Oxid) zu füllen waren.
  • Wie ferner in 8G veranschaulicht, können die leitfähigen Elektroden 850 mit dem Emitteranschluss oder dem Gate-Anschluss des IGBT 800 verbunden sein, wie es für die spezielle Implementierung angemessen ist. In 8 werden unter Verwendung der gleichen Akronyme, wie sie in Tabelle 1 oben verwendet werden, leitfähige Elektroden, die mit dem Emitteranschluss des IGBT 800 verbunden sind, als ET bezeichnet, während leitfähige Elektroden, die mit dem Gate-Anschluss des IGBT 800 verbunden sind (z. B. diesen definieren), als GT bezeichnet sind.
  • Wie in 8H gezeigt, kann eine dielektrische Vormetallschicht 860, wie beispielsweise eine dielektrische Phosphorsilikatglas (PSG)- und/oder TEOS-Dielektrikumsschicht, ausgebildet werden. Wie weiter in 8H gezeigt, können Metallverbindungen zu den verschiedenen Elementen des IGBT 800 sowie anderen Merkmalen des IGBT 800 ausgebildet werden. Diese Merkmale können zum Beispiel p-Typ-Verbesserungsimplantate 862, Source-Kontakte 864, Metallisierungsschichten 866 und 876 und eine Passivierungsschicht 868 einschließen. Obwohl in 8H nicht gezeigt, können auch Kontakte zu den leitfähigen Elektroden 850 gebildet werden (z. B. Gate- und/oder Emitterkontakte). Abhängig von der bestimmten Implementierung können zusätzliche Merkmale gebildet werden und/oder eines oder mehrere der veranschaulichten Merkmale des IGBT 800 können beseitigt werden.
  • 9 ist ein Diagramm, das schematisch einen Graben-Gate-IGBT 900 veranschaulicht, der aktive Mesas 920 (z. B. aktive Mesainseln) mit einem dielektrischen (z. B. Oxid-) Terminierungs- und Isolierungs (dielektrische Terminierung)-Bereich 910 einschließt, der zwischen den aktiven Mesas 920 angeordnet ist (und diese umgibt). Wie in 9 gezeigt, können die aktiven Mesas 920 des IGBT 900 miteinander verbunden sein, wie beispielsweise unter Verwendung von leitfähigen Metallschichten und/oder dotierten Polysiliziumverbindem (z. B. für Emitteranschlussverbindungen und Gate-Anschluss-Verbindungen). In dem IGBT 900 können die aktiven Mesas 920 aktive Emittermesas sein. Bei bestimmten Implementierungen kann unter Verwendung der hierin beschriebenen Ansätze ein gesamtes Halbleitersubstrat (z. B. Wafer) außer den Bereichen, in denen aktive Mesas 920 definiert werden sollen, oxidiert werden, um den dielektrischen Terminierungsbereich 910 des IGBT 900 zu bilden. In solchen Ansätzen kann, da der dielektrische Terminierungsbereich 910 die aktiven Mesas 920 elektrisch voneinander isolieren kann, der IGBT 900 ohne implantierte Terminierungsstrukturen, wie beispielsweise N+- und/oder P+-Schutzringe oder Verbesserungsimplantate hergestellt werden.
  • Unter Verwendung der hierin beschriebenen Ansätze, wie zum Beispiel jenen, die in 10A bis 10C, 11A bis 11C, 12A bis 12C und 13A bis 13Jveranschaulicht sind, können Implementierungen des IGBT 900 hergestellt werden, wobei die Flexibilität in der Gestaltung der aktiven Emittermesa 920 (z. B., indem Abmessungen von Gate und Graben-Emittermesa variiert werden), die durch diese offenbarten Implementierungen bereitgestellt wird, eine Ladungsträgerinjektionseffizienz verbessern, Vce,sat (und Sättigungsstrom) verringern, die Eingangs (Miller)-Kapazität verringern, Schaltverlust verringern und auch die Kurzschlusswiderstandsfähigkeit verbessern kann, indem ein Emitteranteil des IGBT 900 verglichen mit aktuellen IGBT-Implementierungen verringert wird. Eine Verbesserung in solchen IGBT-Leistungscharakteristika kann zumindest teilweise durch Erhöhen eines Gate-Abstands (z. B. durchschnittliche Entfernung zwischen aktiven Gate-Segmenten) erreicht werden, was als ein Ergebnis den aktiven Vorrichtungsbereich verringern, den Sättigungsstrom verkleinern, die Ladungsträgerinjektionseffizienz verbessern und Vce,sat eines zugeordneten IGBT, wie beispielsweise des IGBT 900, verringern kann. Bei manchen Implementierungen kann der Gate-Abstand in einem Bereich von 4 µm bis 50 µm liegen.
  • 10A bis 10C sind Querschnittsdiagramme, die schematisch aktive Mesas und dielektrische (Isolierung) Terminierung von IGBTs 1000a, 1000b und 1000c veranschaulichen, die in einem Graben-Gate-IGBT, wie beispielsweise dem Graben-Gate-IGBT 900 von 9, eingeschlossen sein können. In bestimmten Implementierungen können die IGBTs 1000a, 1000b und 1000c unter Verwendung des in 13A bis 13J veranschaulichten Halbleiterherstellungsprozesses hergestellt werden, der nachstehend beschrieben wird.
  • Bezug nehmend auf 10A ist ein Abschnitt eines IGBT 1000a veranschaulicht, der zum Beispiel in dem IGBT 900 eingeschlossen sein kann. Der IGBT 1000a ist als in einem Halbleitersubstrat 1001a implementiert und eine dielektrische Terminierung 1010a einschließend gezeigt (die z. B. einen inaktiven Bereich des IGBT 1000a definiert). Ebenfalls in 10A abgebildet sind Abschnitte von zwei aktiven Mesas 1020a, die p-Mulden 1030a und Source-Implantate 1040a einschließen. Der IGBT 1000a schließt auch leitfähige Gate-Elektroden 1050a ein, die von den aktiven Mesas 1020a durch Gate-Dielektrikumsschichten 1060a isoliert sind. In dem Beispiel von 10A sind aktive Segmente (aktive Emittersegmente) entlang der Gate-Elektroden 1050a durch die aktiven Mesas 1020a definiert, während die dielektrische Terminierung 1010a inaktive IGBT-Segmente entlang der Gate-Elektroden 1050a (gegenüber den aktiven Segmenten der Gate-Dielektrika 1050a) definiert.
  • Nun Bezug nehmend auf 10B ist ein Abschnitt eines IGBT 1000b veranschaulicht, der zum Beispiel in dem IGBT 900 eingeschlossen sein kann. Der IGBT 1000b, der dem IGBT 1000a von 10A ähnlich ist, schließt ein Halbleitersubstrat 1001b; eine dielektrische Terminierung 1010b (die z. B. einen inaktiven Bereich des IGBT 1000b definiert); aktive Mesas 1020b, die p-Mulden 1030b und Source-Implantate 1040b; und eine leitfähige Gate-Elektrode 1050b ein, die von den aktiven Mesas 1060b durch Gate-Dielektrikumsschichten 1060b isoliert ist. In dem Beispiel von 10B sind aktive IGBT-Segmente des IGBT 1000b entlang der Gate-Elektroden 1050b durch die aktiven Mesas 1020b definiert, während die dielektrische Terminierung 1010b inaktive IGBT-Segmente entlang der Gate-Elektrode 1050b (gegenüber den aktiven Segmenten des Gate-Dielektrikums 1050b) definiert.
  • Der IGBT 1000b unterscheidet sich von dem IGBT 1000a darin, dass sich die leitfähige Gate-Elektrode 1050b über den dielektrischen Terminierungsbereich 1010b erstreckt und eine einzelne Gate-Elektrode 1050b (eher als zwei getrennte Gate-Elektroden 1050a) mit vertikalen Abschnitten 1054b bildet, die sich entlang einer vertikalen Achse V erstrecken. Solch ein Ansatz kann verwendet werden, um eine Eingangs (Miller)-Kapazität des IGBT 1000b zu variieren.
  • Nun Bezug nehmend auf 10C wird ein Abschnitt eines IGBT 1000c veranschaulicht, der zum Beispiel in dem IGBT 900 eingeschlossen sein kann. Der IGBT 1000c, der den IGBTs 1000a und 1000b ähnlich ist, schließt ein Halbleitersubstrat 1001c; eine dielektrische Terminierung 1010c (die z. B. einen inaktiven Bereich des IGBT 1000c definiert); aktive Mesas 1020c, die p-Mulden 1030c und Source-Implantate 1404c einschließen; und eine leitfähige Gate-Elektrode 1050c ein, die durch Gate-Dielektrikumsschichten 1060c von den aktiven Mesas 1020c isoliert ist. In dem Beispiel von 10C sind aktive IGBT-Segmente des IGBT 1000c entlang der Gate-Elektrode 1050c durch die aktiven Mesas 1020b definiert, während die dielektrische Terminierung 1010b inaktive IGBT-Segmente entlang der Gate-Elektrode 1050c (gegenüber den aktiven Segmenten des Gate-Dielektrikums 1050c) definiert.
  • Der IGBT 1000c unterscheidet sich von dem IGBT 1000b darin, dass die leitfähige Gate-Elektrode 1050c eine Säule 1052c einschließt, die sich vertikal entlang der Achse V in dem dielektrischen Terminierungsbereich 1010b erstreckt (und vor einer unteren Oberfläche des dielektrischen Terminierungsbereichs 1010c endet). Solch ein Ansatz, wie bei der leitfähigen Gate-Elektrode 1050b, kann verwendet werden, um eine Eingangs (Miller)-Kapazität des IGBT 1000c zu variieren. Der IGBT 1000c unterscheidet sich von dem IGBT 1000b darin, dass die leitfähige Gate-Elektrode 1050c vertikale Abschnitte 1054c einschließt, die sich vertikal entlang der Achse V bis zu einer Tiefe erstrecken, die geringer ist als eine Tiefe der Säule 1052c des IGBT 1000c und zudem geringer ist als eine Tiefe von vertikalen Abschnitten 1054b des IGBT 1000b.
  • 11A bis 11C sind Diagramme, die verschiedene Säulen veranschaulichen, die verwendet werden können, um die Oxidterminations- und -isolierungsbereiche einer Graben-Gate-IGBT-Vorrichtung zu bilden, wie beispielsweise die Oxidterminationsbereiche der IGBT-Vorrichtungen von 9 bis 10C. Abhängig von der bestimmten Implementierung können Gräben, die die Säulen in den dielektrischen Terminierungsbereichen von 11A bis 11C definieren, unter Verwendung eines gleichen Halbleiterätzprozesses gebildet werden, der zum Bilden von Gräben in einer aktiven Mesa einer zugeordneten IGBT-Vorrichtung verwendet wird. Bei manchen Implementierungen können die Gräben, die die Säulen in den dielektrischen Terminierungsbereichen von 11A bis 11C definieren, unter Verwendung eines anderen Halbleiterätzprozesses als der Halbleiterprozess gebildet werden, der verwendet wird, um Gräben in einer aktiven Mesa einer zugeordneten IGBT-Vorrichtung zu bilden. Bei Implementierungen unter Verwendung unterschiedlicher Grabenätzprozesse (in dem aktiven Bereich und dem inaktiven oder dielektrischen Terminierungsbereichen) können unterschiedliche Grabentiefen in den aktiven Mesas und den dielektrischen (Isolierungs-) Terminierungsbereichen erreicht werden, was dielektrische Terminierungsstrukturen ermöglichen kann, die tiefer als die aktiven Mesas sind, was die Isolierung und Terminierung zwischen aktiven Mesas weiter verbessern kann.
  • Die Säulen, die in den dielektrischen Terminierungsbereichen von 11A bis 11C ausgebildet sind (oder anderen dielektrischen Terminierungsbereichen), können oxidiert, mit dielektrischem Material gefüllt, mit Polysilizium gefüllt und/oder verwendet werden, um Luftspalte in den dielektrischen Terminierungsbereichen zu definieren. Wie hierin erörtert, können solche dielektrischen Terminierungsbereiche eine elektrische Isolierung und eine elektrische Terminierung für aktive Emittermesas eines IGBT bereitstellen, wie zum Beispiel die aktiven Mesas 920 des IGBT 900.
  • 11A veranschaulicht einen dielektrischen Isolierungsbereich 1110a, der kreisförmige Halbleitersäulen 1112a einschließt. In Beispielimplementierungen kann jede der Säulen 1112a annähernd 0,6 µm breit sein, annähernd 0,4 µm voneinander beabstandet und annähernd 5 µm hoch sein (z. B. können die Gräben, die die Säulen 1112a definieren, annähernd 5 µm tief sein). 11B veranschaulicht einen dielektrischen Isolierungsbereich 1110b, der serpentinenförmige Halbleitersäulen 1112b einschließt, während 11C einen dielektrischen Isolierungsbereich 1110c veranschaulicht, der Y-förmige Halbleitersäulen 1112c einschließt. Bei Beispielimplementierungen kann jede der Säulen 1112b und 1112c eine Gesamtbreite von annähernd 0,6 µm breit aufweisen, annähernd 0,8 µm beabstandet sein, und, da sie strukturell stabiler als die kreisförmigen Säulen 1112a sind, können sie 16 µm hoch oder höher sein (z. B. können die die Säulen 1112b und 1112c definierenden Gräben annähernd 16 µm tief oder tiefer sein). Andere Säulenkonfigurationen sind möglich, wie beispielsweise zickzackförmige Säulen, I-förmige Säulen usw.
  • In den Ansätzen von 11A bis 11C können nach dem Ausbilden der Säulen die Säulen oxidiert werden, was deren Volumen vergrößert, was in ihren Außenabmessungen als Ergebnis der Oxidation zu einem Erhöhen führt. Aufgrund des Abstands zwischen den Säulen, der von der bestimmten Implementierung abhängt, führt die Oxidation der Säulen jedoch nicht zu einer signifikanten Belastung oder Biegung eines Halbleiterwafers, der zum Bilden eines zugeordneten IBGT verwendet wird. Wie hierin beschrieben, können die oxidierten Säulen der dielektrischen Terminierungsbereiche weiter verarbeitet werden, um Lücken mit Polysilizium zu füllen und/oder dielektrische eingeschlossene Luftspalte mit relativ kleiner Abscheidungsdicke aufgrund der engen Spalte zwischen den Säulen zu bilden.
  • 12A bis 12C sind Diagramme, die schematisch Abschnitte von IGBT-Vorrichtungen veranschaulichen, die in einem IGBT, wie beispielsweise dem IGBT 900 von 9, eingeschlossen sein können. In jeder der 12A bis 12C sind verschiedene Anordnungen von aktiven Mesas, IGBT-Gate-Konfigurationen und dielektrischen Terminierungsbereichen veranschaulicht.
  • Bezug nehmend auf 12A ist ein Abschnitt einer IGBT-Vorrichtung 1200a veranschaulicht, der zum Beispiel in dem IGBT 900 von 9 eingeschlossen sein kann. Der IGBT 1200a schließt einen dielektrischen Terminierungsbereich 1210a, eine aktive Emittermesa 1220a und ein Source-Implantat 1240a ein, das in der aktiven Emittermesa 1220a angeordnet ist. Die IGBT-Vorrichtung 1200a schließt auch eine strukturierte leitfähige Gate-Elektrode 1250b ein, die mit Graben-Gate-Elektroden verbunden werden kann, die an die aktive Mesa 1220a angrenzen (z. B. wie die in 10A veranschaulichten leitfähigen Elektroden 1050a). Wie in 12A gezeigt, ist die Gate-Elektrode 1250a von der aktiven Emittermesa 1220a durch ein Gate-Dielektrikum 1260a isoliert.
  • Nun Bezug nehmend auf 12B ist ein Abschnitt einer IGBT-Vorrichtung 1200b veranschaulicht, der zum Beispiel in dem IGBT 900 von 9 eingeschlossen sein kann. Der IGBT 1200b schließt einen dielektrischen Terminierungsbereich 1210b, eine aktive Emittermesa 1220b und ein Source-Implantat 1240b ein, das in der aktiven Emittermesa 1220b angeordnet ist. Die IGBT-Vorrichtung 1200b schließt auch eine leitfähige Decken-Gate-Elektrode 1250b ein, deren Konfiguration sich von der strukturierten Gate-Elektrode 1250a von 12A unterscheidet. In ähnlicher Weise wie die strukturierte Gate-Elektrode 1250a kann die Decken-Gate-Elektrode 1250b mit Graben-Gate-Elektroden verbunden werden, die an die aktive Mesa 1220b angrenzen (z. B. wie die in 10A veranschaulichten leitfähigen Elektroden 1050a). Wie in 12B veranschaulicht, ist die Decken-Gate-Elektrode 1250b von der aktiven Emittermesa 1220b durch ein Gate-Dielektrikum 1270a isoliert.
  • Nun Bezug nehmend auf 12C ist ein Abschnitt einer IGBT-Vorrichtung 1200c veranschaulicht, der zum Beispiel in dem IGBT 900 von 9 eingeschlossen sein kann. Der IGBT 1200c schließt einen dielektrischen Terminierungsbereich 1210c, aktive Emittermesas 1220c und entsprechende Source-Implantate 1240c ein, die in den aktiven Emittermesas 1220c angeordnet sind. Die IGBT-Vorrichtung 1200b schließt auch eine strukturierte leitfähige Gate-Elektroden 1250 ein, deren Konfiguration sich von der strukturierten Gate-Elektrode 1250a von 12A unterscheidet. In ähnlicher Weise wie die strukturierte Gate-Elektrode 1250a und die Decken-Gate-Elektrode 1250b können die strukturierten Gateelektroden 1250c mit Graben-Gate-Elektroden verbunden sein, die an die aktiven Emittermesas 1220c angrenzen (z. B. wie die in 10A veranschaulichten leitfähigen Elektroden 1050a). Wie in 12C gezeigt, sind die strukturierten Gate-Elektroden 1250c von ihren jeweiligen aktiven Emittermesas 1220c durch ein Gate-Dielektrikum 1260a isoliert.
  • 13A bis 13J sind Diagramme (Querschnitts- und Draufsichten), die einen Halbleiterherstellungsprozess zum Herstellen einer Graben-Gate-IGBT-Vorrichtung 1300 veranschaulichen. In bestimmten Implementierungen kann der in 13A bis 13J veranschaulichte Halbleiterprozess verwendet werden, um IGBTs mit Konfigurationen wie beispielsweise die IGBT-Vorrichtungen von 9, 10A bis 10C und 12A bis 12C sowie andere IBGT-Implementierungen herzustellen, wie beispielsweise die hierin offenbarten.
  • Wie bei den Halbleiterherstellungsprozessen von 4A bis 4G und 8A bis 8H ist aus Gründen der Kürze und Klarheit nicht jeder Verarbeitungsschritt des Prozessablaufs, der in 13A bis 13J gezeigt ist, in der folgenden Erörterung spezifisch veranschaulicht oder im Detail beschrieben. Dementsprechend kann jede Zeichnung von 13A bis 13J für mehrere Halbleiterverarbeitungsvorgänge stellvertretend sein. Die spezifischen Halbleiterverarbeitungsvorgänge (und zugeordneten Verarbeitungsparameter), die durchgeführt werden, um eine IGBT-Vorrichtung wie beispielsweise die IGBT-Vorrichtung 1300 herzustellen, hängen von der speziellen Implementierung ab, wie beispielsweise gewünschte Betriebsparameter einer IGBT-Vorrichtung (z. B. Kurzschlusswiderstandszeit, Durchbruchspannung, Vce,sat, Eingangskapazität usw.).
  • In 13A bis 13J sind dielektrische Terminierungsbereiche 1310 und aktive Emittermesabereiche 1320 in jeder Querschnittsansicht angegeben. Bei bestimmten Implementierungen können als ein Beispiel die Querschnittsansichten von 13A bis 13J einer Ansicht entlang Linie 13a in 12B entsprechen, obwohl sich die Anzahlen von Gräben und Mesas, die in 13A bis 13J gezeigt sind, zumindest in manchen Fällen von den Anzahlen von Gräben und Mesas entlang der in 12B gezeigten Linie 13a unterscheiden. Ferner kann die Querschnittsansicht von 13J als ein Beispiel einer Ansicht entlang Linie 13b in 12C entsprechen.
  • Bezug nehmend auf 13A kann ein Halbleitersubstrat 1301 (z. B. n-Typ) verwendet werden, um die IGBT-Vorrichtung 1300 herzustellen. Wie vorstehend angemerkt, kann die IGBT-Vorrichtung 1300 einen Oxidterminierungsbereich 1310 und einen aktiven Emittermesabereich 1320 einschließen, die in 13A angegeben sind. Wie in 13A gezeigt, kann eine JFET (n-Typ)-Schicht 1312 gebildet werden, wobei die JFET-Schicht 1312 eine höhere Dotierungskonzentration vom n-Typ als das Substrat 1301 aufweisen kann. Wie ebenfalls in 13A gezeigt, können P+-Ringe 1304 (z. B. bordotiert) implantiert werden. Die P+-Ringe 1304 können eine Sperrspannung (Durchbruchspannung) des IGBT 1300 verbessern. Die P+-Ringe 1304 können auch in aktiven Segmenten anderer hierin beschriebener IGBTs eingeschlossen sein, wie zum Beispiel dem IGBT 200, der in 2A und 2B gezeigt ist, oder IGBTs, die oxidgefiillte Mesasegmente einschließen, wie jene, die in 5 bis 7B veranschaulicht sind. In bestimmten Implementierungen (z. B. Implementierungen mit einem dielektrischen Terminierungsbereich, der tiefer als Gräben in der aktiven Emittermesa 1320 ist, oder breiteren dielektrischen Terminierungsbereichen) können die P+-Ringe 1304 beseitigt werden, da die tiefere und/oder breitere dielektrische Terminierung eine ausreichende Spannungsblockierung bereitstellen kann.
  • Bezug nehmend auf 13B können Abscheidungs- (z. B. TEOS-Abscheidung), Photolithographie- und Ätzvorgänge durchgeführt werden, um eine Hartmaskenschicht zum Ätzen von Gräben 1315 zu strukturieren (z. B. unter Verwendung einer anisotropen Grabenätzung), wobei das Bilden der Gräben 1315 (z. B. bei einer Tiefe TD2 von annähernd 5 µm) auch Säulen 1316 (wie beispielsweise Säulen mit in 11A gezeigten Konfigurationen) in dem dielektrischen Terminierungsbereich 1310 definieren kann (wie beispielsweise Säulen mit in 11A gezeigten Konfigurationen).
  • Nun Bezug nehmend auf 13C kann ein Opferoxid (SacOX) erzeugt und entfernt werden, was helfen kann, jegliche Beschädigung des Halbleitersubstrats 1301 (und der JFET-Schicht 1312), verursacht durch den Grabenätzprozess von 13B, zu entfernen. Nach dem Entfernen der SacOX-Schicht kann ein Gate-Oxidationsprozess durchgeführt werden, der Gate-Oxid 1360 an den Seitenwänden der Gräben 1315 und zumindest an den oberen Oberflächen der Säulen 1316 bilden kann. Bei bestimmten Implementierungen kann der Gate-Oxidationsprozess die Säulen 1316 vollständiger oxidieren, als dies in 13C veranschaulicht ist. Zum Beispiel könnte der Gate-Oxidationsprozess das Halbleitermaterial des Substrats 1301, der JFET-Schicht 1312 und der P+-Ringe 1304, das in den Säulen 1316 eingeschlossen ist, vollständiger oxidieren. Das Ausmaß der Oxidation der Säulen 1316 hängt zumindest von der speziellen Form und den Abmessungen der Säulen 1316 sowie von Parametern (Zeit, Temperatur usw.) des Gate-Oxidationsprozesses ab, der durchgeführt wird. Wie in 13C veranschaulicht, kann in dieser Beispielimplementierung Halbleitermaterial innerhalb der oxidierten Säulen 1316 eine Breite von W1 aufweisen, wobei W1 annähernd 0,0 µm bis 0,5 µm betragen kann. Die oxidierten Säulen 1316 können eine Breite W2 aufweisen, die annähernd 0,5 µm 1,2 µm betragen kann, während der Abstand zwischen oxidierten Säulen einen Abstand W3 aufweisen kann, der annähernd 0,0 µm bis 1,0 µm betragen kann.
  • Wie in 13D gezeigt, können leitfähige Elektroden 1350 auf (innerhalb usw.) des Gate-Oxids 1360, das die Gräben 1315 auskleidet, ausgebildet werden. Die Bildung der leitfähigen Elektroden 1350 (sowie die Bildung von leitfähigen Elektroden der anderen hierin beschriebenen Implementierungen) kann einen Rückätzprozess und/oder einen chemisch-mechanischen Polierprozess einschließen. Wie in 13E gezeigt, kann eine Maske (wie beispielsweise eine Nitridmaske) 1355 über der aktiven Emittermesa 1320 gebildet werden (z. B. unter Verwendung von Photolithographievorgängen). Die leitfähigen Elektroden 1350 können dann (unter Verwendung einer Polysiliziumätzung) aus dem dielektrischen Terminierungsbereich 1310 unter Verwendung der Maske entfernt werden, um die leitfähigen (z. B. Gate-) Elektroden 1350 in der aktiven Emittermesa 1320 beizubehalten.
  • Bezug nehmend auf 13F kann für diese Implementierung ein Säulenoxidationsprozess gebildet werden, um Halbleitermaterial innerhalb der Säulen 1316 vollständiger (z. B. vollständig oder nahezu vollständig) zu oxidieren. Der Säulenoxidationsprozess kann auch das P+-Ring-Implantat 1304 über den Boden des Oxidterminationsbereichs 1320 verteilen, wie in 13F gezeigt.
  • Wie in 13G veranschaulicht, können eine dielektrische Abscheidung (z. B. eine CVD-Oxidabscheidung) und eine dielektrische Rückätzung durchgeführt werden, um die Gräben 1315 zwischen den oxidierten Säulen mit dem dielektrischen Material 1317 weiter zu bilden. Wie in 13G gezeigt, können Luftspalte 1319 in dem dielektrischen Material 1317 verbleiben, wobei die Luftspalte 1319 einen Spannungsbetrag oder ein Biegen verringern können, der oder das als Ergebnis einer nachfolgenden Hochtemperaturverarbeitung auftreten könnte.
  • Wie in 13H gezeigt, können Dotiermaterialimplantations- und thermische Antriebsvorgänge durchgeführt werden, um p-Mulden 1330 und Source-Implantate 1340 vom n-Typ in der aktiven Emittermesa 1320 zu bilden. In dieser Beispielimplementierung kann der Source-Implantationsprozess selbstausgerichtet sein (z. B. indem der dielektrische Terminierungsbereich das Source-Implantat blockiert).
  • Bezug nehmend auf 13I kann eine dielektrische Kappe gebildet werden, um die Luftspalte 1319 in dem dielektrischen Terminierungsbereich 1310 abzudichten. Die dielektrische Kappe kann eine Borphosphorsilikatglasschicht (borophosphosilicate glass (BPSG) layer) 1318 (und/oder ein anderes dielektrisches Material oder Materialien) einschließen, die aufgeschmolzen werden kann, um die obere Oberfläche des IGBT 1300 zu planarisieren. Die dielektrische Kappe kann auch eine Nitridbarrierenschicht 1321 und eine TEOS-Schicht 1323 einschließen.
  • Wie in 13J gezeigt (die einem Querschnitt entlang der Linie 13b in 12C entspricht), können Metallverbindungen mit den verschiedenen Elementen des IGBT 1300 sowie andere Merkmale des IGBT 1300 gebildet werden. Diese Merkmale können beispielsweise p-Typ-Verbesserungsimplantate 1362, Source-Kontakte 1364, Metallisierungsschichten 1366 und 1376 und eine Passivierungsschicht 1368 einschließen. Leitfähige Kontakte (obwohl in 13J nicht spezifisch gezeigt) können auch zu den leitfähigen Gate-Elektroden 1350 in der aktiven Emittermesa 1320 hergestellt werden. Abhängig von der Implementierung können zusätzliche Merkmale gebildet werden und/oder eines oder mehrere der veranschaulichten Merkmale des IGBT 1300 können beseitigt werden.
  • 14 ist ein Diagramm, das schematisch einen Abschnitt eines Graben-Gate-IGBT 1400 veranschaulicht, der unter Verwendung der hierin beschriebenen Techniken hergestellt werden kann, wie beispielsweise durch Kombinieren verschiedener hierin beschriebener Vorgänge. Wie in 14 gezeigt, schließt der IGBT 1400 einen dielektrischen (Isolierungs-) Terminierungsbereich 1410 ein, der zwei aktive IGBT-Segmente isoliert und terminiert. Der dielektrische Terminierungsbereich kann unter Verwendung der vorstehend mit Bezug auf 11A bis 11C und 13A bis 13J beschriebenen Ansätze gebildet (hergestellt, etc.) werden, während die aktiven IGBT-Segmente des IGBT 1400 (z. B. einer über und einer unter dem dielektrischen Terminierungsabschnitt 1410) zum Beispiel unter Verwendung des Ansatzes von 4A bis 4G gebildet (hergestellt usw.) werden könnten.
  • Wie in 14 gezeigt, schließen die aktiven IGBT-Segmente der IGBT-Vorrichtung 1400 jeweils eine aktive Emittermesa 1430 ein, in der Source-Implantate 1440 angeordnet sind. Jedes der aktiven IGBT-Segmente schließt auch leitfähige Grabenelektroden 1450 (z. B. Graben-Gate-Elektroden in diesem Beispiel) ein. Die aktiven IGBT-Segmente schließen auch Gate-Dielektrika 1460 ein, die Gräben, in denen die leitfähigen Gate-Elektroden 1450 angeordnet sind, bilden können.
  • Die verschiedenen vorstehend beschriebenen Vorrichtungen und Techniken können unter Anwendung verschiedener Halbleiter-Verarbeitungs- oder Packungstechniken implementiert werden. Einige Ausführungsformen können unter Verwendung von verschiedenen Arten von Halbleiter-Verarbeitungstechniken in Verbindung mit Halbleitersubstraten, einschließlich u. a. Silizium (Si), Galliumarsenid (GaAs), Siliziumcarbid (SiC) usw., implementiert werden.
  • Es versteht sich auch, dass, wenn ein Element wie beispielsweise eine Schicht, ein Bereich oder ein Substrat als auf, verbunden mit, elektrisch verbunden mit, gekoppelt mit oder elektrisch gekoppelt mit einem anderen Element bezeichnet wird, es direkt auf dem anderen Element, mit dem anderen Element verbunden oder gekoppelt sein kann, oder ein oder mehrere dazwischen liegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine dazwischen liegenden Elemente oder Schichten vorhanden, wenn ein Element als direkt auf, direkt verbunden mit oder direkt gekoppelt mit einem anderen Element oder einer anderen Schicht bezeichnet wird.
  • Obwohl die Ausdrücke direkt auf, direkt verbunden mit oder direkt gekoppelt in der detaillierten Beschreibung möglicherweise nicht verwendet werden, können Elemente, die als direkt auf, direkt verbunden oder direkt gekoppelt gezeigt sind, als solche bezeichnet werden. Die Ansprüche der Anmeldung können geändert werden, um beispielhafte Beziehungen zu kennzeichnen, die in der Patentschrift beschrieben oder in den Figuren gezeigt sind.
  • Wie in dieser Patentschrift verwendet, kann eine Singularform, sofern nicht definitiv ein bestimmter Fall in Bezug auf den Kontext angegeben ist, eine Pluralform einschließen. Raumbezogene Ausdrücke (z. B. über, oberhalb, oberes, unter, unterhalb, darunter, unteres und so fort) sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung einbeziehen. In manchen Implementierungen können die relativen Ausdrücke „über“ und „unter“ jeweils vertikal oberhalb und vertikal darunter einschließen. Bei manchen Implementierungen kann der Begriff „angrenzend“ „seitlich angrenzend an“ (oder „seitlich benachbart“), „vertikal angrenzend an“ (oder „vertikal benachbart“) oder „horizontal angrenzend“ (oder „horizontal benachbart“) einschließen, wobei „benachbart“ angeben kann, dass ein dazwischen liegendes Element zwischen den Elementen, die als angrenzend beschrieben sind, angeordnet ist.
  • Während bestimmte Merkmale der beschriebenen Implementierungen veranschaulicht wurden, wie in diesem Schriftstück beschrieben, sind zahlreiche Modifikationen, Substitutionen, Änderungen und Äquivalente nun für Fachleute ersichtlich. Es versteht sich daher, dass die angehängten Ansprüche alle derartigen Modifikationen und Änderungen abdecken sollen, die in den Umfang der Ausführungsformen fallen. Es versteht sich, dass sie nur in Form von Beispielen vorgestellt wurden, ohne einschränkend zu sein, und es können verschiedene Änderungen in Form und Detail vorgenommen werden. Jeder Abschnitt der in diesem Schriftstück beschriebenen Vorrichtung und/oder Verfahren kann in jeder Kombination kombiniert werden, ausgenommen sich gegenseitig ausschließende Kombinationen. Die in diesem Schriftstück beschriebenen Patentansprüche können verschiedene Kombinationen und/oder Unterkombinationen der Funktionen, Komponenten und/oder Merkmale der verschiedenen beschriebenen Ausführungsformen beinhalten.

Claims (20)

  1. Bipolartransistorvorrichtung mit isoliertem Gate (insulated gate bipolar transistor (IGBT) device), umfassend: einen aktiven Bereich; einen inaktiven Bereich; einen Graben, der sich entlang einer Längsachse in dem aktiven Bereich erstreckt; eine erste Mesa, die durch eine erste Seitenwand des Grabens und parallel zu dem Graben definiert ist; und eine zweite Mesa, die durch eine zweite Seitenwand des Grabens und parallel zu dem Graben definiert ist, wobei die erste Mesa mindestens ein aktives Segment der IGBT-Vorrichtung einschließt, und die zweite Mesa mindestens ein inaktives Segment der IGBT-Vorrichtung einschließt.
  2. IGBT-Vorrichtung nach Anspruch 1, wobei die erste Mesa eine aktive Mesa ist, die in dem aktiven Bereich eingeschlossen ist, und die zweite Mesa eine inaktive Mesa ist, die in dem inaktiven Bereich eingeschlossen ist.
  3. IGBT-Vorrichtung nach Anspruch 1, wobei das mindestens eine aktive Segment ein erstes aktives Segment einschließt und das mindestens eine inaktive Segment ein erstes inaktives Segment einschließt, wobei die IGBT-Vorrichtung ferner umfasst: ein zweites aktives Segment, das in der zweiten Mesa eingeschlossen ist; und ein zweites inaktives Segment, das in der ersten Mesa eingeschlossen ist.
  4. IGBT-Vorrichtung nach Anspruch 1, wobei der inaktive Bereich ein Terminierungsbereich der IGBT-Vorrichtung ist.
  5. Bipolartransistorvorrichtung mit isoliertem Gate (insulated gate bipolar transistor (IGBT) device), umfassend: einen inaktiven Bereich; und eine Mehrzahl von miteinander verbundenen aktiven Bereichen, die verteilt innerhalb des inaktiven Bereichs angeordnet sind, wobei ein aktiver Bereich der Mehrzahl von aktiven Bereichen einschließt: einen Graben, der sich entlang einer Längsachse erstreckt, wobei eine erste Seitenwand des Grabens durch eine aktive Mesa des aktiven Bereichs definiert ist und eine zweite Seitenwand des Grabens durch den inaktiven Bereich definiert ist.
  6. IGBT-Vorrichtung nach Anspruch 5, wobei der inaktive Bereich einen dielektrischen Terminierungsbereich der IGBT-Vorrichtung einschließt, wobei der dielektrische Terminierungsbereich den aktiven Bereich der Mehrzahl von aktiven Bereichen umgibt.
  7. IGBT-Vorrichtung nach Anspruch 5, wobei der Graben ein erster Graben ist, der sich entlang einer ersten Seite der aktiven Mesa erstreckt, wobei der aktive Bereich der Mehrzahl von aktiven Bereichen ferner einen zweiten Graben einschließt, der sich entlang einer zweiten Seite der aktiven Mesa erstreckt, die der ersten Seite der aktiven Mesa gegenüber liegt, wobei der zweite Graben zu dem ersten Graben parallel ist, wobei eine erste Seitenwand des zweiten Grabens durch die zweite Seite der aktiven Mesa definiert ist und eine zweite Seitenwand des zweiten Grabens durch den inaktiven Bereich definiert ist.
  8. IGBT-Vorrichtung nach Anspruch 7, ferner umfassend: eine erste Gate-Elektrode, die in dem ersten Graben angeordnet ist; eine zweite Gate-Elektrode, die in dem zweiten Graben angeordnet ist; und ein Source-Implantat, das in der aktiven Mesa zu dem ersten Graben benachbart und zu dem zweiten Graben benachbart angeordnet ist.
  9. IGBT-Vorrichtung nach Anspruch 5, wobei der inaktive Bereich Säulen einschließt, die oxidiertes Halbleitermaterial einschließen.
  10. IGBT-Vorrichtung nach Anspruch 9, wobei der inaktive Bereich ferner einen oder mehrere Luftspalte einschließt, die zwischen den Säulen angeordnet sind.
  11. IGBT-Vorrichtung nach Anspruch 5, wobei: jeweilige Emitteranschlüsse jedes aktiven Bereichs der Mehrzahl von aktiven Bereichen elektrisch miteinander gekoppelt sind; und jeweilige Gate-Anschlüsse jedes aktiven Bereichs der Mehrzahl von aktiven Bereichen elektrisch miteinander gekoppelt sind.
  12. IGBT-Vorrichtung nach Anspruch 5, wobei ein Gate-Anschluss eines ersten aktiven Bereichs der Mehrzahl von aktiven Bereichen mit einem Gate-Anschluss eines zweiten aktiven Bereichs unter Verwendung von Polysilizium, das auf dem inaktiven Bereich angeordnet ist, elektrisch gekoppelt ist.
  13. IGBT-Vorrichtung nach Anspruch 5, ferner umfassend eine in dem inaktiven Bereich angeordnete Polysiliziumelektrode, wobei die Polysiliziumelektrode mit einem Gate-Anschluss des IGBT gekoppelt ist.
  14. IGBT-Vorrichtung nach Anspruch 5, ferner umfassend ein Spannungssperrimplantat, das an oder unter einem Boden des inaktiven Bereichs angeordnet ist.
  15. Bipolartransistorvorrichtung mit isoliertem Gate (insulated gate bipolar transistor (IGBT) device), umfassend: einen dielektrischen Terminierungsbereich; eine aktive Emittermesa, die innerhalb des dielektrischen Terminierungsbereichs angeordnet ist; und einen Graben, der sich entlang einer Längsachse erstreckt, wobei eine erste Seitenwand des Grabens durch die aktive Emittermesa definiert ist und eine zweite Seitenwand des Grabens durch den dielektrischen Terminierungsbereich definiert ist.
  16. IGBT-Vorrichtung nach Anspruch 15, wobei die aktive Emittermesa eine erste aktive Emittermesa ist, der Graben ein erster Graben ist und die Längsachse eine erste Längsachse ist, wobei die IGBT-Vorrichtung ferner umfasst: eine zweite aktive Emittermesa, die elektrisch mit der ersten aktiven Emittermesa gekoppelt ist; und einen zweiten Graben, der sich entlang einer zweiten Längsachse erstreckt, wobei eine erste Seitenwand des zweiten Grabens durch die zweite aktive Emittermesa definiert ist und eine zweite Seitenwand des zweiten Grabens durch den dielektrischen Terminierungsbereich definiert ist.
  17. IGBT-Vorrichtung nach Anspruch 16, ferner umfassend: eine erste Gate-Elektrode, die in dem ersten Graben angeordnet ist; und eine zweite Gate-Elektrode, die in dem zweiten Graben angeordnet ist, wobei die zweite Gate-Elektrode elektrisch mit der ersten Gate-Elektrode gekoppelt ist.
  18. IGBT-Vorrichtung nach Anspruch 15, wobei der dielektrische Terminierungsbereich Säulen einschließt, die oxidiertes Halbleitermaterial einschließen.
  19. IGBT-Vorrichtung nach Anspruch 18, wobei der dielektrische Terminierungsbereich ferner einen oder mehrere Luftspalte einschließt, die zwischen den Säulen angeordnet sind.
  20. IGBT-Vorrichtung nach Anspruch 15, ferner umfassend ein Spannungssperrimplantat, das an oder unter einem Boden des dielektrischen Terminierungsbereichs angeordnet ist.
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