DE19800179A1

DE19800179A1 - Halbleiterbauelement und Herstellungsverfahren dafür

Info

Publication number: DE19800179A1
Application number: DE19800179A
Authority: DE
Inventors: Shuichi Ueno; Yoshinori Okumura; Shingenobu Maeda; Shigeto Maegawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-05-02
Filing date: 1998-01-05
Publication date: 1998-11-12
Also published as: TW418537B; KR100292278B1; CN1198595A; FR2762930A1; KR19980086395A; FR2762930B1; JPH10308454A; US6020610A

Description

Die Erfindung betrifft ein Halbleiterbauelement und ein Her stellungsverfahren dafür; insbesondere betrifft sie ein Halb leiterbauelement, bei dem innerhalb eines Chips eine Vielzahl von Transistortypen gebildet ist, und ein Verfahren zum Her stellen eines solchen Halbleiterbauelements.

Die vier folgenden herkömmlichen Beispiele werden als Halb leiterbauelement beschrieben, bei dem eine Vielzahl von Typen von Transistoren (z. B. Transistoren mit voneinander ver schiedenen geforderten Spezifikationen) innerhalb eines Chips gebildet sind.

Erstes herkömmliches Beispiel Gesamtstruktur eines DRAM

Zuerst wird als erstes herkömmliches Beispiel der Aufbau eines DRAM 600, in dem eine Vielzahl von Transistortypen gebildet ist, und ein Verfahren zu seiner Herstellung be schrieben. Der Aufbau des DRAM 600 (d. h. die Zellenstruktur) ist in Fig. 76 gezeigt.

Der DRAM 600 umfaßt nicht nur einen Speicherzellen-Array bereich 601 zum Speichern von Daten, sondern auch einen peri pheren Schaltungsbereich (d. h. einen Adreßpuffer 602, einen X-Decodierer 603, einen Y-Decodierer 604, einen Zeilen/ Spalten-Taktbereich 605, einen E/A-Durchlaufbereich 606, einen Auffrischbereich 607, einen Leseverstärkerbereich 608 usw.

Diese Bereiche sind zwar sämtlich durch Transistoren gebil det, aber die für diese Bereiche geforderten Charakteristiken sind voneinander verschieden. Beispielsweise erlaubt der Speicherzellen-Arraybereich 601 nur einen geringen Verlust strom, um das Verschwinden von Daten infolge eines Verlust stroms zu verhindern. Andererseits wird in dem peripheren Schaltungsbereich eine große Strommenge verlangt, um Hochge schwindigkeits-Operationen zu ermöglichen. Um ferner einen Hochpegel von einem Niedrigpegel unterscheiden zu können, muß der Leseverstärkerbereich 608 mit einer Spannung betrieben werden, die beispielsweise die Hälfte derjenigen des Hoch pegels ist. Dazu muß ein Transistor, der für den Leseverstär kerbereich 608 verwendet wird, mit einer niedrigen Spannung betrieben werden. Kurz gesagt, es wird eine Vielzahl von Transistortypen, die voneinander verschiedene Charakteristi ken haben, innerhalb des als einzelnen Chip ausgebildeten DRAM benötigt.

Beim Vergleich von Schwellenwerten ist beispielsweise ein Schwellenwert für einen Transistor des Speicherzellen-Array bereichs ca. 1 V, und ein Schwellenwert für Transistoren der peripheren Schaltungsbereiche ist ca. 0,8 V, wogegen ein Schwellenwert für den Transistor des Leseverstärkerbereichs bis auf 0,4 V verringert sein muß.

Aufbau der jeweiligen Transistoren

Eine herkömmliche Möglichkeit zur Bildung dieser Transisto ren, die voneinander verschiedene Charakteristiken haben, innerhalb eines Chips besteht darin, ein Störstellenprofil einer Kanaldotierungsschicht abhängig von einem Transistor zu ändern. Nachstehend wird ein Beispiel beschrieben, bei dem eine Störstellenkonzentration einer Kanaldotierung abhängig von einem Transistor geändert wird.

Fig. 77 zeigt (in Teildarstellung) ein Beispiel einer Struk tur eines DRAM, der nach einem herkömmlichen Herstellungsver fahren hergestellt wird. Dabei sind Querschnitte von N-Kanal-MOS-Transistoren T1 bis T3 gezeigt, die für den Leseverstär kerbereich, den peripheren Schaltungsbereich und den Speicherzellen-Arraybereich benutzt werden.

In Fig. 77 sind die N-Kanal-MOS-Transistoren T1 bis T3 inner halb einer P-leitenden Muldenschicht 101 gebildet, die auf demselben Halbleitersubstrat 1 (vom P-Typ) gebildet ist. Die Muldenschicht 101 ist durch eine Kanaltrennschicht 102 und eine LOCOS-Schicht 2 auf solche Weise elementmäßig getrennt, daß die N-Kanal-MOS-Transistoren T1 bis T3 in Bereichen gebildet sind, die durch Elementtrennung erzeugt sind.

Der N-Kanal-MOS-Transistor T1 des Leseverstärkerbereichs umfaßt ein Paar von Source/Drain-Schichten 106, die innerhalb der Muldenschicht 101 unabhängig voneinander, aber parallel zueinander gebildet sind, und ein Paar von schwach dotierten Drainschichten (nachstehend "LDD-Schichten") 107, die angren zend an einander gegenüberliegende Randbereiche der Source/Drain-Schichten 106 gebildet sind.

Die Gateoxidschicht 3 ist auf den LDD-Schichten 107 gebildet, und eine Gateelektrode 4 ist auf der Gateoxidschicht 3 gebil det. Eine Seitenwand-Oxidschicht 5 ist an einer seitlichen Oberfläche der Gateoxidschicht 3 und der Gateelektrode 4 ge bildet. Innerhalb der Muldenschicht 101 unter der Gate elektrode 4 ist eine Kanaldotierungsschicht 103 gebildet.

Der N-Kanal-MOS-Transistor T2 des peripheren Schaltungsbe reichs umfaßt ein Paar von Source/Drain-Schichten 106, die innerhalb der Muldenschicht 101 voneinander unabhängig, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 107.

Die Gateoxidschicht 3 ist auf den LDD-Schichten 107 gebildet, und eine Gateelektrode 4 ist auf der Gateoxidschicht 3 gebil det. Die Seitenwand-Oxidschicht 5 ist an einer seitlichen Oberfläche der Gateoxidschicht 3 und der Gateelektrode 4 ge bildet. Innerhalb der Muldenschicht 101 unter der Gate elektrode 4 ist eine Kanaldotierungsschicht 104 gebildet.

Der N-Kanal-MOS-Transistor T3 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 106, die innerhalb der Muldenschicht 101 voneinander unabhängig, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 107.

Eine Gateoxidschicht 3 ist auf den Source/Drain-Schichten 106 und den LDD-Schichten 107 gebildet, und eine Gateelektrode 4 ist auf der Gateoxidschicht 3 gebildet. Die Seitenwand-Oxid schicht 5 ist an einer seitlichen Oberfläche der Gateoxid schicht 3 und der Gateelektrode 4 gebildet. Innerhalb der Muldenschicht 101 unter der Gateelektrode 4 ist eine Kanal dotierungsschicht 105 gebildet. Der Speicherzellen-Array bereich hat eine Gate-Array-Struktur, bei der sich einander benachbarte Gates eine Source/Drain-Schicht 106 teilen. Solche Strukturen sind aufeinanderfolgend angeordnet.

Die Tabelle 1 zeigt Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T1 bis T3.

In der Tabelle 1 ist die Störstellendosis zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T1, T2 und T3 1×10¹²/cm², 3×10¹²/cm² und 5×10¹²/cm² Bor (B) ist als eine Störstelle für jede der Schichten mit der Implantations energie von 50 keV implantiert.

Fig. 78 zeigt Störstellenprofile der N-Kanal-MOS-Transistoren T1, T2 und T3, die den Leseverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellen-Arraybereich bilden und sämtlich in Fig. 77 gezeigt sind, in Querschnitten ent lang den Linien A-A', B-B' bzw. C-C'.

In Fig. 78 ist eine Position (d. h. die Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Die Gateelektrode (Polysiliciumschicht), die Gateoxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Silicium schicht) sind in dieser Reihenfolge von links entlang der Horizontalachse gezeigt.

Wie die Tabelle 1 zeigt, bleibt die Störstellenkonzentration in der Gateelektrode bei allen Transistoren gleichmäßig die gleiche, und daher sind die Linien A-A', B-B' bzw. C-C' eine über der anderen und als überlappende Geraden gezeigt. Ande rerseits ist in der Muldenschicht, wie bereits beschrieben, die Kanaldosis geringer für einen Transistor, der einen nied rigeren Schwellenwert benötigt (d. h. T1 < T2 < T3), und daher ist die Störstellenkonzentration an einer Grenzfläche zwischen der Oxidschicht und der massiven Schicht schwach. Eine Maximalposition jedes Profils ist ungefähr die gleiche wie eine Position, an der jede Kanaldotierungsschicht gebil det ist.

Verfahren zum Herstellen der jeweiligen Transistoren

Es folgt nun eine Beschreibung eines Verfahrens zum Herstel len der N-Kanal-MOS-Transistoren T1, T2 und T3 des Lesever stärkerbereichs, des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs, die in Fig. 77 gezeigt sind, unter Bezugnahme auf die Fig. 79 bis 84.

In einem in Fig. 79 gezeigten Schritt wird die LOCOS-Schicht (d. h. die Feldoxidschicht) 2 mit einer Dicke von beispiels weise 4000 Å nach einem LOCOS-Verfahren auf einer Oberfläche des Halbleitersubstrats 1 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit der Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 101 vom P-Typ innerhalb des Halbleitersubstrats 1 gebildet wird. Es wird zwar auch ein N-leitfähiger Muldenbereich in dem Halbleitersubstrat 1 gebildet, um P-Kanal-MOS-Transisto ren auszubilden, dies ist aber nicht gezeigt und wird nicht beschrieben. Dann werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implan tiert, so daß die Kanaltrennschicht 102 innerhalb des Halb leitersubstrats 1 gebildet wird. Die Kanaltrennschicht 102 wird mit einer solchen Gestalt gebildet, daß sie gemeinsam mit der LOCOS-Schicht 2 die elementmäßig getrennten Bereiche bildet.

Dann wird in einem in Fig. 80 gezeigten Schritt an einer vor gegebenen Position in dem Muldenbereich 101 die Kanaldotie rungsschicht 103 gebildet, die die geringste Störstellenkon zentration entsprechend dem Transistor T1 des Leseverstärker bereichs hat. In dieser Phase wird die Kanaldotierungsschicht 103 auch in Bereichen innerhalb der Transistoren T2 und T3 des peripheren Schaltungsbereichs und des Speicherzellen-Array bereichs gebildet. Die Kanaldotierungsschicht 103 wird durch Implantieren von z. B. Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹²/cm² gebildet.

Als nächstes wird in einem in Fig. 81 gezeigten Schritt eine Resistmaske T201 auf dem Leseverstärkerbereich gebildet. Eine Störstelle wird zusätzlich auf selektive Weise in die Kanal dotierungsschicht 103 des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs implantiert, so daß die Kanaldotierungsschicht 104 gebildet wird, die eine Störstel lenkonzentration entsprechend dem Transistor T2 des periphe ren Schaltungsbereichs hat. In dieser Phase wird die Kanal dotierungsschicht 104 auch in einem Bereich innerhalb des Transistors T3 des Speicherzellen-Arraybereichs gebildet. Die Kanaldotierungsschicht 104 wird gebildet, indem beispiels weise Borionen mit der Energie von 50 keV und einer Dosis von 2×10¹²/cm² implantiert werden.

In einem in Fig. 82 gezeigten Schritt wird dann eine Resist maske R202 auf dem Leseverstärkerbereich und dem peripheren Schaltungsbereich gebildet, eine Störstelle wird zusätzlich auf selektive Weise in die Kanaldotierungsschicht 104 des Speicherzellen-Arraybereichs implantiert, so daß die Kanal dotierungsschicht 105 gebildet wird, die eine Störstellen konzentration gemäß dem Transistor T3 des Speicherzellen-Array bereichs hat. Die Kanaldotierungsschicht 105 wird gebil det, indem beispielsweise Borionen mit der Energie von 50 keV und einer Dosis von 2×10¹²/cm² implantiert werden.

In einem in Fig. 83 gezeigten Schritt wird dann nach der Bildung einer Oxidschicht 31, die zu der Gateoxidschicht 3 auf einer Hauptoberfläche des Halbleitersubstrats 1 wird, durch eine thermische Oxidmethode eine dotierte Polysilicium schicht 41 beispielsweise als Gateelektrodenmaterial auf der Oxidschicht 31 nach einem CVD-Verfahren gebildet. Die Oxid schicht 31 hat eine Dicke von ca. 100 Å, wogegen die dotierte Polysiliciumschicht 41 eine Dicke von ca. 2000 Å hat. Als eine Störstelle wird Phosphor (P) eingesetzt. Die Störstel lenkonzentration ist ca. 5×10²⁰/cm³.

In einem in Fig. 84 gezeigten Schritt wird dann eine Resist maske R203 auf der dotierten Polysiliciumschicht 41 gebildet. Durch Strukturieren werden die Gateelektrode 4 und die Gate oxidschicht 3 gebildet.

Danach wird, nachdem die LDD-Schichten 107 in dem Lesever stärkerbereich, dem peripheren Schaltungsbereich und dem Speicherzellen-Arraybereich durch Ionenimplantierung gebildet sind, die Seitenwand-Oxidschicht 5 an einer seitlichen Ober fläche der Gateoxidschicht 3 und die Gateelektrode 4 mit einer Dicke von ca. 1000 Å gebildet. Unter Nutzung der Seitenwand-Oxidschicht 5 als Maske werden durch Ionenimplan tierung die Source/Drain-Schichten 106 gebildet. Auf diese Weise wird die in Fig. 77 gezeigte Struktur des DRAM erhal ten.

Nunmehr werden die LDD-Schichten 107 erhalten durch Injektion beispielsweise von Arsen- bzw. As-Ionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm². Die Source/Drain-Schichten 106 werden durch Injektion beispielsweise von Arsenionen mit der Energie von 50 keV und einer Dosis von 1×10¹⁵/cm² und anschließendes Tempern für 60 min bei 850°C erhalten.

Danach folgt zwar die Bildung eines Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um den DRAM zu bilden, dies wird jedoch weder beschrieben noch in den Zeichnungen gezeigt.

Probleme mit einem herkömmlichen DRAM

Um bei dem oben beschriebenen herkömmlichen DRAM Transistoren zu bilden, die voneinander verschiedene Charakteristiken haben und im Leseverstärkerbereich, im peripheren Schaltungs bereich, im Speicherzellen-Arraybereich und dergleichen innerhalb eines Chips verwendet werden, wird die Störstellen konzentration der Kanaldotierungsschicht abhängig von jedem Transistor geändert, und der Schwellenwert wird eingestellt.

Je höher aber die Störstellenkonzentration der Kanaldotie rungsschicht ist, um so höher wird der Schwellenwert. Da die Störstellenkonzentration an einem Verbindungsbereich zwischen einer Diffusionsschicht und dem Substrat hoch ist, nimmt gleichzeitig ein Verluststrom aus der Diffusionsschicht (d. h. ein Diffusionsschicht-Verluststrom) zu. Anders gesagt, es haben der Schwellenwert und der Diffusionsschicht-Verlust strom eine Kompromißbeziehung miteinander, und daher wird ein Verluststrom automatisch festgelegt, nachdem einmal der Schwellenwert festgelegt ist. Somit verursacht die Kompromiß beziehung zwischen den beiden eine Einschränkung bei der Aus legung der Schaltung.

Zweites herkömmliches Beispiel Gesamtstruktur eines Flash-Speichers

Als zweites herkömmliches Beispiel wird die Struktur eines Flash-Speichers 700, bei dem eine Vielzahl von Transistor arten gebildet ist, und ein Verfahren zu seiner Herstellung beschrieben.

Fig. 85 zeigt einen Aufbau des Flash-Speichers 700 (die Zellenstruktur). Allgemein unterscheidet sich ein Flash-Spei cher von einem DRAM durch den Gebrauch einer hohen Spannung, wie etwa 10 V, zum Schreiben und Löschen. Dazu ist in dem in Fig. 85 gezeigten Flash-Speicher 700 ein Ladepumpenschalt kreis 710 als Aufwärtstransformier-Schaltkreis angeordnet.

Der Flash-Speicher 700 umfaßt nicht nur einen Speicherzellen-Array bereich 701 zum Speichern von Daten, sondern auch einen hochspannungsfesten Bereich, wie etwa einen X-Decodierer 703 und einen Y-Decodierer 704, der nach dem Aufwärtstransformie ren verwendet wird, einen peripheren Schaltungsbereich (d. h. einen Adreßpuffer 701, einen Zeilen/Spalten-Taktbereich 705, einen E/A-Durchlaufbereich 706, einen Datenregisterbereich 707, einen Leseverstärkerbereich 708, einen Betriebssteuer bereich 709) und dergleichen. Alle diese Bereiche sind zwar durch Transistoren gebildet, aber aufgrund der Unterschiede zwischen den angelegten Spannungen wird eine Vielzahl von Transistortypen benötigt, die voneinander verschiedene Charakteristiken haben.

Beispielsweise benötigt ein Transistor in dem Speicherzellen-Array bereich 701 eine Oxidschichtdicke von ca. 100 Å, um die Zuverlässigkeit einer Tunneloxidschicht zu garantieren. Eine große Stromstärke wird jedoch in dem peripheren Schaltungs bereich zum Zweck eines Hochgeschwindigkeitsbetriebs gefor dert, und daher wird eine Oxidschichtdicke häufig kleiner als die des Speicherzellen-Arraybereichs 701 eingestellt. Ferner wird in dem hochspannungsfesten Bereich ein Transistor benö tigt, der einer Spannung von 10 V standhält. Es ist also not wendig, eine dicke Oxidschicht zu verwenden, die beispiels weise bis zu 250 Å dick ist. Kurz gesagt, es wird in einem Flash-Speicher, der in Form eines Chips vorliegt, eine Viel zahl von Transistortypen benötigt, die unterschiedliche Oxid schichtdicken haben.

Strukturen der jeweiligen Transistoren

Nachstehend wird ein Beispiel beschrieben, wobei eine Oxid schichtdicke entsprechend einem Transistor geändert wird. Fig. 86 zeigt (als Teildarstellung) ein Beispiel einer Struk tur eines Flash-Speichers, der nach einem herkömmlichen Fertigungsverfahren hergestellt wird. Es sind Querschnitte von N-Kanal-MOS-Transistoren T11 bis T13 gezeigt, die für den hochspannungsfesten Bereich, den peripheren Schaltungsbereich und den Speicherzellen-Arraybereich verwendet werden.

In Fig. 86 sind die N-Kanal-MOS-Transistoren T11 bis T13 innerhalb einer Muldenschicht 121 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 21 (vom P-Typ) gebildet ist. Die Muldenschicht 121 ist elementmäßig durch eine Kanaltrenn schicht 122, die innerhalb der Muldenschicht 121 gebildet ist, und eine LOCOS-Schicht 22 auf solche Weise getrennt, daß die N-Kanal-MOS-Transistoren T11 bis T13 in Bereichen gebil det sind, die durch Elementtrennung erzeugt sind.

Der N-Kanal-MOS-Transistor T11 des hochspannungsfesten Bereichs umfaßt ein Paar von Source/Drain-Schichten 126, die innerhalb der Muldenschicht 121 voneinander unabhängig, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 127, die angrenzend an einander zugewandte Rand bereiche der Source/Drain-Schichten 126 gebildet sind.

Eine Gateoxidschicht 26 ist auf den LDD-Schichten 127 gebil det, und eine Gateelektrode 29 ist auf der Gateoxidschicht 26 gebildet. Eine Seitenwand-Oxidschicht 30 ist an einer seitli chen Oberfläche der Gateoxidschicht 26 und der Gateelektrode 29 gebildet. Innerhalb der Muldenschicht 121 unter der Gate elektrode 29 ist eine Kanaldotierungsschicht 123 gebildet.

Der N-Kanal-MOS-Transistor T12 des peripheren Schaltungs bereichs weist ein Paar von Source/Drain-Schichten 126, die innerhalb der Muldenschicht 121 unabhängig voneinander, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 127 auf.

Eine Gateoxidschicht 25 ist auf den LDD-Schichten 127 gebil det, und eine Gateelektrode 29 ist auf der Gateoxidschicht 25 gebildet. Eine Seitenwand-Oxidschicht 30 ist an einer seitli chen Oberfläche der Gateoxidschicht 25 und der Gateelektrode 29 gebildet. Innerhalb der Muldenschicht 121 ist unter der Gateelektrode 29 eine Kanaldotierungsschicht 124 gebildet.

Der N-Kanal-MOS-Transistor T13 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 126, die innerhalb der Muldenschicht 121 voneinander unabhängig, aber parallel zueinander gebildet sind. Eine Tunneloxidschicht 23 ist an Randbereichen der Source/Drain-Schichten 126 gebildet. Eine Floating-Gate-Elektrode 27, eine Zwischenschicht-Isolations schicht 24 und eine Steuer-Gateelektrode 28 sind in dieser Reihenfolge auf der Tunneloxidschicht 23 gebildet.

Die Seitenwand-Oxidschicht 30 ist an einer seitlichen Ober fläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenschicht-Isolationsschicht 24 und der Steuer-Gate elektrode 28 gebildet.

Innerhalb der Muldenschicht 121 unter der Floating-Gate-Elek trode 27 ist eine Kanaldotierungsschicht 125 gebildet. Der Speicherzellen-Arraybereich hat eine Gate-Array-Struktur, wobei benachbarte Gates sich eine Source/Drain-Schicht 126 teilen. Solche Strukturen sind aufeinanderfolgend angeordnet.

Eine Charakteristik des Flash-Speichers, der in Fig. 86 ge zeigt ist, besteht darin, daß die Dicke der Gateoxidschicht 26 des N-Kanal-MOS-Transistors T11 des hochspannungsfesten Bereichs am größten ist, gefolgt von der Dicke der Tunnel oxidschicht 23 des N-Kanal-MOS-Transistors T13 des Speicher zellen-Arraybereichs und der Dicke der Gateoxidschicht 25 des N-Kanal-MOS-Transistors T12 des peripheren Schaltungsbereichs in der angegebenen Reihenfolge.

Fig. 87 zeigt die Dicken der jeweiligen Gateoxidschichten. In Fig. 87 sind die N-Kanal-MOS-Transistoren des hochspannungs festen Bereichs, des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs in dieser Reihenfolge von links entlang der Horizontalachse gezeigt.

Die Tabelle 2 enthält Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T11 bis T13.

In der Tabelle 2 sind die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T11, T12 und T13 250 Å, 80 Å bzw. 100 Å.

Verfahren zum Herstellen der jeweiligen Transistoren

Es folgt eine Beschreibung eines Verfahrens zum Herstellen der N-Kanal-MOS-Transistoren T11, T12 und T13 des hochspan nungsfesten Bereichs, des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs, wobei auf die Fig. 88 bis 101 Bezug genommen wird.

In einem in Fig. 88 gezeigten Schritt wird zuerst die LOCOS-Schicht (d. h. die Feldoxidschicht) 22 in einer Dicke von beispielsweise 4000 Å nach einem LOCOS-Verfahren auf einer Oberfläche des Halbleitersubstrats 21 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit der Energie von 70 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 121 vom P-Typ innerhalb des Halbleitersubstrats 21 gebildet wird. Es wird zwar in dem Halbleitersubstrat 21 auch ein Muldenbereich vom N-Typ gebildet, um P-Kanal-MOS-Transistoren zu bilden, dies ist jedoch nicht gezeigt und wird nicht beschrieben. Als nächstes werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implantiert, so daß die Kanaltrennschicht 122 in dem Halbleitersubstrat 21 gebildet wird. Die Kanaltrenn schicht 122 wird mit einer solchen Gestalt gebildet, daß sie gemeinsam mit der LOCOS-Schicht 22 die elementmäßig getrenn ten Bereiche bildet.

Als nächstes wird eine Kanaldotierungsschicht 120 an vorgege benen Positionen des hochspannungsfesten Bereichs, des peri pheren Schaltungsbereichs und des Speicherzellen-Array bereichs innerhalb des Muldenbereichs 121 gebildet. Die Kanaldotierungsschicht 120 wird beispielsweise durch Implan tieren von Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹ ²/cm² gebildet.

In einem in Fig. 89 gezeigten Schritt wird nach Bildung einer Oxidschicht 231, die zu der Tunneloxidschicht 23 wird, auf einer Hauptoberfläche des Halbleitersubstrats 21 durch ein thermisches Oxidverfahren als nächstes eine dotierte Poly siliciumschicht 271 als ein Gateelektrodenmaterial auf der Oxidschicht 231 nach einem CVD-Verfahren gebildet. Die Oxid schicht 231 hat eine Dicke von ca. 100 Å, wogegen die dotierte Polysiliciumschicht 271 eine Dicke von ca. 1000 Å hat. Phosphor (P) wird als eine Störstelle verwendet. Die Störstellenkonzentration ist ca. 1×10²⁰/cm³.

In einem in Fig. 90 gezeigten Schritt wird dann eine Resist maske R221 selektiv auf der dotierten Polysiliciumschicht 271 innerhalb des Speicherzellen-Arraybereichs gebildet. In die sem Fall wird die Resistmaske R221 entlang der Gate-Breiten richtung des Speicherzellen-Arraybereichs gebildet. Ein Teil der dotierten Polysiliciumschicht 271, der nicht mit der Resistmaske R221 bedeckt ist, wird durch anisotropes Ätzen entfernt. Fig. 91 zeigt diesen Zustand.

Fig. 91 ist eine Draufsicht, die Fig. 90 von der Seite der oberen Oberfläche (d. h. von der Seite, auf der die Resist maske R221 gebildet ist) zeigt. Innerhalb des Speicherzellen-Array bereichs ist die Resistmaske R221 in Form von Recht eckinseln gebildet, die regelmäßig angeordnet sind. Die Resistmaske R221 ist so gebildet, daß sie eine aktive Schicht AL, die eine Konfiguration wie eine Rechteckinsel hat, und eine LOCOS-Schicht LL um diese herum bedeckt. Innerhalb des hochspannungsfesten Bereichs und des peripheren Schaltungs bereichs ist, da die Resistmaske R221 nicht gebildet ist, die aktive Schicht AL freigelegt. In Fig. 91 ist zwar die Resist maske R221 teilweise weggelassen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, dies dient aber nur der Verdeutlichung der Struktur unterhalb der Resistmaske R221 aus Gründen der besseren Klarheit.

Nach dem Entfernen der Resistmaske R221 wird dann in einem in Fig. 92 gezeigten Schritt eine Isolationsschicht 241, die zu der Zwischenschicht-Isolationsschicht 24 wird, die das Floating-Gate von dem Steuergate isoliert, nach einem CVD-Verfahren gebildet. Diese Schicht hat eine Struktur, in der eine TEOS- bzw. Tetraethylorthosilicat-Schicht, eine Nitrid- bzw. Si₃N₄-Schicht und eine TEOS-Schicht, die jeweils eine Dicke von 100 Å haben, in dieser Reihenfolge aufeinander an geordnet sind. Die Zwischenschicht-Isolationsschicht 24 wird manchmal auch als "ONO-Schicht" bezeichnet. Die Isolations schicht 241 wird auf dem hochspannungsfesten Bereich und auch auf dem peripheren Schaltungsbereich gebildet.

In einem in Fig. 93 gezeigten Schritt wird dann eine Resist maske R222 auf der Isolationsschicht 241 des Speicherzellen-Array bereichs gebildet, und die Isolationsschicht 241 in allen anderen Bereichen wird entfernt. In diesem Fall wird in den anderen Bereichen auch die Oxidschicht 231 entfernt. Fig. 94 zeigt diesen Zustand.

Fig. 94 ist eine Draufsicht, die Fig. 93 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R222 gebildet ist) zeigt. Die Resistmaske R222 ist so gebil det, daß sie den Speicherzellen-Arraybereich vollständig bedeckt. Innerhalb des hochspannungsfesten Bereichs und des peripheren Schaltungsbereichs ist jedoch die aktive Schicht AL freigelegt, da die Resistmaske R222 nicht gebildet ist.

Nach dem Entfernen der Resistmaske R222 wird dann in einem in Fig. 95 gezeigten Schritt eine Oxidschicht, die zu der Gate oxidschicht 26 wird, vollständig auf der Hauptoberfläche des Halbleitersubstrats 21 durch ein thermisches Oxidverfahren gebildet. Da die Isolationsschicht 241 auf dem Speicher zellen-Arraybereich die Nitridschicht aufweist, wird in die ser Phase die Isolationsschicht 241 nicht oxidiert, und die Dicke der Isolationsschicht 241 bleibt erhalten. Die Dicke der Oxidschicht 261 ist ca. 170 Å.

In einem in Fig. 96 gezeigten Schritt werden dann Bereiche, die nicht der periphere Schaltungsbereich sind, mit einer Resistmaske R223 bedeckt, und die Oxidschicht 261 auf der Oxidschicht 261 wird durch Naßätzen entfernt. Fig. 97 zeigt diesen Zustand.

Fig. 97 ist eine Draufsicht auf Fig. 96 von der Seite der oberen Oberfläche (d. h. von der Seite, auf der die Resist maske R223 gebildet ist). Die Resistmaske R223 ist so gebil det, daß sie den Speicherzellen-Arraybereich und den hoch spannungsfesten Bereich vollständig bedeckt. Innerhalb des peripheren Schaltungsbereichs jedoch ist die aktive Schicht AL freigelegt, da hier die Resistmaske R223 nicht gebildet ist.

Nach dem Entfernen der Resistmaske R223 wird dann in einem in Fig. 98 gezeigten Schritt eine Oxidschicht 251, die zu der Gateoxidschicht 25 wird, durch ein thermisches Oxidverfahren gebildet. Da die Isolationsschicht 241 auf dem Speicherzel len-Arraybereich eine Nitridschicht aufweist, wird in dieser Phase die Isolationsschicht 241 nicht oxidiert, und die Dicke der Isolationsschicht 241 bleibt erhalten. Innerhalb des hochspannungsfesten Bereichs wächst jedoch die Oxidschicht 261 und nimmt an Schichtdicke zu. Die Dicke der Oxidschicht 251 ist ca. 80 Å. Die Oxidschicht 261 wächst zu ca. 250 Å auf.

In einem in Fig. 99 gezeigten nächsten Schritt wird eine dotierte Polysiliciumschicht 291 als Gateelektrodenmaterial vollständig auf der Hauptoberfläche des Halbleitersubstrats 21 nach einem CVD-Verfahren gebildet. Die Dicke der dotierten Polysiliciumschicht 291 ist ca. 2000 Å. Phosphor (P) wird als Störstelle verwendet. Die Störstellenkonzentration ist ca. 5×10²⁰/cm³.

In einem Schritt gemäß Fig. 100 wird dann eine Resistmaske R224 auf der dotierten Polysiliciumschicht 291 gebildet und strukturiert. Fig. 101 zeigt diesen Zustand.

Fig. 101 ist eine Draufsicht, die Fig. 100 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R224 gebildet ist) zeigt. Die Resistmaske R224 ist so gebil det, daß sie zu der aktiven Schicht AL, die eine Rechteck konfiguration hat, senkrecht ist.

Als Ergebnis der Strukturierung sind die Gateoxidschicht 26 und die Gateelektrode 29 innerhalb des hochspannungsfesten Bereichs gebildet, die Gateoxidschicht 25 und die Gateelek trode 29 sind innerhalb des peripheren Schaltungsbereichs gebildet, und die Tunneloxidschicht 23, die Floating-Gate-Elektrode 27 und die Steuer-Gateelektrode 28 sind innerhalb des Speicherzellen-Arraybereichs gebildet.

Danach wird, nachdem die LDD-Schichten 127 durch Implantieren von Ionen in den hochspannungsfesten Bereich und den periphe ren Schaltungsbereich gebildet sind, die Seitenwand-Oxid schicht 30 mit einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 26 und der Gateelektrode 29, an einer seitlichen Oberfläche der Gateoxidschicht 25 und der Gateelektrode 29 und an einer seitlichen Oberfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenschicht-Isolationsschicht 24 und der Steuer-Gateelek trode 28 gebildet. Unter Verwendung der Seitenwand-Oxid schicht 30 als Maske werden durch Ionenimplantierung die Source/Drain-Schichten 126 gebildet. Auf diese Weise wird die Struktur des Flash-Speichers erhalten, die in Fig. 86 gezeigt ist.

Nun werden die LDD-Schichten 127 erhalten, indem beispiels weise Arsenionen mit der Energie von 30 keV und einer Dosis von 1×10³/cm² implantiert werden. Die Source/Drain-Schichten 126 werden erhalten, indem beispielsweise Arsenionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und dann bei 850°C für 60 min getempert wird.

Darauf folgt zwar die Bildung eines Kondensators, einer Zwi schenschicht-Isolationsschicht, einer Verdrahtungsschicht und dergleichen, um den Flash-Speicher zu bilden, aber dies wird weder beschrieben noch dargestellt.

Probleme, die bei dem herkömmlichen Flash-Speicher auftreten

Ebenso wie bei dem herkömmlichen DRAM besteht, wie oben be schrieben wird, eine Kompromißbeziehung zwischen einem Schwellenwert und einem Diffusionsschicht-Verluststrom. Die Kompromißbeziehung stellt eine Einschränkung hinsichtlich der Auslegung der Schaltung dar.

Außerdem ist es erforderlich, eine Vielzahl von Transistor typen, die voneinander verschiedene Oxidschichtdicken haben, innerhalb des in Form eines Chips vorliegenden Flash-Speichers zu bilden, und die Oxidschichten müssen in manchen Fällen in mehr als einem Schritt gebildet werden. Innerhalb des hochspannungsfesten Bereichs beispielsweise wächst in dem Schritt des Entfernens der Resistmaske R223 (siehe Fig. 96) die Oxidschicht 261 während der Bildung der Oxidschicht 251 weiter (siehe Fig. 98). Das heißt also, daß die Oxidschicht 261 in zwei Schritten gebildet wird. Das führt zu einer grö ßeren Gefahr des Eintritts einer Verunreinigung oder derglei chen, so daß wiederum die Zuverlässigkeit der Gateoxidschicht 26 verringert oder die Steuerbarkeit der Schichtdicke ver schlechtert wird. Das führt zu dem weiteren Problem, daß die Zuverlässigkeit des N-Kanal-MOS-Transistors T11 des hochspan nungsfesten Bereichs verlorengeht, usw.

Drittes herkömmliches Beispiel Gesamtstruktur eines DRAM, der eine Logikschaltung aufweist

Als drittes herkömmliches Beispiel werden eine Struktur eines DRAM 800, der eine Logikschaltung aufweist (nachstehend "LOGIK-in-DRAM"), und ein Herstellungsverfahren dafür be schrieben.

Der LOGIK-in-DRAM 800 ist ein Bauelement, das mit Hochlei stung arbeitet und nur geringe Kosten verursacht, da eine Logikschaltung innerhalb desselben Chips gebildet ist, so daß der DRAM und die Logikschaltung, die bisher als separate Chips gebildet wurden, miteinander kombiniert sind.

Wie Fig. 102 zeigt, ist der LOGIK-in-DRAM 800 grob in einen Logikbereich und einen DRAM-Bereich unterteilt. Eine Forde rung an den Logikbereich ist ein Betrieb mit hoher Geschwin digkeit, d. h. ein hohes Steuervermögen und geringe Kapazi tät. Wie bereits beschrieben wurde, umfaßt der DRAM-Bereich einen Speicherzellen-Arraybereich, in dem ein geringer Ver luststrom gefordert wird, einen Leseverstärkerbereich, in dem ein Betrieb mit niedriger Spannung gefordert wird, usw. Das heißt also, innerhalb des LOGIK-in-DRAM 800, der als ein Chip ausgebildet ist, wird eine Vielzahl von Transistortypen ver langt, die voneinander verschiedene Charakteristiken haben.

Strukturen der jeweiligen Transistoren

Eine herkömmliche Möglichkeit zur Bildung von Transistoren, die voneinander verschiedene Charakteristiken haben, in einem Chip besteht darin, ein Störstellenprofil einer Kanaldotie rungsschicht oder eine Oxidschichtdicke entsprechend dem jeweiligen Transistor zu ändern. Nachstehend wird in bezug auf den DRAM-Bereich ein Beispiel beschrieben, bei dem eine Störstellenkonzentration einer Kanaldotierungsschicht ent sprechend einem Transistor geändert wird, wogegen in bezug auf den Logikbereich ein Beispiel beschrieben wird, bei dem eine Oxidschichtdicke nach Maßgabe eines Transistors geändert wird.

Fig. 103 zeigt (als Teildarstellung) ein Beispiel einer Struktur eines LOGIK-in-DRAM, der nach einem herkömmlichen Herstellungsverfahren hergestellt ist. Querschnitte der N-Kanal-MOS-Transistoren T21 bis T23, die für den Logikbereich und für den Leseverstärkerbereich und den Speicherzellen-Array bereich des DRAM-Bereichs verwendet werden, sind ge zeigt.

In Fig. 103 sind die N-Kanal-MOS-Transistoren T21 bis T23 innerhalb einer Muldenschicht 151 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 51 (vom P-Typ) gebildet ist. Die Muldenschicht 151 ist elementmäßig durch eine Kanaltrenn schicht 152, die innerhalb der Muldenschicht 151 gebildet ist, und eine LOCOS-Schicht 52 auf solche Weise getrennt, daß die N-Kanal-MOS-Transistoren T21 bis T23 in Bereichen gebil det sind, die durch Elementtrennung erzeugt sind.

Der N-Kanal-MOS-Transistor T21 des Logikabschnitts umfaßt ein Paar von Source/Drain-Schichten 156, die innerhalb der Muldenschicht 151 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 157, die angrenzend an einander zugewandte Randbereiche der Source/Drain-Schichten 156 gebildet sind.

Eine Gateoxidschicht 54 ist auf den LDD-Schichten 157 gebil det, und eine Gateelektrode 55 ist auf der Gateoxidschicht 54 gebildet. Eine Seitenwand-Oxidschicht 56 ist an einer seitli chen Oberfläche der Gateoxidschicht 54 und der Gateelektrode 55 gebildet. Innerhalb der Muldenschicht 151 unter der Gate elektrode 55 ist eine Kanaldotierungsschicht 155 gebildet.

Der N-Kanal-MOS-Transistor T22 des Leseverstärkerbereichs um faßt ein Paar von Source/Drain-Schichten 156, die innerhalb der Muldenschicht 151 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 157.

Eine Gateoxidschicht 53 ist auf den LDD-Schichten 157 gebil det, und eine Gateelektrode 55 ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der seitlichen Oberfläche der Gateoxidschicht 53 und der Gateelektrode 55 gebildet. Innerhalb der Muldenschicht 151 ist unter der Gate elektrode 55 eine Kanaldotierungsschicht 154 gebildet.

Der N-Kanal-MOS-Transistor T23 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 156, die innerhalb der Muldenschicht 151 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 157.

Die Gateoxidschicht 53 ist auf den Source/Drain-Schichten 156 und den LDD-Schichten 157 gebildet, und die Gateelektrode 55 ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxid schicht 56 ist auf- einer seitlichen Oberfläche der Gateoxid schicht 53 und der Gateelektrode 55 gebildet. Innerhalb der Muldenschicht 151 ist unter der Gateelektrode 55 eine Kanal dotierungsschicht 153 gebildet. Der Speicherzellen-Array bereich hat eine Gate-Array-Struktur, bei der benachbarte Gates sich eine Source/Drain-Schicht 156 teilen. Solche Strukturen sind aufeinanderfolgend angeordnet.

Die Tabelle 3 zeigt Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T21 bis T23.

In der Tabelle 3 haben die Störstellendosismengen zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T21, T22 und T23 die Werte 1×10¹³/cm², 1×10¹²/cm² bzw. 5×10¹²/cm². Bor (B) ist als Störstelle für alle Schichten mit der Implantierungsenergie von 50 keV implantiert.

Außerdem haben die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T21, T22 und T23 die Werte 60 Å, 100 Å bzw. 100 Å.

Fig. 104 zeigt Störstellenprofile der N-Kanal-MOS-Transisto ren T21, T22 und T23 des Logikbereichs, des Leseverstärker bereichs und des Speicherzellen-Arraybereichs, die sämtlich in Fig. 93 gezeigt sind, im Querschnitt entlang den Linien A-A', B-B' bzw. C-C'.

In Fig. 104 ist eine Position (d. h. Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Die Gateelektrode (Polysiliciumschicht), die Gateoxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Silicium schicht) sind in dieser Reihenfolge von links entlang der Horizontalachse gezeigt.

Wie die Tabelle 3 zeigt, bleibt die Störstellenkonzentration in der Gateelektrode zwischen sämtlichen Transistoren gleich mäßig, und daher sind die Linien A-A', B-B' und C-C' überein ander und als überlappende Geraden gezeigt (als zwei Linien in der Zeichnung dargestellt, um die Linie A-A' unterscheiden zu können). Andererseits ist in der Muldenschicht die Kanal dosis für einen Transistor des Leseverstärkerbereichs, der einen niedrigen Schwellenwert verlangt, kleiner, und daher ist die Störstellenkonzentration an einer Grenzfläche zwi schen der Oxidschicht und der massiven Schicht gering. Eine Maximumposition jedes Profils ist ungefähr die gleiche wie eine Position, an der jede Kanaldotierungsschicht gebildet ist.

Fig. 105 zeigt Dicken der jeweiligen Gateoxidschichten. In Fig. 105 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des Leseverstärkerbereichs und des Speicherzellen-Array bereichs in dieser Reihenfolge von links entlang der Horizon talachse gezeigt. Wie Fig. 105 zeigt, hat zum Zweck der Ver besserung der Stromtreiberfähigkeit der Logikbereich eine geringere Oxidschichtdicke als diejenige des Leseverstärker bereichs und des Speicherzellen-Arraybereichs des DRAM-Bereichs.

Verfahren zum Herstellen der jeweiligen Transistoren

Nachstehend folgt eine Beschreibung eines Verfahrens zum Her stellen der N-Kanal-MOS-Transistoren T21, T22 und T23 des Logikbereichs, des Leseverstärkerbereichs und des Speicher zellen-Arraybereichs des DRAM-Bereichs unter Bezugnahme auf die Fig. 106 bis 114.

Zuerst wird in einem Schritt gemäß Fig. 106 die LOCOS-Schicht (d. h. die Feldoxidschicht) 52 mit einer Dicke von 4000 Å beispielsweise nach einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 51 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit der Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 151 vom P-Typ innerhalb des Halbleitersubstrats 51 gebildet wird. Es wird zwar in dem Halbleitersubstrat 51 auch ein Muldenbereich vom N-Typ gebildet, um P-Kanal-MOS-Transistoren zu bilden, dies ist aber nicht gezeigt und auch nicht be schrieben. Als nächstes werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implantiert, um so die Kanaltrennschicht 152 innerhalb des Halbleitersubstrats 51 zu bilden. Die Kanaltrennschicht 152 wird mit einer solchen Gestalt gebildet, daß sie gemeinsam mit der LOCOS-Schicht 52 die nach Elementen getrennten Berei che erzeugt.

Als nächstes wird in einem Schritt von Fig. 107 an einer vor gegebenen Position innerhalb des Muldenbereichs 151 die Kanaldotierungsschicht 154 gebildet, die die geringste Stör stellenkonzentration entsprechend dem Transistor T22 des Leseverstärkerbereichs hat. In dieser Phase wird die Kanal dotierungsschicht 154 auch in Bereichen innerhalb der Transi storen T21 und T23 des Logikbereichs und des Speicherzellen-Array bereichs gebildet. Die Kanaldotierungsschicht 154 wird beispielsweise durch Implantieren von Borionen mit der Ener gie von 50 keV und einer Dosis von 1×10¹²/cm² gebildet.

In einem Schritt gemäß Fig. 108 wird dann eine Resistmaske R251 auf dem Leseverstärkerbereich gebildet. Eine Störstelle wird zusätzlich auf selektive Weise in die Kanaldotierungs schicht 154 des Logikbereichs und des Speicherzellen-Array bereichs implantiert, so daß die Kanaldotierungsschicht 153 gebildet wird, die eine Störstellenkonzentration entsprechend dem Transistor T23 des Speicherzellen-Arraybereichs hat. In dieser Phase wird die Kanaldotierungsschicht 153 auch in einem Bereich innerhalb des Transistors T21 des Logikbereichs gebildet. Die Kanaldotierungsschicht 153 wird durch Implan tieren von beispielsweise Borionen mit der Energie von 50 keV und einer Dosis von 4×10¹²/cm² gebildet.

In einem in Fig. 109 gezeigten Schritt wird dann eine Resist maske R252 auf dem Leseverstärkerbereich und dem Speicher zellen-Arraybereich gebildet. Eine Störstelle wird zusätzlich selektiv in die Kanaldotierungsschicht 153 des Logikbereichs implantiert, um so die Kanaldotierungsschicht 155 zu bilden, die eine Störstellenkonzentration entsprechend dem Transistor T21 des Logikbereichs hat. Die Kanaldotierungsschicht 155 wird durch Implantieren beispielsweise von Borionen mit der Energie von 50 keV und einer Dosis von 5×10¹²/cm² gebildet.

In einem Schritt gemäß Fig. 110 wird dann eine Oxidschicht 531, die zu der Gateoxidschicht 53 wird, auf der Hauptober fläche des Halbleitersubstrats 51 nach einem thermischen Oxidverfahren gebildet. Die Dicke der Oxidschicht 531 ist ca. 40 Å.

In einem Schritt gemäß Fig. 111 wird dann die Dicke der Oxid schicht 531 des Leseverstärkerbereichs und des Speicherzel len-Arraybereichs mit einer Resistmaske R253 bedeckt, und die Dicke der Oxidschicht 531, die nur an dem Logikbereich liegt, wird selektiv entfernt.

Nach Entfernen der Resistmaske R253 wird dann in einem Schritt gemäß Fig. 112 eine Oxidschicht 541, die zu der Gateoxidschicht 54 wird, auf der Hauptoberfläche des Halb leitersubstrats 51 nach einer thermischen Oxidmethode gebil det. Da die Isolationsschicht 531 auf dem Leseverstärker bereich und dem Speicherzellen-Arraybereich wächst und an Schichtdicke zunimmt, ist in dieser Phase die Dicke der Oxid schicht 541 ca. 60 Å. Die Oxidschicht 531 wächst zu ca. 100 Å auf.

Dann wird in einem Schritt gemäß Fig. 113 eine dotierte Poly siliciumschicht 551 als Gateelektrodenmaterial auf der Oxid schicht 531 und der Oxidschicht 541 nach einem CVD-Verfahren gebildet. Die Dicke der dotierten Polysiliciumschicht 551 ist ca. 2000 Å. Phosphor (P) wird als Störstelle verwendet. Die Störstellenkonzentration ist ca. 1×10²⁰/cm³.

Dann wird in einem Schritt gemäß Fig. 114 eine Resistmaske R254 auf der dotierten Polysiliciumschicht 551 gebildet und strukturiert. Durch die Strukturierung werden die Gateelek trode 54 und die Gateelektrode 55 in dem Logikbereich gebil det, während gleichzeitig die Gateoxidschicht 53 und die Gateelektrode 55 in dem Leseverstärkerbereich und dem Speicherzellen-Arraybereich gebildet werden.

Nach Bildung der LDD-Schichten 157 durch Implantieren von Ionen in den Logikbereich, den Leseverstärkerbereich und den Speicherzellen-Arraybereich wird dann die Seitenwand-Oxid schicht 56 mit einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 54 und der Gateelektrode 55 innerhalb des Logikbereichs und an einer seitlichen Oberflä che der Gateoxidschicht 53 und der Gateelektrode 55 innerhalb des Leseverstärkerbereichs und des Speicherzellen-Array bereichs gebildet. Unter Nutzung der Seitenwand-Oxidschicht 56 als Maske werden durch Ionenimplantierung die Source/ Drain-Schichten 156 gebildet. Auf diese Weise wird der in Fig. 103 gezeigte Aufbau der LOGIK-in-DRAM erhalten.

Nunmehr werden die LDD-Schichten 157 erhalten, indem bei spielsweise Arsen- bzw. As-Ionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² implantiert werden. Die Source/Drain-Schichten 156 werden erhalten, indem beispiels weise Arsenionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² implantiert werden und danach für 30 min bei 850°C getempert wird.

Darauf folgt zwar die Bildung eines Kondensators, einer Zwi schenschicht-Isolationsschicht, einer Verdrahtungsschicht und dergleichen, um den LOGIK-in-DRAM zu bilden, aber dies wird weder beschrieben noch in den Zeichnungen gezeigt.

Probleme mit der herkömmlichen LOGIK-in-DRAM

Wie oben beschrieben wird, wird bei dem herkömmlichen LOGIK-in-DRAM zur Bildung von Transistoren in einem Chip, die in dem Logikbereich, dem Leseverstärkerbereich und dem Speicher zellen-Arraybereich verwendet werden und voneinander ver schiedene Charakteristiken haben, die Störstellenkonzentra tion der Kanaldotierungsschicht abhängig von jedem Transistor geändert, und ein Schwellenwert wird eingestellt.

Mit zunehmender Störstellenkonzentration der Kanaldotierungs schicht nimmt jedoch der Schwellenwert zu. Gleichzeitig nimmt ein Diffusionsschicht-Verluststrom zu, da die Störstellenkon zentration beispielsweise an einem Verbindungsbereich zwi schen einer Diffusionsschicht und dem Substrat hoch wird. Anders ausgedrückt, es haben der Schwellenwert und der Diffu sionsschicht-Verluststrom eine Kompromißbeziehung miteinan der, und daher wird ein Verluststrom automatisch festgelegt, wenn einmal der Schwellenwert festgelegt ist. Somit führt die Kompromißbeziehung zwischen den beiden zu einer Einschränkung bei der Schaltungsauslegung.

Um ferner die Stromtreiberfähigkeit zu verbessern, hat der Logikbereich eine geringere Dicke der Oxidschicht als die übrigen Bereiche. Dazu ist es notwendig, eine Vielzahl von Transistortypen, die voneinander verschiedene Oxidschicht dicken haben, innerhalb des Flash-Speichers, der in Form eines einzelnen Chips ist, zu bilden, und die Oxidschichten müssen in einigen Fällen in mehr als einem Schritt gebildet werden. Beispielsweise wächst innerhalb des Leseverstärker bereichs und des Speicherzellen-Arraybereichs bei dem Schritt des Entfernens der Resistmaske R253 (siehe Fig. 111) die Iso lationsschicht 531 während der Bildung der Oxidschicht 541 weiter (siehe Fig. 112). Das heißt also, daß die Oxidschicht 531 in zwei Schritten gebildet wird. Das führt zu einem grö ßeren Risiko des Eintritts einer Verunreinigung oder derglei chen, so daß wiederum die Zuverlässigkeit der Gateoxidschicht 53 geringer wird oder die Einstellbarkeit der Schichtdicke verschlechtert wird. Das führt dann zu dem Problem, daß die Zuverlässigkeit der N-Kanal-MOS-Transistoren T22 und T23 des Leseverstärkerbereichs und des Speicherzellen-Arraybereichs verlorengeht, usw.

Viertes herkömmliches Beispiel Gesamtstruktur eines Flash-Speichers mit Logikschaltung

Als viertes herkömmliches Beispiel wird der Aufbau eines Flash-Speichers 900, der eine Logikschaltung aufweist (nachstehend "LOGIK-in-FLASH") und ein Herstellungsverfahren dafür beschrieben.

Eines der Ziele in Forschung und Entwicklung, auf das sich die Aufmerksamkeit mit zunehmender Dichte von Transistoren richtet, ist die Entwicklung eines Einzelchip-Mikrocomputers, wobei ein Mikrocomputer innerhalb eines Chips hergestellt wird, während ein anderes Ziel in Forschung und Entwicklung, auf das sich die Aufmerksamkeit richtet, eine größere Kapazi tät ist. Insbesondere ein Element, bei dem ein Flash-Speicher und eine MPU (Mikroprozessoreinheit) innerhalb eines Chips gebildet sind, wird als konzentrierte Flash-Logik bezeichnet, wie etwa in der Veröffentlichung von 1995: IDEM SHORT COURSE PROGRAM, "EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN", CLINTON KUO, MOTOROLA, u. a.

Fig. 115 zeigt ein Beispiel. Dabei ist die LOGIK-in-FLASH 900 grob in einen Logikbereich und einen Flash-Speicherbereich unterteilt. Eine Forderung an den Logikbereich ist ein Be trieb mit hoher Geschwindigkeit, d. h. hohe Steuerleistung und geringe Kapazität.

Der Flash-Speicherbereich umfaßt einen hochspannungsfesten Bereich, an den eine hohe Spannung angelegt wird, einen Speicherzellen-Arraybereich, in dem eine Tunneloxidschicht hochzuverlässig sein muß, und dergleichen. Das heißt also, daß eine Vielzahl von Transistortypen, die voneinander ver schiedene Charakteristiken haben müssen, innerhalb der als Einzel-Chip ausgebildeten LOGIK-in-FLASH verlangt werden.

Strukturen der jeweiligen Transistoren

Eine herkömmliche Möglichkeit zur Bildung von Transistoren, die voneinander verschiedene Charakteristiken haben, inner halb eines einzigen Chips ist die Änderung einer Oxidschicht dicke entsprechend einem Transistor oder, falls notwendig, eine Änderung eines Störstellenprofils einer Kanaldotierungs schicht. Nachstehend wird ein Beispiel beschrieben, bei dem eine Oxidschichtdicke abhängig von einem Transistor geändert und eine Störstellenkonzentration einer Kanaldotierungs schicht geändert wird.

Fig. 116 zeigt (als Teildarstellung) ein Beispiel eines Auf baus eines LOGIK-in-FLASH, der nach einem herkömmlichen Her stellungsverfahren hergestellt ist. Querschnitte von N-Kanal-MOS-Transistoren T31 bis T33 sind gezeigt, die für den Logik bereich sowie für den hochspannungsfesten Bereich und den Speicherzellen-Arraybereich des Flash-Speicherbereichs ver wendet werden.

In Fig. 116 sind die N-Kanal-MOS-Transistoren T31 bis T33 innerhalb einer Muldenschicht 171 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 71 (vom P-Typ) gebildet ist. Die Muldenschicht 171 ist durch eine Kanaltrennschicht 171, die innerhalb der Muldenschicht 171 gebildet ist, und eine LOCOS-Schicht 72 auf solche Weise elementmäßig getrennt, daß die N-Kanal-MOS-Transistoren T31 bis T33 in Bereichen gebildet sind, die durch Elementtrennung erzeugt sind.

Der N-Kanal-MOS-Transistor T31 des Logikbereichs umfaßt ein Paar von Source/Drain-Schichten 176, die innerhalb der Mul denschicht 171 voneinander unabhängig, aber zueinander paral lel gebildet sind, und ein Paar LDD-Schichten 177, die an grenzend an einander zugewandte Randbereiche der Source/Drain-Schichten 176 gebildet sind.

Eine Gateoxidschicht 76 ist auf den LDD-Schichten 177 gebil det, und eine Gateelektrode 79 ist auf der Gateoxidschicht 76 gebildet. Eine Seitenwand-Oxidschicht 80 ist an einer seitli chen Oberfläche der Gateoxidschicht 76 und der Gateelektrode 79 gebildet. Innerhalb der Muldenschicht 171 ist unter der Gateelektrode 79 eine Kanaldotierungsschicht 175 gebildet.

Der N-Kanal-MOS-Transistor T32 des hochspannungsfesten Bereichs des Flash-Speicherbereichs hat ein Paar von Source/Drain-Schichten 176, die innerhalb der Muldenschicht 171 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar LDD-Schichten 177.

Eine Gateoxidschicht 75 ist auf den LDD-Schichten 177 gebil det, und eine Gateelektrode 79 ist auf der Gateoxidschicht 75 gebildet. Die Seitenwand-Oxidschicht 80 ist an der seitlichen Oberfläche der Gateoxidschicht 75 und der Gateelektrode 79 gebildet. Innerhalb der Muldenschicht 171 ist unter der Gate elektrode 79 eine Kanaldotierungsschicht 173 gebildet.

Der N-Kanal-MOS-Transistor T33 des Speicherzellen-Array bereichs des Flash-Speicherbereichs hat ein Paar von Source/Drain-Schichten 176, die innerhalb der Muldenschicht 171 voneinander unabhängig, aber zueinander parallel gebildet sind. Eine Tunneloxidschicht 73 ist an Randbereichen der Source/Drain-Schichten 176 gebildet. Eine Floating-Gate-Elektrode 77, eine- Zwischenschicht-Isolationsschicht 74 und eine Steuer-Gateelektrode 78 sind in dieser Reihenfolge auf der Tunneloxidschicht 73 gebildet.

Die Seitenwand-Oxidschicht 80 ist an einer seitlichen Ober fläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenschicht-Isolationsschicht 74 und der Steuer-Gateelektrode 78 gebildet.

Innerhalb der Muldenschicht 171 ist unter der Floating-Gate-Elek trode 77 eine Kanaldotierungsschicht 175 gebildet. Der Speicherzellen-Arraybereich hat eine Gate-Array-Struktur, bei der sich benachbarte Gates eine Source/Drain-Schicht 176 tei len. Solche Strukturen sind aufeinanderfolgend angeordnet.

Eine Charakteristik des in Fig. 116 gezeigten Flash-Speichers ist, daß die Dicke der Gateoxidschicht 75 des N-Kanal-MOS-Transistors T32 des hochspannungsfesten Bereichs am größten ist, gefolgt von der Dicke der Tunneloxidschicht 73 des N-Kanal-MOS-Transistors T33 des Speicherzellen-Arraybereichs und der Dicke der Gateoxidschicht 76 des N-Kanal-MOS-Transi stors T31 des Logikbereichs in der angegebenen Reihenfolge, und daß die Störstellenkonzentration der Kanaldotierungs schicht 173 des N-Kanal-MOS-Transistors T32 des hochspan nungsfesten Bereichs niedriger als die der anderen Kanal dotierungsschichten ist.

Die Tabelle 4 zeigt Zahlen, die den Aufbau der N-Kanal-MOS-Transistoren T31 bis T33 betreffen.

In der Tabelle 4 haben die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T31, T32 und T33 die Werte 60 Å, 250 Å bzw. 100 Å.

Eine Störstellendosis zur Bildung der Kanaldotierungsschicht 173 des N-Kanal-MOS-Transistor T32 ist 1×10¹²/cm², während eine Störstellendosis zur Bildung der Kanaldotierungsschicht 173 der N-Kanal-MOS-Transistoren T31 und T33 1×10¹³/cm² ist. Bor (B) wird als Störstelle für sämtliche Schichten mit der Implantierungsenergie von 50 keV implantiert.

Fig. 117 zeigt Störstellenprofile der N-Kanal-MOS-Transisto ren T31, T32 und T33, die den Leseverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellen-Array bereich bilden, die sämtlich in Fig. 116 gezeigt sind, als Querschnittsbereiche entlang den Linien A-A', B-B' bzw. C-C'.

In Fig. 117 ist eine Position (d. h. die Tiefe) in einer Querschnittsrichtung entlang einer Horizontalachse und eine Störstellenkonzentration entlang einer Vertikalachse gezeigt. Die Gateelektrode (Polysiliciumschicht), die Gateoxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Silicium schicht) sind in dieser Reihenfolge von links entlang der Horizontalachse gezeigt.

Wie die Tabelle 4 zeigt, bleibt die Störstellenkonzentration in der Gateelektrode gleichförmig auf dem gleichen Wert zwi schen sämtlichen Transistoren, und daher sind die Linien A-A', B-B' und C-C' übereinander und als überlappende Geraden gezeigt (in der Zeichnung als drei Linien gezeigt, um die je weiligen Linien unterscheiden zu können). Andererseits ist in der Muldenschicht die Kanaldosis für einen Transistor des hochspannungsfesten Bereichs, der eine niedrige Schwellen spannung verlangt, kleiner, und daher ist die Störstellen konzentration an einer Grenzfläche zwischen der Oxidschicht und der massiven Schicht klein. Eine Maximumposition jedes Profils ist ungefähr die gleiche wie eine Position, an der jede Kanaldotierungsschicht gebildet ist.

Fig. 118 zeigt Dicken der jeweiligen Gateoxidschichten. In Fig. 118 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des hochspannungsfesten Bereichs und des Speicherzellen-Array bereichs in dieser Reihenfolge von links entlang der Horizontalachse gezeigt. Wie Fig. 118 zeigt, ist die Oxid schicht des hochspannungsfesten Bereichs des Flash-Speicher bereichs am dicksten, während die Oxidschicht des Logik bereichs die dünnste ist, um das Stromsteuerungsvermögen zu verbessern.

Verfahren zum Herstellen der jeweiligen Transistoren

Nachstehend folgt eine Beschreibung eines Verfahrens zum Her stellen der N-Kanal-MOS-Transistoren T31 bis T33 des Logik bereichs sowie des hochspannungsfesten Bereichs und des Speicherzellen-Arraybereichs des Flash-Speicherbereichs, die in Fig. 116 gezeigt sind, unter Bezugnahme auf die Fig. 119 bis 132.

Zuerst wird in einem in Fig. 119 gezeigten Schritt die LOCOS-Schicht (d. h. die Feldoxidschicht) 72 bis zu einer Dicke von beispielsweise 4000 Å mittels einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 71 vom P-Typ gebildet. Da nach werden beispielsweise Borionen mit der Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 171 vom P-Typ- innerhalb des Halbleitersub strats 71 gebildet wird. Es wird zwar auch ein Muldenbereich vom N-Typ in dem Halbleitersubstrat 71 gebildet, um P-Kanal-MOS-Transistoren zu bilden, dies ist jedoch nicht gezeigt und wird nicht beschrieben. Als nächstes werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implantiert, so daß die Kanaltrennschicht 172 innerhalb des Halbleitersubstrats 71 gebildet wird. Die Kanaltrennschicht 172 wird mit einer solchen Gestalt gebil det, daß sie gemeinsam mit der LOCOS-Schicht 72 die element mäßig getrennten Bereiche erzeugt.

Als nächstes wird die Kanaldotierungsschicht 173, die die ge ringste Störstellenkonzentration hat, innerhalb des Mulden bereichs 171 des Transistors T32 des hochspannungsfesten Bereichs gebildet. Die Kanaldotierungsschicht 173 wird bei spielsweise durch Implantieren von Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹²/cm² gebildet.

Als nächstes wird eine Störstelle in den Muldenbereich 171 der Transistoren T31 und T33 des Logikbereichs und des Speicherzellen-Arraybereichs implantiert, so daß die Kanal dotierungsschicht 175 gebildet wird, die eine Störstellenkon zentration entsprechend den Transistoren T31 und T33 des Logikbereichs und des Speicherzellen-Arraybereichs hat. Die Kanaldotierungsschicht 175 wird durch Implantieren beispiels weise von Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹³/cm² gebildet.

Nach Bildung einer Oxidschicht 731, die zu der Tunneloxid schicht 73 wird, auf einer Hauptoberfläche des Halbleitersub strats 71 durch eine thermische Oxidmethode wird in einem Schritt gemäß Fig. 120 beispielsweise eine dotierte Poly siliciumschicht 771 als Gateelektrodenmaterial auf der Oxid schicht 731 nach einem CVD-Verfahren gebildet. Die Oxid schicht 731 hat eine Dicke von ca. 100 Å, wogegen die do tierte Polysiliciumschicht 771 eine Dicke von ca. 1000 Å hat. Phosphor (P) wird als Störstelle verwendet. Die Störstellen konzentration ist ca. 1×10²⁰/cm³.

Als nächstes wird in einem Schritt von Fig. 121 eine Resist maske R261 selektiv auf der dotierten Polysiliciumschicht 771 innerhalb des Speicherzellen-Arraybereichs gebildet. In die sem Fall wird die Resistmaske R261 entlang der Gate-Breiten richtung des Speicherzellen-Arraybereichs gebildet. Ein Teil der dotierten Polysiliciumschicht 771, der nicht mit der Resistmaske R261 bedeckt ist, wird durch anisotropes Ätzen entfernt. Fig. 122 zeigt diesen Zustand.

Fig. 122 ist eine Draufsicht, die Fig. 121 von der Seite der oberen Oberfläche (d. h. von der Seite, auf der die Resist maske R261 gebildet ist) zeigt. Innerhalb des Speicherzellen-Array bereichs ist die Resistmaske R261 in Form von Recht eckinseln gebildet, die regelmäßig angeordnet sind. Die Resistmaske R261 ist so gebildet, daß sie eine aktive Schicht AL, die eine Konfiguration wie eine Rechteckinsel hat, und eine LOCOS-Schicht LL um diese herum bedeckt. Innerhalb des hochspannungsfesten Bereichs und des Logikbereichs ist die aktive Schicht AL freigelegt, da die Resistmaske nicht gebil det ist. In Fig. 92 ist die Resistmaske R261 zwar teilweise weggelassen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, dies dient aber nur der Verdeutli chung der Struktur unter der Resistmaske R261 und der Ein fachheit der Darstellung.

Nach dem Entfernen der Resistmaske R261 wird dann in einem Schritt gemäß Fig. 123 eine Isolationsschicht 741, die zu der Zwischenschicht-Isolationsschicht 74 wird, die das Floating-Gate von dem Steuergate trennt, durch ein CVD-Verfahren ge bildet. Diese Schicht hat einen Aufbau, bei dem eine TEOS- bzw. Tetraethylorthosilicat-Schicht und eine Nitrid- bzw. Si₃Ni₄-Schicht und eine TEOS-Schicht, die jeweils eine Dicke von 100 Å haben, in dieser Reihenfolge aufeinander angeordnet sind. Die Zwischenschicht-Isolationsschicht 74 wird auch manchmal als "ONO-Schicht" bezeichnet. Die Isolationsschicht 741 ist auch auf dem hochspannungsfesten Bereich und dem Logikbereich gebildet.

In einem in Fig. 124 gezeigten Schritt wird dann eine Resist maske R262 auf der Isolationsschicht 741 des Speicherzellen-Array bereichs gebildet, und in allen anderen Bereichen wird die Isolationsschicht 741 entfernt. In diesem Fall wird in den anderen Bereichen die Oxidschicht 731 ebenfalls entfernt. Fig. 125 zeigt diesen Zustand.

Fig. 125 ist eine Draufsicht, die Fig. 124 von der Seite der oberen Oberfläche zeigt (also von der Seite, auf der die Resistmaske R262 gebildet ist). Die Resistmaske R262 ist so gebildet, daß sie den Speicherzellen-Arraybereich vollständig bedeckt. Innerhalb des hochspannungsfesten Bereichs und des Logikbereichs ist jedoch, weil die Resistmaske R262 nicht ge bildet ist, die aktive Schicht AL freigelegt.

Nach dem Entfernen der Resistmaske R262 wird dann in einem Schritt gemäß Fig. 126 eine Oxidschicht 751, die zu der Gateoxidschicht 75 wird, vollständig auf der Hauptoberfläche des Halbleitersubstrats 71 mit einer thermischen Oxidmethode gebildet. Da die Isolationsschicht 741 auf dem Speicher zellen-Arraybereich die Nitridschicht aufweist, wird in die ser Phase die Isolationsschicht 741 nicht oxidiert, und die Dicke der Isolationsschicht 741 bleibt erhalten. Die Dicke der Oxidschicht 261 ist ca. 190 Å.

In einem Schritt von Fig. 127 werden dann von dem Logik bereich verschiedene Bereiche mit einer Resistmaske R263 bedeckt, und die Oxidschicht 751 auf dem Logikbereich wird durch Naßätzen entfernt. Fig. 128 zeigt diesen Zustand.

Fig. 128 ist eine Draufsicht, die Fig. 127 von der Seite der oberen Oberfläche zeigt (also von der Seite, auf der die Resistmaske R263 gebildet ist). Die Resistmaske R263 wird ge bildet, so daß sie den Speicherzellen-Arraybereich und den hochspannungsfesten Bereich vollständig bedeckt. Innerhalb des Logikbereichs ist jedoch, da die Resistmaske R263 nicht gebildet ist, die aktive Schicht AL freigelegt.

Nach dem Entfernen der Resistmaske R263 wird dann in einem in Fig. 129 gezeigten Schritt eine Oxidschicht 761, die zu der Gateoxidschicht 76 wird, durch ein thermisches Oxidverfahren gebildet. Da die Isolationsschicht 741 auf dem Speicher zellen-Arraybereich die Nitridschicht aufweist, wird in die ser Phase die Isolationsschicht 741 nicht oxidiert, und die Dicke der Isolationsschicht 741 bleibt erhalten. Innerhalb des hochspannungsfesten Bereichs wächst jedoch die Oxid schicht 751 auf und nimmt an Schichtdicke zu. Die Dicke der Oxidschicht 761 ist ca. 60 Å. Die Oxidschicht 751 wächst zu ca. 250 Å auf.

In einem Schritt gemäß Fig. 130 wird dann eine dotierte Poly siliciumschicht 791 als ein Gateelektrodenmaterial vollstän dig auf der Hauptoberfläche des Halbleitersubstrats 71 nach einem CVD-Verfahren gebildet. Die Dicke der dotierten Poly siliciumschicht 791 ist ca. 2000 Å. Phosphor (P) wird als Störstelle verwendet. Die Störstellenkonzentration ist ca. 5×10²⁰/cm³.

In einem Schritt gemäß Fig. 131 wird dann eine Resistmaske R264 auf der dotierten Polysiliciumschicht 791 gebildet und strukturiert. Fig. 132 zeigt diesen Zustand.

Fig. 132 ist eine Draufsicht, die Fig. 131 von der Seite der oberen Oberfläche zeigt (also von der Seite, auf der die Resistmaske R264 gebildet wird). Die Resistmaske R264 wird so gebildet, daß sie zu der aktiven Schicht AL, die Viereckkon figuration hat, senkrecht ist.

Als Ergebnis der Strukturierung sind die Gateoxidschicht 76 und die Gateelektrode 79 innerhalb des Logikbereichs gebil det, die Gateoxidschicht 76 und die Gateelektrode 79 sind innerhalb des hochspannungsfesten Bereichs gebildet, und die Tunneloxidschicht 73, die Floating-Gate-Elektrode 77 und die Steuer-Gateelektrode 78 sind innerhalb des Speicherzellen-Array bereichs gebildet.

Nach Bildung der LDD-Schichten 177 durch Implantieren von Ionen in den Logikbereich und den hochspannungsfesten Bereich wird dann die Seitenwand-Oxidschicht 80 mit einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 76 und der Gateelektrode 79 sowie an einer seitlichen Ober fläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenschicht-Isolationsschicht 74 und der Steuer-Gate elektrode 78 gebildet. Unter Nutzung der Seitenwand-Oxid schicht 80 als Maske werden durch Ionenimplantierung die Source/Drain-Schichten 176 gebildet. Auf diese Weise wird der Aufbau des in Fig. 116 gezeigten Flash-Speichers erhalten.

Die LDD-Schichten 177 werden dabei erhalten, indem beispiels weise Arsenionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² implantiert werden. Die Source/Drain-Schichten 176 werden dabei erhalten, indem beispielsweise Arsenionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und danach für 30 min bei 850°C getempert wird.

Darauf folgt zwar die Bildung eines Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um die LOGIK-in-FLASH zu bilden, dies wird je doch weder beschrieben noch in den Zeichnungen gezeigt.

Probleme bei dem herkömmlichen LOGIK-in-FLASH

Wie oben beschrieben, wird bei dem herkömmlichen LOGIK-in-FLASH zur Bildung von Transistoren, die in den Logikbereich, dem hochspannungsfesten Bereich und dem Speicherzellen-Array bereich verwendet werden und voneinander verschiedene Charak teristiken haben, in einem Einzel-Chip die Störstellenkonzen tration der Kanaldotierungsschicht entsprechend jedem Transi stor geändert, und ein Schwellenwert wird eingestellt.

Mit zunehmender Störstellenkonzentration der Kanaldotierungs schicht erhöht sich jedoch der Schwellenwert. Gleichzeitig nimmt ein Diffusionsschicht-Verluststrom zu, weil die Stör stellenkonzentration beispielsweise an einem Verbindungs bereich zwischen einer Diffusionsschicht und dem Substrat hoch wird. Anders ausgedrückt, es stehen der Schwellenwert und der Diffusionsschicht-Verluststrom in einer Kompromiß beziehung miteinander, und daher wird der Verluststrom auto matisch bestimmt, nachdem der Schwellenwert festgelegt ist. Somit ergeben sich durch diese Kompromißbeziehung zwischen beiden Einschränkungen hinsichtlich der Schaltungsauslegung.

Weiterhin ist es in dem Logikbereich zum Zweck der Erzielung eines hohen Stromsteuerungsvermögens notwendig, eine dünnere Gateoxidschicht als diejenige der anderen Bereiche zu bilden. Dazu ist es erforderlich, eine Vielzahl von Transistortypen, die voneinander verschiedene Oxidschichtdicken haben, inner halb des Flash-Speichers zu bilden, der in Form eines Chips ausgebildet ist, und in manchen Fällen müssen die Oxidschich ten in mehr als einem Schritt gebildet werden. Beispielsweise erfolgt innerhalb des hochspannungsfesten Bereichs bei dem Schritt des Entfernens der Resistmaske R263 (siehe Fig. 127) ein weiteres Aufwachsen der Isolationsschicht 751 während der Bildung der Oxidschicht 761 (siehe Fig. 128). Das heißt, daß die Oxidschicht 751 in zwei Schritten gebildet wird. Das führt zu einer erhöhten Gefahr des Eintritts einer Verunrei nigung oder dergleichen, so daß wiederum die Zuverlässigkeit der Gateoxidschicht 75 verringert oder die Einstellbarkeit der Schichtdicke verschlechtert wird. Das führt wiederum zu dem Problem, daß die Zuverlässigkeit des N-Kanal-MOS-Transi stors T32 des hochspannungsfesten Bereichs verlorengeht, usw.

Wie oben beschrieben ist, werden bei einem Halbleiterbau element, bei d 99999 00070 552 001000280000000200012000285919988800040 0002019800179 00004 99880em eine Vielzahl von Transistortypen innerhalb eines Chips gebildet ist, die Schwellenwerte bisher dadurch eingestellt, daß die Störstellenkonzentrationen der Kanal dotierungsschichten abhängig von den Transistoren geändert werden. Da jedoch eine Austauschbeziehung zwischen einem Schwellenwert und einem Diffusionsschicht-Verluststrom besteht, wird ein Verluststrom automatisch bestimmt, nachdem der Schwellenwert festgelegt ist. Daher ergibt sich durch die Kompromißbeziehung zwischen beiden eine Einschränkung bei der Schaltungsauslegung. Außerdem ist es notwendig, die Gateoxid schichten in mehr als einem Schritt zu bilden. Das führt zu einer erhöhten Gefahr des Zutritts einer Verunreinigung oder dergleichen, so daß wiederum die Zuverlässigkeit der Gate oxidschichten herabgesetzt oder die Einstellbarkeit der Schichtdicke verschlechtert wird. Das führt dann weiter zu dem Problem, daß die Zuverlässigkeit der Transistoren ver schlechtert wird.

Erläuterung der Erfindung

Aufgabe der Erfindung ist daher die Bereitstellung eines Halbleiterbauelements und eines Herstellungsverfahrens dafür, wobei ein Kompromiß zwischen einem Schwellenwert und einem Diffusionsschicht-Verluststrom entfällt und es nicht notwen dig ist, eine Gateoxidschicht in einer Vielzahl von Schritten zu bilden.

Ein erster Aspekt der Erfindung richtet sich auf ein Halb leiterbauelement, das wenigstens einen Transistor auf einem Halbleitersubstrat aufweist, wobei der wenigstens eine Tran sistor folgendes aufweist: eine Halbleiterschicht von einem ersten Leitfähigkeitstyp, die in einer Oberfläche des Halb leitersubstrats gebildet ist; eine Kanaldotierungsschicht von dem ersten Leitfähigkeitstyp, die selektiv in der Halbleiter schicht gebildet ist; und eine Steuerelektrode, die an einer Position, die der Kanaldotierungsschicht zugewandt ist, ober halb der Halbleiterschicht gebildet ist, wobei die Steuer elektrode-eine Polycidstruktur hat, in der eine Wolfram silicidschicht auf einer Polysiliciumschicht gebildet ist und die Polysiliciumschicht eine Störstelle von einem zweiten Leitfähigkeitstyp enthält, wobei die Störstelle eine Vertei lung hat, die eine relativ hohe Konzentration auf der Seite der Wolframsilicidschicht, jedoch eine relativ niedrige Kon zentration auf der entgegengesetzten Seite zeigt.

Bei dem Halbleiterbauelement gemäß dem ersten Aspekt der Erfindung hat die Steuerelektrode eine Polycidstruktur, in der die Wolframsilicidschicht auf der Polysiliciumschicht ge bildet ist, die Polysiliciumschicht die Störstelle vom zwei ten Leitfähigkeitstyp enthält und die Störstelle eine Vertei lung hat, die eine relativ hohe Konzentration auf der Seite der Wolframsilicidschicht, aber eine relativ niedrige Konzen tration auf der entgegengesetzten Seite zeigt. Wenn daher das Bauelement im Gebrauch ist, wird entsprechend einem Bereich, in dem die Störstellenkonzentration relativ gering ist, eine Verarmungsschicht innerhalb der Polysiliciumschicht erzeugt, die ihrerseits die effektive Dicke der Gateoxidschicht ent sprechend einem Bereich bestimmt, in dem die Verarmungs schicht erzeugt wird. Wenn daher eine Vielzahl von Transi stortypen, die voneinander verschiedene Charakteristiken (z. B. voneinander verschiedene geforderte Spezifikationen) haben, notwendig sind, ist es durch Ändern der Verteilung der Störstellenkonzentration möglich, die effektive Dicke der Gateoxidschicht zu ändern und einen Schwellenwert einzustel len.

Das beseitigt die Notwendigkeit, die Störstellenkonzentration der Kanaldotierungsschicht in Übereinstimmung mit Charakteri stiken der Transistoren zu ändern, was bisher notwendig war, und es ist daher möglich, die Konzentration auf einen solchen Wert festzulegen, daß ein Verluststrom aus einer Diffusions schicht (d. h. ein Diffusionsschicht-Verluststrom) minimiert wird. Wenn beispielsweise die Störstellenkonzentration so eingestellt ist, daß der Diffusionsschicht-Verluststrom mini mal ist, und ein Schwellenwert mit Hilfe des Verhältnisses der Dicke der Wolframsilicidschicht zu derjenigen der Poly siliciumschicht vorgegeben wird, wird ein Durchbruch zu der Austauschbeziehung zwischen dem Schwellenwert und dem Diffu sionsschicht-Verluststrom realisiert, und eine Einschränkung in bezug auf die Schaltungsauslegung wird beseitigt. Da es außerdem möglich ist, die effektive Dicke der Gateoxidschicht zu ändern, ist es nicht notwendig, die Gateoxidschichten der Transistoren, die voneinander verschiedene Durchbruchspannun gen haben, mit voneinander verschiedenen Dicken zu bilden.

Gemäß einem zweiten Aspekt der Erfindung weist bei dem Halb leiterbauelement des ersten Aspekts wenigstens ein Transistor wenigstens zwei Transistortypen auf, und in der Polycidstruk tur ist das Verhältnis einer Dicke der Wolframsilicidschicht zu einer Dicke der Polysiliciumschicht zwischen wenigstens zwei Transistortypen verschieden.

Da bei dem Halbleiterbauelement gemäß dem zweiten Aspekt der Erfindung wenigstens zwei Transistortypen auf solche Weise gebildet sind, daß das Verhältnis der Dicke der Wolfram silicidschicht zu der Dicke der Polysiliciumschicht zwischen wenigstens zwei Transistortypen verschieden ist, ist es mög lich sicherzustellen, daß die Störstellenkonzentrationen in nerhalb der Polysiliciumschichten voneinander verschieden sind.

Das heißt also, daß bei dem Transistor, bei dem das Verhält nis der Dicke der Wolframsilicidschicht zu der Dicke der Polysiliciumschicht größer ist, die Störstellenkonzentration eine Verteilung zeigt, die sich abrupter als diejenige in den anderen Transistoren ändert. Infolgedessen wird eine Ver armungsschicht in einer größeren Fläche innerhalb der Poly siliciumschicht erzeugt, wenn das Bauelement in Betrieb ist, und die effektive Dicke der Gateoxidschicht wird größer. Wenn daher die Erfindung bei einem Transistor angewandt wird, der die dickste Gateoxidschicht benötigt, ist es möglich, die tatsächliche Dicke der Gateoxidschicht in Richtung einer Ab nahme zu verringern. Durch Ändern des Verhältnisses der Dicke der Wolframsilicidschicht zu der Dicke der Polysilicium schicht ist es außerdem möglich, die effektive Dicke der Gateoxidschicht zu ändern, und daher ist es nicht erforder lich, eine Reihe von Typen von Gateoxidschichten zu bilden, die voneinander verschiedene Dicken haben.

Gemäß einem dritten Aspekt der Erfindung besitzen bei dem Halbleiterbauelement des zweiten Aspekts wenigstens zwei Transistortypen Transistoren von einem ersten bis zu einem dritten Typ, und der Transistor vom ersten Typ weist folgen des auf: ein Paar von ersten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom ersten Typ gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiter schicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist, wobei die Kanal dotierungsschicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist, und wobei die Steuerelektrode des Transistors vom ersten Typ aufweist:
eine erste Polysiliciumschicht, die auf der ersten Gateoxid schicht gebildet ist; und eine erste Wolframsilicidschicht, die auf der ersten Polysiliciumschicht gebildet ist; der Transistor vom zweiten Typ weist folgendes auf: ein Paar von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom zweiten Typ gebildet sind; und eine zweite Gateoxidschicht, die auf der Halbleiterschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist, wobei die Kanaldotierungs schicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist und wobei die Steuerelektrode des Transistors vom zweiten Typ aufweist:
eine zweite Polysiliciumschicht, die auf der zweiten Gate oxidschicht gebildet ist; und eine zweite Wolframsilicid schicht, die auf der zweiten Polysiliciumschicht gebildet ist; und der Transistor vom dritten Typ weist folgendes auf:
ein Paar von dritten Halbleiterbereichen vom zweiten Leit fähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom dritten Typ gebildet sind; und eine dritte Gateoxidschicht, die auf der Halblei terschicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiterbereichen gebildet ist, wobei die Kanaldotierungsschicht des Transistors vom dritten Typ zwi schen dem Paar von dritten Halbleiterbereichen gebildet ist und die Steuerelektrode des Transistors vom dritten Typ auf weist: eine dritte Polysiliciumschicht, die auf der dritten Gateoxidschicht gebildet ist; und eine dritte Wolframsilicid schicht, die auf der dritten Polysiliciumschicht gebildet ist, wobei die Verhältnisse von Dicken der ersten bis dritten Wolframsilicidschichten zu Dicken der ersten bis dritten Polysiliciumschichten voneinander verschieden sind, die erste bis dritte Gateoxidschicht die gleiche Dicke haben und die Kanaldotierungsschichten der Transistoren vom ersten bis dritten Typ die gleiche Störstellenkonzentration haben.

Bei dem Halbleiterbauelement gemäß dem dritten Aspekt der Er findung sind die Verhältnisse von Dicken der ersten bis dritten Wolframsilicidschichten zu Dicken der ersten bis dritten Polysiliciumschichten voneinander verschieden, die erste bis dritte Gateoxidschicht haben die gleiche Dicke, und die Kanaldotierungsschichten der Transistoren des ersten bis dritten Typs haben die gleiche Störstellenkonzentration. Wenn daher beispielsweise in einem DRAM der Transistor vom ersten Typ als Leseverstärkerschaltung verwendet wird, der Transi stor vom zweiten Typ als periphere Schaltung und der Transi stor vom dritten Typ als Speicherzellen-Array verwendet wird, ist es durch Ändern der Verhältnisse der Dicken der ersten bis dritten Wolframsilicidschichten zu den Dicken der ersten bis dritten Polysiliciumschichten jeweils möglich, die effek tive Dicke der Gateoxidschicht zu ändern und einen Schwellen wert einzustellen.

Dadurch entfällt die Notwendigkeit einer Änderung der Stör stellenkonzentration der Kanaldotierungsschicht in Überein stimmung mit Charakteristiken der Transistoren, was bisher erforderlich war, und daher ist es möglich, die Konzentration auf einen solchen Pegel festzulegen, daß dadurch ein Verlust strom aus einer Diffusionsschicht (d. h. ein Diffusions schicht-Verluststrom) minimiert wird. Durch Einstellen der Störstellenkonzentration derart, daß der Diffusionsschicht-Ver luststrom Minimum ist, und eines Schwellenwerts mit Hilfe der Verhältnisse der Dicke der ersten bis dritten Wolfram silicidschichten zu den ersten bis dritten Polysilicium schichten wird also ein Durchbruch zu der Kompromißbeziehung zwischen dem Schwellenwert und dem Diffusionsschicht-Verlust strom realisiert, und die Einschränkung in bezug auf die Schaltungsauslegung wird beseitigt. Eine Änderung jedes Dickenverhältnisses jeder Wolframsilicidschicht zu jeder Polysiliciumschicht hat außerdem einen geringeren Einfluß auf die anderen Strukturen als in einem Fall, in dem die Stör stellenkonzentration der Kanaldotierungsschicht, die inner halb des Halbleitersubstrats gebildet ist, geändert wird. Insbesondere ist die Ionenimplantierung in ein Halbleitersub strat, und zwar speziell die Implantierung mit einer hohen Dosis, eine Ursache der Verschlechterung der Kristallgüte des Halbleitersubstrats. Da jedoch die Steuerelektrode, die sich an einer äußersten Position befindet, bei der Erfindung be handelt wird, wird ein solches Problem nicht geschaffen.

Gemäß einem vierten Aspekt der Erfindung weisen in dem Halb leiterbauelement des zweiten Aspekts wenigstens zwei Transi stortypen Transistoren von einem ersten bis zu einem dritten Typ auf, und der Transistor vom ersten Typ weist folgendes auf: ein Paar von ersten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom ersten Typ gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiter schicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist, wobei die Kanal dotierungsschicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist und wobei die Steuerelektrode des Transistors vom ersten Typ aufweist: eine erste Polysiliciumschicht, die auf der ersten Gateoxid schicht gebildet ist; und eine erste Wolframsilicidschicht, die auf der ersten Polysiliciumschicht gebildet ist; der Transistor vom zweiten Typ weist folgendes auf: ein Paar von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom zweiten Typ gebildet sind; und eine zweite Gateoxidschicht, die auf der Halbleiterschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist, wobei die Kanaldotierungs schicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist und die Steuerelek trode des Transistors vom zweiten Typ aufweist: eine zweite Polysiliciumschicht, die auf der zweiten Gateoxidschicht ge bildet ist; und eine zweite Wolframsilicidschicht, die auf der zweiten Polysiliciumschicht gebildet ist; und der Transi stor vom dritten Typ weist folgendes auf: ein Paar von drit ten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transistors vom dritten Typ gebildet sind; eine dritte Gate oxidschicht, die auf der Halbleiterschicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiter bereichen gebildet ist; und eine Floating-Gate-Elektrode, die auf der dritten Gateoxidschicht gebildet ist; und eine Zwischenschicht-Isolationsschicht, die auf der Floating-Gate-Elektrode gebildet ist, wobei die Kanaldotierungsschicht zwi schen dem Paar von dritten Halbleiterbereichen gebildet ist und die Steuerelektrode des Transistors vom dritten Typ auf weist: eine dritte Polysiliciumschicht, die auf der Zwischen schicht-Isolationsschicht gebildet ist; und eine dritte Wolf ramsilicidschicht, die auf der dritten Polysiliciumschicht gebildet ist, wobei das Verhältnis einer Dicke der ersten Wolframsilicidschicht zu einer Dicke der ersten Polysilicium schicht größer als die Verhältnisse von Dicken von anderen Wolframsilicidschichten zu Dicken von anderen Polysilicium schichten ist, wobei die erste und die zweite Gateoxidschicht die gleiche Dicke haben, die eine erste Dicke ist, wogegen die dritte Gateoxidschicht eine zweite Dicke hat, die größer als die erste Dicke ist, und wobei die Kanaldotierungsschich ten der Transistoren vom ersten bis dritten Typ die gleiche Störstellenkonzentration haben.

Bei dem Halbleiterbauelement nach dem vierten Aspekt der Erfindung ist das Verhältnis einer Dicke der ersten Wolfram silicidschicht zu einer Dicke der ersten Polysiliciumschicht größer als die Verhältnisse von Dicken anderer Wolfram silicidschichten zu Dicken anderer Polysiliciumschichten, die erste und die zweite Gateoxidschicht haben die gleiche Dicke, die eine erste Dicke ist, während die dritte Gateoxidschicht eine zweite Dicke hat, die größer als die erste Dicke ist, und die Kanaldotierungsschichten der Transistoren vom ersten bis dritten Typ haben die gleiche Störstellenkonzentration. Wenn daher der Transistor vom ersten Typ beispielsweise als Schaltung dient, von der eine hohe Durchbruchspannung gefor dert wird, der Transistor vom zweiten Typ als periphere Schaltung und der Transistor vom dritten Typ als Speicher zellen-Array in einem Flash-Speicher dienen soll, ist es nicht notwendig, die Gateoxidschichten der Transistoren, die voneinander verschiedene Durchbruchspannungen haben, mit von einander jeweils verschiedener Dicke zu bilden.

Bei einem LOGIK-in-FLASH kann ferner der Transistor vom er sten Typ als Schaltung dienen, von der eine hohe Durchbruch spannung verlangt wird, der Transistor vom zweiten Typ kann als Logikschaltung dienen, und der Transistor vom dritten Typ kann als Speicherzellen-Array dienen. Da es außerdem möglich ist, einen Schwellenwert dadurch einzustellen, daß die effek tive Dicke der Gateoxidschicht geändert wird, braucht die Störstellenkonzentration der Kanaldotierungsschicht nicht wie bisher entsprechend den Charakteristiken der Transistoren geändert zu werden, so daß es möglich ist, die Konzentration auf einen solchen Pegel festzulegen, daß ein Verluststrom aus einer Diffusionsschicht (d. h. ein Diffusionsschicht-Verlust strom) minimiert wird. Durch Einstellen der Störstellenkon zentrationen der Kanaldotierungsschichten derart, daß der Diffusionsschicht-Verluststrom zu einem Minimum wird, und Einstellen einer Durchbruchspannungs-Charakteristik und eines Schwellenwerts mit Hilfe der Dickenverhältnisse der Wolfram silicidschichten zu den Polysiliciumschichten wird also ein Durchbruch bei der Kompromißbeziehung zwischen dem Schwellen wert und dem Diffusionsschicht-Verluststrom realisiert, und eine Einschränkung in bezug auf die Schaltungsauslegung wird beseitigt.

Auch wenn ferner Gateoxidschichten mit voneinander verschie denen Dicken gebildet werden sollen, ist es durch Ändern der effektiven Dicken der Gateoxidschichten möglich, die Anzahl von Typen der Gateoxidschichten herabzusetzen. Das verein facht die Herstellungsschritte von Gateoxidschichten und ermöglicht den Erhalt von Gateoxidschichten, die eine ausge zeichnete Zuverlässigkeit und eine sehr gute Steuerbarkeit der Einstellung der Schichtdicken haben.

Gemäß einem fünften Aspekt der Erfindung weisen bei dem Halb leiterbauelement des zweiten Aspekts wenigstens zwei Transi stortypen Transistoren von einem ersten bis dritten Typ auf, und der Transistor vom ersten Typ weist folgendes auf: ein Paar von ersten Halbleiterbereichen vom zweiten Leitfähig keitstyp, die selektiv und unabhängig innerhalb der Halblei terschicht des Transistors vom ersten Typ gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiterschicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halb leiterbereichen gebildet ist, wobei die Kanaldotierungs schicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist und wobei die Steuer elektrode des Transistors vom ersten Typ aufweist: eine erste Polysiliciumschicht, die auf der ersten Gateoxidschicht ge bildet ist; und eine erste Wolframsilicidschicht, die auf der ersten Polysiliciumschicht gebildet ist; und der Transistor vom zweiten Typ weist folgendes auf: ein Paar von zweiten Halbleiterbereichen vom zweiten Leitfähigkeitstyp, die selek tiv und unabhängig innerhalb der Halbleiterschicht des Tran sistors vom zweiten Typ gebildet sind; und eine zweite Gate oxidschicht, die auf der Halbleiterschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiter bereichen gebildet ist, wobei die Kanaldotierungsschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist und die Steuerelektrode des Transistors vom zweiten Typ aufweist: eine zweite Polysili ciumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und eine zweite Wolframsilicidschicht, die auf der zwei ten Polysiliciumschicht gebildet ist; und der Transistor vom dritten Typ weist folgendes auf: ein Paar von dritten Halb leiterbereichen vom zweiten Leitfähigkeitstyp, die selektiv und unabhängig innerhalb der Halbleiterschicht des Transi stors vom dritten Typ gebildet sind; eine dritte Gateoxid schicht, die auf der Halbleiterschicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiterbereichen gebildet ist; wobei die Kanaldotierungsschicht zwischen dem Paar von dritten Halbleiterbereichen gebildet ist und die Steuerelektrode des Transistors vom dritten Typ aufweist: eine dritte Polysiliciumschicht, die auf der dritten Gate oxidschicht gebildet ist; und eine dritte Wolframsilicid schicht, die auf der dritten Polysiliciumschicht gebildet ist, wobei das Verhältnis der Dicke der dritten Wolfram silicidschicht zu der Dicke der dritten Polysiliciumschicht größer als die Verhältnisse von Dicken von anderen Wolfram silicidschichten zu Dicken von anderen Polysiliciumschichten ist, die erste bis dritte Gateoxidschicht die gleiche Dicke haben, und die Kanaldotierungsschichten der Transistoren des ersten und des dritten Typs die gleiche Störstellenkonzentra tion haben.

Bei dem Halbleiterbauelement gemäß dem fünften Aspekt der Erfindung ist das Verhältnis der Dicke der dritten Wolfram silicidschicht zu der Dicke der dritten Polysiliciumschicht größer als die Verhältnisse von Dicken von anderen Wolfram silicidschichten zu Dicken von anderen Polysiliciumschichten, die erste bis dritte Gateoxidschicht haben die gleiche Dicke, und die Kanaldotierungsschichten der Transistoren des ersten bis dritten Typs haben die gleiche Störstellenkonzentration.

Wenn also beispielsweise in einem LOGIK-in-DRAM der Transi stor vom ersten Typ als Logikschaltung, der Transistor vom zweiten Typ als Leseverstärkerschaltung und der Transistor vom dritten Typ als Speicherzellen-Array verwendet wird, wird in dem Speicherzellen-Array, in dem das Verhältnis der Dicke der Wolframsilicidschicht zu der Dicke der Polysilicium schicht am größten ist, eine Verarmungsschicht in einem großen Bereich innerhalb der Steuerelektrode erzeugt, so daß die effektive Dicke der Oxidschicht größer wird und der Schwellenwert hoch wird. Durch Einstellen der Störstellenkon zentrationen der Kanaldotierungsschichten der Transistoren vom ersten bis dritten Typ derart, daß der Diffusionsschicht-Ver luststrom zu einem Minimum wird, und durch Einstellen eines Schwellenwerts mit Hilfe der Dickenverhältnisse der Wolframsilicidschichten zu den Polysiliciumschichten wird also ein Durchbruch bei dem Kompromiß zwischen dem Schwel lenwert und dem Diffusionsschicht-Verluststrom realisiert, und eine Einschränkung in bezug auf die Schaltungsauslegung wird beseitigt.

Ein sechster Aspekt der Erfindung richtet sich auf ein Halb leiterbauelement, das wenigstens einen Transistor auf einem Halbleitersubstrat aufweist, wobei wenigstens ein Transistor folgendes aufweist: einen aktiven Bereich, der durch eine Feldoxidschicht gebildet ist, die selektiv auf einer Hauptoberfläche des Halbleitersubstrats gebildet ist; eine Oxidschicht, die auf dem aktiven Bereich gebildet ist; und eine Steuerelektrode, die auf der Oxidschicht gebildet ist, wobei die Steuerelektrode eine Polysiliciumschicht besitzt, in die eine Störstelle vom gleichen Leitfähigkeitstyp wie eine Source/Drain-Schicht implantiert ist, und die Steuer elektrode eine Wolframsilicidschicht besitzt, die selektiv auf der Polysiliciumschicht gebildet ist, die sich an einem Randbereich des aktiven Bereichs befindet, und wobei die Störstelle eine Verteilung hat, die eine relativ hohe Konzen tration auf der Seite der Wolframsilicidschicht, aber eine relativ niedrige Konzentration auf der entgegengesetzten Seite zeigt.

Das Halbleiterbauelement gemäß dem sechsten Aspekt der Erfin dung umfaßt die Wolframsilicidschicht, die selektiv auf der Polysiliciumschicht gebildet ist, die sich an dem Randbereich des aktiven Bereichs befindet, und die Störstelle innerhalb der Störstelle in der Polysiliciumschicht, die sich an dem Randbereich des aktiven Bereichs befindet, hat eine Vertei lung, die eine relativ hohe Konzentration auf der Seite der Wolframsilicidschicht, aber eine relativ niedrige Konzentra tion auf der entgegengesetzten Seite zeigt. Wenn also das Bauelement betrieben wird, wird entsprechend einem Bereich, in dem die Störstellenkonzentration relativ niedrig ist, eine Verarmungsschicht innerhalb der Polysiliciumschicht geschaf fen, die ihrerseits die effektive Dicke der Gateoxidschicht entsprechend einem Bereich, in dem die Verarmungsschicht ge schaffen ist, bestimmt. Wenn daher das Bauelement betrieben wird, wird eine Verarmungsschicht in einem größeren Bereich innerhalb der Polysiliciumschicht geschaffen, die sich an dem Randbereich des aktiven Bereichs befindet, und die effektive Dicke der Gateoxidschicht nimmt zu, so daß der Schwellenwert teilweise hoch wird. Wenn als das Halbleitersubstrat ein SOI-Substrat verwendet wird, löst dies das Problem, daß der Schwellenwert aufgrund der Struktur des Randbereichs niedrig wird.

Gemäß einem siebten Aspekt der Erfindung weist das Halblei terbauelement des sechsten Aspekts ferner eine von der Wolf ramsilicidschicht verschiedene Metall-Silicidschicht auf, die auf der Wolframsilicidschicht und dem aktiven Bereich gebil det ist.

Bei dem Halbleiterbauelement gemäß dem siebten Aspekt der Er findung ist es möglich, den Widerstandswert der Steuerelek trode weiter zu verringern und die Betriebsgeschwindigkeit weiter zu verbessern. Da die von der Wolframsilicidschicht verschiedene Metall-Silicidschicht keine Störstellen absor biert, nimmt die Störstellenkonzentration innerhalb der Poly siliciumschicht, die sich an dem Mittelbereich des aktiven Bereichs befindet, nicht ab.

Ein achter Aspekt der Erfindung richtet sich auf ein Verfah ren zum Herstellen eines Halbleiterbauelements, das wenig stens einen Transistor auf einem Halbleitersubstrat aufweist, wobei das Verfahren die folgenden Schritte aufweist: (a) Bil den einer Halbleiterschicht von einem ersten Leitfähigkeits typ an einer Position in einer Oberfläche des Halbleitersub strats, an der der wenigstens eine Transistor gebildet wird; (b) selektives Bilden einer Kanaldotierungsschicht vom ersten Leitfähigkeitstyp durch Ionenimplantierung in der Halbleiter schicht des wenigstens einen Transistors; und (c) Bilden einer Steuerelektrode an einer der Kanaldotierungsschicht zu gewandten Position über der Halbleiterschicht des wenigstens einen Transistors, wobei der Schritt (c) den folgenden Schritt aufweist: Bilden der Steuerelektrode des wenigstens einen Transistors so, daß sie eine Polycidstruktur hat, in der eine Wolframsilicidschicht auf einer Polysiliciumschicht gebildet ist, in die eine Störstelle eines zweiten Leitfähig keitstyps implantiert wird.

Da bei dem Verfahren nach der Erfindung zum Herstellen eines Halbleiterbauelements gemäß dem achten Aspekt der Erfindung nach diesen Schritten ein Erwärmungsvorgang ausgeführt wird, wird eine Störstelle innerhalb der Polysiliciumschicht von der Wolframsilicidschicht absorbiert, so daß die Störstelle innerhalb der Polysiliciumschicht eine Verteilung hat, die eine relativ hohe Konzentration auf der Seite der Wolfram silicidschicht, aber eine relativ niedrige Konzentration auf der entgegengesetzten Seite zeigt. Das Herstellungsverfahren für ein Halbleiterbauelement nach dem achten Aspekt der Erfindung eignet sich daher zum Herstellen des Halbleiter bauelements nach dem ersten Aspekt.

Gemäß einem neunten Aspekt der Erfindung besitzt bei dem Ver fahren zum Herstellen eines Halbleiterbauelements nach dem achten Aspekt der Erfindung wenigstens ein Transistor Transi storen eines ersten bis dritten Typs, und der Schritt (c) weist die folgenden Schritte auf: Bilden einer Oxidschicht auf den Halbleiterschichten der Transistoren vom ersten bis dritten Typ; Bilden einer ersten Polysiliciumschicht auf der Oxidschicht, wobei die erste Polysiliciumschicht eine erste Dicke hat; Implantieren einer Störstelle vom zweiten Leit fähigkeitstyp in die erste Polysiliciumschicht, so daß eine zweite Polysiliciumschicht gebildet wird; Maskieren der zwei ten Polysiliciumschicht an einer Position, wo der Transistor vom ersten Typ gebildet ist, und Entfernen eines Teils der zweiten Polysiliciumschicht, der nicht maskiert ist, bis er eine zweite Dicke hat, so daß eine dritte Polysiliciumschicht gebildet wird; Maskieren der zweiten und der dritten Poly siliciumschicht an Positionen, wo die Transistoren vom ersten und vom zweiten Typ gebildet sind, und Entfernen eines Teils der dritten Polysiliciumschicht, der nicht maskiert ist, bis er eine dritte Dicke hat, so daß eine vierte Polysilicium schicht gebildet wird; Bilden einer Wolframsilicidschicht, die eine vorbestimmte Dicke hat, auf der zweiten bis vierten Polysiliciumschicht; und selektives Entfernen der Wolfram silicidschicht, der zweiten bis vierten Polysiliciumschichten und der Oxidschicht durch Strukturieren, so daß die erste Gateoxidschicht und die Steuerelektrode mit Polycid struktur des Transistors vom ersten Typ auf der Halbleiter schicht des Transistors vom ersten Typ gebildet werden, die zweite Gateoxidschicht und die Steuerelektrode mit Polycid struktur des Transistors vom zweiten Typ auf der Halbleiter schicht des Transistors vom zweiten Typ gebildet werden, und die dritte Gateoxidschicht und die Steuerelektrode mit Poly cidstruktur des Transistors vom dritten Typ auf der Halblei terschicht des Transistors vom dritten Typ gebildet werden.

Das Verfahren zum Herstellen eines Halbleiterbauelements nach dem neunten Aspekt der Erfindung eignet sich zum Herstellen des Halbleiterbauelements nach dem dritten Aspekt, bei dem die Dicken der Wolframsilicidschichten konstant sind und die Dicken der Polysiliciumschichten verändert werden.

Gemäß einem zehnten Aspekt der Erfindung besitzt bei dem Ver fahren zum Herstellen eines Halbleiterbauelements nach dem achten Aspekt der Erfindung wenigstens ein Transistor Transi storen von einem ersten bis dritten Typ, und der Schritt (c) weist die folgenden Schritte auf: Bilden einer ersten Oxid schicht, die eine erste Dicke hat, auf den Halbleiterschich ten der Transistoren vom ersten bis dritten Typ; selektives Bilden einer ersten Polysiliciumschicht auf der ersten Oxid schicht auf der Halbleiterschicht des Transistors vom dritten Typ, wobei eine Störstelle vom zweiten Leitfähigkeitstyp gleichförmig in der ersten Polysiliciumschicht verteilt wird; selektives Bilden einer Isolationsschicht auf der ersten Polysiliciumschicht und Entfernen der ersten Oxidschicht an Positionen, an denen die Transistoren vom ersten und vom zweiten Typ gebildet werden; Bilden einer zweiten Oxidschicht auf den Halbleiterschichten der Transistoren vom ersten und vom zweiten Typ, wobei die zweite Oxidschicht eine zweite Dicke hat, die geringer als die erste Dicke ist; Bilden einer zweiten Polysiliciumschicht, die eine dritte Dicke hat, auf der zweiten Oxidschicht und der Isolationsschicht; Implantie ren einer Störstelle vom zweiten Leitfähigkeitstyp in die zweite Polysiliciumschicht, um dadurch eine dritte Poly siliciumschicht zu bilden; Maskieren der dritten Polysili ciumschicht an Positionen, an denen die Transistoren vom zweiten und vom dritten Typ gebildet werden, und Entfernen des Teils der dritten Polysiliciumschicht, der nicht maskiert ist, bis er eine vierte Dicke hat, so daß eine vierte Poly siliciumschicht gebildet wird; Bilden einer Wolframsilicid schicht, die eine vorbestimmte Dicke hat, auf der dritten und der vierten Polysiliciumschicht; selektives Entfernen der Wolframsilicidschicht, der dritten und der vierten Polysili ciumschicht, der ersten und der zweiten Oxidschicht und der Isolationsschicht durch Strukturieren, so daß die erste Gateoxidschicht und die Steuerelektrode mit einer Polycid struktur des Transistors vom ersten Typ auf der Halbleiter schicht des Transistors vom ersten Typ gebildet werden, die zweite Gateoxidschicht und die Steuerelektrode mit einer Polycidstruktur des Transistors vom zweiten Typ auf der Halb leiterschicht des Transistors vom zweiten Typ gebildet wer den, und die dritte Gateoxidschicht, eine Floating-Gate-Elektrode, eine Zwischenschicht-Isolationsschicht und die Steuerelektrode mit einer Polycidstruktur des Transistors vom dritten Typ auf der Halbleiterschicht des Transistors vom dritten Typ gebildet werden.

Gemäß dem zehnten Aspekt der Erfindung ist es möglich, ein Verfahren anzugeben, das zum Herstellen des Halbleiterbau elements nach dem vierten Aspekt geeignet ist, bei dem die Dicke der Wolframsilicidschicht konstant ist und die Dicken der Polysiliciumschichten geändert werden.

Gemäß einem elften Aspekt der Erfindung hat bei dem Verfahren zum Herstellen eines Halbleiterbauelements nach dem achten Aspekt der Erfindung wenigstens ein Transistor Transistoren von einem ersten-bis dritten Typ, und der Schritt (b) weist den folgenden Schritt auf: Bilden der Kanaldotierungsschicht der Transistoren vom ersten bis dritten Typ, so, daß sie die gleiche Störstellenkonzentration haben, und der Schritt (c) weist die folgenden Schritte auf: Bilden einer Oxidschicht auf den Halbleiterschichten der Transistoren vom ersten bis dritten Typ; Bilden einer ersten Polysiliciumschicht auf der Oxidschicht, wobei die erste Polysiliciumschicht eine erste Dicke hat; Implantieren einer Störstelle vom zweiten Leit fähigkeitstyp in die erste Polysiliciumschicht, um dadurch eine zweite Polysiliciumschicht zu bilden; Maskieren der zweiten Polysiliciumschicht an Positionen, an denen die Tran sistoren vom ersten und vom zweiten Typ gebildet werden, und Entfernen des nicht maskierten Teils der zweiten Polysili ciumschicht, bis er eine zweite Dicke hat, um dadurch eine dritte Polysiliciumschicht zu bilden; Bilden einer Wolfram silicidschicht, die eine vorbestimmte Dicke hat, auf der zweiten und der dritten Polysiliciumschicht; selektives Ent fernen der Wolframsilicidschicht, der zweiten und der dritten Polysiliciumschicht und der Oxidschicht durch Strukturieren, so daß die erste Gateoxidschicht und die Steuerelektrode mit einer Polycidstruktur des Transistors vom ersten Typ auf der Halbleiterschicht des Transistors vom ersten Typ gebildet werden, die zweite Gateoxidschicht und die Steuerelektrode mit einer Polycidstruktur des Transistors vom zweiten Typ auf der Halbleiterschicht des Transistors vom zweiten Typ gebil det werden, und die dritte Gateoxidschicht und die Steuer elektrode mit einer Polycidstruktur des Transistors vom drit ten Typ auf der Halbleiterschicht des Transistors vom dritten Typ gebildet werden.

Gemäß dem elften Aspekt der Erfindung ist es möglich, ein Verfahren anzugeben, das zum Herstellen des Halbleiterbau elemente nach dem fünften Aspekt geeignet ist, bei dem die Dicke der Wolframsilicidschicht konstant ist und die Dicken der Polysiliciumschichten verschieden sind.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh rungsbeispielen unter Bezugnahme auf die beiliegenden Zeich nungen näher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Diagramm zur Erläuterung der Funktion einer Wolframsilicidschicht einer Gateelektrode;

Fig. 2 ein Diagramm zur Erläuterung einer Störstellen verteilung innerhalb der Gateelektrode und in Wolframsilicid;

Fig. 3 und 4 Diagramme zur Erläuterung der Funktion der Wolframsilicidschicht der Gateelektrode;

Fig. 5 einen Querschnitt durch eine Struktur gemäß einer ersten bevorzugten Ausführungsform der Erfindung;

Fig. 6 ein Diagramm zur Erläuterung einer Störstellenvertei lung gemäß der ersten bevorzugten Ausführungsform der Erfindung;

Fig. 7 ein Diagramm zur Erläuterung einer Dicke einer Gate oxidschicht bei der ersten bevorzugten Ausführungs form der Erfindung;

Fig. 8 und 9 Querschnitte zur Erläuterung der Struktur gemäß der ersten bevorzugten Ausführungsform der Erfindung;

Fig. 10 bis 16 Diagramme, die Herstellungsschritte gemäß der ersten bevorzugten Ausführungsform der Erfindung zei gen;

Fig. 17 einen Querschnitt durch eine Struktur gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;

Fig. 18 ein Diagramm zur Erläuterung einer Störstellenvertei lung gemäß der zweiten bevorzugten Ausführungsform der Erfindung;

Fig. 19 ein Diagramm zur Erläuterung einer Dicke einer Gate oxidschicht bei der zweiten bevorzugten Ausführungs form der Erfindung;

Fig. 20 und 21 Diagramme, die die Struktur der ersten bevor zugten Ausführungsform der Erfindung zeigen;

Fig. 22 bis 35 Diagramme, die Herstellungsschritte gemäß der zweiten bevorzugten Ausführungsform der Erfindung zeigen;

Fig. 36 einen Querschnitt durch eine Struktur gemäß einer dritten bevorzugten Ausführungsform der Erfindung;

Fig. 37 ein Diagramm zur Erläuterung einer Störstellenvertei lung entsprechend der dritten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 38 ein Diagramm zur Erläuterung der Dicke einer Gate oxidschicht bei der dritten bevorzugten Ausführungs form der Erfindung;

Fig. 39 und 40 Diagramme, die die Struktur gemäß der dritten bevorzugten Ausführungsform der Erfindung zeigen;

Fig. 41 bis 47 Diagramme, die Herstellungsschritte entspre chend der dritten bevorzugten Ausführungsform der Er findung zeigen;

Fig. 48 einen Querschnitt, der eine Struktur gemäß einer vierten bevorzugten Ausführungsform der Erfindung zeigt;

Fig. 49 ein Diagramm zur Erläuterung einer Störstellenvertei lung gemäß der vierten bevorzugten Ausführungsform der Erfindung;

Fig. 50 ein Diagramm zur Erläuterung der Dicke einer Gate oxidschicht bei der vierten bevorzugten Ausführungs form der Erfindung;

Fig. 51 und 52 Diagramme, die die Struktur gemäß der vierten bevorzugten Ausführungsform der Erfindung zeigen;

Fig. 53 bis 66 Diagramme, die Herstellungsschritte gemäß der vierten bevorzugten Ausführungsform der Erfindung zeigen;

Fig. 67 ein Schaltbild zur Erläuterung einer fünften bevor zugten Ausführungsform der Erfindung;

Fig. 68 ein Diagramm, das eine Struktur gemäß der fünften be vorzugten Ausführungsform der Erfindung zeigt;

Fig. 69 eine Perspektivansicht eines MOS-Transistors zur Er läuterung der fünften bevorzugten Ausführungsform der Erfindung;

Fig. 70 bis 72 Diagramme, die Herstellungsschritte gemäß einer ersten Modifikation der fünften bevorzugten Ausführungsform der Erfindung zeigen;

Fig. 73 ein Diagramm, das eine Struktur gemäß einer zweiten Modifikation der fünften bevorzugten Ausführungsform der Erfindung zeigt;

Fig. 74 ein Diagramm, das ein Beispiel einer Anwendung der zweiten Modifikation der fünften bevorzugten Ausfüh rungsform der Erfindung zeigt;

Fig. 75 ein Diagramm, das eine Struktur entsprechend einer dritten Modifikation der fünften bevorzugten Ausfüh rungsform der Erfindung zeigt;

Fig. 76 ein Diagramm zur Erläuterung einer Gesamtstruktur eines herkömmlichen DRAM;

Fig. 77 einen Querschnitt zur Erläuterung einer Struktur des herkömmlichen DRAM;

Fig. 78 ein Diagramm zur Erläuterung einer Störstellenvertei lung in dem herkömmlichen DRAM;

Fig. 79 bis 84 Diagramme von Herstellungsschritten zur Her stellung des herkömmlichen DRAM;

Fig. 85 ein Diagramm zur Erläuterung einer Gesamtstruktur eines herkömmlichen Flash-Speichers;

Fig. 86 einen Querschnitt zur Erläuterung einer Struktur des herkömmlichen Flash-Speichers;

Fig. 87 ein Diagramm zur Erläuterung der Dicke einer Gate oxidschicht in dem herkömmlichen Flash-Speicher;

Fig. 88 bis 101 Diagramme, die Herstellungsschritte bei der Herstellung des herkömmlichen Flash-Speichers zeigen;

Fig. 102 ein Diagramm zur Erläuterung einer Gesamtstruktur eines herkömmlichen LOGIK-in-DRAM;

Fig. 103 einen Querschnitt zur Erläuterung einer Struktur des herkömmlichen LOGIK-in-DRAM;

Fig. 104 ein Diagramm zur Erläuterung einer Störstellenvertei lung innerhalb des herkömmlichen LOGIK-in-DRAM;

Fig. 105 ein Diagramm zur Erläuterung der Dicke einer Gate oxidschicht in dem herkömmlichen LOGIK-in-DRAM;

Fig. 106 bis 114 Diagramme, die Herstellungsschritte bei der Herstellung des herkömmlichen LOGIK-in-DRAM zeigen;

Fig. 115 ein Diagramm zur Erläuterung einer Gesamtstruktur eines herkömmlichen LOGIK-in-FLASH;

Fig. 116 einen Querschnitt zur Erläuterung einer Struktur des herkömmlichen LOGIK-in-FLASH;

Fig. 117 ein Diagramm zur Erläuterung einer Störstellenvertei lung innerhalb des herkömmlichen LOGIK-in-FLASH;

Fig. 118 ein Diagramm zur Erläuterung der Dicke einer Gate oxidschicht in dem herkömmlichen LOGIK-in-FLASH; und

Fig. 119 bis 132 Diagramme von Herstellungsschritten bei der Herstellung des herkömmlichen LOGIK-in-FLASH.

Allgemein wird eine Gateelektrode (aus Polysilicium), die einen MOS-Transistor bildet, mit einer Störstelle vom N-Leit fähigkeitstyp oder einer Störstelle vom P-Leitfähigkeitstyp dotiert. Das dient dem Ziel der Herabsetzung des Widerstands werts eines Gates mit Hilfe der Dotierung mit der Störstelle. Ob nun eine Störstelle vom N- oder vom P-Leitfähigkeitstyp eingesetzt wird, ist von dem Typ einer Muldenschicht abhän gig. Wenn also eine Gateelektrode vom P-Typ für eine Mulde vom N-Typ gewählt wird oder eine Gateelektrode vom N-Typ für eine Mulde vom P-Typ gewählt wird, besteht die Möglichkeit, einen Schwellenwert niedrig zu halten.

Wenn ferner Polysilicium als Material von Gateelektroden ver wendet wird, wird dann, wenn ein Widerstandswert von Poly silicium ein Problem hervorruft, in manchen Fällen eine Metall-Silicidschicht auf einer Polysiliciumschicht gebildet, so daß eine Polycidstruktur erhalten wird und der Wider standswert der Gateelektroden daher niedrig wird. Ferner ist es bekannt, daß dann, wenn Wolframsilicid (WSi₂) als Metall-Silicid eingesetzt wird, Wolframsilicid eine Fremdstelle, die in einer Polysiliciumschicht enthalten ist, während des Er wärmens absorbiert, so daß eine Störstellenkonzentration in nerhalb des Polysiliciums herabgesetzt wird.

Fig. 1 zeigt eine Struktur eines MOS-Transistors M1, der eine Gateelektrode einer Polycidstruktur aufweist. In Fig. 1 weist eine Gateelektrode G1 eine Polysiliciumschicht P1 und eine Wolframsilicidschicht (nachstehend "WSi-Schicht") S1 auf, die in dieser Reihenfolge auf einer Gateoxidschicht Z1 übereinan der vorgesehen sind.

Fig. 2 zeigt ein Störstellenprofil des MOS-Transistors M1 und ein WSi-Profil. In Fig. 2 steigt eine Störstellenkonzentra tion der Gateelektrode G1 des MOS-Transistors M1 entlang der Linie A-A' in Fig. 1 in Form einer Kurve von einer Grenz fläche zwischen der Gateoxidschicht (SiO₂) Z1 und der Poly siliciumschicht P1 an, erreicht ein Maximum nahe einer Grenz fläche zwischen der Polysiliciumschicht P1 und der WSi- Schicht S1 und bleibt innerhalb der WSi-Schicht S1 ungefähr konstant.

Eine WSi-Konzentration der Gateelektrode G1 entlang der Linie A-A' bleibt auf einem hohen Wert (der höher als die Stör stellenkonzentration ist) nahezu konstant innerhalb der WSi-Schicht S1, fällt drastisch im Bereich der Grenzfläche zwi schen der Polysiliciumschicht P1 und der WSi-Schicht S1 ab und bleibt auf einem niedrigen Wert (der niedriger als die Störstellenkonzentration ist) nahezu konstant innerhalb der Polysiliciumschicht P1.

In Fig. 2 sind die WSi-Konzentration und die Störstellen konzentration entlang einer Horizontalachse gemessen, und eine Distanz (d. h. eine Tiefe) in Richtung der Linie A-A' ist entlang einer Vertikalachse gemessen. In Fig. 2 ist die Si-SiO₂-Grenzfläche eine Übergangsfläche zwischen einer Muldenschicht W1 und der Gateoxidschicht Z1, während die SiO₂-Poly-Si-Grenzfläche eine Übergangsfläche zwischen der Gateoxidschicht Z1 und der Polysiliciumschicht P1 ist.

Da, wie bereits beschrieben wurde, eine WSi-Schicht Störstel len absorbiert, die in einer Polysiliciumschicht enthalten sind, existieren die Störstellen, die in der Polysilicium schicht P1 enthalten sind, so, wie sie sind, und werden posi tionsmäßig in Richtung zu der WSi-Schicht S1 verlagert, so daß die Störstellenkonzentration in der Polysiliciumschicht P1 verringert wird. Es ist ferner bekannt, daß dann, wenn die Störstellenkonzentration in der Polysiliciumschicht zu gering wird, eine Verarmungsschicht innerhalb der Polysilicium schicht geschaffen wird, wenn ein Transistor in Betrieb ist. In bezug auf eine- Gateelektrode einer Polycidstruktur gibt es also das Problem, daß innerhalb der Gateelektrode eine Verar mungsschicht geschaffen wird.

Je größer also der Anteil ist, den die WSi-Schicht innerhalb der Polysiliciumschicht einnimmt, oder anders ausgedrückt, je dicker die WSi-Schicht ist, um so mehr Störstellen werden ab sorbiert und um so größer wird eine Fläche, in der eine Ver armungsschicht innerhalb der Polysiliciumschicht geschaffen wird. Eine Änderung des Störstellenprofils infolge einer Dickendifferenz der WSi-Schicht wird unter Bezugnahme auf die Fig. 3 und 4 beschrieben.

Fig. 3 zeigt einen Zustand einer Verarmungsschicht DP1, die innerhalb einer Polysiliciumschicht P2 in einem MOS-Transi stor M2 geschaffen ist, in dem eine WSi-Schicht in bezug auf die Polysiliciumschicht dünn ist, sowie ein Störstellenprofil einer Gateelektrode G2 entlang der Linie A-A'.

Fig. 4 zeigt einen Zustand einer Verarmungsschicht DP2, die innerhalb einer Polysiliciumschicht P3 in einem MOS-Transi stor M3 geschaffen ist, in dem eine WSi-Schicht in bezug auf die Polysiliciumschicht dick ist, und ein Störstellenprofil einer Gateelektrode G3 entlang der Linie A-A'.

Ein Vergleich der Fig. 3 und 4 zeigt, daß, je dicker die WSi-Schicht in bezug auf die Polysiliciumschicht ist, die Stör stellen innerhalb der Polysiliciumschicht in Richtung der WSi-Schicht um so stärker verlagert werden, so daß die Stör stellenkonzentration innerhalb der Polysiliciumschicht nied rig wird, und daß die Verarmungsschicht DP2 in der Gateelek trode G3 in einem breiteren Bereich als die Verarmungsschicht DP1 in der Gateelektrode G2 geschaffen wird.

Wenn eine Verarmungsschicht geschaffen wird, findet ein Span nungsabfall innerhalb der Verarmungsschicht statt, und daher wird eine an ein Element angelegte Spannung niedriger als eine zugeführte Spannung. Das heißt also, die effektive Dicke einer Oxidschicht wird groß. Das führt wiederum zu Problemen, wie etwa einem erhöhten Schwellenwert und einer Abnahme eines Drain-Stroms.

Die Erfindung verringert einen Leiterwiderstand mittels einer Gateelektrode einer Polycidstruktur und zieht positiven Nutzen aus der Erscheinung, daß in der Gateelektrode eine Verarmungsschicht geschaffen wird, um dadurch eine Vielzahl von Transistortypen in einem einzigen Chip zu bilden.

Nachstehend werden bevorzugte Ausführungsformen der Erfindung in bezug auf Beispiele eines DRAM, eines Flash-Speichers, einer LOGIK-in-DRAM und einer LOGIK-in-Flash beschrieben.

Erste bevorzugte Ausführungsform 1-1. Struktur des Bauelements

Fig. 5 zeigt eine Teilstruktur eines DRAM 100, in der eine Vielzahl von Transistortypen gebildet ist, als erste bevor zugte Ausführungsform der Erfindung. Allgemein weist ein DRAM nicht nur einen Speicherzellen-Arraybereich zum Speichern von Daten auf, sondern umfaßt außerdem einen Leseverstärkerbe reich und einen peripheren Schaltungsbereich (z. B. einen Adreßpuffer, einen X-Decodierer, einen Y-Decodierer, eine Zeilen/Spalten-Taktschaltung, eine E/A-Durchlaufschaltung, eine Auffrischschaltung usw.).

Alle diese Bereiche sind durch Transistoren gebildet, und von den jeweiligen Transistoren werden unterschiedliche Charakte ristiken verlangt. Was beispielsweise Schwellenwerte be trifft, so ist ein Schwellenwert für einen Transistor des Speicherzellen-Arraybereichs ca. 1 V, und ein Schwellenwert für Transistoren der peripheren Schaltungsbereiche ist ca. 0,8 V, und ein Schwellenwert für den Transistor des Lesever stärkerbereichs muß bis auf 0,4 V heruntergedrückt werden.

Fig. 5 zeigt Querschnitte von N-Kanal-MOS-Transistoren T41 bis T43, die für den Leseverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellen-Arraybereich verwen det werden.

In Fig. 5 sind die N-Kanal-MOS-Transistoren T41 bis T43 innerhalb einer Muldenschicht 101 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 1 (vom P-Typ) gebildet ist. Die Muldenschicht 101 ist durch eine Kanaltrennschicht 102 und eine LOCOS-Schicht 2 elementmäßig so getrennt, daß die N-Kanal-MOS-Transistoren T41 bis T43 in Bereichen gebildet sind, die durch Elementtrennung erzeugt sind.

Der N-Kanal-MOS-Transistor T41 des Leseverstärkerbereichs um faßt ein Paar von Source/Drain-Schichten 106, die in der Muldenschicht 101 voneinander unabhängig, aber parallel zueinander gebildet sind, und ein Paar von schwachdotierten - Drainschichten (nachstehend "LDD-Schichten") 107, die angren zend an einander zugewandte Randbereiche der Source/Drain-Schichten 106 gebildet sind.

Die Gateoxidschicht 3 ist auf den LDD-Schichten 107 gebildet, und eine Gateelektrode 4A ist auf der Gateoxidschicht 3 ge bildet. Eine Seitenwand-Oxidschicht 5 ist an einer seitlichen Oberfläche der Gateoxidschicht 3 und der Gateelektrode 4A ge bildet. Innerhalb der Muldenschicht 101 ist unter der Gate elektrode 4A eine Kanaldotierungsschicht 103A gebildet.

Die Gateelektrode 4A umfaßt eine Polysiliciumschicht M1 und eine Wolframsilicidschicht (nachstehend "WSi-Schicht") L1, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 3 vorgesehen sind.

Der N-Kanal-MOS-Transistor T42 des peripheren Schaltungsbe reichs umfaßt ein Paar von Source/Drain-Schichten 106, die in der Muldenschicht 101 unabhängig voneinander, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 107.

Die Gateoxidschicht 3 ist auf den LDD-Schichten 107 gebildet, und eine Gateelektrode 4B ist auf der Gateoxidschicht 3 ge bildet. Die Seitenwand-Oxidschicht 5 ist an einer seitlichen Oberfläche der Gateoxidschicht 3 und der Gateelektrode 4B ge bildet. Innerhalb der Muldenschicht 101 unter der Gateelek trode 4B ist eine Kanaldotierungsschicht 103B gebildet.

Die Gateelektrode 4B umfaßt die Polysiliciumschicht M1 und eine WSi-Schicht L2, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 3 vorgesehen sind.

Der N-Kanal-MOS-Transistor T43 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 106, die in der Muldenschicht 101 unabhängig voneinander, aber paral lel zueinander gebildet sind, und ein Paar von LDD-Schichten 107.

Eine Gateoxidschicht 3 ist auf den Source/Drain-Schichten 106 und den LDD-Schichten 107 gebildet, und auf der Gateoxid schicht 3 ist eine Gateelektrode 4C gebildet. Die Seitenwand-Oxid schicht 5 ist an einer seitlichen Oberfläche der Gate oxidschicht 3 und der Gateelektrode 4C gebildet. Innerhalb der Muldenschicht 101 ist unter der Gateelektrode 4C eine Kanaldotierungsschicht 103C gebildet. Der Speicherzellen-Array bereich hat eine Gate-Array-Struktur, in der benachbarte Gates sich eine Source/Drain-Schicht 106 teilen. Solche Strukturen sind aufeinanderfolgend angeordnet.

Die Gateelektrode 4C umfaßt die Polysiliciumschicht M1 und eine WSi-Schicht L3, die in dieser Reihenfolge auf der Gate oxidschicht 3 übereinander angeordnet sind.

Die Tabelle 5 zeigt Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T41 bis T43.

In der Tabelle 5 ist die Störstellendosis zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T41, T42 und T43 jeweils gleich 5×10¹⁵/cm². Phosphor (P) ist als Störstelle für jede der Schichten mit der Implantierungsener gie von 30 keV implantiert.

Die Polysiliciumschicht M1 der Gateelektroden 4A bis 4C in den N-Kanal-MOS-Transistoren T41 bis T43 hat jeweils eine Dicke von 1000 Å, wogegen die Dicken der WSi-Schichten L1, L2 bzw. L3 die Werte 500 Å, 1000 Å bzw. 2000 Å haben.

Fig. 6 zeigt Störstellenprofile der N-Kanal-MOS-Transistoren T41, T42 und T43, die den Leseverstärkerbereich, den periphe ren Schaltungsbereich und den Speicherzellen-Arraybereich bilden und sämtlich in Fig. 6 gezeigt sind, und zwar in Quer schnittsbereichen entlang den Linien A-A' bzw. B-B' bzw. C-C'.

In Fig. 6 ist eine Position (d. h. die Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Dabei verlaufen die Polysiliciumschicht, die Gateoxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Silicium schicht) in dieser Reihenfolge von links entlang der Horizon talachse. In Fig. 6 entfallen die WSi-Schichten der Gate elektroden.

Wie die Tabelle 5 zeigt, sind in den Gateelektroden 4A bis 4C der N-Kanal-MOS-Transistoren T41 bis T43, obwohl die Poly siliciumschicht die gleiche Dicke hat, die WSi-Schichten fortschreitend dicker in der Reihenfolge von höheren Schwel lenwerten, die in den Gateelektroden zu erwarten sind.

Je größer das Verhältnis der Dicke der WSi-Schicht in bezug auf die Polysiliciumschicht ist, um so mehr Störstellen wer den aus der Polysiliciumschicht in die WSi-Schicht absor biert, wie bereits beschrieben wurde, so daß die Störstellen innerhalb der Polysiliciumschicht vorhanden sind, während sie in Richtung zu den WSi-Schichten verlagert werden, und daher ist die Störstellenkonzentration innerhalb der Polysilicium schicht ungleichmäßig.

Wie Fig. 6 zeigt, ist somit das Störstellenprofil innerhalb der Gateelektroden in dem Transistor T41 des Leseverstärker bereichs am flachsten, wie die Linie A-A' zeigt, und ist steiler in dem Transistor T42 des peripheren Schaltungs bereichs und dem Transistor T43 des Speicherzellen-Array bereichs in dieser Reihenfolge, wie die Linien B-B' und C-C' zeigen.

Anders ausgedrückt, es wird die Störstellenkonzentration innerhalb der Gateelektroden stärker verlagert, und die Stör stellenkonzentration in der Umgebung der Gateoxidschicht ist daher entsprechend niedriger, je dicker die WSi-Schicht ist. Daher ist in der Gateelektrode des Speicherzellen-Array bereichs, in der die Störstellenkonzentration im Bereich der Gateoxidschicht am geringsten ist, die Verarmungsschicht am größten, und die effektive Dicke der Oxidschicht ist die größte, und der Schwellenwert ist am höchsten.

Da die Störstellendosis unter den Kanaldotierungsschichten 103A bis 103C der N-Kanal-MOS-Transistoren T41 bis T43 die gleiche ist, überlappen die Linien A-A', B-B' und C-C' einan der.

Fig. 7 zeigt tatsächliche Dicken und effektive Dicken der jeweiligen Gateoxidschichten. Fig. 7 zeigt die N-Kanal-MOS-Transistoren des Leseverstärkerbereichs, des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs in dieser Reihenfolge von links entlang der Horizontalachse. Wie Fig. 7 deutlich zeigt, sind die effektiven Dicken der jewei ligen Gateoxidschichten in der Reihenfolge Leseverstärker bereich, peripherer Schaltungsbereich und Speicherzellen-Array bereich fortschreitend größer.

Wenn die effektive Dicke der Gateoxidschicht in dem Lesever stärkerbereich, dem peripheren Schaltungsbereich und dem Speicherzellen-Arraybereich auf die in Fig. 7 gezeigte Weise geändert werden soll, kann eine Struktur verwendet werden, wie sie nachstehend beschrieben wird.

1-1-1. Erste Modifikation der Bauelementstruktur

Fig. 8 zeigt eine Teilstruktur eines DRAM 100A, in dem eine Vielzahl von Transistortypen gebildet ist. In Fig. 8 sind Bereiche, die mit denen des DRAM 100 von Fig. 5 identisch sind, mit den gleichen Bezugszeichen versehen und werden nicht erneut beschrieben.

Fig. 8 zeigt Querschnitte von N-Kanal-MOS-Transistoren T44, T45 und T46, die in dem Leseverstärkerbereich bzw. dem peri pheren Schaltungsbereich bzw. dem Speicherzellen-Arraybereich verwendet werden.

In Fig. 8 umfassen die N-Kanal-MOS-Transistoren T44, T45 und T46 Gateelektroden 4D, 4E bzw. 4F. Die Gateelektrode 4D be sitzt eine Polysiliciumschicht M2 und eine WSi-Schicht L4, die in dieser Reihenfolge auf der Gateoxidschicht 3 überein ander angeordnet sind. Die Gateelektrode 4E besitzt eine Polysiliciumschicht M3 und die WSi-Schicht L4, die in dieser Reihenfolge auf der Gateoxidschicht 3 übereinander angeordnet sind. Die Gateelektrode 4F besitzt eine Polysiliciumschicht M4 und die WSi-Schicht L4, die in dieser Reihenfolge auf der Gateoxidschicht 3 übereinander angeordnet sind.

Die WSi-Schicht L4 der Gateelektroden 4D bis 4F der N-Kanal-MOS-Transistoren T44 bis T46 hat eine Dicke von 1000 Å, wäh rend die Dicken der Polysiliciumschichten M2, M3 und M4 die Werte 2000 Å bzw. 1000 Å bzw. 500 Å haben.

In den Gateelektroden 4D bis 4F der N-Kanal-MOS-Transistoren T44 bis T46 hat zwar die WSi-Schicht die gleiche Dicke, aber da die Polysiliciumschichten in der Reihenfolge höherer Schwellenwerte, die in den Gateelektroden zu erwarten sind, fortschreitend dünner sind, werden, je größer das Dickenver hältnis der WSi-Schicht zu den Polysiliciumschichten ist, um so mehr Störstellen aus den Polysiliciumschichten in die WSi-Schicht absorbiert, so daß die Störstellen innerhalb der Polysiliciumschichten existieren, während sie in Richtung zu der WSi-Schicht verlagert werden, und somit ist die Störstel lenkonzentration innerhalb der Polysiliciumschichten un gleichförmig.

Je dünner also die Polysiliciumschicht ist, um so stärker wird die Störstellenkonzentration in den Gateelektroden ver lagert, und die Störstellenkonzentration in der Umgebung der Gateoxidschicht ist infolgedessen niedriger, so daß in der Gateelektrode des Speicherzellen-Arraybereichs die Verar mungsschicht am größten und die effektive Dicke der Oxid schicht am größten und der Schwellenwert am höchsten ist.

1-1-2. Zweite Modifikation der Bauelementstruktur

Fig. 9 zeigt eine Teilstruktur eines DRAM 100B, in dem eine Vielzahl von Transistortypen gebildet sind. In Fig. 9 sind diejenigen Bereiche, die mit denen des DRAM 100 von Fig. 5 identisch sind, mit den gleichen Bezugszeichen versehen und werden nicht erneut beschrieben.

Fig. 9 zeigt Querschnitte von N-Kanal-MOS-Transistoren T47, T48 und T49, die in dem Leseverstärkerbereich, dem peripheren Schaltungsbereich bzw. dem Speicherzellen-Arraybereich ver wendet werden.

In Fig. 9 weisen die N-Kanal-MOS-Transistoren T47, T48 bzw. T49 jeweils Gateelektroden 4G, 4H und 4I auf. Die Gateelek trode 4G weist eine Polysiliciumschicht M5 und eine WSi-Schicht L5 auf, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 3 angeordnet sind. Die Gateelektrode 4H weist eine Polysiliciumschicht M6 und eine WSi-Schicht L6 auf, die in dieser Reihenfolge auf der Gateoxidschicht 3 übereinander angeordnet sind. Die Gateelektrode 4I weist eine Polysiliciumschicht M7 und eine WSi-Schicht L7 auf, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 3 an geordnet sind.

Die Dicken der Polysiliciumschichten M5, M6 und M7 der Gate elektroden 4G, 4H und 4I der N-Kanal-MOS-Transistoren T47, T48 und T49 sind 2000 Å, 1500 Å und 1000 Å, während die Dicken der WSi-Schichten L5, L6 und L7 die Werte 1000 Å, 1500 Å und 2000 Å haben.

In den Gateelektroden 4G bis 4I der N-Kanal-MOS-Transistoren T47 bis T49 haben zwar die Polysiliciumschichten voneinander verschiedene Dicken, was auch für die WSi-Schichten gilt, aber die Verhältnisse der jeweiligen WSi-Schichten in bezug auf die jeweiligen Polysiliciumschichten sind so eingestellt, daß sie in der Reihenfolge höherer Schwellenwerte, die in den Gateelektroden zu erwarten sind, fortschreitend größer sind.

Je größer das Verhältnis der Dicken der WSi-Schichten zu den Dicken der Polysiliciumschichten ist, um so mehr Störstellen werden aus den Polysiliciumschichten in den WSi-Schichten ab sorbiert, wie bereits beschrieben wurde, so daß die Störstel len innerhalb der Polysiliciumschichten existieren, während sie in Richtung zu den WSi-Schichten verlagert werden, so daß die Störstellenkonzentration innerhalb der Polysilicium schichten ungleichmäßig ist.

Je größer also das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht ist, um so stärker wird die Störstellenkonzentration innerhalb der Gateelektroden verla gert, und dementsprechend ist die Störstellenkonzentration in der Umgebung der Gateoxidschicht niedriger, so daß in der Gateelektrode des Speicherzellen-Arraybereichs die Verar mungsschicht am größten und die effektive Dicke der Oxid schicht am größten und der Schwellenwert am höchsten ist.

1-2. Herstellungsverfahren

Als Erläuterung eines Herstellungsverfahrens gemäß der ersten bevorzugten Ausführungsform der Erfindung folgt nun eine Beschreibung eines Verfahrens zum Herstellen der N-Kanal-MOS-Transistoren T44 bis T46 des DRAM 100A, der unter Bezugnahme auf Fig. 8 unter den DRAMs 100, 100A und 100B erläutert wurde, wobei auf die Fig. 10 bis 16 Bezug genommen wird.

In einem in Fig. 10 gezeigten Schritt wird zuerst eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 2 beispielsweise mit einer Dicke von 4000 Å nach einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 1 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit einer Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 101 vom P-Typ in dem Halbleitersubstrat 1 gebildet wird. Es wird zwar in dem Halbleitersubstrat 1 auch ein Muldenbereich vom N-Typ gebildet, um P-Kanal-MOS-Transi storen zu bilden, dies ist aber nicht gezeigt, und eine Beschreibung entfällt. Als nächstes werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implantiert, so daß die Kanaltrennschicht 102 in dem Halbleitersubstrat 1 gebildet wird. Die Kanaltrennschicht 102 ist mit solcher Gestalt gebildet, daß sie gemeinsam mit der LOCOS-Schicht 2 die elementmäßig getrennten Bereiche bil det.

Als nächstes wird an einer vorbestimmten Position in dem Muldenbereich 101 eine Kanaldotierungsschicht 100 gebildet, die zu den Kanaldotierungsschichten 103A bis 103C wird. In dieser Phase wird die Kanaldotierungsschicht 100 auch in Be reichen innerhalb der Transistoren T2 und T3 des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs ge bildet. Die Kanaldotierungsschicht 100 wird gebildet, indem beispielsweise Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹²/cm² implantiert werden.

In einem in Fig. 11 gezeigten Schritt wird dann nach Bildung einer Oxidschicht 31, die zu der Gateoxidschicht 3 wird, auf einer Hauptoberfläche des Halbleitersubstrats 1 nach einem thermischen Oxidverfahren eine (nichtdotierte) Polysilicium schicht 42 auf der Oxidschicht 31 nach einer CVD-Methode ge bildet. Die Oxidschicht 31 hat eine Dicke von ca. 100 Å, wo gegen die Polysiliciumschicht 42 eine Dicke von ca. 2000 Å hat, die gleich derjenigen des N-Kanal-MOS-Transistors T44 des Leseverstärkerbereichs ist.

In einem in Fig. 12 gezeigten Schritt werden dann Störstel lenionen in die Polysiliciumschicht 42 durch Ionenimplantie rung implantiert, so daß eine dotierte Polysiliciumschicht 421 gebildet wird. Die dotierte Polysiliciumschicht 421 wird gebildet, indem beispielsweise Phosphorionen mit der Energie von 30 keV und einer Dosis von 5×10¹³/cm² implantiert werden.

Dann wird in einem in Fig. 13 gezeigten Schritt eine Resist maske R204 auf dem Leseverstärkerbereich, in dem die Poly siliciumschicht am dicksten ist, gebildet. Die dotierte Poly siliciumschicht 421 wird in dem peripheren Schaltungsbereich und dem Speicherzellen-Arraybereich selektiv abgeätzt, um da durch eine dotierte Polysiliciumschicht 422 zu bilden, die eine Dicke (1000 Å) hat, die dem N-Kanal-MOS-Transistor T45 des peripheren Schaltungsbereichs entspricht.

Nach dem Entfernen der Resistmaske R204 in einem in Fig. 14 gezeigten Schritt wird dann eine Resistmaske R205 auf dem Leseverstärkerbereich und dem peripheren Schaltungsbereich gebildet, und die dotierte Polysiliciumschicht 422 wird in dem Speicherzellen-Arraybereich selektiv abgeätzt, um dadurch eine dotierte Polysiliciumschicht 423 zu bilden, die eine Dicke (1000 Å) hat, die dem N-Kanal-MOS-Transistor T46 des Speicherzellen-Arraybereichs entspricht.

In einem in Fig. 15 gezeigten Schritt wird dann eine WSi-Schicht 430 auf den dotierten Polysiliciumschichten 421 bis 423 gebildet. Als Methode zum Bilden der WSi-Schicht 430 wird beispielsweise ein Sputterverfahren angewandt, und die WSi-Schicht 430 wird mit einer Dicke von ca. 1000 Å gebildet.

Als nächstes wird in einem in Fig. 16 gezeigten Schritt eine Resistmaske R206 auf der WSi-Schicht 430 gebildet, und durch Strukturieren werden die Gateelektroden 4D bis 4F und die Gateoxidschicht 3 gebildet.

Nach Bildung der LDD-Schichten 107 in dem Leseverstärker bereich, dem peripheren Schaltungsbereich und dem Speicher zellen-Arraybereich durch Ionenimplantierung wird als näch stes die Seitenwand-Oxidschicht 5 an einer seitlichen Ober fläche der Gateoxidschicht 3 und der Gateelektroden 4D bis 4F mit einer Dicke von ca. 1000 Å gebildet. Unter Nutzung der Seitenwand-Oxidschicht 5 als Maske werden durch Ionenimplan tierung die Source/Drain-Schichten 106 gebildet. Auf diese Weise wird die in Fig. 8 gezeigte Struktur des DRAM 100A erhalten.

Die LDD-Schichten 107 werden erhalten, indem beispielsweise Arsen- bzw. As-Ionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² injiziert werden. Die Source/ Drain-Schichten 106 werden erhalten, indem beispielsweise Arsen ionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und danach für 60 min bei 850°C getempert wird.

Darauf folgt zwar die Bildung eines Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um den DRAM zu bilden, das wird aber weder be schrieben noch in den Zeichnungen gezeigt.

Da die Polysiliciumschicht der jeweiligen Gateelektroden eine unveränderte Dicke hat, ist es bei dem in Fig. 5 gezeigten DRAM 100 notwendig, den Schritt einer Änderung der Dicke der WSi-Schicht auszuführen. Die Zahl der Schritte ist aber die gleiche wie die für den DRAM 100A, der oben beschrieben wurde. Der in Fig. 9 gezeigte DRAM 100B benötigt eine höhere Anzahl Schritte, weil die Polysiliciumschichten der jeweili gen Gateelektroden voneinander verschiedene Dicken haben, was auch für die WSi-Schichten gilt.

1-3. Charakteristische Funktion und Effekt

Wie oben beschrieben, haben die DRAMs 100, 100A und 100B gemäß der ersten bevorzugten Ausführungsform der Erfindung jeweils eine Polycidstruktur aus einer Polysiliciumschicht und einer WSi-Schicht, wobei das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht unter einer Vielzahl von Transistortypen, die voneinander verschiedene Charakteristiken haben (z. B. voneinander verschiedene gefor derte Spezifikationen haben), geändert ist, so daß die effek tiven Dicken der entsprechenden Gateoxidschichten geändert sind und Schwellenwerte eingestellt sind. Damit entfällt die Notwendigkeit, die Störstellenkonzentration der Kanaldotie rungsschichten entsprechend den Charakteristiken der Tran sistoren zu ändern, und dadurch ist es möglich, die Konzen trationen auf Werte festzulegen, bei denen ein Verluststrom (d. h. ein Diffusionsschicht-Verluststrom) aus einer Diffusi onsschicht so klein wie möglich gehalten werden kann.

Durch Einstellen der Störstellenkonzentrationen der Kanal dotierungsschichten mit Werten, bei denen ein Diffusions schicht-Verluststrom möglichst klein ist, während gleichzei tig Schwellenwerte mittels der Störstellenkonzentrationen der Gateelektroden eingestellt werden, kann die Kompromißbezie hung zwischen den Schwellenwerten und dem Diffusionsschicht-Ver luststrom aufgehoben werden, so daß eine Einschränkung hinsichtlich der Schaltungsauslegung beseitigt ist.

Eine Änderung des Verhältnisses der Dicke jeder WSi-Schicht zu der Dicke jeder Polysiliciumschicht hat weniger Einfluß auf die anderen Strukturen als eine Änderung der Störstellen konzentrationen der Kanaldotierungsschichten, die in dem Halbleitersubstrat gebildet sind. Wenn also Ionen in das Halbleitersubstrat zu implantieren sind, und zwar insbeson dere dann, wenn eine Implantierung mit einer hohen Dosis aus zuführen ist, führt dies zu einer Kristallverschlechterung des Halbleitersubstrats. Da jedoch bei der Erfindung die Dicken der Polysilicium- und der WSi-Schichten in bezug auf die Gateelektroden, die in der äußersten Schicht liegen, ge ändert werden, tritt dieses Problem nicht auf.

Vorstehend wurde zwar beschrieben, daß die Störstellenkonzen trationen der Kanaldotierungsschichten 103A bis 103C gleich sind, aber die Störstellenkonzentrationen brauchen unterein ander nicht gleich zu sein. Wenn es beispielsweise nicht mög lich ist, die Schwellenwerte ausreichend einzustellen, indem nur das Verhältnis der Dicke jeder WSi-Schicht zu der Dicke jeder Polysiliciumschicht in jeder Gateelektrode geändert wird, können die Schwellenwerte eingestellt werden, indem die Störstellenkonzentrationen der Kanaldotierungsschichten 103A bis 103C geändert werden. Da dies ein Hilfs- oder Zusatzvor gang ist, ist eine Zunahme der Störstellenkonzentrationen ge ring. Dadurch wird der Diffusionsschicht-Verluststrom weder stark erhöht, noch ermöglicht die Ionenimplantierung eine Kristallverschlechterung des Halbleitersubstrats.

Da ferner die Gateelektroden jeweils eine Polycidstruktur aus einer Polysiliciumschicht und einer WSi-Schicht haben, ist es möglich, die Widerstandswerte der Gateelektroden herabzu setzen. Wenn eine Polycidstruktur auch für einen Gateleiter verwendet wird, wird beispielsweise dann, wenn aufgrund des Aufladens der Gateelektroden ein Strom in dem Gateleiter fließt, ein Stromverlust infolge eines Spannungsabfalls oder dergleichen geringer. Außerdem ermöglicht der geringe Wider standswert einen Betrieb mit hoher Geschwindigkeit.

1-4. Modifikationen

Vorstehend wurde das Verfahren zum Herstellen des DRAM 100A entsprechend der ersten bevorzugten Ausführungsform unter Bezugnahme auf die Fig. 10 bis 16 im Hinblick auf ein Bei spiel beschrieben, bei dem die dotierte Polysiliciumschicht 421 durch Implantieren von Störionen in die Polysilicium schicht 42 gebildet wird (siehe Fig. 12).

Die dotierte Polysiliciumschicht kann aber auch durch Dotie ren in situ gebildet werden, wobei Gas zum Bilden von Poly silicium übereinander und Gas, das Störstellen, wie z. B. Phosphor enthält, während der Bildung der Polysiliciumschicht durch eine CVD-Methode gemeinsam eingesetzt werden.

Bei der auf diese Weise gebildeten dotierten Polysilicium schicht ist die Störstellenkonzentration gleichförmig, und eine Diffusion der Störstellen aufgrund einer Erwärmung ist begrenzt. Das gilt auch für andere bevorzugte Ausführungsfor men, die noch beschrieben werden.

Vorstehend wurde zwar die Struktur, bei der verschiedene Transistortypen auf einem Einkristall-Substrat gebildet wer den, als erste bevorzugte Ausführungsform der Erfindung be schrieben, es ist aber möglich, eine ähnliche Funktion und Wirkung in einem Fall zu erzielen, in dem verschiedene Tran sistortypen auf einem SOI-Substrat (Silicium auf Isolator) gebildet werden.

Zweite bevorzugte Ausführungsform 2-1. Struktur des Bauelements

Fig. 17 zeigt eine Teilstruktur eines Flash-Speichers 200, bei dem eine Vielzahl von Transistoren gebildet ist, als zweite bevorzugte Ausführungsform der Erfindung. Allgemein unterscheidet sich ein Flash-Speicher von einem DRAM dadurch, daß zum Schreiben und Löschen eine hohe Spannung, wie etwa 10 V verwendet wird. Dazu umfaßt ein Flash-Speicher nicht nur einen Speicherzellen-Arraybereich zum Speichern von Daten, sondern auch einen hochspannungsfesten Bereich, wie etwa einen X-Decodierer und einen Y-Decodierer, der nach dem Hoch transformieren verwendet wird, einen peripheren Schaltungs bereich (d. h. einen Adreßpuffer, einen Zeilen/Spalten-Takt bereich, einen E/Ä-Durchlaufbereich, einen Datenregister bereich, einen Leseverstärkerbereich, einen Betriebs steuerungsbereich) und dergleichen. Diese Bereiche sind zwar sämtlich durch Transistoren gebildet, aber aufgrund von Unterschieden der benutzten Spannungen wird eine Vielzahl von Transistortypen benötigt, die voneinander verschiedene Charakteristiken haben.

Fig. 17 zeigt Querschnitte von N-Kanal-MOS-Transistoren T51 bis T53, die für den hochspannungsfesten Bereich, den peri pheren Schaltungsbereich und den Speicherzellen-Arraybereich verwendet werden.

In Fig. 17 sind die N-Kanal-MOS-Transistoren T51 bis T53 in einer Muldenschicht 121 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 21 (vom P-Typ) gebildet ist. Die Mulden schicht 121 ist durch eine Kanaltrennschicht 122 und eine LOCOS-Schicht 22 auf solche Weise elementmäßig getrennt, daß die N-Kanal-MOS-Transistoren T51 bis T53 in Bereichen gebil det sind, die durch Elementtrennung geschaffen sind.

Der N-Kanal-MOS-Transistor T51 des hochspannungsfesten Be reichs umfaßt ein Paar von Source/Drain-Schichten 126, die in der Muldenschicht 121 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 127, die angrenzend an einander zugewandte Randbereiche der Source/Drain-Schichten 126 gebildet sind.

Die Gateoxidschicht 25A ist auf den LDD-Schichten 127 gebil det, und eine Gateelektrode 29A ist auf der Gateoxidschicht 25A gebildet. Eine Seitenwand-Oxidschicht 30 ist an einer seitlichen Oberfläche der Gateoxidschicht 25A und der Gate elektrode 29A gebildet. Innerhalb der Muldenschicht 121 ist unter der Gateelektrode 29A eine Kanaldotierungsschicht 123 gebildet.

Die Gateelektrode 29A besitzt eine Polysiliciumschicht M11 und eine WSi-Schicht L11, die in dieser Reihenfolge überein ander auf der Gateoxidschicht 25A angeordnet sind.

Der N-Kanal-MOS-Transistor T52 des peripheren Schaltungsbe reichs umfaßt ein Paar von Source/Drain-Schichten 126, die in der Muldenschicht 121 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 127.

Die Gateoxidschicht 25A ist auf den LDD-Schichten 127 gebil det, und eine Gateelektrode 29B ist auf der Gateoxidschicht 25A gebildet. Die Seitenwand-Oxidschicht 30 ist an einer seitlichen Oberfläche der Gateoxidschicht 25A und der Gate elektrode 29B gebildet. Innerhalb der Muldenschicht 121 ist unter der Gateelektrode 29B eine Kanaldotierungsschicht 124 gebildet.

Die Gateelektrode 29B umfaßt die Polysiliciumschicht M11 und eine WSi-Schicht L12, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 25A angeordnet sind.

Der N-Kanal-MOS-Transistor T53 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 126, die in der Muldenschicht 121 voneinander unabhängig, aber zuein ander parallel gebildet sind. Eine Tunneloxidschicht 23 ist an Randbereichen der Source/Drain-Schichten 126 gebildet. Eine Floating-Gate-Elektrode 27, eine Zwischen schicht-Isolationsschicht (ONO-Schicht) 24 und eine Steuer-Gate elektrode 29C sind in dieser Reihenfolge auf der Tunneloxid schicht 23 gebildet.

Weiterhin ist die Seitenwand-Oxidschicht 30 an einer seitli chen Oberfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenschicht-Isolationsschicht 24 und der Steuer-Gateelektrode 29C gebildet.

Die Steuer-Gateelektrode 29C umfaßt eine Polysiliciumschicht M11 und eine WSi-Schicht L13, die in dieser Reihenfolge über einander auf der Zwischenschicht-Isolationsschicht 24 ange ordnet sind.

Zusätzlich ist eine Kanaldotierungsschicht 125 in der Mulden schicht 121 unter der Floating-Gate-Elektrode 27 gebildet. Der Speicherzellen-Arraybereich hat eine Gate-Array-Struktur, in der benachbarte Gates sich eine Source/Drain-Schicht 126 teilen. Diese Strukturen sind aufeinanderfolgend angeordnet.

Die Tabelle 6 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T51 bis T53.

In der Tabelle 6 ist es für den Flash-Speicher 200 charakte ristisch, daß die WSi-Schicht L11 der Gateelektrode 29A des N-Kanal-MOS-Transistor T51 am dicksten ist, und die WSi-Schicht L12 der Gateelektrode 29B des N-Kanal-MOS-Transistor T52 des peripheren Schaltungsbereichs und die WSi-Schicht L13 der Gateelektrode 29C des N-Kanal-MOS-Transistors T53 des Speicherzellen-Arraybereichs haben die gleiche Dicke.

Fig. 18 zeigt Störstellenprofile der N-Kanal-MOS-Transistoren T51, T52 und T53, die den hochspannungsfesten Bereich, den peripheren Schaltungsbereich und den Speicherzellen-Array bereich bilden und die sämtlich in Fig. 17 in den Quer schnittsbereichen entlang den Linien A-A' bzw. B-B' bzw. C-C' gezeigt sind.

In Fig. 18 ist jede Position (d. h. die Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Die Reihenfolge, in der die Struktur des N-Kanal-MOS-Transistors T53 des Speicherzellen-Arraybereichs hergestellt ist, ist in einem oberen Bereich von Fig. 18 dargestellt, während die Reihenfolge, in der die übrigen Strukturen hergestellt sind, entlang der Horizontalachse gezeigt ist.

Der obere Bereich von Fig. 18 zeigt die Polysiliciumschicht der Steuer-Gateelektrode, die Zwischenschicht-Isolations schicht (ONO-Schicht), die Floating-Gate-Elektrode (Polysiliciumschicht), die Tunneloxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Siliciumschicht) in dieser Reihenfolge von links. Die WSi-Schicht der Steuer-Gate elektrode ist weggelassen.

Je größer das Verhältnis der Dicke der WSi-Schicht in bezug auf die Polysiliciumschicht ist, wie bereits beschrieben wurde, um so mehr Störstellen werden aus der Polysilicium schicht in die WSi-Schicht aufgenommen, so daß die Stör stellen innerhalb der Polysiliciumschicht existieren, während sie in Richtung zu der WSi-Schicht verlagert werden, so daß die Störstellenkonzentration in der Polysiliciumschicht ungleichförmig ist.

Wie daher in Fig. 18 in bezug auf die Störstellenprofile innerhalb der Gateelektroden zu sehen ist, zeigt der Transi stor T51 des hochspannungsfesten Bereichs, bei dem das Dickenverhältnis der WSi-Schicht zu der Polysiliciumschicht das größte ist, ein Profil, das sich am abruptesten ändert, wie die Linie A-A' zeigt, aber die Profile ändern sich mäßig entsprechend den Linien B-B' und C-C' in dem Transistor T52 des peripheren Schaltungsbereichs und in dem Transistor T53 des Speicherzellen-Arraybereichs, in denen das Verhältnis der Dicke der WSi-Schicht in bezug auf die Dicke der Polysili ciumschicht gleich bleibt.

Je dicker die WSi-Schicht ist, um so stärker wird die Stör stellenkonzentration innerhalb der Gateelektroden verlagert, und dementsprechend ist die Störstellenkonzentration in der Umgebung der Gateoxidschicht niedriger. Somit ist in der Gateelektrode des hochspannungsfesten Bereichs, in der die Störstellenkonzentration in der Umgebung der Gateoxidschicht am niedrigsten ist, die Verarmungsschicht am größten, und die effektive Dicke der Oxidschicht ist am dicksten, und der Schwellenwert ist am höchsten.

Fig. 19 zeigt tatsächliche Dicken und effektive Dicken der jeweiligen Gateoxidschichten. Fig. 19 zeigt die N-Kanal-MOS-Transistoren des hochspannungsfesten Bereichs, des peripheren Schaltungsbereichs und des Speicherzellen-Arraybereichs von links in dieser Reihenfolge entlang der Horizontalachse. In dem Speicherzellen-Arraybereich wird die Tunneloxidschicht als Gateoxidschicht behandelt. Wie Fig. 19 deutlich zeigt, ist von den effektiven Dicken der jeweiligen Gateoxidschich ten die effektive Dicke in dem hochspannungsfesten Bereich besonders groß.

Da ferner, wie Fig. 18 zeigt, die Störstellendosis unter den Kanaldotierungsschichten 103A bis 103C der N-Kanal-MOS-Transistoren T51 bis T53 die gleiche ist, überlappen die Linien A-A', B-B' und C-C' einander.

Da ferner die Floating-Gate-Elektrode des N-Kanal-MOS-Transi stors T53 des Speicherzellen-Arraybereichs nach einem CVD-Verfahren gebildet ist, ist das Störstellenprofil konstant.

Um sicherzustellen, daß die effektive Dicke der Gateoxid schicht in dem hochspannungsfesten Bereich am größten ist, wie in Fig. 19 gezeigt ist, können die folgenden Strukturen verwendet werden.

2-1-1. Erste Modifikation der Bauelementstruktur

Fig. 20 zeigt eine Teilstruktur eines Flash-Speichers 100A, wobei eine Vielzahl von Transistortypen gebildet ist. In Fig. 20 sind Bereiche, die mit denen des Flash-Speichers 200 von Fig. 17 identisch sind, mit gleichen Bezugszeichen versehen und werden nicht erneut beschrieben.

Fig. 20 zeigt Querschnitte von N-Kanal-MOS-Transistoren T54, T55 und T56, die in dem hochspannungsfesten Bereich, dem peripheren Schaltungsbereich bzw. dem Speicherzellen-Array bereich verwendet werden.

In Fig. 20 umfassen die N-Kanal-MOS-Transistoren T54, T55 und T56 Gateelektroden 29D, 29E bzw. 29F. Die Gateelektrode 29D umfaßt eine Polysiliciumschicht M12 und eine WSi-Schicht L14, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 25A angeordnet sind. Die Gateelektrode 29E umfaßt eine Polysiliciumschicht M13 und die WSi-Schicht L14, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 25A angeordnet sind. Die Gateelektrode 29F umfaßt eine Polysili ciumschicht M14 und die WSi-Schicht L14, die in dieser Rei henfolge übereinander auf der Zwischenschicht-Isolations schicht 24 angeordnet sind.

Die Dicke der WSi-Schicht L14 der Gateelektroden 29D bis 29F der N-Kanal-MOS-Transistoren T54 bis T56 ist 1000 Å, die Dicke der Polysiliciumschicht M12 ist 500 Å, und die Dicke der Polysiliciumschichten M13 und M14 ist jeweils 2000 Å.

Obwohl also die WSi-Schicht in den Gateelektroden 29D bis 29F der N-Kanal-MOS-Transistoren T54 bis T56 eine unveränderte Dicke hat, ist die Polysiliciumschicht in der Gateelektrode 29D des N-Kanal-MOS-Transistors T54 des hochspannungsfesten Bereichs, von dem ein hoher Schwellenwert zu erwarten ist, dünn gebildet, und daher ist das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht am größten, so daß aus der Polysiliciumschicht mehr Störstellen in die WSi-Schicht aufgenommen werden, die Störstellen innerhalb der Polysiliciumschicht existieren, während sie in Richtung zu der WSi-Schicht verlagert werden, und die Störstellenkonzen tration innerhalb der Polysiliciumschicht dementsprechend un gleichförmig ist.

Daher wird die Störstellenkonzentration der Gateelektrode 29D, bei der die Polysiliciumschicht am dünnsten ist, am niedrigsten in der Umgebung der Gateoxidschicht, so daß in der Gateelektrode des hochspannungsfesten Bereichs die Verar mungsschicht am größten, die effektive Dicke der Oxidschicht am größten und der Schwellenwert am höchsten ist.

2-1-2. Zweite Modifikation der Bauelementstruktur

Fig. 21 zeigt eine Teilstruktur eines Flash-Speichers 200B, bei dem eine Vielzahl von Transistortypen gebildet sind. In Fig. 21 sind Bereiche, die mit denen des Flash-Speichers 200 von Fig. 17 identisch sind, mit den gleichen Symbolen verse hen und werden nicht erneut beschrieben.

Fig. 21 zeigt Querschnitte von N-Kanal-MOS-Transistoren T57, T58 und T59, die in dem hochspannungsfesten Bereich, dem peripheren Schaltungsbereich und dem Speicherzellen-Array bereich verwendet werden.

In Fig. 21 umfassen die N-Kanal-MOS-Transistoren T57, T58 und T59 Gateelektroden 29G, 29H und 29I. Die Gateelektrode 29G umfaßt eine Polysiliciumschicht M15 und eine WSi-Schicht L15, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 25A angeordnet sind. Die Gateelektrode 29H umfaßt eine Polysiliciumschicht M16 und eine WSi-Schicht L16, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 25A angeordnet sind. Die Gateelektrode 29I umfaßt eine Poly siliciumschicht M17 und eine WSi-Schicht L17, die in dieser Reihenfolge übereinander auf der Zwischenschicht-Isolations schicht 24 angeordnet sind.

Die Dicken der Polysiliciumschichten M15, M16 und M17 der Gateelektroden 29G, 29H und 29I der N-Kanal-MOS-Transistoren T57, T58 und T59 sind 1000 Å, 2000 Å und 2000 Å, während die Dicken der WSi-Schichten L15, L16 und L17 die Werte 2000 Å, 1000 Å und 1000 Å haben, und die Dicken der Gateelektroden 29G bis 29I sind jeweils gleich 3000 Å.

Obwohl also die Polysiliciumschichten voneinander verschie dene Dicke haben, was auch für die WSi-Schichten zwischen den Gateelektroden 29G bis 29I der N-Kanal-MOS-Transistoren T57 bis T59 gilt, ist die Polysiliciumschicht in der Gateelek trode 29G des N-Kanal-MOS-Transistors T57 des hochspannungs festen Bereichs, bei dem ein hoher Schwellenwert zu erwarten ist, am dünnsten gebildet, und daher ist das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht am größten, so daß aus der Polysiliciumschicht mehr Störstellen in die WSi-Schicht aufgenommen werden, die Störstellen inner halb der Polysiliciumschicht existieren, während sie in Rich tung zu der WSi-Schicht verlagert werden, und die Störstel lenkonzentration innerhalb der Polysiliciumschicht daher un gleichförmig ist.

Daher wird die Störstellenkonzentration der Gateelektrode 29G, bei der die Polysiliciumschicht am dünnsten ist, in der Umgebung der Gateoxidschicht am niedrigsten, so daß in der Gateelektrode des hochspannungsfesten Bereichs die Verar mungsschicht am größten, die effektive Dicke der Oxidschicht am größten und der Schwellenwert am höchsten ist.

2-2. Herstellungsverfahren

Nachstehend folgt eine Beschreibung eines Verfahrens zum Her stellen der N-Kanal-MOS-Transistoren T55, T56 und T57 des hochspannungsfesten Bereichs, des peripheren Schaltungsbe reichs und des Speicherzellen-Arraybereichs, die sämtlich in Fig. 20 gezeigt sind, unter Bezugnahme auf die Fig. 22 bis 35.

Zuerst wird in einem in Fig. 22 gezeigten Schritt eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 22 mit einer Dicke von beispielsweise 4000 Å nach einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 21 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit der Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 121 vom P-Typ innerhalb des Halbleiter substrats 21 gebildet wird. Ein Muldenbereich vom N-Typ wird zwar ebenfalls in dem Halbleitersubstrat 21 gebildet, um P-Kanal-MOS-Transistoren herzustellen, dies ist aber nicht gezeigt und wird nicht beschrieben. Als nächstes werden bei spielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² implantiert, so daß die Kanaltrenn schicht 122 in dem Halbleitersubstrat 21 gebildet wird. Die Kanaltrennschicht 122 wird mit einer solchen Gestalt gebil det, daß sie gemeinsam mit der LOCOS-Schicht 22 die element mäßig getrennten Bereiche erzeugt.

Als nächstes wird an einer vorbestimmten Position in dem hochspannungsfesten Bereich, dem peripheren Schaltungsbereich und dem Speicherzellen-Arraybereich innerhalb des Mulden bereichs 121 eine Kanaldotierungsschicht 120 gebildet. Die Kanaldotierungsschicht 120 wird beispielsweise durch Implan tieren von Borionen mit der Energie von 50 keV und einer Dosis von 5×10¹²/cm² gebildet.

Nach der Bildung einer Oxidschicht 231, die zu der Tunnel oxidschicht 23 wird, auf einer Hauptoberfläche des Halb leitersubstrats 21 nach einem thermischen Oxidverfahren wird als nächstes in einem in Fig. 23 gezeigten Schritt eine dotierte Polysiliciumschicht 271 beispielsweise als Gateelek trodenmaterial auf der Oxidschicht 231 nach einer CVD-Methode gebildet. Die Oxidschicht 231 hat eine Dicke von ca. 100 Å, wogegen die dotierte Polysiliciumschicht 271 eine Dicke von ca. 1000 Å hat. Phosphor (P) wird für Störstellen eingesetzt. Die Störstellenkonzentration ist ca. 1×10²⁰/cm³.

In einem in Fig. 24 gezeigten Schritt wird dann eine Resist maske R221 selektiv auf der dotierten Polysiliciumschicht 271 in dem Speicherzellen-Arraybereich gebildet. In diesem Fall wird die Resistmaske R221 entlang der Gate-Breitenrichtung des Speicherzellen-Arraybereichs gebildet. Ein Bereich der dotierten Polysiliciumschicht 271, der nicht mit der Resist maske R221 bedeckt ist, wird durch anisotropes Ätzen ent fernt. Fig. 25 zeigt diesen Zustand.

Fig. 25 ist eine Draufsicht auf Fig. 24 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R221 gebildet ist). Innerhalb des Speicherzellen-Array bereichs ist die Resistmaske R221 in Form von Rechteckinseln gebildet, die regelmäßig angeordnet sind. Die Resistmaske R221 ist so gebildet, daß sie eine aktive Schicht AL, die eine Konfiguration wie eine Rechteckinsel hat, und eine LOCOS-Schicht LL um diese herum bedeckt. Innerhalb des hoch spannungsfesten Bereichs und des peripheren Schaltungs bereichs ist die aktive Schicht AL freigelegt, weil die Resistmaske nicht gebildet ist. In Fig. 25 ist zwar die Resistmaske R221 teilweise derart weggelassen, daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, das dient aber nur der besseren Verdeutlichung der Struktur unterhalb der Resistmaske R221 und der vereinfachten Darstellung.

Nach dem Entfernen der Resistmaske R221 wird dann in einem in Fig. 26 gezeigten Schritt eine Isolationsschicht 241, die zu der Zwischenschicht-Isolationsschicht 24 wird, die das Floating-Gate gegenüber dem Steuer-Gate isoliert, auf der dotierten Polysiliciumschicht 271 nach einer CVD-Methode gebildet. Die Zwischenschicht-Isolationsschicht 24 wird manchmal als "ONO-Schicht" bezeichnet. Die Isolationsschicht 241 wird auf dem hochspannungsfesten Bereich und auch auf dem peripheren Schaltungsbereich gebildet. Diese Schicht hat eine Struktur, in der eine TEOS-Schicht (TEOS = Tetraethylortho silicat), eine Nitridschicht (Si₃N₄), eine TEOS-Schicht, die jeweils eine Dicke von 100 Å haben, in dieser Reihenfolge übereinander vorgesehen sind.

In einem in Fig. 27 gezeigten Schritt wird dann eine Resist maske R222 auf der Isolationsschicht 241 des Speicherzellen-Array bereichs gebildet, und die Isolationsschicht 241 in sämtlichen anderen Bereichen wird entfernt. In diesem Fall wird in den anderen Bereichen die Oxidschicht 231 ebenfalls entfernt. Fig. 28 zeigt diesen Zustand.

Fig. 28 ist eine Draufsicht auf Fig. 27 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R222 gebildet ist). Die Resistmaske R222 wird so gebildet, daß sie den Speicherzellen-Arraybereich vollständig bedeckt. Da jedoch innerhalb des hochspannungsfesten Bereichs und des peripheren Schaltungsbereiche die Resistmaske R222 nicht ge bildet ist, ist die aktive Schicht AL freigelegt.

Nach dem Entfernen der Resistmaske R222 wird dann in einem in Fig. 29 gezeigten Schritt eine Oxidschicht 251A, die zu der Gateoxidschicht 25A wird, vollständig auf der Hauptoberfläche des Halbleitersubstrats 21 nach einer thermischen Oxidmethode gebildet. Da die Isolationsschicht 241 auf dem Speicher zellen-Arraybereich die Nitridschicht aufweist, wird in die ser Phase die Isolationsschicht 241 nicht oxidiert, und die Dicke der Isolationsschicht 241 bleibt erhalten. Die Dicke der Oxidschicht 251A ist ca. 80 Å.

In einem in Fig. 30 gezeigten Schritt wird dann eine (nichtdotierte) Polysiliciumschicht 280 vollständig auf einer Hauptoberfläche des Halbleitersubstrats 21 als Gateelektro denmaterial nach einer CVD-Methode gebildet. Die Polysili ciumschicht 280 hat eine Dicke von ca. 2000 Å.

In einem in Fig. 31 gezeigten Schritt werden dann Störionen in die Polysiliciumschicht 280 implantiert, so daß eine dotierte Polysiliciumschicht 281 gebildet wird. In dieser Phase wird die dotierte Polysiliciumschicht 281 auch in dem peripheren Schaltungsbereich und dem Speicherzellen-Array bereich gebildet. Die dotierte Polysiliciumschicht 281 wird gebildet, indem beispielsweise Phosphorionen mit der Energie von 30 keV und einer Dosis von 5×10¹⁵/cm² implantiert werden.

Danach wird in einem in Fig. 32 gezeigten Schritt eine Resistmaske R225 auf dem peripheren Schaltungsbereich und dem Speicherzellen-Arraybereich gebildet, die dotierte Polysili ciumschicht 281 des hochspannungsfesten Bereichs wird selek tiv abgeätzt, so daß eine dotierte Polysiliciumschicht 282 gebildet wird, die eine Dicke (500 Å) hat, die in Überein stimmung mit derjenigen des N-Kanal-MOS-Transistors T54 des hochspannungsfesten Bereichs ist.

In einem in Fig. 33 gezeigten Schritt wird dann nach dem Ent fernen der Resistmaske R225 eine WSi-Schicht 290 auf den dotierten Polysiliciumschichten 281 und 282 gebildet. Als ein Verfahren zum Bilden der WSi-Schicht 290 wird beispielsweise ein Sputterverfahren angewandt, und die WSi-Schicht 290 wird mit einer Dicke von ca. 1000 Å gebildet.

In einem in Fig. 34 gezeigten Schritt wird dann auf der WSi-Schicht 290 eine Resistmaske R227 gebildet und strukturiert. Fig. 35 zeigt diesen Zustand.

Fig. 35 ist eine Draufsicht auf Fig. 34 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R227 gebildet ist). Die Resistmaske R227 wird so gebildet, daß sie zu der aktiven Schicht AL, die Rechteckkonfiguration hat, senkrecht ist. Infolge der Strukturierung werden die Gateoxidschicht 25A und die Gateelektrode 29D in dem hochspannungsfesten Bereich, die Gateoxidschicht 25A und die Gateelektrode 29E in dem periphe ren Schaltungsbereich und die Tunneloxidschicht, die Floating-Gate-Elektrode 27, die Zwischenschicht-Isolations schicht 24 und die Steuer-Gateelektrode 29F in dem Speicher zellen-Arraybereich gebildet.Anschließend wird, nachdem die LDD-Schichten 127 durch Implantieren von Ionen in den hochspannungsfesten Bereich und den peripheren Schaltungsbereich gebildet sind, die Seiten wand-Oxidschicht 30 mit einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 25A und der Gate elektrode 29D, an einer seitlichen Oberfläche der Gateoxid schicht 25A und der Gateelektrode 29E sowie an einer seitli chen Oberfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenschicht-Isolationsschicht 24 und der Steuer-Gateelektrode 29F gebildet. Unter Nutzung der Sei tenwand-Oxidschicht 30 als Maske werden die Source/Drain-Schichten 126 durch Ionenimplantierung gebildet. Auf diese Weise wird die Struktur des Flash-Speichers erhalten, der in Fig. 20 gezeigt ist.Nunmehr werden die LDD-Schichten 127 durch Implantieren, bei spielsweise von Arsenionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² erhalten. Die Source/Drain-Schichten 126 werden erhalten, indem beispielsweise Arsen ionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und danach für 60 min bei 850°C getempert wird.Danach folgt zwar die Bildung eine Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um den Flash-Speicher zu bilden, dies wird aber weder beschrieben noch in den Zeichnungen gezeigt. 2-3. Charakteristische Funktion und Wirkung Wie oben beschrieben wird, haben die Flash-Speicher 200, 200A und 200B gemäß der zweiten bevorzugten Ausführungsform der Erfindung jeweils eine Polycidstruktur der Polysilicium schicht und der WSi-Schichten, wobei das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht unter der Vielzahl von Transistortypen, die voneinander verschie dene Charakteristiken (z. B. voneinander verschiedene gefor derte Spezifikationen) haben, geändert wird, so daß die effektiven Dicken der jeweiligen Gateoxidschichten geändert werden. Es ist daher nicht notwendig, die Gateoxidschichten, die voneinander verschiedene Durchbruchspannungen haben, mit jeweils voneinander verschiedenen Dicken zu bilden.Da es außerdem möglich ist, die Schwellenwerte dadurch einzu stellen, daß die effektiven Dicken der Gateoxidschichten ge ändert werden, ist es nicht notwendig, die Störstellenkonzen trationen der Kanaldotierungsschichten entsprechend den Charakteristiken der Transistoren zu ändern, und daher ist es möglich, die Konzentrationen auf Werte festzulegen, bei denen ein Verluststrom (d. h. ein Diffusionsschicht-Verluststrom) aus einer Diffusionsschicht möglichst niedrig gehalten werden kann.Da also die Störstellenkonzentrationen der Kanaldotierungs schichten mit Werten eingestellt werden, bei denen ein Diffu sionsschicht-Verluststrom möglichst klein ist, während gleichzeitig die Durchbruchspannungs-Charakteristiken und die Schwellenwerte mittels der Störstellenkonzentrationen der Gateelektroden eingestellt werden, ist es möglich, den Forde rungen hinsichtlich der Durchbruchspannungen zu genügen, die Kompromißbeziehung zwischen den Schwellenwerten und dem Diffusionsschicht-Verluststrom aufzuheben und somit eine hin sichtlich der Schaltungsauslegung bestehende Beschränkung zu beseitigen.Im Fall der Bildung von Gateoxidschichten, die ebenfalls von einander verschiedene Dicken haben, ist es weiterhin möglich, durch eine Änderung der effektiven Dicken der Gateoxidschich ten die Arten der Gateoxidschichten zu verringern. Das ermög licht die Vereinfachung der Herstellungsschritte der Gate oxidschichten und ermöglicht die Bildung von Gateoxidschich ten, die ausgezeichnete Zuverlässigkeit und Steuerbarkeit bei der Einstellung der Schichtdicke haben.Da also bei der in den Fig. 17, 20 und 21 gezeigten Struktur die Dicken der Gateoxidschichten der Transistoren des hoch spannungsfesten Bereichs und des peripheren Schaltungs bereichs untereinander gleich sind, gibt es zwei Arten von Gateoxidschichten. In bezug auf die Schritte zur Bildung der Oxidschichten gibt es ferner nur den Schritt der Bildung der Oxidschicht 231 (siehe Fig. 23) und den Schritt der Bildung der Oxidschicht 251A (siehe Fig. 29). Da die Oxidschichten durch einmalige thermische Oxidation in jedem dieser Schritte gebildet werden, ist es im Gegensatz zu dem unter Bezugnahme auf die Fig. 88 bis 101 beschriebenen Herstellungsverfahren nicht erforderlich, eine Oxidschicht in mehr als einer Stufe zu bilden, und es besteht kein Risiko, daß eine Verunreini gung eingemischt wird oder die Steuerbarkeit der Einstellung der Schichtdicke schlechter wird.Da ferner die Gateelektroden eine Polycidstruktur der Poly silicium- und der WSi-Schichten haben, ist es möglich, die Widerstandswerte der Gateelektroden herabzusetzen. Wenn eine Polycidstruktur auch für einen Gateleiter verwendet wird, wird beispielsweise dann, wenn ein Strom infolge der Aufla dung der Gateelektroden in den Gateleiter fließt, ein Strom verlust aufgrund eines Spannungsabfalls oder dergleichen ver ringert. Außerdem erlaubt der geringe Widerstandswert einen Hochgeschwindigkeitsbetrieb.Vorstehend wurde zwar als zweite bevorzugte Ausführungsform der Erfindung die Struktur beschrieben, bei der verschiedene Arten von Transistoren auf einem Einkristall-Substrat gebil det sind, es ist aber möglich, die gleiche Funktion und Wir kung in einem Fall zu erzielen, in dem verschiedene Transi stortypen auf einem SOI-Substrat (Silicium-auf-Isolator-Sub strat) gebildet sind. Dritte bevorzugte Ausführungsform 3-1. Bauelementstruktur Fig. 36 zeigt eine Teilstruktur eines DRAM, der eine Logik schaltung (nachstehend "LOGIK-in-DRAM") 300 aufweist, als dritte bevorzugte Ausführungsform der Erfindung.Ein LOGIK-in-DRAM ist ein Bauelement, das mit hoher Lei stungsfähigkeit arbeitet und nur geringe Kosten verursacht, da eine Logikschaltung innerhalb desselben Chips gebildet ist, so daß der DRAM und die Logikschaltung, die bisher als gesonderte Chips gebildet worden sind, miteinander kombiniert sind.Allgemein ist ein LOGIK-in-DRAM grob in einen Logikbereich und einen DRAM-Bereich unterteilt. Eine Forderung an den Logikbereich ist ein Betrieb mit hoher Geschwindigkeit, d. h. eine hohe Stromsteuerungsfähigkeit und eine niedrige Kapazi tät. Wie bereits unter Bezugnahme auf die erste bevorzugte Ausführungsform beschrieben wurde, umfaßt der DRAM-Bereich einen Speicherzellen-Arraybereich, in dem ein niedriger Ver luststrom gefordert wird, einen Leseverstärkerbereich, in dem ein Betrieb mit niedriger Spannung gefordert wird, usw. Das heißt also, daß innerhalb eines LOGIK-in-DRAM, der als ein einziger Chip ausgebildet ist, eine Vielzahl von Transistor typen mit voneinander verschiedenen Charakteristiken verlangt wird.Fig. 36 zeigt Querschnitte von N-Kanal-MOS-Transistoren T61 bis T63, die für den Logikbereich, den Leseverstärkerbereich und den Speicherzellen-Arraybereich verwendet werden.In Fig. 36 sind die N-Kanal-MOS-Transistoren T61 bis T63 innerhalb einer Muldenschicht 151 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 51 (vom P-Typ) gebildet ist. Die Muldenschicht 151 ist durch eine Kanaltrennschicht 152, die innerhalb der Muldenschicht 151 gebildet ist, und eine LOCOS-Schicht 52 auf solche Weise elementmäßig getrennt, daß die N-Kanal-MOS-Transistoren T61 bis T63 in Bereichen gebildet sind, die durch Elementtrennung geschaffen sind.Der N-Kanal-MOS-Transistor T61 des Logikbereichs umfaßt ein Paar von Source/Drain-Schichten 156, die in der Muldenschicht 151 unabhängig voneinander, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 157, die angrenzend an einander zugewandte Randbereiche der Source/Drain-Schichten 156 gebildet sind.Auf den LDD-Schichten 157 ist eine Gateoxidschicht 53 gebil det, und auf der Gateoxidschicht 53 ist eine Gateelektrode 55A gebildet. Eine Seitenwand-Oxidschicht 56 ist an einer seitlichen Oberfläche der Gateoxidschicht 53 und der Gate elektrode 55A gebildet. Innerhalb der Muldenschicht 151 ist unter der Gateelektrode 55A eine Kanaldotierungsschicht 155A gebildet.Der N-Kanal-MOS-Transistor T62 des Leseverstärkerbereichs um faßt ein Paar von Source/Drain-Schichten 156, die in der Muldenschicht voneinander unabhängig, aber zueinander paral lel gebildet sind, und ein Paar von LDD-Schichten 157.Die Gateoxidschicht 53 ist auf den LDD-Schichten 157 gebil det, und eine Gateelektrode 55A ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an einer seit lichen Oberfläche der Gateoxidschicht 53 und der Gateelek trode 55A gebildet. Innerhalb der Muldenschicht 151 ist unter der Gateelektrode 55A eine Kanaldotierungsschicht 154 gebil det.Die Gateelektrode 55A umfaßt eine Polysiliciumschicht M21 und eine WSi-Schicht L21, die auf der Gateoxidschicht 53 überein ander angeordnet sind.Der N-Kanal-MOS-Transistor T63 des Speicherzellen-Array bereichs umfaßt ein Paar von Source/Drain-Schichten 156, die in der Muldenschicht 151 voneinander unabhängig, aber zuein ander parallel gebildet sind, und ein Paar von LDD-Schichten 157.Die Gateoxidschicht 53 ist auf den Source/Drain-Schichten 156 und den LDD-Schichten 157 gebildet, und die Gateelektrode 55B ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxid schicht 56 ist an einer seitlichen Oberfläche der Gateoxid schicht 53 und der Gateelektrode 55B gebildet. Innerhalb der Muldenschicht 151 ist unter der Gateelektrode 55B eine Kanal dotierungsschicht 155A gebildet. Der Speicherzellen-Array bereich hat eine Gate-Array-Struktur, bei der benachbarte Gates sich eine Source/Drain-Schicht 156 teilen. Diese Struk turen sind aufeinanderfolgend angeordnet.Die Gateelektrode 55B umfaßt die Polysiliciumschicht M21 und eine WSi-Schicht L22, die auf der Gateoxidschicht 53 überein ander angeordnet sind. Die Tabelle 7 zeigt Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T61 bis T63. In der Tabelle 7 ist die Störstellendosis zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T61, T62 und T63 jeweils 5×10¹²/cm², 1×10¹²/cm² bzw. 5×10¹²/cm². Bor (B) ist als Störstelle für jede Schicht mit der Implan tierungsenergie von 50 keV implantiert.Ferner haben die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T61 bis T63 einen Wert von 60 Å.Die Störstellendosis zur Bildung der Gateelektroden der N-Kanal-MOS-Transistoren T61, T62 und T63 ist jeweils 5×10¹⁵/cm². Phosphor (P) ist als Störstelle für jede Schicht mit der Implantierungsenergie von 30 keV implantiert.Fig. 37 zeigt Störstellenprofile der N-Kanal-MOS-Transistoren T61, T62 und T63 des Logikbereichs, des Leseverstärkerbe reichs und des Speicherzellen-Arraybereichs, die sämtlich in Fig. 36 zu sehen sind, in Querschnittsbereichen entlang den Linien A-A', B-B' bzw. C-C'.In Fig. 37 ist eine Position (d. h. die Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Die Gateelektrode (Polysiliciumschicht), die Gateoxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Silicium schicht) sind in dieser Reihenfolge von links entlang der Horizontalachse gezeigt. Die WSi-Schichten der Gateelektroden sind weggelassen.Wie die Tabelle 7 zeigt, hat zwar unter den Gateelektroden 55A und 55B der N-Kanal-MOS-Transistoren T61 bis T63 die Polysiliciumschicht die gleiche Dicke, aber das Verhältnis der Dicke der WSi-Schicht ist unter den Gateelektroden 55A und 55B unterschiedlich in bezug auf die Polysiliciumschicht. Während also das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht in der Gateelektrode 55A der N-Kanal-MOS-Transistoren T61 und T62 einen Wert von 2 : 1 hat, besitzt das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht in der Gateelektrode 55B des N-Kanal-MOS-Transistors T63 einen Wert von 1 : 2.Es wurde bereits beschrieben, daß um so mehr Störstellen aus der Polysiliciumschicht in die WSi-Schichten aufgenommen wer den, je größer das Verhältnis der Dicke der WSi-Schichten in bezug auf die Dicke der Polysiliciumschicht ist, so daß die Störstellen innerhalb der Polysiliciumschicht existieren, während sie in Richtung zu den WSi-Schichten verlagert wer den, so daß die Störstellenkonzentration innerhalb der Poly siliciumschicht somit ungleichmäßig ist.Wie in Fig. 37 in bezug auf die Störstellenprofile innerhalb der Gateelektroden gezeigt ist, ist zwar das Profil der Tran sistoren T61 und T62 des Logikbereichs und des Leseverstär kerbereichs relativ flach, wie durch die Linien A-A' und B-B' angedeutet ist, aber das Profil ändert sich abrupt, wie die Linie C-C' zeigt, in dem Transistor T63 des Speicherzellen-Array bereichs.Daher ist die Störstellenkonzentration in der Umgebung der Gateoxidschicht die geringste in dem Speicherzellen-Array bereich, so daß in der Gateelektrode des Speicherzellen-Array bereichs die Verarmungsschicht am größten und die effek tive Dicke der Oxidschicht am größten ist, und der Schwellen wert ist am höchsten.Da die Störstellenkonzentration der Kanaldotierungsschicht in der Muldenschicht so eingestellt ist, daß sie zwischen den N-Kanal-MOS-Transistoren T61 und T63 unverändert bleibt, über lappen die Linien A-A' und B-B' einander. Fig. 38 zeigt die tatsächlichen Dicken und die effektiven Dicken der jeweiligen Gateoxidschichten. In Fig. 37 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des Leseverstär kerbereichs und des Speicherzellen-Arraybereichs von links in dieser Reihenfolge entlang der Horizontalachse gezeigt. Fig. 38 zeigt, daß zwar die tatsächlichen Dicken der Tran sistoren einander gleich sind, daß aber von den effektiven Dicken der Transistoren die effektive Dicke in dem Speicherzellen-Arraybereich besonders groß ist.Um sicherzustellen, daß die effektive Dicke der Gateoxid schicht in dem Speicherzellen-Arraybereich entsprechend Fig. 38 am größten ist, können die nachstehenden Strukturen verwendet werden. 3-1-1. Erste Modifikation der Bauelementstruktur Fig. 39 zeigt eine Teilstruktur eines LOGIK-in-DRAM 300A, bei dem eine Vielzahl von Transistortypen gebildet ist. In Fig. 39 sind Bereiche, die mit denen der LOGIK-in-DRAM 300 von Fig. 36 identisch sind, mit den gleichen Zeichen versehen und werden nicht erneut beschrieben.Fig. 39 zeigt Querschnitte von N-Kanal-MOS-Transistoren T64, T65 und T66, die in dem Logikbereich, dem Leseverstärkerbe reich und dem Speicherzellen-Arraybereich verwendet werden.In Fig. 39 weisen die N-Kanal-MOS-Transistoren T64 und T65 eine Gateelektrode 55C auf, während der N-Kanal-MOS-Transi stor T66 eine Gateelektrode 55D aufweist. Die Gateelektrode 55C umfaßt eine Polysiliciumschicht M22 und eine WSi-Schicht L23, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 3 angeordnet sind. Die Gateelektrode 55D umfaßt eine Polysiliciumschicht M23 und die WSi-Schicht L23, die in die ser Reihenfolge übereinander auf der Gateoxidschicht 3 ange ordnet sind.Die Dicke der WSi-Schicht L23 der Gateelektroden 55C und 55D der N-Kanal-MOS-Transistoren T64 bis T66 ist 1000 Å, und die Dicken der Polysiliciumschichten M22 bzw. M23 sind 2000 Å bzw. 500 Å.Die WSi-Schicht hat zwar in den Gateelektroden 55C und 55D der N-Kanal-MOS-Transistoren T64 bis T66 eine unveränderte Dicke, aber die Polysiliciumschichten des Speicherzellen-Array bereichs, von dem ein hoher Schwellenwert erwartet wird, sind dünn ausgebildet, und daher ist das Verhältnis der Dicke der WSi-Schicht zu den Dicken der Polysiliciumschichten groß, so daß mehr Störstellen aus den Polysiliciumschichten in die WSi-Schicht absorbiert werden, die Störstellen innerhalb der Polysiliciumschichten vorhanden sind, während sie in Richtung zu der WSi-Schicht verlagert werden, und die Störstellenkon zentration innerhalb der Polysiliciumschichten somit un gleichmäßig ist.Daher wird die Störstellenkonzentration der Gateelektrode 55D, deren Polysiliciumschicht am dünnsten ist, in der Umge bung der Gateoxidschicht am geringsten, so daß in der Gate elektrode des Speicherzellen-Arraybereichs die Verarmungs schicht am größten und die effektive Dicke der Oxidschicht am größten und der Schwellenwert am höchsten ist. 3-1-2. Zweite Modifikation der Bauelementstruktur Fig. 40 zeigt eine Teilstruktur eines LOGIK-in-DRAM 300B, wo bei eine Vielzahl-von Transistortypen gebildet ist. In Fig. 40 sind Bereiche, die mit denen der LOGIK-in-DRAM 300 von Fig. 36 identisch sind, mit den gleichen Bezugszeichen versehen und werden nicht erneut beschrieben. Fig. 40 zeigt Querschnitte von N-Kanal-MOS-Transistoren T67, T68 und T69, die in dem Logikbereich, dem Leseverstärkerbe reich und dem Speicherzellen-Arraybereich verwendet werden.In Fig. 40 umfassen die N-Kanal-MOS-Transistoren T67 und T68 eine Gateelektrode 55E, während der N-Kanal-MOS-Transistor T69 eine Gateelektrode 55F aufweist. Die Gateelektrode 55E weist eine Polysiliciumschicht M24 und eine WSi-Schicht L24 auf, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 3 angeordnet sind. Die Gateelektrode 55F weist eine Polysiliciumschicht M25 und eine WSi-Schicht L25 auf, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 3 angeordnet sind.Die Dicken der WSi-Schichten L24 und L25 der Gateelektroden 55E und 55F in den N-Kanal-MOS-Transistoren T67 bis T69 sind - 1000 Å bzw. 2000 Å. Die Dicken der Polysiliciumschichten M24 bzw. M25 sind 2000 Å bzw. 1000 Å. Die Dicken der gesamten Gateelektroden 55E und 55F sind jeweils gleich 3000 Å.Die Polysiliciumschichten haben zwar voneinander verschiedene Dicke, was auch für die WSi-Schichten zwischen den Gateelek troden 55E und 55F der N-Kanal-MOS-Transistoren T67 bis T69 gilt, aber das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht ist in dem Speicherzellen-Array bereich, von dem ein hoher Schwellenwert erwartet wird, groß, so daß mehr störstellen aus der Polysiliciumschicht in die WSi-Schicht gelangen, die störstellen innerhalb der Poly siliciumschicht existieren, während sie in Richtung zu der WSi-Schicht verlagert werden, und die Störstellenkonzentra tion innerhalb der Polysiliciumschicht infolgedessen un gleichförmig ist. Somit wird die Störstellenkonzentration der Gateelektrode 55F im Bereich der Gateoxidschicht am niedrigsten, so daß in der Gateelektrode des Speicherzellen-Arraybereichs die Verar mungsschicht am größten und die effektive Dicke der Oxid schicht am größten und der Schwellenwert am höchsten ist. 3-2. Herstellungsverfahren Von den LOGIK-in-DRAM's 300, 300A und 300B, die vorstehend beschrieben wurden, folgt nachstehend eine Beschreibung eines Verfahrens zum Herstellen der N-Kanal-MOS-Transistoren T64 bis T66 des LOGIK-in-DRAM 300A, der unter Bezugnahme auf Fig. 39 beschrieben wurde, wobei auf die Fig. 41 bis 47 Bezug ge nommen wird.Zuerst wird in einem in Fig. 41 gezeigten Schritt eine LOCOS-Schicht (d. h. Feldoxidschicht) 52 bis zu einer Dicke von beispielsweise 4000 Å nach einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 51 vom P-Typ gebildet. Danach werden beispielsweise Borionen mit der Energie von 700 keV und eine Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 151 vom P-Typ in dem Halbleitersubstrat 51 ge bildet wird. Zur Bildung von P-Kanal-MOS-Transistoren wird zwar auch ein Muldenbereich vom N-Typ in dem Halbleitersub strat 51 gebildet, dies ist jedoch nicht gezeigt und wird nicht beschrieben. Als nächstes werden beispielsweise Bor ionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm ²implantiert, so daß die Kanaltrennschicht 152 innerhalb des Halbleitersubstrats 51 gebildet wird. Die Kanaltrennschicht 152 wird mit einer Gestalt gebildet, die gemeinsam mit der LOCOS-Schicht 52 die elementmäßig getrenn ten Bereiche schafft.Als nächstes wird die Kanaldotierungsschicht 150, die die niedrigste Störstellenkonzentration hat, in dem Muldenbereich 151 des Transistors T62 des Leseverstärkerbereichs gebildet. In dieser Phase wird die Kanaldotierungsschicht 150 auch in den Transistoren T61 und T63 des Logikbereichs und des Speicherzellen-Arraybereichs gebildet. Die Kanaldotierungs schicht 150 wird durch Implantieren von beispielsweise Bor ionen mit der Energie von 50 keV und einer Dosis von 1×10¹²/cm² gebildet.Als nächstes wird in einem in Fig. 42 gezeigten Schritt eine Resistmaske R251 auf dem Leseverstärkerbereich gebildet. Eine Störstelle wird zusätzlich auf selektive Weise in die Kanal dotierungsschicht 150 des Logikbereichs und des Speicher zellen-Arraybereichs implantiert, so daß die Kanaldotierungs schicht 150A gebildet wird, die eine Störstellenkonzentration entsprechend den Transistoren T64 und T66 des Logikbereichs und des Speicherzellen-Arraybereichs hat. Die Kanaldotie rungsschicht 150A wird gebildet, indem beispielsweise Bor ionen mit der Energie von 50 keV und einer Dosis von 4×10¹²/cm² implantiert werden.Nach der Bildung einer Oxidschicht 531, die zu der Gateoxid schicht 53 wird, auf der Hauptoberfläche des Halbleitersub strats 51 durch ein thermisches Oxidverfahren wird als näch stes in einem in Fig. 43 gezeigten Schritt eine (nicht dotierte) Polysiliciumschicht 550 auf der Oxidschicht 531 als Gateelektrodenmaterial nach einem CVD-Verfahren gebildet. Die Oxidschicht 531 hat eine Dicke von ca. 60 Å, wogegen die Polysiliciumschicht 550 eine Dicke von ca. 2000 Å hat.In einem in Fig. 44 gezeigten Schritt werden dann Störstel lenionen in die Polysiliciumschicht 550 implantiert, so daß eine dotierte Polysiliciumschicht 551 gebildet wird. Die dotierte Polysiliciumschicht 551 wird gebildet, indem bei spielsweise Phosphorionen mit der Energie von 30 keV und einer Dosis von 5×10¹⁵/cm² implantiert werden. In einem in Fig. 45 gezeigten Schritt wird dann eine Resist maske R255 auf dem Logikbereich und dem Leseverstärkerbereich gebildet, und die dotierte Polysiliciumschicht 551 des Speicherzellen-Arraybereichs wird selektiv abgeätzt, so daß eine dotierte Polysiliciumschicht 552 gebildet wird, die eine Dicke (500 Å) hat, die in Übereinstimmung mit dem N-Kanal-MOS-Transistor T66 des speicherzellen-Arraybereichs ist.Als nächstes wird nach dem Entfernen der Resistmaske R255 in einem in Fig. 46 gezeigten Schritt eine WSi-Schicht 560 auf den dotierten Polysiliciumschichten 551 und 552 gebildet. Als Methode zur Bildung der WSi-Schicht 560 wird beispielsweise ein Sputterverfahren angewandt, und die WSi-Schicht wird mit einer Dicke von ca. 1000 Å gebildet.In einem in Fig. 47 gezeigten Schritt wird dann eine Resist maske R256 auf der WSi-Schicht 560 gebildet und strukturiert, so daß die Gateelektroden 55C und 55D und die Gateoxidschicht 53 gebildet werden.Nach dem Bilden der LDD-Schichten 157 durch Implantieren von Ionen in den Logikbereich, den Leseverstärkerbereich und den Speicherzellen-Arraybereich wird danach die Seitenwand-Oxid schicht 56 mit einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 53 und der Gateelektroden 55C, 55D gebildet. Unter Verwendung der Seitenwand-Oxid schicht 56 als Maske werden die source/Drain-Schichten 156 durch Ionenimplantieren gebildet. Auf diese Weise wird die Struktur des LOGIK-in-DRAM 300A, der in Fig. 39 gezeigt ist, erhalten.Nunmehr werden die LDD-Schichten 157 erhalten, indem bei spielsweise Arsen- bzw. As-Ionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² implantiert werden. Die Source/Drain-Schichten 156 werden erhalten, indem beispiels weise Arsenionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und danach bei 850°C für 30 min getempert wird.Danach folgt zwar die Bildung eines Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um den LOGIK-in-DRAM zu bilden, aber dies wird weder beschrieben noch in den Zeichnungen gezeigt. 3-3. Charakteristische Funktion und Wirkung Wie oben beschrieben wird, haben die LOGIK-in-DRAMs 300, 300A und 300B entsprechend der dritten bevorzugten Ausführungsform der Erfindung jeweils eine Polycidstruktur aus der Poly siliciumschicht und den WSi-Schichten, wobei das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysilicium schicht unter der Vielzahl von Transistortypen, die voneinan der verschiedene Charakteristiken (z. B. voneinander ver schiedene geforderte Spezifikationen) haben, verändert wird, so daß die effektiven Dicken der jeweiligen Gateoxidschichten verändert sind und der Schwellenwert eingestellt wird.Dabei wird in dem speicherzellen-Arraybereich, in dem die Dicke der WSi-Schicht in bezug auf die Dicke der Polysili ciumschicht groß ist, eine Verarmungsschicht in einem großen Bereich innerhalb der Gateelektrode geschaffen, so daß die Dicke der Oxidschicht effektiv groß wird und der Schwellen wert hoch ist.In dem Leseverstärkerbereich ist es dadurch, daß eine niedri gere Störstellenkonzentration in der Kanaldotierungsschicht sichergestellt wird, möglich, einen Verluststrom (d. h. einen Diffusionsschicht-Verluststrom) aus einer Diffusionsschicht möglichst klein zu halten. Durch Einstellen der Störstellenkonzentrationen der Kanal dotierungsschichten mit Werten, bei denen ein Diffusions schicht-Verluststrom möglichst klein ist, während gleichzei tig die Schwellenwerte mit Hilfe des Verhältnisses der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht in den Gateelektroden eingestellt werden, kann die Kompromißbezie hung zwischen den Schwellenwerten und dem Diffusionsschicht-Ver luststrom aufgehoben und die in bezug auf die Schaltungs auslegung bestehende Einschränkung beseitigt werden.Vorstehend wurde als dritte bevorzugte Ausführungsform der Erfindung eine Struktur beschrieben, bei der verschiedene Transistortypen auf einem Einkristall-Substrat gebildet sind, es ist aber möglich, eine gleiche Funktion und Wirkung in einem Fall zu erzielen, in dem verschiedene Transistortypen auf einem SOI-Substrat gebildet sind.Da außerdem die Gateelektroden eine Polycidstruktur der Poly silicium- und der WSi-Schichten haben, ist es möglich, die Widerstandswerte der Gateelektroden herabzusetzen. Wenn eine Polycidstruktur auch für einen Gateleiter verwendet wird, wird dann, wenn aufgrund des Aufladens der Gateelektroden ein Strom in dem Gateleiter fließt, ein Stromverlust infolge eines Spannungsabfalls oder dergleichen verringert. Außerdem erlaubt ein kleiner Widerstandswert einen Betrieb mit hoher Geschwindigkeit. Vierte bevorzugte Ausführungsform 4-1. Bauelementstruktur Fig. 48 zeigt eine Teilstruktur eines Flash-Speichers, der eine Logikschaltung (nachstehend "LOGIK-in-FLASH") 400 auf weist, als vierte bevorzugte Ausführungsform der Erfindung. Allgemein ist ein LOGIK-in-FLASH grob in einen Logikbereich und einen Flash-Speicherbereich unterteilt. Eine Forderung an den Logikbereich ist ein Hochgeschwindigkeitsbetrieb, d. h. hohe Stromsteuerbarkeit und geringe Kapazität.Der Flash-Speicher umfaßt einen hochspannungsfesten Bereich, an den eine hohe Spannung angelegt wird, einen Speicherzel len-Arraybereich, in dem eine Tunneloxidschicht hochzuverläs sig sein muß, und dergleichen. Das heißt also, innerhalb eines LOGIK-in-FLASH, der als ein einzelner Chip ausgebildet ist, wird eine Vielzahl von Transistortypen benötigt, die voneinander verschiedene Charakteristiken haben.Fig. 48 zeigt Querschnitte von N-Kanal-MOS-Transistoren T71 bis T73, die für den Logikbereich, den hochspannungsfesten Bereich und den Speicherzellen-Arraybereich verwendet werden.In Fig. 48 sind die N-Kanal-MOS-Transistoren T71 bis T73 innerhalb einer Muldenschicht 171 vom P-Typ gebildet, die auf demselben Halbleitersubstrat 71 (vom P-Typ) gebildet ist. Die Muldenschicht 171 ist durch eine Kanaltrennschicht 171, die in der Muldenschicht 171 gebildet ist, und eine LOCOS-Schicht 72 auf solche Weise elementmäßig getrennt, daß die N-Kanal-MOS-Transistoren T71 bis T73 in Bereichen gebildet sind, die durch Elementtrennung geschaffen sind.Der N-Kanal-MOS-Transistor T71 des Logikbereichs besitzt ein Paar von Source/Drain-Schichten 176, die in der Muldenschicht 171 voneinander unabhängig, aber zueinander parallel gebildet sind, und ein Paar von LDD-Schichten 177, die angrenzend an einander zugewandte Randbereiche der Source/Drain-Schichten 176 gebildet sind.Eine Gateoxidschicht 76 ist auf den LDD-Schichten 177 gebil det, und eine Gateelektrode 79A ist auf der Gateoxidschicht 76 gebildet. Eine Seitenwand-Oxidschicht 80 ist an einer seitlichen Oberfläche der Gateoxidschicht 76 und der Gate elektrode 79A gebildet. Innerhalb der Muldenschicht 171 ist unter der Gateelektrode 79A eine Kanaldotierungsschicht 173 gebildet.Die Gateelektrode 79A umfaßt eine Polysiliciumschicht M31 und eine WSi-Schicht L31, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 76 vorgesehen sind.Der N-Kanal-MOS-Transistor T72 des hochspannungsfesten Bereichs des Flash-Speicherbereichs umfaßt ein Paar von Source/Drain-Schichten 176, die in der Muldenschicht 171 un abhängig voneinander, aber parallel zueinander gebildet sind, und ein Paar von LDD-Schichten 177.Eine Gateoxidschicht 76 ist auf den LDD-Schichten 177 gebil det, und eine Gateelektrode 79B ist auf der Gateoxidschicht 76 gebildet. Die Seitenwand-Oxidschicht 80 ist an einer seit lichen Oberfläche der Gateoxidschicht 76 und der Gateelek trode 79B gebildet. Innerhalb der Muldenschicht 171 ist unter der Gateelektrode 79B eine Kanaldotierungsschicht 173 gebil det.Die Gateelektrode 79B umfaßt die Polysiliciumschicht M31 und eine WSi-Schicht L32, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 76 vorgesehen sind.Der N-Kanal-MOS-Transistor T73 des Speicherzellen-Array bereichs des Flash-Speicherbereichs umfaßt ein Paar von source/Drain-Schichten 176, die in der Muldenschicht 171 un abhängig voneinander, aber parallel zueinander gebildet sind. Eine Tunneloxidschicht 73 ist an Randbereichen der Source/Drain-Schichten 176 gebildet. Eine Floating-Gate-Elektrode 77, eine zwischenschicht-Isolationsschicht 74 und eine Steuer-Gateelektrode 79A sind in dieser Reihenfolge auf der Tunneloxidschicht 73 gebildet.Die Seitenwand-Oxidschicht 80 ist an einer seitlichen Ober fläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der zwischenschicht-Isolationsschicht 74 und der Steuer-Gateelektrode 79A gebildet. Da die Steuer-Gateelektrode 79A die gleiche Struktur wie die Gateelektrode 79A hat, wird die Steuer-Gateelektrode 79A nachstehend als die Gateelektrode 79A behandelt.Innerhalb der Muldenschicht 171 ist unter der Floating-Gate-Elektrode 77 eine Kanaldotierungsschicht 173 gebildet.Der Speicherzellen-Arraybereich hat eine Gate-Array-Struktur, bei der benachbarte Gates sich eine Source/Drain-Schicht 176 teilen. Diese Strukturen sind aufeinanderfolgend angeordnet.Die Tabelle 8 zeigt Zahlen in bezug auf die Strukturen der N-Kanal-MOS-Transistoren T71 bis T73. In der Tabelle 8 haben die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T71, T72 bzw. T73 Werte von 50 Å bzw. 50 Å bzw. 100 Å.Eine Störstellendosis zur Bildung der Kanaldotierungsschich ten der N-Kanal-MOS-Transistoren T71, T72 und T73 ist 1×10¹²/cm². Bor (B) wird als Störstelle für jede Schicht mit der Implantierungsenergie von 50 keV implantiert.Eine Störstellendosis zur Bildung der Gateelektroden der N-Kanal-MOS-Transistoren T71 bis T73 ist jeweils gleich 5×10¹⁵/cm². Phosphor (P) wird als Störstelle für jede Schicht mit der Implantierungsenergie von 30 keV implantiert.Fig. 49 zeigt Störstellenprofile der N-Kanal-MOS-Transistoren T71, T72 und T73, die den Logikbereich bzw. den hochspan nungsfesten Bereich bzw. den Speicherzellen-Arraybereich bil den und sämtlich in Fig. 48 gezeigt sind, in Querschnitts bereichen entlang den Linien A-A' bzw. B-B' bzw. C-C'.In Fig. 49 ist eine Position (d. h. die Tiefe) in einer Quer schnittsrichtung entlang einer Horizontalachse und eine Stör stellenkonzentration entlang einer Vertikalachse gezeigt. Die Reihenfolge, in der die Struktur des N-Kanal-MOS-Transistors T73 des Speicherzellen-Arraybereichs gefertigt ist, ist in einem oberen Teil von Fig. 49 dargestellt.Der obere Teil von Fig. 49 zeigt die Polysiliciumschicht der Steuer-Gateelektrode, die Zwischenschicht-Isolationsschicht (ONO-Schicht), die Floating-Gate-Elektrode (Polysiliciumschicht), die Tunneloxidschicht (SiO₂-Schicht) und die Muldenschicht (massive Siliciumschicht) von links in dieser Reihenfolge. Die WSi-Schichten der Gateelektroden sind weggelassen. Weiterhin sind die Polysiliciumschicht der Gate elektrode, die Gateoxidschicht (SiO₂-Schicht) und die Mulden schicht (massive Siliciumschicht) in dieser Reihenfolge von links entlang der Horizontalachse gezeigt. Die WSi-Schichten der Gateelektroden sind weggelassen.Wie bereits beschrieben wurde, werden um so mehr Störstellen aus der Polysiliciumschicht in die WSi-Schicht aufgenommen, je größer das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht ist, so daß die Störstellen in der Polysiliciumschicht existieren, während sie in Richtung zu der WSi-Schicht verlagert werden, und daher ist die Stör stellenkonzentration in der Polysiliciumschicht ungleichmä- ßig.Wie die Tabelle 8 zeigt, hat zwar unter den Gateelektroden 79A und 79B der N-Kanal-MOS-Transistoren T71 bis T73 die Polysiliciumschicht die gleiche Dicke, aber das Verhältnis der Dicke der WSi-Schicht ist in bezug auf die Polysilicium schicht zwischen den Gateelektroden 79A und 79B unterschied lich. Während also das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht in der Gateelektrode 79A der N-Kanal-MOS-Transistoren T71 und T73 einen Wert von 2 : 1 hat, besitzt das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht in der Gateelektrode 79B des N-Kanal-MOS-Transistors T72 einen Wert von 1 : 2.In bezug auf die Störstellenprofile innerhalb der Gateelek troden zeigt daher, wie Fig. 49 zeigt, der Transistor T72 des hochspannungsfesten Bereichs, in dem das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht am größ- ten ist, ein Profil, das sich am abruptesten ändert, wie die Linie B-B' zeigt, während sich die Profile entsprechend den Linien A-A' und C-C' in des Transistor T71 des Logikbereichs und dem Transistor T73 des Speicherzellen-Arraybereichs, in denen das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht gleich bleibt, mäßig ändern. In der Gateelektrode des hochspannungsfesten Bereichs, in dem die Störstellenkonzentration in der Umgebung der Gateoxid schicht am niedrigsten ist, ist daher die Verarmungsschicht am größten, und die effektive Dicke der Oxidschicht ist am größten, und der Schwellenwert ist am höchsten.Wie Fig. 49 zeigt, bleibt in jedem der Transistoren des Logikbereichs (Linie A-A'), des hochspannungsfesten Bereichs (Linie B-B') und des Speicherzellen-Arraybereichs (Linie C-C') die Störstellenkonzentration der Kanaldotierungsschicht gleich.Da die Floating-Gate-Elektrode des N-Kanal-MOS-Transistors T73 des Speicherzellen-Arraybereichs nach einem CVD-Verfahren gebildet ist, bleibt die Störstellenkonzentration konstant.Fig. 50 zeigt tatsächliche Dicken und effektive Dicken der jeweiligen Gateoxidschichten. Fig. 50 zeigt die N-Kanal-MOS-Transistoren des Logikbereichs, des hochspannungsfesten Bereichs und des Speicherzellen-Arraybereichs von links in dieser Reihenfolge entlang der Horizontalachse. Wie Fig. 50 deutlich zeigt, ist von den effektiven Dicken der jeweiligen Gateoxidschichten die effektive Dicke in dem hochspannungs festen Bereich besonders groß.Um sicherzustellen, daß die effektive Dicke der Gateoxid schicht in dem hochspannungsfesten Bereich gemäß Fig. 50 am größten ist, können die folgenden Strukturen verwendet wer den. 4-1-1. Erste Modifikation der Bauelementstruktur Fig. 51 zeigt eine Teilstruktur eines LOGIK-in-FLASH 400A, in dem eine Vielzahl von Transistortypen gebildet ist. In Fig. 51 sind Bereiche, die mit denen der LOGIK-in-FLASH 400 von Fig. 36 identisch sind, mit den gleichen Bezugszeichen verse hen und werden nicht erneut beschrieben.Fig. 51 zeigt Querschnitte von N-Kanal-MOS-Transistoren T74, T75 und T76, die in dem Logikbereich bzw. dem hochspannungs festen Bereich bzw. dem Speicherzellen-Arraybereich verwendet werden.In Fig. 51 umfassen die N-Kanal-MOS-Transistoren T74 und T76 eine Gateelektrode 79C, während der N-Kanal-MOS-Transistor T75 eine Gateelektrode 79D aufweist. Die Gateelektrode 79C weist eine Polysiliciumschicht M32 und eine WSi-Schicht L33 auf, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 76 (der Zwischenschicht-Isolationsschicht 74) ange ordnet sind. Die Gateelektrode 79D weist eine Polysilicium schicht M33 und die WSi-Schicht L33 auf, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 76 vorgese hen sind.Die Dicke der WSi-Schicht L33 der Gateelektroden 79C und 79D der N-Kanal-MOS-Transistoren T74 bis T76 ist 1000 Å, und die Dicken der Polysiliciumschichten M32 bzw. M33 sind 2000 Å bzw. 500 Å.Die WSi-Schichten haben zwar in den Gateelektroden 79C und 79C der N-Kanal-MOS-Transistoren T74 bis T76 unveränderte Dicke, die Polysiliciumschichten des hochspannungsfesten Bereichs, von dem ein hoher Schwellenwert erwartet wird, sind jedoch dünn ausgebildet, und daher ist das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht groß, so daß mehr störstellen aus der Polysiliciumschicht in die WSi-Schicht aufgenommen werden und die störstellen in der Polysiliciumschicht so vorhanden sind, wie sie in Richtung zu der WSi-Schicht verlagert werden, so daß die Störstellenkon zentration in der Polysiliciumschicht dementsprechend un gleichförmig ist.Daher wird die Störstellenkonzentration der Gateelektrode 79D, in der die Polysiliciumschicht am dünnsten ist, in der Umgebung der Gateoxidschicht am niedrigsten, so daß in der Gateelektrode des Speicherzellen-Arraybereichs die Verar mungsschicht am größten und die effektive Dicke der Oxid schicht am größten und der Schwellenwert am höchsten ist. 4-1-2. Zweite Modifikation der Bauelementstruktur Fig. 52 zeigt eine Teilstruktur eines LOGIK-in-FLASH 400B, in dem eine Vielzahl von Transistortypen gebildet ist. In Fig. 52 sind Bereiche, die mit denen der LOGIK-in-FLASH 400 von Fig. 48 identisch sind, mit den gleichen Bezugszeichen verse hen und werden nicht erneut beschrieben.Fig. 52 zeigt Querschnitte von N-Kanal-MOS-Transistoren T77, T78 und T79, die in dem Logikbereich bzw. dem hochspannungs festen Bereich bzw. dem Speicherzellen-Arraybereich verwendet werden.In Fig. 52 umfassen die N-Kanal-MOS-Transistoren T77 und T79 eine Gateelektrode 79E, während der N-Kanal-MOS-Transistor T78 eine Gateelektrode 79F aufweist. Die Gateelektrode 79E weist eine Polysiliciumschicht M34 und eine WSi-Schicht L34 auf, die in dieser Reihenfolge übereinander auf der Gateoxid schicht 76 (der Zwischenschicht-Isolationsschicht 74) vorge sehen sind. Die Gateelektrode 79F weist eine Polysilicium schicht M35 und eine WSi-Schicht L35 auf, die in dieser Reihenfolge übereinander auf der Gateoxidschicht 76 vorgese hen sind. Die Dicken der WSi-Schichten L34 und L35 der Gateelektroden 79E und 79F in den N-Kanal-MOS-Transistoren T77 bis T79 sind 1000 Å bzw. 2000 Å. Die Dicken der Polysiliciumschichten M34 und M35 sind 2000 Å bzw. 1000 Å. Die Dicke der gesamten Gate elektroden 79E und 79E ist gleichermaßen 3000 Å.Die Polysiliciumschichten haben also zwar voneinander ver schiedene Dicken, was auch für die WSi-Schichten zwischen den Gateelektroden 79E und 79F der N-Kanal-MOS-Transistoren T77 bis T79 gilt, aber die Polysiliciumschicht des hochspannungs festen Bereichs, von dem ein hoher Schwellenwert erwartet wird, ist dünn ausgebildet, und daher ist das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht groß, so daß mehr Störstellen aus der Polysiliciumschicht in die WSi-Schicht aufgenommen werden, die Störstellen innerhalb der Polysiliciumschicht vorhanden sind, während sie in Rich tung zu der WSi-Schicht verlagert werden, und die Störstel lenkonzentration in der Polysiliciumschicht dementsprechend ungleichmäßig ist.Somit wird die Störstellenkonzentration der Gateelektrode 79F in der Umgebung der Gateoxidschicht am niedrigsten, so daß in der Gateelektrode des Speicherzellen-Arraybereichs die Verar mungsschicht am größten und die effektive Dicke der Oxid schicht am größten und der Schwellenwert am höchsten ist. 4-2. Herstellungsverfahren Es folgt nun eine Beschreibung eines Verfahrens zum Herstel len der N-Kanal-MOS-Transistoren T74 bis T76 des LOGIK-in-FLASH 400A, der unter Bezugnahme auf Fig. 51 beschrieben wurde, als Auswahl unter den oben beschriebenen LOGIK-in-FLASHs 400, 400A und 400B, wobei auf die Fig. 53 bis 66 Bezug genommen wird. In einem in Schritt 53 gezeigten Schritt wird zuerst eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 72 bis zu einer Dicke von beispielsweise 4000 Å nach einer LOCOS-Methode auf einer Oberfläche des Halbleitersubstrats 71 vom P-Typ gebil det. Danach werden beispielsweise Borionen mit der Energie von 700 keV und einer Dosis von 1×10¹³/cm² implantiert, so daß ein Muldenbereich 171 vom P-Typ in dem Halbleitersubstrat 71 gebildet wird. In dem Halbleitersubstrat 71 wird zwar auch ein Muldenbereich vom N-Typ gebildet, um P-Kanal-MOS-Transi storen herzustellen, dies wird aber weder gezeigt noch be schrieben. Als nächstes werden beispielsweise Borionen mit der Energie von 130 keV und einer Dosis von 5×10¹²/cm² im plantiert, so daß die Kanaltrennschicht 172 in dem Halblei tersubstrat 71 gebildet wird. Die Kanaltrennschicht 172 wird mit einer Gestalt gebildet, die gemeinsam mit der LOCOS-Schicht 22 die elementmäßig getrennten Bereiche erzeugt.Als nächstes wird in dem Muldenbereich 171 eine Kanaldotie rungsschicht 170 gebildet. Die Kanaldotierungsschicht 170 wird gebildet, indem beispielsweise Borionen mit der Energie von 50 keV und einer Dosis von 1×10¹²/cm² implantiert werden.Nach der Bildung einer Oxidschicht 731, die zu der Tunnel oxidschicht 73 wird, auf einer Hauptoberfläche des Halblei tersubstrats 71 mit einem thermischen Oxidverfahren wird als nächstes in einem in Fig. 54 gezeigten Schritt eine dotierte Polysiliciumschicht 771 beispielsweise als Gateelektroden material auf der Oxidschicht 731 nach einem CVD-Verfahren ge bildet. Die Oxidschicht 731 hat eine Dicke von ca. 100 Å, wo gegen die dotierte Polysiliciumschicht 771 eine Dicke von ca. 1000 Å hat. Als Störstelle wird Phosphor (P) eingesetzt. Die Störstellenkonzentration ist ca. 1×10²⁰/cm³.In einem in Fig. 55 gezeigten Schritt wird dann eine Resist maske R271 selektiv auf der dotierten Polysiliciumschicht 771 in dem Speicherzellen-Arraybereich gebildet. In diesem Fall wird die Resistmaske R271 entlang der Gate-Breitenrichtung des Speicherzellen-Arraybereichs gebildet. Ein Bereich der dotierten Polysiliciumschicht 771, der nicht mit der Resist maske R271 bedeckt ist, wird durch anisotropes Ätzen ent fernt. Fig. 56 zeigt diesen Zustand.Fig. 56 ist eine Draufsicht auf Fig. 55 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R271 gebildet wird). Innerhalb des Speicherzellen-Array bereichs wird die Resistmaske R271 in Form von Rechteckinseln gebildet, die regelmäßig angeordnet sind. Die Resistmaske R271 wird gebildet, um eine aktive Schicht AL, die eine Kon figuration wie eine Rechteckinsel hat, und eine LOCOS-Schicht LL um diese herum zu bedecken. Innerhalb des hochspannungs festen Bereichs und des Logikbereichs ist die aktive Schicht AL freigelegt, weil die Resistmaske nicht gebildet ist. In Fig. 56 ist die Resistmaske R271 zwar teilweise weggelassen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sicht bar sind, dies dient aber nur der besseren Verdeutlichung der Struktur unterhalb der Resistmaske R271 und der vereinfachten Darstellung.Nach dem Entfernen der Resistmaske R271 wird dann in einem in Fig. 57 gezeigten Schritt eine Isolationsschicht 741, die zu der Zwischenschicht-Isolationsschicht 74 wird, die das Floating-Gate von dem Steuer-Gate isoliert, auf der dotierten Polysiliciumschicht 771 nach einem CVD-Verfahren gebildet. Diese Schicht hat eine Struktur, in der eine TEOS-Schicht, eine Nitridschicht (Si₃Ni₄), eine TEOS-Schicht mit jeweils einer Dicke von 100 Å in dieser Reihenfolge übereinander vor gesehen sind. Die Isolationsschicht 741 wird auf dem hoch spannungsfesten Bereich und dem Logikbereich ebenfalls gebil det. In einem in Schritt 58 gezeigten Schritt wird dann eine Resistmaske R272 auf der Isolationsschicht 741 des Speicher zellen-Arraybereichs gebildet, und die Isolationsschicht 741 in sämtlichen anderen Bereichen wird entfernt. In diesem Fall wird in den anderen Bereichen auch die Oxidschicht 731 ent fernt. Fig. 59 zeigt diesen Zustand.Fig. 59 ist eine Draufsicht auf Fig. 58 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R272 gebildet ist). Die Resistmaske R272 ist so gebildet, daß sie den Speicherzellen-Arraybereich vollständig bedeckt. Innerhalb des hochspannungsfesten Bereichs und des Logik bereichs ist jedoch die aktive Schicht AL freigelegt, weil dort die Resistmaske R272 nicht gebildet ist.Nach dem Entfernen der Resistmaske R272 wird dann in einem in Fig. 6 gezeigten Schritt eine Oxidschicht 761, die zu der Gateoxidschicht 76 wird, vollständig auf der Hauptoberfläche des Halbleitersubstrats 71 nach einem thermischen Oxidverfah ren gebildet. Da die Isolationsschicht 741 auf dem Speicher zellen-Arraybereich die Nitridschicht aufweist, wird in dieser Phase die Isolationsschicht 741 nicht oxidiert, und die Dicke der Isolationsschicht 741 bleibt erhalten. Die Dicke der Oxidschicht 761 ist ca. 50 Å.In einem in Schritt 61 gezeigten Schritt wird dann eine (nichtdotierte) Polysiliciumschicht 790 vollständig auf eine Hauptoberfläche des Halbleitersubstrats 71 als Gateelektro denmaterial nach einem CVD-Verfahren gebildet. Die Polysili ciumschicht 790 hat eine Dicke von ca. 2000 Å.In einem in Fig. 62 gezeigten Schritt werden dann Störstel lenionen in die Polysiliciumschicht 790 implantiert, so daß eine dotierte Polysiliciumschicht 791 gebildet wird. Die dotierte Polysiliciumschicht 791 wird gebildet, indem bei spielsweise Phosphorionen mit der Energie von 30 keV und einer Dosis von 5×10¹⁵/cm² implantiert werden.In einem in Fig. 63 gezeigten Schritt wird dann eine Resist maske R275 auf dem Logikbereich und dem Speicherzellen-Array bereich gebildet, und die dotierte Polysiliciumschicht 791 des hochspannungsfesten Bereichs wird selektiv abgeätzt, so daß eine dotierte Polysiliciumschicht 792 gebildet wird, die eine Dicke (500 Å) hat, die in Übereinstimmung mit dem N-Kanal-MOS-Transistor T75 des hochspannungsfesten Bereichs ist.Nach dem Entfernen der Resistmaske R275 wird dann in einem in Fig. 64 gezeigten Schritt eine WSi-Schicht 780 auf den dotierten Polysiliciumschichten 791 und 792 gebildet. Als Verfahren zum Bilden der WSi-Schicht 780 kann beispielsweise ein Sputterverfahren angewandt werden, und die WSi-Schicht 780 wird mit einer Dicke von ca. 1000 Å gebildet.In einem in Fig. 65 gezeigten Schritt wird dann eine Resist maske R276 auf der WSi-Schicht 780 gebildet und strukturiert. Fig. 66 zeigt diesen Zustand.Fig. 66 ist eine Draufsicht auf Fig. 65 von der Seite der oberen Oberfläche (d. h. der Seite, auf der die Resistmaske R276 gebildet ist). Die Resistmaske R276 wird so gebildet, daß sie zu der aktiven Schicht AL, die Rechteckkonfiguration hat, senkrecht ist.Als Folge der Strukturierung werden die Gateoxidschicht 76 und die Gateelektrode 79C in dem Logikbereich gebildet, die Gateoxidschicht 76 und die Gateelektrode 79D werden in dem hochspannungsfesten Bereich gebildet, und die Tunneloxid schicht 73, die Floating-Gate-Elektrode 77, die Zwischen schicht-Isolationsschicht 74 und die Steuer-Gateelektrode 79C werden in dem Speicherzellen-Arraybereich gebildet.Nach dem Bilden der LDD-Schichten 177 durch Implantieren von Ionen in den Logikbereich und den hochspannungsfesten Bereich wird dann die Seitenwand-Oxidschicht 80 einer Dicke von ca. 1000 Å an einer seitlichen Oberfläche der Gateoxidschicht 76 und der Gateelektrode 79C, an einer seitlichen Oberfläche der Gateoxidschicht 76 und der Gateelektrode 79D sowie an einer seitlichen Oberfläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenschicht-Isolationsschicht 74 und der Steuer-Gate-Elektrode 79C gebildet. Unter Nutzung der Seitenwand-Oxidschicht 80 als Maske werden durch Ionenimplan tierung die Source/Drain-Schichten 176 gebildet. Auf diese Weise wird die in Fig. 51 gezeigte Struktur des LOGIK-in-FLASH 400A erhalten.Nun werden die LDD-Schichten 177 erhalten, indem beispiels weise Arsenionen mit der Energie von 30 keV und einer Dosis von 1×10¹³/cm² implantiert werden. Die Source/Drain-Schichten 176 werden erhalten, indem beispielsweise Arsenionen mit der Energie von 50 keV und einer Dosis von 5×10¹⁵/cm² injiziert werden und danach für 30 min bei 850°C getempert wird.Darauf folgt zwar die Bildung eines Kondensators, einer Zwischenschicht-Isolationsschicht, einer Leiterschicht und dergleichen, um den LOGIK-in-FLASH zu bilden, aber dies wird weder beschrieben noch dargestellt. 4-3. Charakteristische Funktion und Wirkung Wie oben beschrieben wird, haben die LOGIK-in-FLASHs 400, 400A und 400B gemäß der vierten bevorzugten Ausführungsform der Erfindung jeweils eine Polycidstruktur aus der Polysili ciumschicht und WSi-Schichten, wobei das Verhältnis der Dicke der WSi-Schicht zu der Dicke der Polysiliciumschicht unter der Vielzahl von Transistortypen, die voneinander verschie dene Charakteristiken (z. B. untereinander verschiedene geforderte Spezifikationen) haben, geändert ist, so daß die effektive Dicke der jeweiligen Gateoxidschichten geändert und der Schwellenwert eingestellt ist.Dabei wird in dem hochspannungsfesten Bereich, in dem die Dicke der WSi-Schicht relativ zu der Dicke der Polysilicium schicht groß ist, eine Verarmungsschicht in einem großen Bereich innerhalb der Gateelektrode geschaffen, so daß die Oxidschichtdicke effektiv groß wird und der Schwellenwert hoch ist.Da es ferner möglich ist, die Schwellenwerte durch Ändern der effektiven Dicken der Gateoxidschichten einzustellen, ist es nicht erforderlich, die Störstellenkonzentrationen der Kanal dotierungsschichten entsprechend den Charakteristiken der Transistoren zu ändern, und daher ist es möglich, die Konzen trationen mit solchen Werten festzulegen, bei denen ein Ver luststrom (d. h. Diffusionsschicht-Verluststrom) aus einer Diffusionsschicht so klein wie möglich gehalten werden kann.Da also die Störstellenkonzentrationen der Kanaldotierungs schichten mit Werten eingestellt werden, bei denen ein Diffu sionsschicht-Verluststrom möglichst klein ist, während gleichzeitig die Durchbruchspannungs-Charakteristiken und die Schwellenwerte durch die Störstellenkonzentrationen der Gate elektroden eingestellt werden, kann den Forderungen hinsicht lich der Durchbruchspannungen genügt werden und die Kompro mißbeziehung zwischen den Schwellenwerten und dem Diffusions schicht-Verluststrom aufgehoben werden, so daß dadurch eine Einschränkung hinsichtlich der Schaltungsauslegung beseitigt wird. Im Fall der Bildung von Gateoxidschichten, die ebenfalls von einander verschiedene Dicken haben, ist es durch Ändern der effektiven Dicken der Gateoxidschichten möglich, die Arten der Gateoxidschichten zu verringern. Das ermöglicht die Ver einfachung der Fertigungsschritte bei der Herstellung der Gateoxidschichten und erlaubt die Bildung von Gateoxidschich ten, die ausgezeichnete Zuverlässigkeit und Steuerbarkeit bei der Einstellung der Schichtdicke haben.Da die Dicke der Gateoxidschicht der Transistoren des Logik bereichs und des hochspannungsfesten Bereichs der LOGIK-in-FLASH 400A, die unter Bezugnahme auf Fig. 51 beschrieben wurde, gleich ist, gibt es beispielsweise zwei Arten von Gateoxidschichten. In bezug auf die Schritte zur Bildung der Oxidschichten gibt es nur den Schritt der Bildung der Oxid schicht 731 (siehe Fig. 54) und den Schritt der Bildung der Oxidschicht 761 (siehe Fig. 60). Da die Oxidschichten gebil det werden, indem eine thermische Oxidation einmal in jedem Schritt durchgeführt wird, ist es im Gegensatz zu dem her kömmlichen Herstellungsverfahren, das unter Bezugnahme auf die Fig. 119 bis 132 beschrieben wurde, nicht notwendig, eine Oxidschicht in mehr als einer Stufe zu bilden, und es besteht kein Risiko, daß eine Verunreinigung eingemischt wird oder die Steuerbarkeit der Einstellung der Schichtdicke ver schlechtert wird.Vorstehend wurde als vierte bevorzugte Ausführungsform der Erfindung eine Struktur beschrieben, bei der verschiedene Transistortypen auf einem Einkristall-Substrat gebildet sind; es ist aber möglich, die gleiche Funktion und Wirkung in einem Fall zu erzielen, in dem verschiedene Transistortypen auf einem SOI-Substrat gebildet sind. Beispiele anderer Anwendungen der Erfindung Vorstehend wurden die erste bis vierte bevorzugte Ausfüh rungsform der Erfindung in bezug auf Beispiele eines DRAM, eines Flash-Speichers, eines LOGIK-in-DRAM und eines LOGIK-in-FLASH beschrieben; Anwendungsmöglichkeiten des technischen Gedankens der Erfindung sind aber nicht auf diese Halbleiter bauelemente beschränkt. Denn da es möglich ist, die effekti ven Dicken der Gateoxidschichten so zu ändern, daß die Schwellenwerte fakultativ einstellbar sind, indem das Ver hältnis der Dicken der WSi-Schichten zu den Dicken der Poly siliciumschichten in den Steuerelektroden einer Polycidstruk tur der Polysiliciumschichten geändert wird und daher die Störstellenkonzentrationen innerhalb der Polysiliciumschich ten eingestellt und die Dicken der Verarmungsschichten in den Steuerelektroden fakultativ eingestellt werden, ist es mög lich, einen gewünschten Effekt zu erzielen, wenn die Erfin dung in einem Fall angewandt wird, in dem die Dicken der Gateoxidschichten gleich sind, aber die effektiven Dicken der Gateoxidschichten in den Transistoren der jeweiligen Berei che, die auf dem einzigen gemeinsamen Substrat gebildet sind, geändert werden müssen, oder in einem Fall, in dem die Kon zentrationen in den Kanaldotierungsschichten untereinander gleich sein müssen, aber die Dicken der Gateoxidschichten voneinander verschieden sein können.Ferner sind zwar die erste bis vierte bevorzugte Ausführungs form auf ein Beispiel bezogen, bei dem Transistoren mit von einander verschiedenen Charakteristiken in den drei Bereichen verwendet werden, die auf dem einzigen gemeinsamen Substrat gebildet sind; das heißt aber nicht, daß nur ein Transistor typ in jedem der drei Bereiche verwendet werden kann. Bei spielsweise im Fall eines LOGIK-in-DRAM können in dem Logik bereich zwei oder mehr Transistortypen und auch in dem Lese verstärkerbereich zwei oder mehr Transistortypen verwendet werden. Alternativ ist es zulässig, in dem Logikbereich zwei Transistortypen zu verwenden, während in dem Speicherzellen-Array bereich ein Transistortyp verwendet wird.Ferner ist die Erfindung auch bei einem Halbleiterbauelement wirksam, in dem die Bauelementstrukturen nicht klar voneinan der unterschieden werden können, wie etwa ein Logikbereich, ein hochspannungsfester Bereich, ein Leseverstärkerbereich und ein Speicherzellen-Arraybereich, wenn eine Struktur des Halbleiterbauelements eine Vielzahl von Transistortypen er forderlich macht, die voneinander verschiedene Charakteristi ken haben.Bei den Transistortypen muß es sich ferner auch nicht um drei Typen handeln. Die Struktur kann Transistoren mit drei oder mehr Arten von Charakteristiken oder Transistoren mit zwei Arten von Charakteristiken verwenden.Auch bei solchen diversen Strukturen ist es möglich, einen gewünschten Effekt zu erzielen, indem das Verhältnis der Dicken der WSi-Schichten zu den Dicken der Polysilicium schichten geändert wird und die Dicken der Gateoxidschichten und die Konzentrationen in den Kanaldotierungsschichten ge eignet gewählt werden.Auch im Fall eines Halbleiterbauelements, das nur einen Tran sistortyp aufweist, ist die Erfindung in einem Fall wirksam, in dem Schwellenwerte fakultativ einzustellen sind, indem die effektive Dicke der Gateoxidschichten geändert wird. Fünfte bevorzugte Ausführungsform Vorstehend wurden die erste bis vierte bevorzugte Ausfüh rungsform der Erfindung unter Bezugnahme auf Beispiele be schrieben, bei denen im Leseverstärkerbereich, im peripheren Schaltungsbereich, im Speicherzellen-Arraybereich und im hochspannungsfesten Bereich eines DRAM, eines Flash-Speichers, eines LOGIK-in-DRAM und eines LOGIK-in-FLASH das Verhältnis der Dicken der WSi-Schichten zu den Dicken der Polysiliciumschichten in den Gateelektroden der MOS-Transi storen, die diese Bereiche bilden, geändert wird; die Anwen dung der Verarmungsschichten, die in den Gateelektroden ge schaffen werden, während die WSi-Schichten Störstellen absor bieren, die in den Polysiliciumschichten enthalten sind, ist aber nicht auf die oben beschriebenen Bereiche beschränkt.Anders ausgedrückt, die vorliegende Erfindung ist bei einem Halbleiterbauelement wirksam, bei dem eine Vielzahl von Tran sistortypen innerhalb eines einzelnen Chips zu bilden ist. Nachstehend wird eine fünfte bevorzugte Ausführungsform der Erfindung beschrieben.Fig. 67 zeigt eine reguläre Abwärtstransformierschaltung. Die Abwärtstransformierschaltung dient dem Abwärtstransformieren eines 5-V-Signals auf 3,3 V und der Abgabe eines resultieren den Signals und umfaßt einen PMOS-Transistor Q1 und einen NMOS-Transistor Q2, die in Reihe zwischen eine Netzspannung Vcc und ein Massepotential GND geschaltet sind, Dioden D1 und D2, die in Reihe zwischen die Netzspannung Vcc und das Masse potential GND geschaltet sind, und eine Eingangskontaktstelle PD, die mit einem Verbindungspunkt ND1 zwischen den Dioden D1 und D2 verbunden ist. Eine Kathode der Diode D1 ist mit der Netzspannung Vcc verbunden, eine Anode der Diode D1 ist mit einer Kathode der Diode D2 verbunden, und eine Anode der Diode D2 ist mit dem Massepotential GND verbunden. Der Ver bindungspunkt ND1 ist mit einem Verbindungspunkt ND2 verbun den, der gemeinsam mit Gateelektroden des PMOS-Transistors Q1 und des NMOS-Transistors Q2 verbunden ist, während ein Ver bindungspunkt ND3 zwischen dem PMOS-Transistor Q1 und dem NMOS-Transistor Q2 mit einem Schaltungssystem (nachstehend "3,3-V-Systemschaltung") LC verbunden ist.In der so aufgebauten Abwärtstransformierschaltung wird den Gateelektroden des PMOS-Transistors Q1 und des NMOS-Transi stors Q2 das 5-V-Signal von der Eingangskontaktstelle PD zu geführt (nachstehend "5-V-Systemschaltung HC"). Andererseits wird Gateelektroden von MOS-Transistoren, die die 3,3-V-Systemschaltung LC bilden, 3,3 V als Ausgangswert von der 5-V-Systemschaltung HC zugeführt.Daher müssen in den Schaltungssystemen, in denen den Gate elektroden unterschiedliche Spannungen zugeführt werden, die Dicken der Gateoxidschichten der MOS-Transistoren, die die Schaltungssysteme bilden, voneinander verschieden sein. Denn wenn die Dicken der Gateoxidschichten der MOS-Transistoren der 5-V-Systemschaltung HC gleich denjenigen der Gateoxid schichten der MOS-Transistoren der 3,3-V-Systemschaltung LC gemacht werden, stellt sich ein Problem in bezug auf eine Isolationsfähigkeit ein. Wenn umgekehrt die Dicken der Gate oxidschichten der MOS-Transistoren der 3,3-V-Systemschaltung LC gleich denjenigen der Gateoxidschichten der MOS-Transisto ren der 5-V-Systemschaltung HC gemacht werden, werden die Betriebsgeschwindigkeiten der MOS-Transistoren der 3,3-V-System-Schaltung LC niedrig, und daher wird ein Problem in bezug auf eine Betriebscharakteristik geschaffen.Aus diesem Grund werden gewöhnlich MOS-Transistoren verwen det, deren Gateoxidschichten voneinander verschiedene Dicke haben. Das verlangt einen Schritt der Bildung der Gateoxid schichten, die voneinander verschiedene Dicken haben, so daß die Herstellungsschritte komplex werden.Gemäß der vorliegenden Erfindung ist es aber nicht notwendig, die Dicken der Gateoxidschichten zwischen der 5-V-System schaltung HC und der 3,3-V-Systemschaltung LC zu ändern, so daß die Fertigungsschritte vereinfacht werden. 5-1. Bauelementstruktur Fig. 68 zeigt einen Herstellungsschritt bei der Herstellung eines Hochspannungs-Schaltungsbereichs HP, der von einem MOS-Transistor H1 gebildet wird, bei dem eine relativ hohe Span nung an eine Gateelektrode angelegt wird, und der Herstellung eines Niederspannungs-Schaltungsbereichs LP, der von einem MOS-Transistor L1 gebildet wird, bei dem eine relativ nied rige Spannung an eine Gateelektrode angelegt wird, als fünfte bevorzugte Ausführungsform der Erfindung.In Fig. 68 sind MOS-Transistoren H1 und L1 in einer Mulden schicht 1002 gebildet, die auf demselben Halbleitersubstrat 1001 gebildet ist. Die Muldenschicht 1002 ist durch eine Kanaltrennschicht 1003, die in der Muldenschicht 1002 gebil det ist, und eine LOCOS-Schicht 1004 elementmäßig getrennt. Eine Kanaldotierungsschicht 1005 ist in Bereichen gebildet, die durch die Kanaltrennschicht 1003 und die LOCOS-Schicht 1004 elementmäßig getrennt sind.Eine Oxidschicht 1006 ist auf einer Hauptoberfläche des Halb leitersubstrats 1001 gebildet, und eine Polysiliciumschicht 1007 ist auf der Oxidschicht 1006 gebildet. Die Dicke der Oxidschicht 1006 ist eine geeignete Dicke, die für eine Span nung geeignet ist, die an eine Gateelektrode des MOS-Transi stors L1 angelegt wird. Eine WSi-Schicht 1030 ist auf der Polysiliciumschicht 1007 des Hochspannungs-Schaltungsbereichs HP gebildet, so daß eine Polycidstruktur gebildet ist. Stör stellen sind in die Polysiliciumschicht 1007 beispielsweise mit einer Ionenimplantiermethode implantiert. Hinsichtlich der Art der Störstellen werden, wenn die MOS-Transistoren vom N-Kanal-Typ sein sollen, beispielsweise Phosphor- bzw. P-Ionen mit der Energie von 30 keV und einer Dosis von 5×10¹⁵/cm² implantiert. Wenn die MOS-Transistoren vom P-Kanal-Typ sein sollen, werden beispielsweise Bor- bzw. B-Ionen mit der Energie von 10 keV und einer Dosis von 5×10¹⁵/cm² implantiert.Fig. 69 ist ein Teilperspektivansicht, die den Niederspan nungs-Schaltungsbereich LP zeigt. In Fig. 69 entspricht ein Querschnitt entlang der Linie D-D' dem Nieder spannungs-Schaltungsbereich LP, der in Fig. 68 gezeigt ist. Innerhalb der Muldenschicht 1002, die außen an den beiden Seiten der Polysiliciumschicht 1007 liegt, die in Fig. 69 gezeigt ist, wird zu einem späteren Zeitpunkt ein Source/Drain-Bereich ge bildet. 5-2. Herstellungsverfahren Wenn in einer Abwärtstransformierschaltung mit einer solchen Struktur während eines Erwärmens, das in einem späteren Zu stand ausgeführt wird, und zwar während eines Vorgangs zur Aktivierung der Störstellen, die bei in einem Source/Drain-Bereich enthalten sind, beispielsweise in dem Hochspannungs-Schaltungs bereich HP, eine Temperatur für ca. 30 min auf 850°C gehalten wird, absorbiert die WSi-Schicht 1030 die Störstellen, die in der Polysiliciumschicht 1007 enthalten sind, so daß die Störstellen, die in der Polysiliciumschicht 1007 enthalten sind, vorhanden sind, während sie in Richtung zu der WSi-Schicht 1030 verlagert werden, und daher ist die Störstellenkonzentration innerhalb der Polysiliciumschicht 1007 ungleichmäßig. Infolgedessen wird die Störstellenkonzen tration in der Umgebung der Oxidschicht 1006 niedrig, eine Verarmungsschicht wird geschaffen, wenn das Bauelement in Betrieb ist, die effektive Dicke der Oxidschicht 1006 des Hochspannungs-Schaltungsbereichs HP wird groß, und der Schwellenwert wird hoch. Selbst wenn daher die Dicke der Oxidschicht 1006 nicht für eine Spannung geeignet ist, die an die Gateelektrode des MOS-Transistors H1 angelegt wird, wird ein elektrisches Feld, das an die Oxidschicht 1006 angelegt wird, klein, was wiederum einen dielektrischen Durchbruch der Oxidschicht 1006 verhindert und somit die Zuverlässigkeit des MOS-Transistors H1 verbessert. 5-3. Charakteristische Funktion und Wirkung Auch wenn der Hochspannungs-Schaltungsbereich HP, der durch den MOS-Transistor H1 gebildet ist, bei dem an die Gateelek trode eine relativ hohe Spannung angelegt wird, und der Niederspannungs-Schaltungsbereich LP, der durch den MOS-Tran sistor L1 gebildet ist, bei dem an die Gateelektrode eine relativ niedrige Spannung angelegt wird, vorhanden sind, ist es gemäß der vorstehenden Beschreibung nur erforderlich, die Oxidschichten auf solche Weise zu bilden, daß die Oxidschich ten für den MOS-Transistor L1 geeignet sind. Dadurch werden die Herstellungsschritte stärker vereinfacht als in dem Fall, in dem die Oxidschichten separat gebildet werden müssen. Da ferner die WSi-Schicht nicht auf der Polysiliciumschicht 1007 des MOS-Transistors L1 in dem Niederspannungs-Schaltungsbe reich LP gebildet ist, werden die in der Polysiliciumschicht 1007 enthaltenen störstellen während des später durchgeführ ten Erwärmungsvorgangs nicht verringert, es wird keine Verar mungsschicht geschaffen, wenn das Bauelement in Betrieb ist, und die tatsächliche Dicke der Oxidschicht 1006 ist gleich wie die effektive Dicke der Oxidschicht 1006. Da die Dicke der Oxidschicht 1006 in Übereinstimmung mit dem MOS-Transi stor L1 klein eingestellt ist, wird durch Anlegen der Gate spannung die Zahl der Träger erhöht, die in der Muldenschicht 1002 erzeugt werden, und dementsprechend erhöhen sich der Source/Drain-Strom und die Betriebsgeschwindigkeit, so daß der MOS-Transistor eine ausgezeichnete Betriebscharakteristik hat. 5-4. Erste Modifikation Vorstehend wurde zwar die fünfte bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf ein Beispiel beschrieben, bei dem die WSi-Schicht 1030 auf der Polysiliciumschicht 1007 des MOS-Transistors H1 des Hochspannungs-Schaltungsbereichs HP gebildet ist, aber die WSi-Schicht 1030 nicht auf der Polysiliciumschicht 1007 des MOS-Transistors L1 des Nieder spannungs-Schaltungsbereichs LP gebildet ist; auf der Poly siliciumschicht 1007 des MOS-Transistors L1 kann eine von einer WSi-Schicht verschiedene andere Silicidschicht gebildet sein.Nachstehend wird die unmittelbar vorhergehend beschriebene Struktur unter Bezugnahme auf die Fig. 70 bis 72 beschrieben, die aufeinanderfolgende Herstellungsschritte zeigen. In einem in Fig. 70 gezeigten Schritt wird die WSi-Schicht 1030 auf der Polysiliciumschicht 1007 der MOS-Transistoren H1 und L1 gebildet. Da ein Sputterverfahren zur Bildung der WSi-Schicht 1030 angewandt wird, wird die WSi-Schicht 1030 auch auf dem MOS-Transistor L1 gebildet, wenn nicht der MOS-Transistor L1 von oben mit einer Resistmaske oder dergleichen beschichtet ist.In einem in Fig. 71 gezeigten Schritt wird dann die WSi-Schicht 1030 auf der Polysiliciumschicht 1007 des MOS-Transistors L1 entfernt.In einem in Fig. 72 gezeigten Schritt wird eine Cobalt silicidschicht (CoSi₂) 1040 auf der WSi-Schicht 1030 des MOS-Transistors H1 und auf der Polysiliciumschicht 1007 des MOS-Transistors L1 gebildet. Durch die Bildung der Cobaltsilicidschicht 1040 auf der Poly siliciumschicht 1007 des MOS-Transistors L1 auf diese Weise werden die Widerstandswerte der Gateelektroden verringert, und die Betriebsgeschwindigkeit wird weiter verbessert.Der Erwärmungsvorgang, bei dem die WSi-Schicht 1030 veranlaßt wird, die Störstellen zu absorbieren, die in der Polysili ciumschicht 1007 des MOS-Transistors H1 enthalten sind, wird nach dem in Fig. 72 gezeigten Schritt ausgeführt. Da die Cobaltsilicidschicht 1040 anders als die WSi-Schicht 1030 keine Störstellen absorbiert, verschlechtert sich die Stör stellenkonzentration innerhalb der Polysiliciumschicht 1007 des MOS-Transistors L1 nicht.Anstelle der Cobaltsilicidschicht 1040 kann eine Titan silicidschicht (TiSi₂) oder eine Nickelsilicidschicht (NiSi₂) verwendet werden.Der Erwärmungsvorgang kann weiterhin nach dem in Fig. 71 gezeigten Schritt ausgeführt werden, um die WSi-Schicht 1030 auf der Polysiliciumschicht 1007 des MOS-Transistors H1 zu entfernen. In diesem Fall wird in dem in Fig. 72 gezeigten Schritt die Cobaltsilicidschicht 1040 auf der Polysilicium schicht 1007 der MOS-Transistoren H1 und L1 gebildet. 5-5. Zweite Modifikation Vorstehend wurde die fünfte bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf ein Beispiel beschrieben, bei dem die WSi-Schicht 1030 nahezu vollständig auf der Poly siliciumschicht 1007 des MOS-Transistors H1 des Hochspan nungs-Schaltungsbereichs HP gebildet ist; eine WSi-Schicht kann aber auch nur an einem Randbereich der Polysilicium schicht gebildet sein, wie nachstehend beschrieben wird. Fig. 73 zeigt einen Hauptbereich des Hochspannungs-Schal tungsbereichs HP. In Fig. 73 sind die Kanalsperrschicht 1003 und die Kanaldotierungsschicht 1005 weggelassen. In Fig. 73 ist eine WSi-Schicht 1031 auf der Polysiliciumschicht 1007 gebildet, die sich an einem Randbereich des aktiven Bereichs AL befindet, der beidseitig von der LOCOS-Schicht 1004 umge ben ist.Wenn in diesem Zustand ein Tempern bei 850°C für 30 min durchgeführt wird, werden die in der Polysiliciumschicht 1007 enthaltenen Störstellen von der WSi-Schicht 1031 absorbiert, und diese Absorption findet nur in der Polysiliciumschicht 1007 an dem Randbereich des aktiven Bereichs AL statt. Wenn also der MOS-Transistor H1 in Betrieb ist, wird eine Verar mungsschicht in einer breiteren Fläche innerhalb der Poly siliciumschicht 1007 an dem Randbereich des aktiven Bereichs AL gebildet, so daß wiederum die effektive Dicke der Oxid schicht zunimmt und dadurch der Schwellenwert teilweise er höht wird.Wenn der Schwellenwert teilweise hoch sein kann, kann diese Struktur bei dem MOS-Transistor L1 des Niederspannungs-Schaltungs bereichs LP angewandt werden, anstatt daß die Struktur nur bei dem Hochspannungs-Schaltungsbereich HP ange wandt wird.Zwar ergeben sich durch Verwendung einer solchen Struktur nicht viele Vorteile bei einem MOS-Transistor, der auf einem massiven Siliciumsubstrat gebildet ist, aber bei einem MOS-Transistor, der auf einem SOI-Substrat gebildet ist, löst die Verwendung einer solchen Struktur das Problem eines ver schlechterten Schwellenwerts aufgrund der Struktur des Rand bereichs des aktiven Bereichs AL. Fig. 74 zeigt einen MOS-Transistor, der auf einem SOI-Sub strat gebildet ist. Das SOI-Substrat 1010 ist aus einem Sili ciumsubstrat 1013, einer vergrabenen Isolationsschicht 1012, die auf dem Siliciumsubstrat 1013 gebildet ist, und einer SOI-Schicht, die auf der vergrabenen Isolationsschicht 1012 gebildet ist, aufgebaut und bildet einen MOS-Transistor, der auf einer SOI-Schicht 1011 gebildet ist. Die SOI-Schicht 1011 hat geringe Dicke. Wie in einem durch die Linie E-E' bezeich neten Bereich insbesondere in Fig. 64 gezeigt ist, ist in einem Randbereich des aktiven Bereichs AL die SOI-Schicht 1011 extrem dünn. Der Schwellenwert des MOS-Transistors ver ringert sich in diesem Bereich stärker als in einem anderen Bereich (der durch eine Linie F-F' bezeichnet ist). Es ent steht also ein Problem, daß der Schwellenwert des MOS-Transi stors insgesamt niedrig wird. Dieses Problem ist auch ein Grund für die Erscheinung, daß eine Verringerung des Schwel lenwerts einen parasitären MOS-Transistor aktiviert.Gemäß der vorliegenden Erfindung wird jedoch der Bereich, in dem eine Verarmungsschicht gebildet wird, innerhalb der Poly siliciumschicht 1007 an dem Randbereich des aktiven Bereichs AL größer, die effektive Dicke der Oxidschicht ist groß, und der Schwellenwert wird teilweise erhöht. Dadurch wird das oben beschriebene Problem gelöst.Die Fig. 73 und 74 zeigen zwar die Struktur, bei der die WSi-Schicht 1031 auf der Polysiliciumschicht 1007 gebildet ist, die sich an einem Randbereich des aktiven Bereichs AL befindet, der beidseitig von der LOCOS-Schicht 1004 umgeben ist, aber die WSi-Schicht 1031 ist nicht auf der Poly siliciumschicht 1007 gebildet, die sich auf einem zentralen Teil des aktiven Bereichs AL befindet; eine Struktur wie die in Fig. 75 gezeigte kann verwendet werden, um die Widerstandswerte der Gateelektroden zu verringern. Wenn dabei, wie Fig. 75 zeigt, eine Cobaltsilicidschicht 1041 vollständig über der WSi-Schicht 1031 gebildet ist, werden die Widerstandswerte der Gateelektroden weiter verringert, und die Betriebsgeschwindigkeit wird weiter verbessert.Da die Cobaltsilicidschicht 1041 nicht wie die WSi-Schicht 1031 Störstellen absorbiert, nimmt die Störstellenkonzentra tion innerhalb der Polysiliciumschicht 1007, die sich auf dem zentralen Bereich des aktiven Bereichs AL befindet, nicht ab.Vorstehend wurden zwar die fünfte bevorzugte Ausführungsform der Erfindung und Modifikationen davon in bezug auf ein Halb leiterelement beschrieben, das grundsätzlich auf einem massi ven Siliciumsubstrat gebildet ist, aber es versteht sich, daß die Erfindung bei einem Halbleiterbauelement anwendbar ist, das wie in Fig. 74 auf einem SOI-Substrat gebildet ist.Ferner wurden die erste bis dritte Modifikation der fünften bevorzugten Ausführungsform zwar in bezug auf die Anwendung bei dem Hochspannungs-Schaltungsbereich HP beschrieben, aber die Anwendung bei dem Niederspannungs-Schaltungsbereich LP ist selbstverständlich ebenfalls möglich.Ferner wurde die fünfte bevorzugte Ausführungsform der Erfin dung in bezug auf eine Abwärtstransformierschaltung als Bei spiel und unter der Voraussetzung beschrieben, daß die Ab wärtstransformierschaltung den Hochspannungs-Schaltungs bereich HP, der den MOS-Transistor H1 aufweist, dessen Gate elektrode eine relativ hohe Spannung zugeführt wird, und den Niederspannungs-Schaltungsbereich LP, der den MOS-Transistor L1 aufweist, dessen Gateelektrode eine relativ niedrige Spannung zugeführt wird, umfaßt; aber die Erfindung kann auch bei einer regulären Eingabe/Ausgabeschaltung angewandt wer den. Bei einer Eingabe/Ausgabeschaltung wird in manchen Fäl len einer Gateelektrode eine hohe Spannung, die von äußerer statischer Elektrizität herrührt, zugeführt, beispielsweise eine Spannung, die höher als eine Versorgungsspannung ist. Wenn jedoch die Erfindung bei der Eingabe/Ausgabeschaltung angewandt wird, verhindert eine vergrößerte effektive Dicke einer Gateoxidschicht den dielektrischen Durchbruch der Gateoxidschicht, so daß die Eingabe/Ausgabeschaltung hoch zuverlässig ist.

Claims

1. Halbleiterbauelement, das wenigstens einen Transistor auf einem Halbleitersubstrat aufweist, dadurch gekennzeichnet,
daß der wenigstens eine Transistor folgendes aufweist:
eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einer Oberfläche des Halbleitersubstrats gebildet ist;
eine Kanaldotierungsschicht vom ersten Leitfähigkeits typ, die in der Halbleiterschicht selektiv gebildet ist; und
eine Steuerelektrode, die an einer Position, die der Kanaldotierungsschicht zugewandt ist, über der Halb leiterschicht gebildet ist,
wobei die Steuerelektrode eine Polycidstruktur hat, bei der eine Wolframsilicidschicht auf einer Polysilicium schicht gebildet ist, und
wobei die Polysiliciumschicht eine Störstelle eines zweiten Leitfähigkeitstyps enthält und diese Störstelle eine Verteilung hat, die eine relativ hohe Konzentration auf der Seite der Wolframsilicidschicht, aber eine rela tiv niedrige Konzentration auf der entgegengesetzten Seite zeigt.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet,
daß der wenigstens eine Transistor wenigstens zwei Transistortypen aufweist, und
daß in der Polycidstruktur das Verhältnis einer Dicke der Wolframsilicidschicht zu einer Dicke der Poly siliciumschicht zwischen den wenigstens zwei Transistor typen verschieden ist.

3. Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet,
daß die wenigstens zwei Transistortypen Transistoren von einem ersten bis dritten Typ (T41, T42, T43) umfassen und daß der Transistor vom ersten Typ (T41) folgendes auf weist:
ein Paar von ersten Halbleiterbereichen (106) vom zwei ten Leitfähigkeitstyp, die selektiv und unabhängig von einander innerhalb der Halbleiterschicht (101) des Tran sistors vom ersten Typ gebildet sind; und
eine erste Gateoxidschicht (3), die auf der Halbleiter schicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist,
wobei die Kanaldotierungsschicht (103A) des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiter bereichen gebildet ist,
und wobei die Steuerelektrode (4A) des Transistors vom ersten Typ folgendes aufweist:
eine erste Polysiliciumschicht (M1), die auf der ersten Gateoxidschicht gebildet ist; und
eine erste Wolframsilicidschicht (L1), die auf der ersten Polysiliciumschicht gebildet ist,
daß der Transistor vom zweiten Typ (T42) folgendes auf weist:
ein Paar von zweiten Halbleiterbereichen (106) vom zwei ten Leitfähigkeitstyp, die selektiv und voneinander un abhängig in der Halbleiterschicht des Transistors vom zweiten Typ gebildet sind; und
eine zweite Gateoxidschicht (3), die auf der Halbleiter schicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist,
wobei die Kanaldotierungsschicht (103B) des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halblei terbereichen gebildet ist,
wobei die Steuerelektrode (4B) des Transistors vom zwei ten Typ aufweist:
eine zweite Polysiliciumschicht (M1), die auf der zwei ten Gateoxidschicht gebildet ist; und
eine zweite Wolframsilicidschicht (L2), die auf der zweiten Polysiliciumschicht gebildet ist,
und daß der Transistor vom dritten Typ (T43) folgendes aufweist:
ein Paar von dritten Halbleiterbereichen (106) vom zwei ten Leitfähigkeitstyp, die selektiv und voneinander un abhängig in der Halbleiterschicht des Transistors vom dritten Typ gebildet sind; und
eine dritte Gateoxidschicht (3), die auf der Halbleiter schicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiterbereichen gebildet ist,
wobei die Kanaldotierungsschicht (103C) des Transistors vom dritten Typ zwischen dem Paar von dritten Halblei terbereichen gebildet ist,
wobei die Steuerelektrode (4C) des Transistors vom drit ten Typ aufweist:
eine dritte Polysiliciumschicht (M1), die auf der drit ten Gateoxidschicht gebildet ist; und
eine dritte Wolframsilicidschicht (L3), die auf der drit ten Polysiliciumschicht gebildet ist,
wobei die Verhältnisse der Dicken der ersten bis dritten Wolframsilicidschichten zu den Dicken der ersten bis dritten Polysiliciumschichten voneinander verschieden sind,
die erste bis dritte Gateoxidschicht die gleiche Dicke haben, und
die Kanaldotierungsschichten der Transistoren vom ersten bis dritten Typ die gleiche Störstellenkonzentration haben.

4. Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet,
daß die wenigstens zwei Transistortypen Transistoren von einem ersten bis dritten Typ (T51, T52, T53, T72, T71, T73) aufweisen,
daß der Transistor vom ersten Typ (T51, T72) folgendes aufweist:
ein Paar von ersten Halbleiterbereichen (126, 176) vom zweiten Leitfähigkeitstyp, die selektiv und voneinander unabhängig in der Halbleiterschicht (121, 171) des Tran sistors vom ersten Typ gebildet sind; und
eine erste Gateoxidschicht (25A, 79B), die auf der Halb leiterschicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist, wobei die Kanaldotierungsschicht (123, 173) des Transi stors vom ersten Typ zwischen dem Paar von ersten Halb leiterbereichen gebildet ist;
wobei die Steuerelektrode (29A, 79B) des Transistors vom ersten Typ aufweist:
eine erste Polysiliciumschicht (M11, M31), die auf der ersten Gateoxidschicht gebildet ist; und
eine erste Wolframsilicidschicht (L11, L32), die auf der ersten Polysiliciumschicht gebildet ist;
daß der Transistor vom zweiten Typ (T52, T71) folgendes aufweist:
ein Paar von zweiten Halbleiterbereichen (126, 176) vom zweiten Leitfähigkeitstyp, die selektiv und voneinander unabhängig in der Halbleiterschicht (121, 171) des Tran sistors vom zweiten Typ gebildet sind; und
eine zweite Gateoxidschicht (25A, 76), die auf der Halb leiterschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist, wobei die Kanaldotierungsschicht (124, 173) des Transi stors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist,
wobei die Steuerelektrode (29B, 79A) des Transistors vom zweiten Typ aufweist:
eine zweite Polysiliciumschicht (M11, M31), die auf der zweiten Gateoxidschicht gebildet ist; und
eine zweite Wolframsilicidschicht (L12, L31), die auf der zweiten Polysiliciumschicht gebildet ist;
und daß der Transistor vom dritten Typ (T53, T73) folgendes aufweist:
ein Paar von dritten Halbleiterbereichen (126, 176) vom zweiten Leitfähigkeitstyp, die selektiv und voneinander unabhängig in der Halbleiterschicht des Transistors vom dritten Typ gebildet sind;
wobei eine dritte Gateoxidschicht (23, 73) auf der Halb leiterschicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiterbereichen gebildet ist;t und
eine Floating-Gate-Elektrode (27, 77), die auf der drit ten Gateoxidschicht gebildet ist; und
eine Zwischenschicht-Isolationsschicht (24, 74), die auf der Floating-Gate-Elektrode gebildet ist,
wobei die Kanaldotierungsschicht (125, 173) zwischen dem Paar von dritten Halbleiterbereichen gebildet ist,
wobei die Steuerelektrode (29C, 79A) des Transistors vom dritten Typ aufweist:
eine dritte Polysiliciumschicht (M11, M31), die auf der Zwischenschicht-Isolationsschicht gebildet ist; und
eine dritte Wolframsilicidschicht (L13, L31), die auf der dritten Polysiliciumschicht gebildet ist,
wobei das Verhältnis der Dicke der ersten Wolfram silicidschicht zu der Dicke der ersten Polysilicium schicht größer als die Verhältnisse von Dicken von ande ren Wolframsilicidschichten zu Dicken von anderen Poly siliciumschichten ist,
wobei die erste und die zweite Gateoxidschicht die glei che Dicke haben, die eine erste Dicke ist, während die dritte Gateoxidschicht eine zweite Dicke hat, die größer als die erste Dicke ist, und
wobei die Kanaldotierungsschichten der Transistoren vom ersten bis dritten Typ die gleiche Störstellenkonzentra tion haben.

5. Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet,
daß wenigstens zwei Transistortypen Transistoren von einem ersten bis dritten Typ (T61, T62, T63) aufweisen, daß der Transistor vom ersten Typ (T61) folgendes auf weist:
ein Paar von ersten Halbleiterbereichen (156) vom zwei ten Leitfähigkeitstyp, die selektiv und voneinander un abhängig in der Halbleiterschicht des Transistors vom ersten Typ gebildet sind; und
eine erste Gateoxidschicht (53), die auf der Halbleiter schicht des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiterbereichen gebildet ist,
wobei die Kanaldotierungsschicht (155A) des Transistors vom ersten Typ zwischen dem Paar von ersten Halbleiter bereichen gebildet ist,
wobei die Steuerelektrode (55A) des Transistors vom ersten Typ aufweist:
eine erste Polysiliciumschicht (M21), die auf der ersten Gateoxidschicht gebildet ist; und
eine erste Wolframsilicidschicht (L21), die auf der ersten Polysiliciumschicht gebildet ist,
daß der Transistor vom zweiten Typ (T62) folgendes auf weist:
ein Paar von zweiten Halbleiterbereichen (156) vom zwei ten Leitfähigkeitstyp, die selektiv und voneinander un abhängig in der Halbleiterschicht des Transistors vom zweiten Typ gebildet sind; und
eine zweite Gateoxidschicht (53), die auf der Halblei terschicht des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halbleiterbereichen gebildet ist,
wobei die Kanaldotierungsschicht (154) des Transistors vom zweiten Typ zwischen dem Paar von zweiten Halblei terbereichen gebildet ist,
wobei die Steuerelektrode (55A) des Transistors vom zweiten Typ aufweist:
eine zweite Polysiliciumschicht (M21), die auf der zwei ten Gateoxidschicht gebildet ist; und
eine zweite Wolframsilicidschicht (L21), die auf der zweiten Polysiliciumschicht gebildet ist,
und daß der Transistor vom dritten Typ (T63) folgendes aufweist:
ein Paar von dritten Halbleiterbereichen (156) vom zwei ten Leitfähigkeitstyp, die selektiv und voneinander un abhängig in der Halbleiterschicht des Transistors vom dritten Typ gebildet sind;
eine dritte Gateoxidschicht (53), die auf der Halblei terschicht des Transistors vom dritten Typ zwischen dem Paar von dritten Halbleiterbereichen gebildet ist; und
wobei die Kanaldotierungsschicht (155A) zwischen dem Paar von dritten Halbleiterbereichen gebildet ist,
wobei die Steuerelektrode (55B) des Transistors vom dritten Typ aufweist:
eine dritte Polysiliciumschicht (M21), die auf der drit ten Gateoxidschicht gebildet ist; und
eine dritte Wolframsilicidschicht (L21), die auf der dritten Polysiliciumschicht gebildet ist,
wobei das Verhältnis der Dicke der dritten Wolfram silicidschicht zu der Dicke der dritten Polysilicium schicht größer als die Verhältnisse von Dicken von ande ren Wolframsilicidschichten zu Dicken von anderen Poly siliciumschichten ist,
wobei die erste bis dritte Gateoxidschicht die gleiche Dicke haben und
wobei die Kanaldotierungsschichten der Transistoren vom ersten und vom dritten Typ die gleiche Störstellen konzentration haben.

6. Halbleiterbauelement, das wenigstens einen Transistor auf einem Halbleitersubstrat (1002) aufweist, dadurch gekennzeichnet,
daß der wenigstens eine Transistor folgendes aufweist:
einen aktiven Bereich (AL), der von einer Feldoxid schicht (1004) gebildet ist, die auf einer Hauptober fläche des Halbleitersubstrats selektiv gebildet ist; eine Oxidschicht (1006), die auf dem aktiven Bereich ge bildet ist; und
eine Steuerelektrode (1007), die auf der Oxidschicht ge bildet ist, wobei die Steuerelektrode eine Polysilicium schicht besitzt, in die eine Störstelle vom gleichen Leitfähigkeitstyp wie eine Source/Drain-Schicht implan tiert ist,
wobei die Steuerelektrode eine Wolframsilicidschicht (1031) aufweist, die selektiv auf der Polysilicium schicht gebildet ist, die an einem Randbereich des akti ven Bereichs liegt, und
wobei die Störstelle eine Verteilung hat, die eine rela tiv hohe Konzentration auf der Seite der Wolframsilicid schicht, aber eine relativ niedrige Konzentration auf der entgegengesetzten Seite zeigt.

7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, daß es ferner eine von der Wolframsilicidschicht ver schiedene Metallsilicidschicht (1041) aufweist, die auf der Wolframsilicidschicht und dem aktiven Bereich gebil det ist.

8. Verfahren zum Herstellen eines Halbleiterbauelements, das wenigstens einen Transistor auf einem Halbleiter substrat aufweist, dadurch gekennzeichnet,
daß das Verfahren die folgenden Schritte aufweist:

(a) Bilden einer Halbleiterschicht eines ersten Leit fähigkeitstyps an einer Position in einer Oberfläche des Halbleitersubstrats, an der der wenigstens eine Transistor gebildet wird;
(b) selektives Bilden einer Kanaldotierungsschicht vom ersten Leitfähigkeitstyp durch Ionenimplantierung in der Halbleiterschicht des wenigstens einen Transi stors; und
(c) Bilden einer Steuerelektrode an einer Position, die der Kanaldotierungsschicht zugewandt ist, über der Halbleiterschicht des wenigstens einen Transistors, wobei Schritt (c) einen Schritt aufweist, bei dem die Steuerelektrode des wenigstens einen Transistors so gebildet wird, daß sie eine Polycidstruktur hat, in der eine Wolframsilicidschicht auf einer Poly siliciumschicht gebildet wird, in die eine Stör stelle eines zweiten Leitfähigkeitstyps implantiert wird.

9. Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 8, wobei der wenigstens eine Transistor Transistoren von einem ersten bis dritten Typ (T44, T45, T46) aufweist, dadurch gekennzeichnet,
daß Schritt (c) die folgenden Schritte aufweist:
Bilden einer Oxidschicht (31) auf den Halbleiterschich ten der Transistoren vom ersten bis dritten Typ;
Bilden einer ersten Polysiliciumschicht (42) auf der Oxidschicht, wobei die erste Polysiliciumschicht eine erste Dicke hat;
Implantieren einer Störstelle vom zweiten Leitfähig keitstyp in die erste Polysiliciumschicht, wodurch eine zweiten Polysiliciumschicht (421) gebildet wird;
Maskieren der zweiten Polysiliciumschicht an einer Posi tion, an der der Transistor vom ersten Typ gebildet wird, und Entfernen eines Teils der zweiten Poly siliciumschicht, der nicht maskiert ist, bis sie eine zweite Dicke hat, wodurch eine dritte Polysilicium schicht (422) gebildet wird;
Maskieren der zweiten und der dritten Polysilicium schicht an Positionen, an denen die Transistoren vom ersten und vom zweiten Typ gebildet werden, und Entfer nen eines Teils der dritten Polysiliciumschicht, der nicht maskiert ist, bis sie eine dritte Dicke hat, wodurch eine vierte Polysiliciumschicht (423) gebildet wird;
Bilden einer Wolframsilicidschicht (430), die eine vor bestimmte Dicke hat, auf der zweiten bis vierten Poly siliciumschicht; und
selektives Entfernen der Wolframsilicidschicht, der zweiten bis vierten Polysiliciumschichten und der Oxid schicht durch Strukturieren, um dadurch folgendes zu bilden:
die erste Gateoxidschicht (3) und die Steuerelektrode (4D), die eine Polycidstruktur des Transistors vom ersten Typ haben, auf der Halbleiterschicht des Transi stors vom ersten Typ,
die zweite Gateoxidschicht (3) und die Steuerelektrode (4E), die eine Polycidstruktur des Transistors vom zwei ten Typ haben, auf der Halbleiterschicht des Transistors vom zweiten Typ, und
die dritte Gateoxidschicht (3) und die Steuerelektrode (4F), die eine Polycidstruktur des Transistors vom drit ten Typ haben, auf der Halbleiterschicht des Transistors vom dritten Typ.

10. Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 8, wobei der wenigstens eine Transistor Transistoren von einem ersten bis dritten Typ (T54, T55, T56, T75, T74, T76) aufweist, dadurch gekennzeichnet,
daß Schritt (c) die folgenden Schritte aufweist:
Bilden einer ersten Oxidschicht (231, 731), die eine erste Dicke hat, auf den Halbleiterschichten der Transi storen vom ersten bis dritten Typ;
selektives Bilden einer ersten Polysiliciumschicht (271, 771) auf der ersten Oxidschicht auf der Halbleiter schicht des Transistors vom dritten Typ (T56, T76), wobei eine Störstelle vom zweiten Leitfähigkeitstyp in der ersten Polysiliciumschicht gleichmäßig verteilt ist;
selektives Bilden einer Isolationsschicht (241, 741) auf der ersten Polysiliciumschicht und Entfernen der ersten Oxidschicht an-Positionen, an denen die Transistoren des ersten und des zweiten Typs gebildet werden;
Bilden einer zweiten Oxidschicht (251A, 761) auf den Halbleiterschichten der Transistoren vom ersten und vom zweiten Typ, wobei die zweite Oxidschicht eine zweite Dicke hat, die geringer als die erste Dicke ist;
Bilden einer zweiten Polysiliciumschicht (280, 790), die eine dritte Dicke hat, auf der zweiten Oxidschicht und der Isolationsschicht;
Implantieren einer Störstelle des zweiten Leitfähig keitstyps in die zweite Polysiliciumschicht, wodurch eine dritte Polysiliciumschicht (281, 791) gebildet wird;
Maskieren der dritten Polysiliciumschicht an Positionen, an denen die Transistoren des zweiten und des dritten Typs gebildet werden, und Entfernen dieses Teils der dritten Polysiliciumschicht, der nicht maskiert ist, bis sie eine vierte Dicke hat, wodurch eine vierte Poly siliciumschicht (282, 792) gebildet wird;
Bilden einer Wolframsilicidschicht (290, 780), die eine vorbestimmte Dicke hat, auf der dritten und der vierten Polysiliciumschicht;
selektives Entfernen der Wolframsilicidschicht, der dritten und der vierten Polysiliciumschicht, der ersten und der zweiten Oxidschicht und der Isolationsschicht durch Strukturieren, um dadurch folgendes zu bilden:
die erste Gateoxidschicht (25A, 76) und die Steuer elektrode (29D, 79D), die eine Polycidstruktur haben,
des Transistors vom ersten Typ auf der Halbleiterschicht des Transistors vom ersten Typ,
die zweite Gateoxidschicht (25A, 76) und die Steuer elektrode (29E, 79C), die eine Polycidstruktur des Tran sistors vom zweiten Typ haben, auf der Halbleiterschicht des Transistors vom zweiten Typ, und
die dritte Gateoxidschicht (23, 73), eine Floating-Gate-Elektrode (27, 77), eine Zwischenschicht-Isolations schicht (24, 74) sowie die Steuerelektrode (29F, 79C) mit einer Polycidstruktur des Transistors von dem drit ten Typ, auf der Halbleiterschicht des Transistors vom dritten Typ.

11. Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 8, wobei der wenigstens eine Transistor Transistoren von einem ersten bis dritten Typ (T64, T65, T66) aufweist, dadurch gekennzeichnet,
daß Schritt (b) einen Schritt aufweist, bei dem die Kanaldotierungsschicht (155A) der Transistoren vom ersten bis dritten Typ so gebildet wird, daß sie die gleiche Störstellenkonzentration hat, und
daß Schritt (c) die folgenden Schritte aufweist:
Bilden einer Oxidschicht (531) auf den Halbleiter schichten der Transistoren vom ersten bis dritten Typ; Bilden einer ersten Polysiliciumschicht (550) auf der Oxidschicht, wobei die erste Polysiliciumschicht eine erste Dicke hat;
Implantieren einer Störstelle vom zweiten Leitfähig keitstyp in die erste Polysiliciumschicht, wodurch eine zweite Polysiliciumschicht (551) gebildet wird;
Maskieren der zweiten Polysiliciumschicht an Positionen, an denen Transistoren vom ersten und zweiten Typ gebil det werden, und Entfernen des nichtmarkierten Teils der zweiten Polysiliciumschicht, bis sie eine zweite Dicke hat, wodurch eine dritte Polysiliciumschicht (552) ge bildet wird;
Bilden einer Wolframsilicidschicht (560), die eine vor bestimmte Dicke hat, auf der zweiten und der dritten Polysiliciumschicht; und
selektives Entfernen der Wolframsilicidschicht, der zweiten und der dritten Polysiliciumschicht und der Oxidschicht durch strukturieren, um dadurch folgendes zu bilden:
die erste Gateoxidschicht (53) und die Steuerelektrode (55C) mit einer Polycidstruktur des Transistors vom ersten Typ auf der Halbleiterschicht des Transistors vom ersten Typ,
die zweite Gateoxidschicht (53) und die Steuerelektrode (55C) mit einer Polycidstruktur des Transistors vom zweiten Typ auf der Halbleiterschicht des Transistors vom zweiten Typ, und
die dritte Gateoxidschicht (53) und die Steuerelektrode (55D) mit einer Polycidstruktur des Transistors vom dritten Typ auf der Halbleiterschicht des Transistors vom dritten Typ.