DE19713133A1 - Integrierte Schaltungseinrichtung - Google Patents
Integrierte SchaltungseinrichtungInfo
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Description
Die vorliegende Erfindung betrifft eine integrierte Schaltungs
einrichtung mit einer Speicherschaltung, die ein Erhalten ihres
Inhalts benötigt, nämlich einen DRAM.
Fig. 6 ist ein Schaltungsdiagramm, das eine Schaltung des all
gemeinen Standes der Technik mit einem Mikrokontroller zeigt.
In der Schaltungsanordnung des allgemeinen Standes der Technik
enthält der Mikrokontroller eine CPU 1 und DRAM 2, die nicht
auf dem gleichen Chip integriert sind, und eine Kombination CPU
1 und des DRAM 2 auf verschiedenen Chips ist angenommen. Ein
Cache bzw. Pufferspeicher 6 ist auf den gleichen Chip wie die
CPU 1 separat von dem DRAM 2 integriert.
In dieser Systemanordnung muß ein Benutzer die folgenden Proze
duren der Reihe nach durchführen, um das System in den Bereit
schaftszustand (in dem beide, die CPU 1 und der DRAM 2, abge
stellt sind) für einen geringen Stromverbrauch zu bringen:
Prozedur 1), um den Pufferspeicher 6 zu löschen;
Prozedur 2), um ein Erhalten des Inhaltes des DRAM 2 mit dem DRAM 2, der in dem Eigenauffrischmodus gesetzt ist, durch Zu greifen eines DRAM-Kontrollers durchzuführen und
Prozedur 3), um die CUP in den abgestellten Modus zu bringen.
Prozedur 1), um den Pufferspeicher 6 zu löschen;
Prozedur 2), um ein Erhalten des Inhaltes des DRAM 2 mit dem DRAM 2, der in dem Eigenauffrischmodus gesetzt ist, durch Zu greifen eines DRAM-Kontrollers durchzuführen und
Prozedur 3), um die CUP in den abgestellten Modus zu bringen.
Wenn zum Beispiel eine Unterbrechung zwischen der Prozedur 2
und der Prozedur 3 angefordert wird, bleibt die CPU 1 in Be
trieb, während auf den DRAM 2 in dem Eigenauffrischmodus nicht
zugegriffen werden kann. In diesem Fall gibt es eine Wahr
scheinlichkeit, daß eine Zugriffsanforderung durch die CPU 1 an
das DRAM 2 gegeben wird, die zu keiner Antwort führt. Das soll
te verhindert werden.
Der Benutzer muß einige Gegenmaßnahmen ergreifen, z. B. Setzen
der Schaltung von Fig. 6 in den Unterbrechungssperrmodus wäh
rend den obigen Prozeduren, um zu verhindern, daß der gewöhnli
che Betrieb in einem nicht fertigen Zustand der Prozeduren 1
bis 3 durchgeführt wird. Solche Gegenmaßnahmen sind eine Bela
stung für den Benutzer und machen eine Betriebsfähigkeit des
Mikrokontrollers schlechter.
Es ist Aufgabe der vorliegenden Erfindung, eine integrierte
Schaltungseinrichtung mit ausgezeichneter Betriebsfähigkeit zur
Verfügung zu stellen, die die Steuerschaltung zum Steuern des
Betriebes der Verarbeitungsschaltung und der Speicherschaltung
enthält.
Die Aufgabe wird durch die integrierte Schaltungseinrichtung
nach Anspruch 1 gelöst.
Entsprechend einem ersten Aspekt der vorliegenden Erfindung
enthält die integrierte Schaltungseinrichtung:
eine Synchronisierungssignalerzeugungsschaltung, die die Erzeu gung eines Synchronisierungssignales stoppt, wenn eine Bereit schaftszustandsanforderung gegeben ist,
eine Verarbeitungsschaltung zum Ausführen einer Anweisung wäh rend das Synchronisierungssignal empfangen wird,
eine Speicherschaltung, die einen Betrieb während des Empfan gens des Synchronisierungssignales durchführt und seinen Inhalt unabhängig erhält, wenn eine Eigensteuerungsanforderung gegeben ist, und
eine Steuerschaltung zum Durchführen einer sequentiellen bzw. aufeinanderfolgenden Versorgung von der Eigensteuerungsanforde rung und der Bereitschaftszustandsanforderung, wenn ein Schreibsignal mit einem Wert einer ersten Logik durch die bzw. zu der Verarbeitungsschaltung gegeben ist.
eine Synchronisierungssignalerzeugungsschaltung, die die Erzeu gung eines Synchronisierungssignales stoppt, wenn eine Bereit schaftszustandsanforderung gegeben ist,
eine Verarbeitungsschaltung zum Ausführen einer Anweisung wäh rend das Synchronisierungssignal empfangen wird,
eine Speicherschaltung, die einen Betrieb während des Empfan gens des Synchronisierungssignales durchführt und seinen Inhalt unabhängig erhält, wenn eine Eigensteuerungsanforderung gegeben ist, und
eine Steuerschaltung zum Durchführen einer sequentiellen bzw. aufeinanderfolgenden Versorgung von der Eigensteuerungsanforde rung und der Bereitschaftszustandsanforderung, wenn ein Schreibsignal mit einem Wert einer ersten Logik durch die bzw. zu der Verarbeitungsschaltung gegeben ist.
Entsprechend einem zweiten Aspekt der Erfindung enthält die in
tegrierte Schaltungseinrichtung des ersten Aspektes weiterhin
einen Cache bzw. Pufferspeicher. In der integrierten Schal
tungseinrichtung des zweiten Aspektes führt die Steuerschaltung
ein Löschen des Caches vor dem sequentiellen Liefern der Eigen
steuerungsanforderung und der Bereitschaftszustandsanforderung,
wenn das Schreibsignal mit dem Wert der ersten Logik durch die
Verarbeitungsschaltung gegeben ist, durch.
Entsprechend einem dritten Aspekt der vorliegenden Erfindung
schließt in der integrierten Schaltungseinrichtung des zweiten
Aspektes die Steuerschaltung jede Unterbrechungsanforderung,
die an sie gegeben werden soll, während des Löschens und des
sequentiellen Lieferns aus bzw. sperrt sie.
Entsprechend einem vierten Aspekt der vorliegenden Erfindung
sperrt bzw. schneidet in der integrierten Schaltungseinrichtung
des ersten Aspektes die Steuerschaltung selektiv das an die
Verarbeitungsschaltung einzugebende Synchronisierungssignal
durch Erzeugen eines Freigabesignals mit einer Logik, die
"keine Erlaubnis" anzeigt, ab, wenn das Schreibsignal mit einem
Wert einer zweiten Logik durch die Verarbeitungsschaltung gege
ben wird.
Mit der Anordnung des ersten Aspektes steuert die Steuerschal
tung automatisch die Erhaltung des Inhalts der Speicherschal
tung und die Abstellung des Betriebes der Verarbeitungsschal
tung, die der Reihe nach durchgeführt werden sollen. Der Benut
zer muß nur einen einfachen Betrieb durchführen, d. h. den Wert
der ersten Logik angeben. Der Stromverbrauch der integrierten
Schaltungseinrichtung nach dem sequentiellen Liefern der Eigen
steuerungsanforderung und Bereitschaftszustandsanforderung ist
ungefähr gleich zu dem der zum Erhalten des Inhaltes der Spei
cherschaltung notwendig ist. Daher wird ohne Unannehmlichkeiten
für den Benutzer eine Reduzierung des Stromverbrauches erreicht
und die integrierte Schaltungseinrichtung mit ausgezeichneter
Betriebsfähigkeit kann bereitgestellt werden.
Bei der integrierten Schaltungseinrichtung des zweiten Aspektes
führt die Steuerschaltung anstatt dem Benutzer den Löschbetrieb
durch, wenn ein Pufferspeicher derart benutzt wird, um die
Speicherschaltung für einen schnelleren Betrieb der integrier
ten Schaltungseinrichtung zu unterstützen. Dies spart die Ar
beit des Benutzers für den Löschbetrieb ein.
Bei der integrierten Schaltungseinrichtung des dritten Aspektes
verhindert Ausschließen bzw. Sperren der Unterbrechungsanforde
rung automatisch den Zustand, in dem die Verarbeitungsschaltung
einen Zugriff auf die Speicherschaltung durchführt, der zu kei
ner Antwort führt. Der Benutzer muß nicht einen Betrieb zum
Ausschließen der Unterbrechungsanforderung durchführen, was
herkömmlicherweise benötigt wurde, und ist folglich von dieser
Belastung befreit.
Bei der integrierten Schaltungseinrichtung des vierten Aspektes
kann die Verarbeitungsschaltung, die nicht arbeiten muß, selek
tiv gestoppt werden, wenn die gesamte integrierte Schaltungs
einrichtung als eine Speichereinrichtung benutzt wird. Das
spart selektiv die nur unnötigerweise benötigte elektrische
Energie.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aufgrund der Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigen:
Fig. 1 ein Schaltungsdiagramm einer beispielhaften
Anordnung eines Mikrokontrollers;
Fig. 2 ein Schaltungsdiagramm einer beispielhaften
Anordnung eines Speicherkontrollers;
Fig. 3 ein Schaltungsdiagramm, das ein Beispiel der
Eingabe/Ausgabe von Signalen bezüglich eines
Löschens eines Pufferspeichers, das durch den
Mikrokontroller durchgeführt wird, zeigt;
Fig. 4 ein Schaltungsdiagramm, das eine Anordnung
des Speicherkontrollers von Fig. 2 detail
lierter zeigt;
Fig. 5 beispielhaft Bedingungen von Funktionen des
Speicherkontrollers von Fig. 4 und
Fig. 6 ein Schaltungsdiagramm, das einen Mikrokon
troller aus dem Stand der Technik zeigt.
Im folgenden wird eine Diskussion einer integrierten Schaltung
der bevorzugten Ausführungsform der Erfindung angegeben. Die
integrierte Schaltung enthält eine Steuerschaltung, die sequen
tiell eine Eigenanforderung und eine Bereitschaftsanforderung
jeweils an die Speicherschaltung und eine Synchronisierungs
signalerzeugungsschaltung so anlegt, daß die Speicherschaltung
ihren Inhalt erhalten kann und die Synchronisierungssignaler
zeugungsschaltung abgestellt bzw. in Ruhe- bzw. Bereitschafts
zustand gebracht werden kann. Ähnliche einzelne Elemente werden
mit den gleichen Bezugszeichen wie die aus dem Stand der Tech
nik bezeichnet.
Fig. 1 ist ein Schaltungsdiagramm einer beispielhaften Anord
nung eines Mikrokontrollers. Wie aus Fig. 1 ersichtlich ist,
sind die CPU 1 und der DRAM 2 auf einem Chip T integriert. Eine
Übersicht der Schaltungsanordnung von Fig. 1 wird im folgenden
diskutiert.
Die CPU 1, der DRAM 2, ein Puffer 4, ein Speicherkontroller
(MC) 5 und ein Cache 6 sind mit einem internen Datenbus B1 ver
bunden. Der Puffer 4 verbindet den internen Datenbus B1 und ei
nen externen Datenbus B2 und die CPU 1 kann auf eine Einrich
tung, die außerhalb des Chips T bereitgestellt ist, über den
Puffer 4 zugreifen. Die Einrichtung außerhalb des Chips T kann
auch auf den DRAM 2 und den Cache bzw. Pufferspeicher 4 zugrei
fen. Da eine periphere Schaltung, die einen Zeitgeber und ähn
liches enthält, wie in Fig. 6 gezeigt ist, keinen Bezug zu dem
Merkmal der vorliegenden Erfindung aufweist, sind die Darstel
lung in Fig. 1 und die damit verbundene Beschreibung weggelas
sen.
Der Speicherkontroller 5 steuert einen Buszugriff bezüglich den
obigen einzelnen Elementen. Die Steuerung des Buszugriffs wird
hier nicht diskutiert, da sie in der herkömmlichen Art durchge
führt werden kann und nicht ein wesentliches Merkmal der vor
liegenden Erfindung ist. Der Speicherkontroller 5 stellt dem
DRAM 2 und dem Cache 6 eine Adresse derart zur Verfügung, daß
diese Schaltungen in einem später zu beschreibenden Löschbe
trieb gesteuert werden. Das Zeichen "ad" ist an Pfeilen angege
ben, die mit Adressen verbunden sind, und es kann in Fig. 1 ge
sehen werden, daß das Zeichen an die Pfeile von dem Speicher
kontroller 5 zu dem DRAM 2 und zu dem Cache 6 angegeben ist.
Funktionen der Schaltungen, die auf dem Chip T integriert sind,
werden im folgenden beschrieben. Zuerst wird die CPU 1 disku
tiert. Die CPU 1 arbeitet synchron mit einem Taktsignal CLK,
das von einem Taktgenerator (CG) 3 ausgegeben wird. Wenn eine
Unterbrechungsanforderung empfangen wird, unterbricht die CPU 1
die momentane Anweisungsausführung und beginnt mit Ausführung
einer an einer vorbestimmten Adresse spezifizierten Anweisung,
nach Speichern von Informationen, einschließlich eines Pro
grammzählerwertes und eines Status der CPU 1 in ein vorbestimm
tes Register. Diese Prozedur als Antwort auf die Unterbrechungs
anforderung wird nicht diskutiert, da diese entsprechend dem
herkömmlichen Verfahren durchgeführt wird und nicht ein wesent
liches Merkmal der vorliegenden Erfindung ist. Der Status der
CPU 1 wird als Reaktion auf ein internes Aufwachsignal WKUP und
eine interne Rücksetzanforderung RST, die von dem Taktgenerator
3 geliefert werden, zurückgesetzt.
Nun werden die Funktionen des DRAM 2 und des Cache 6 beschrie
ben. Der DRAM 2 und der Cache 6 arbeiten synchron mit dem Takt
signal CLK, das durch den Taktgenerator 3 geliefert wird. Der
DRAM 2 ist mit einem Eigenauffrischzähler außerhalb der Syn
chronisierung mit dem Taktsignal CLK derart bereitgestellt, daß
er seinen eigenen Auffrischbetrieb unabhängig durchführt.
Der Modus des Auffrischens des DRAM 2 enthält einen Autoauf
frischmodus und einen Eigenauffrischmodus. Bei dem Autoauf
frischmodus führt der DRAM 2 den Auffrischbetrieb als Reaktion
auf eine von dem Speicherkontroller 5 aus gegebene Autoauf
frischanforderung D1 aus.
Andererseits führt der DRAM 2 bei dem Eigenauffrischmodus den
Auffrischbetrieb mit dem innerhalb des DRAM 2 bereitgestellten
Eigenauffrischzähler als Reaktion auf die Eigenauffrischanfor
derung D2 durch. In diesem Modus führt der DRAM 2 nur den Auf
frischbetrieb durch, unabhängig des zu dem DRAM 2 einzugebenden
Signals.
Der Cache 6 der bevorzugten Ausführungsform übernimmt ein Zu
rückkopier-(Zurückschreib-)Verfahren beim Schreiben und die
folgende Diskussion wird auf diesem Verständnis durchgeführt.
Die Schreibart des Caches 6 ist jedoch nicht auf das Zurückko
pierverfahren beschränkt, sondern kann das Durchschreibverfah
ren sein. Der DRAM 2 und der Cache 6 werden durch die interne
Zurücksetzanforderung RST zurückgesetzt.
Als nächstes wird der Taktgenerator 3 diskutiert. Der Taktgene
rator 3 ist eine Schaltung zum Erzeugen des Taktsignals CLK,
die innerhalb des Chips T benutzt wird, auf der Basis einer
Takteingabe (nicht gezeigt), die extern angelegt ist. Wenn die
Bereitschaftsanforderung D3 von dem Speicherkontroller 5 emp
fangen wird, unterbricht der Taktgenerator 3 die Takterzeugung
und gibt eine Logik bzw. ein logische Signal von "0" durch ei
nen Bereitschaftszustandsanschluß T2 derart aus, daß klar ange
zeigt wird, daß die Schaltung in einem Bereitschaftszustand in
dem Bereitschaftszustandsmodus, der später diskutiert wird,
ist.
Der Taktgenerator 3 beginnt die Takterzeugung wieder, wenn eine
externe Aufwachanforderung über einen Anschluß T3 empfangen
wird. Nachdem die Takterzeugung stabil ist, liefert der Taktge
nerator 3 der CPU 1, dem DRAM 2 und dem Speicherkontroller 5
die interne Aufwachanforderung WKUP und gibt ein logisches Si
gnal von "1" über den Bereitschaftszustandsanschluß T2 aus.
Auch wenn eine externe Zurücksetzanforderung durch einen An
schluß T4 empfangen wird, beginnt der Taktgenerator 3 die Tak
terzeugung wieder und gibt in diesem Fall die interne Zurück
setzanforderung RST aus.
Ein Unterschied zwischen der internen Aufwachanforderung WKUP
und der internen Zurücksetzanforderung RST wird hier disku
tiert. Die interne Zurücksetzanforderung RST wird benutzt, um
alle die Schaltungen, die es empfangen, zurückzusetzen. Ande
rerseits werden von den Schaltungen, die die interne Aufwachan
forderung WKUP empfangen, einige zurückgesetzt und andere wer
den nicht zurückgesetzt.
Die CPU 1 wird als Reaktion auf eine Eingabe der internen Zu
rücksetzanforderung RST oder der internen Aufwachanforderung
WKUP zurückgesetzt. Nach diesem beginnt die CPU 1 die Ausfüh
rung einer Anweisung an einer für die interne Zurücksetzanfor
derung RST speziellen Adresse, wenn die interne Zurücksetzan
forderung RST empfangen wird, und beginnt die Ausführung einer
Anweisung an einer für die interne Aufwachanforderung WKUP spe
zifischen Adresse, wenn die interne Aufwachanforderung WKUP
empfangen wird.
Der DRAM 2 ändert sich bzw. wechselt von dem Eigenauffrischmo
dus zu dem Autoauffrischmodus, wenn die interne Aufwachanforde
rung WKUP empfangen wird, und führt einen Betrieb, nachdem er
zurückgesetzt ist, in dem Autoauffrischmodus durch.
Die folgende Diskussion wird bezüglich des Speicherkontrollers
5 durchgeführt. Der Speicherkontroller 5 führt einen Betrieb
synchron mit dem von dem Taktgenerator 3 aus gegebenen Taktsi
gnal CLK durch. Der Speicherkontroller 5 steuert beides, den
innerhalb des Chips T durchgeführten Buszugriff und den Buszu
griff auf Signale, die zwischen innerhalb und außerhalb des
Chips T übertragen werden sollen.
Fig. 2 ist ein Schaltungsdiagramm, das eine Anordnung des Spei
cherkontrollers 5 von Fig. 1 zeigt. Der Speicherkontroller 5
enthält einen Autoauffrischzähler RC und eine MC-Betriebs
schaltung 5a. Die MC-Betriebsschaltung 5a enthält eine Busbe
triebssteuerschaltung BOC und eine Steuerschaltung LECC für
niedrigen elektrischen Energieverbrauch. Die Steuerschaltung
für niedrigen elektrischen Energie- bzw. Stromverbrauch enthält
ein Steuerregister RG für niedrigen elektrischen Stromver
brauch. Basierend auf der obigen Schaltungsanordnung führt der
Speicherkontroller 5 ein Auffrischen des DRAM 2 unter Benutzung
des Auffrischzählers RC in einem normalen Betrieb durch.
Eine Übersicht der Funktion des Speicherkontrollers 5 ist hier
beschrieben und eine detaillierte Diskussion davon wird später
durchgeführt. Der Speicherkontroller 5 führt ein Löschen des
Caches 6 mit der Busbetriebssteuerschaltung BOC durch. Der
Speicherkontroller 5 ist durch die CPU 1 über den internen Da
tenbus B1 zugreifbar. Weiter wird der Speicherkontroller 5
durch die von dem Taktgenerator 3 aus gegebene interne Zurück
setzanweisung RST zurückgesetzt.
Der Speicherkontroller 5 gibt ein CPU-Taktmaskensignal CMS1,
ein Cache-Taktmaskensignal CMS2 und ein DRAM-Taktmaskensignal
CMS3, wie in Fig. 1 gezeigt ist, aus. Das Taktmaskensignal be
trifft ein Freigabesignal für das Taktsignal CLK. Der Speicher
kontroller 5 gibt das CPU-Taktmaskensignal CMS1 mit einem logi
schen Wert von "1" als Reaktion auf eine durch den Anschluß T1
eingegebene Unterbrechungsanforderung, die interne Rücksetzan
forderungen RST und die interne Aufwachanforderung WKUP aus.
Nun wird, basierend auf den Funktionen der obigen Schaltungen,
ein Betrieb des Mikrokontrollers von Fig. 1 diskutiert. Bei der
integrierten Schaltung muß der Benutzer nur einen einfachen Be
trieb des Änderns des in dem Steuerregister RG für niedrigen
elektrischen Stromverbrauch, das in dem Speicherkontroller 5
integriert ist, ändern, um die CPU 1 und den DRAM 2 in einen
Modus niedrigen Energieverbrauches zu bringen.
Der Modus niedrigen Energieverbrauches enthält einen CPU-Schlafmodus
und einen Bereitschaftszustandsmodus. Der CPU-Schlafmodus
betrifft einen Modus des Abstellens nur der CPU 1
durch Sperren des an die CPU 1 einzugebenden Taktsignales CLK.
Andererseits betrifft der Bereitschaftszustandsmodus einen Mo
dus des kompletten Sperrens der Takterzeugung des Taktgenera
tors 3 und nur Durchführen der Erhaltung des Inhaltes des DRAM
2.
In dem CPU-Schlafmodus kann die Leistung bzw. Energie, die
durch die CPU 1 verbraucht würde, gesichert bzw. gesperrt wer
den. Da nur die CPU 1 gesperrt wird, kann auf den DRAM 2 von
außerhalb des Chips T zugegriffen werden. Andererseits ist in
dem Bereitschaftszustandsmodus, da die Takterzeugung komplett
gestoppt wird, der gesamte Energieverbrauch des Chips T unge
fähr gleich zu dem, das für den Eigenauffrischbetrieb des DRAM
2, um seinen Inhalt zu erhalten, benötigt wird.
Bei dem Mikrokontroller dieser bevorzugten Ausführungsform
wird, wenn der in dem Steuerregister RG für niedrigen elektri
schen Energieverbrauch gespeicherte Wert "10" beträgt, die
Schaltung in den CPU-Schlafmodus gebracht, und wenn er "11" be
trägt, wird sie in den Bereitschaftszustand gebracht. Dies sind
beispielhafte Werte und Werte andere als "10" oder "11" können
natürlich benutzt werden. Weiterhin wird, wenn die interne
Rücksetzanforderung RST empfangen wird, der Wert des Steuerre
gisters RG für niedrigen elektrischen Energieverbrauch auf "00"
zurückgesetzt.
Zuerst wird ein Schaltungsbetrieb zum Einrichten des CPU-Schlafmodus
beschrieben und nachher wird der Betrieb zum Ein
richten des Bereitschaftszustandsmodus beschrieben. Um die
Schaltung 1 in den CPU-Schlafmodus zu bringen, muß der Benutzer
die CPU 1 nur dazu zwingen, eine Anweisung auszuführen, um "10"
in das Steuerregister RG für niedrigen elektrischen Stromver
brauch zu schreiben. Zum Ausführen dieser Anweisung gibt die
CPU 1 eine Adresse des Steuerregisters RG für niedrigen elek
trischen Stromverbrauch an den Speicherkontroller 5 und
schreibt einen Wert "10" über den internen Datenbus B1 in das
Steuerregister RG für niedrigen elektrischen Energieverbrauch.
Dann erkennt die Steuerschaltung LECC für niedrigen elektri
schen Energieverbrauch von Fig. 2 das logische Signal von "10"
in dem Steuerregister RG für niedrigen elektrischen Energiever
brauch und ändert die Logik des CPU-Taktmaskensignales CMS1 so
in "0", daß es in einen Eingangsanschluß eines AND-Gatters 10
von Fig. 1 eingegeben wird. Das AND-Gatter 10 ist so bereitge
stellt, daß es ein Umschalten zwischen einem Ein-/Auszustand
der Eingabe des Taktsignales CLK an die CPU 1 durchführt.
Da das AND-Gatter 10 eine "0" durch einen seiner Eingabean
schlüsse empfängt, wird das Taktsignal CLK, das zu dem anderen
Eingabeanschluß des AND-Gatters 10 eingegeben wird, nicht zu
der CPU 1 übertragen. Folglich stoppt die CPU 1 und der Ener
gieverbrauch der CPU 1 wird unterdrückt.
Um die Schaltung von dem CPU-Schlafmodus zurückzubringen, gibt
der Benutzer eine Unterbrechungsanforderung über den Anschluß
T1 an den Speicherkontroller 5 ein. Wenn die Anforderung emp
fangen wird, ändert der Speicherkontroller 5 die Logik des CPU-Taktmaskensignales
CMS1 zu "1" und gibt das Signal CMS1 an das
AND-Gatter 10, um die CPU 1 mit dem Taktsignal CLK wieder zu
versorgen. Beim Wiederstarten der Versorgung des Taktsignales
CLK beginnt die CPU 1 ihren Betrieb so, daß die durch den An
schluß T1 empfangene Unterbrechungsanforderung ausgeführt wird.
Als nächstes wird im folgenden der Betrieb zum Einstellen des
Bereitschaftszustandsmodus beschrieben. Zuerst muß der Benutzer
nur die CPU 1 zwingen, eine Anweisung auszuführen, "11" in das
Steuerregister RG für niedrigen elektrischen Stromverbrauch zu
schreiben, wodurch folgender Schiebeablauf beginnt.
Schiebeablauf 1: Der Speicherkontroller 5 erkennt die Logik von
"11" und ändert die Logik des CPU-Taktmaskensignales CMS1 in
"0". Das stoppt die Versorgung der CPU 1 mit dem Taktsignal CLK
und folglich stoppt die CPU 1 ihren Betrieb. Somit wird keine
weitere Buszugriffsanforderung durch die CPU 1 ausgegeben. Ein
Unterbrechungsbetrieb wird nicht ausgeführt, sogar wenn eine
Unterbrechungsanforderung ausgegeben wird.
Schiebeablauf 2: Der Speicherkontroller 5 gibt eine Löschanfor
derung D4 so aus, daß ein Löschen des Caches 6 durchgeführt
wird. Da der Cache 6 das Zurückkopierverfahren verwendet, gibt
es eine Wahrscheinlichkeit dafür, daß der DRAM 2 nur alte Daten
hält und der Cache 6 erneuerte Daten hält. Diese Daten werden
"schmutzige Daten" genannt. Um die den Cache 6 füllende Daten
ungültig zu machen, müssen die schmutzigen Daten zurück in den
DRAM 2 geschrieben werden. Dann führt der Speicherkontroller 5
die folgende Verarbeitung der schmutzige Daten durch.
Fig. 3 ist ein Schaltungsdiagramm, das die Übertragung von Si
gnalen in dem Löschbetrieb darstellt. Zuerst initialisiert der
Speicherkontroller 5 seinen Cache-Eingangsadressenzähler CEAC.
Der Speicherkontroller 5 gibt die Eingangsadresse des Cache-Eingangsadressenzählers
CEAC an den Cache 6 für jeden Eintrag
aus. Der "Eintrag" betrifft eine Registereinheit eines Caches.
Der Cache 6 gibt ein schmutziges Signal und eine Kennzeich
nungsadresse entsprechend der eingegebenen Eingangsadresse an
den Speicherkontroller 5 aus. Der Cache 6 gibt auch Daten an
den internen Bus B1 aus, die mit dem schmutzigen Signal und der
Kennzeichnungsadresse zusammengefaßt bzw. gepaart sind.
Das schmutzige Signal zeigt unter der Benutzung der Logik von
"0" oder "1" an, ob die an den internen Bus B1 ausgegebenen Da
ten zurückgeschrieben werden sollten oder nicht. Der Speicher
kontroller 5 entscheidet durch das schmutzige Signal, ob die
Daten zurückgeschrieben werden sollten oder nicht. Wenn die
Entscheidung die ist, daß die Daten zurückgeschrieben werden
sollen, werden die Eingangsadresse und die Kennzeichnungsadres
se verbunden. Der in dem internen Bus gehaltene Datenwert wird
in den DRAM 2 entsprechend der durch die Verbindung der Ein
gangsadresse und der Kennzeichnungsadresse gebildeten Adresse
geschrieben. Das Schreiben des Datenwertes wird durch Ausgeben
einer Schreibanforderung durchgeführt.
Das Zurückschreiben von schmutzigen Daten ist fertig durch
Durchführen des obigen Betriebes auf alle Einträge. Danach wird
durch Ausgeben einer Gültigkeitsbitlöschanforderung ein Gültig
keitsbit gelöscht. Das Gültigkeitsbit zeigt für jeden Eintrag
an, ob gültige Datenwerte oder nicht gehalten werden.
Das Löschen des Speichers 6 wird durch eine Reihe von Schal
tungsoperationen, wie oben beschrieben, durchgeführt.
In einem Fall des Caches 6, der das Zurückkopierverfahren be
nutzt, wird der Betrieb wie oben beschrieben durchgeführt. An
dererseits ist es in einem Fall eines Caches, der das Durch
schreibverfahren benutzt, nicht notwendig, die schmutzigen Da
ten zurückzuschreiben. In diesem Fall ist es auch nötig, daß
der Löschbetrieb zum Löschen des Gültigkeitsbits des Caches 6
durch den Speicherkontroller 5 durchgeführt wird.
Weiterhin ist es in einem Fall eines Caches, der seinen Inhalt
während des Bereitschaftszustandes hält, nicht notwendig, das
Löschend des Caches durchzuführen.
Schiebeablauf 3: Nachdem die in dem Cache gespeicherten Daten
in dem Schiebeablauf 2 zurückgeschrieben wurden, gibt der Spei
cherkontroller 5 die Eigenauffrischanforderung D2 so aus, daß
der DRAM 2 in den Eigenauffrischmodus gesetzt wird. Durch den
Betrieb in den Schiebeabläufen 2 und 3 ist er bereit, die Ver
sorgung des Taktsignales CLK zu dem DRAM 2 und dem Cache 6 zu
stoppen.
Schiebeablauf 4: Der Speicherkontroller 5 ändert beides, die
logischen Signale des Cache-Taktmaskensignales CMS2 und des
DRAM-Taktmaskensignales CMS3 in "0". Folglich geben beide AND-Gatter
11 und 12 "0" aus und die Versorgung des Taktsignales
CLK zu dem Cache 6 und dem DRAM 2 ist abgeschnitten.
Schiebeablauf 5: Der Speicherkontroller 5 gibt die Bereit
schaftszustandsanforderung D3 an den Taktgenerator 3, wie in
Fig. 1 gezeigt ist, aus. Wenn das Bereitschaftszustandsanforde
rungssignal D3 empfangen wird, stoppt der Taktgenerator 3 die
Takterzeugung und ändert die Logik des Bereitschaftszustandsan
schlusses T2 in "0", um außerhalb des Chips T anzuzeigen, daß
die Schaltung in den Bereitschaftszustandsmodus gebracht ist.
Während der Schiebeabläufe 1 bis 5 akzeptiert der Speicherkon
troller 5 keinen anderen Busbetrieb oder Unterbrechung. Daher
ist es möglich, den Zustand zu vermeiden, indem die CPU 1 in
Betrieb ist, während kein Zugriff auf den DRAM 2 durchgeführt
werden kann.
Da der Speicherkontroller 5 den Löschbetrieb in der dem Schie
beablauf 2 automatisch durchführt, muß der Benutzer den her
kömmlichen Betrieb des Löschens nicht durchführen, und ist da
her von dieser Last befreit.
Als nächstes wird der Zurückkehrablauf von dem Bereitschaftszu
standsmodus beschrieben. Der Zurückkehrablauf wird durch die
externe Aufwachanforderung, die durch den Anschluß T3 empfangen
wird, gestartet.
Zurückkehrablauf 1: Wenn die externe Aufwachanforderung empfan
gen wird, beginnt der Taktgenerator 3 wieder mit der Takterzeu
gung. Zu dieser Zeit, dem Empfangen der internen Aufwachanfor
derung WKUP von "0" durch eines seiner Anschlüsse, gibt das
AND-Gatter 13 nicht das Taktsignal CLK an den Speicherkontroller
5. Der Taktgenerator 3 gibt ein Signal mit einem logischen
Pegel "1" durch den Bereitschaftszustandsanschluß T2 aus, um
außerhalb des Chips T anzuzeigen, daß die Schaltung aus dem Be
reitschaftszustand herauskommt.
Zurückkehrablauf 2: Nachdem die Takterzeugung stabilisiert ist,
ändert der Taktgenerator 3 die Logik des internen Aufwachsigna
les WKUP zu "1". Der Speicherkontroller 5 wird dadurch mit dem
Taktsignal CLK so versorgt, daß der normale Betrieb beginnt.
Mit der internen Aufwachanforderung WKUP, die zu "1" geändert
ist, ändert sich der DRAM 2 von dem Eigenauffrischmodus in den
Autoauffrischmodus.
Zurückkehrablauf 3: Der Speicherkontroller 5 ändert alle Logik
pegel des CPU-Taktmaskensignales CMS1, des Cache-Taktmasken
signales CMS2 und des DRAM-Taktmaskensignales CMS3 derart zu
"1", daß die CPU 1, der DRAM 2 und der Cache 6 mit dem Taktsi
gnal CLK zu versorgt werden.
Zurückkehrablauf 4: Die CPU 1 führt einen Aufwachbetrieb durch.
Basierend auf dem obigen Schaltungsbetrieb zum Verwirklichen
des CPU-Schlafmodus und des Bereitschaftszustandsmodus wird im
folgenden eine detaillierte Diskussion einer Anordnung des
Speicherkontrollers 5, der ein wesentliches Merkmal der vorlie
genden Erfindung ist, angegeben.
Fig. 4 ist ein Schaltungsdiagramm, das eine Anordnung des Spei
cherkontrollers 5 zeigt. Die Busbetriebssteuerschaltung BOC
empfängt/gibt Steuersignale von/zu der CPU 1, dem DRAM 2, dem
Cache 6 und einer externen Schnittstellen-(I/F)Schaltung derart
aus, daß eine Eingabe/Ausgabe von Adressen dazwischen durchge
führt wird. Die Busbetriebssteuerschaltung BOC gibt die Auto
auffrischanforderung D1 aus.
In der Steuerschaltung LECC für niedrigen elektrischen Energie
verbrauch wird der Wert entsprechend einem von der Busbetriebs
steuerschaltung BOC ausgegebenen RG Schreibsignal in das Steu
erregister RG für niedrigen elektrischen Energieverbrauch ge
schrieben.
Ein Signal, das ein NOR eines CPU-Schlafmodusbits bit1 und ei
nes Bereitschaftszustandsmodusbits bit2, die in der Steuer
schaltung LECC für niedrigen elektrischen Energieverbrauch be
reitgestellt werden, darstellt, dient als das CPU-Taktmasken
signal CMS1. In anderen Worten wird, wenn zumindest eines von
dem CPU-Schlafmodusbit bit1 und dem Bereitschaftszustandsmodus
bit bit2 auf "1" eingestellt ist, das CPU-Taktmaskensignal CMS1
"0", um die Versorgung des Taktsignales CLK zu der CPU 1 zu
sperren. Die Logik des Bereitschaftszustandsmodusbits bit2 wird
an die Busbetriebssteuerschaltung BOC ausgegeben, die als eine
Leitung zum Ausführen des Betriebs für ein Schieben bzw. Wech
seln zu dem Bereitschaftszustandsmodus dient.
Die Logik des in der Steuerschaltung LECC für die niedrigen
elektrischen Energieverbrauch bereitgestellten Löschanforde
rungsbits bit3 wird an die Busbetriebssteuerschaltung BOC als
Löschanforderung ausgegeben, wie durch die Pfeile in Fig. 4 an
gedeutet ist. Wenn die Logik der Löschanforderung "auszuführen"
bzw. "do" anzeigt, führt die Busbetriebssteuerschaltung BOC ei
nen Ablauf des Löschbetriebes für den Cache 6 durch, d. h. Lö
schen des Gültigkeitsbits und Zurückschreiben von schmutzigen
Daten. Bei Beendigung des Löschbetriebes teilt die Busbetriebs
steuerschaltung BOC der Steuerschaltung LECC für niedrigen
Energieverbrauch die Beendigung des Löschbetriebes mit.
Während das Bereitschaftszustandsmodusbit bit2 gesetzt bleibt,
akzeptiert die Busbetriebssteuerschaltung BOC keinen anderen
Busbetrieb als den Busbetrieb bei dem Löschen, der aufgrund des
Löschanforderungsbits bit3 durchgeführt wird.
Die Steuerschaltung LECC für niedrigen elektrischen Energiever
brauch ist weiterhin mit einem Eigenauffrischanforderungsbit
bit4, einem DRAM-und-Cache-Taktmaskenanforderungsbit bit5 und
einem Bereitschaftszustandsanforderungsbit bit6 vorgesehen.
Entsprechend den Logikwerten dieser Bits werden die Eigenauf
frischanforderung D2, das Cache-Taktmaskensignal CMS2, das
DRAM-Taktmaskensignal CMS3 und die Bereitschaftszustandsanfor
derung D3 ausgegeben.
Fig. 5 zeigt eine Setzbedingung und eine Löschbedingung der
Bits bit1 bis bit6. Die Setzbedingung betrifft eine Bedingung
zum Setzen "1" zu einem gegebenen Bit und die Löschbedingung
betrifft eine Bedingung zum Setzen "0". Entsprechend den Bedin
gungen von Fig. 5 werden die Logiken bzw. die Logikwerte der
entsprechenden Bits bit1 bis bit6 durch die Schaltungen in der
Steuerschaltung LECC für niedrigen elektrischen Energiever
brauch bestimmt.
In dieser Figur bezeichnet "und", daß der logische Wert des
Bits gesetzt wird, wenn beide Bedingungen erfüllt sind, und
"oder" bezeichnet, daß der logische Wert des Bits gelöscht
wird, wenn eine bzw. mindestens eine der Bedingungen erfüllt
ist. Weiterhin bedeutet "Zyklus" ein Zyklus des Taktsignales.
Die MC-Betriebsschaltung 5a von Fig. 4, die die Busbetriebs
steuerschaltung BOC und die Steuerschaltung LECC für niedrigen
elektrischen Energieverbrauch mit den obigen Funktionen ent
hält, kann durch funktionelle Beschreibung unter Verwendung von
Verilog-HDL (Verilog-Mardware-Beschreibungssprache) und ähnli
chem entworfen werden.
Bei dem Mikrokontroller spart der einfache Betrieb, d. h.
Schreiben eines logischen Wertes in das Steuerregister RG für
niedrigen elektrischen Energieverbrauch, zu verbrauchende elek
trische Energie. Wenn der Chip T, der die CPU 1 und den DRAM 2
enthält, als ein Speicher verwendet wird, ist es nur notwendig,
die Schaltung in den CPU-Schlafmodus zu bringen, so daß die CPU
1 abgestellt wird, die nicht arbeiten muß.
Weiterhin wird, sogar wenn die Takterzeugung komplett in dem
Bereitschaftszustandsmodus gestoppt wird, wenn die Schaltung
auf dem Chip T nicht arbeiten muß, der Inhalt des DRAM 2 erhal
ten. Der Speicherkontroller 5 führt automatisch die dem benö
tigten Betrieb entsprechend dem in dem Steuerregister RG für
niedrigen elektrischen Energieverbrauch gespeicherten Wert
durch.
Die vorliegende Anordnung erleichtert im Vergleich mit der des
Standes der Technik die Last des Benutzers, der den Mikrokon
troller benutzt.
Claims (5)
1. Integrierte Schaltungseinrichtung mit
einer Synchronisierungssignalerzeugungsschaltung (3), die die Erzeugung eines Synchronisierungssignales stoppt, wenn eine Be reitschaftszustandsanforderung (D3) gegeben ist,
einer Verarbeitungsschaltung (1) zum Ausführen einer Anweisung während das Synchronisierungssignal empfangen wird,
einer Speicherschaltung (2), die einen Betrieb durchführt wäh rend des Empfangens des Synchronisierungssignales und seinen Inhalt darin unabhängig erhält, wenn eine Eigensteuerungsanfor derung (D2) gegeben ist, und
einer Steuerschaltung (5) zum Durchführen einer sequentiellen Versorgung der Eigensteuerungsanforderung (D2) und der Bereit schaftszustandsanforderung (D3), wenn ein Schreibsignal mit ei nem Wert einer ersten Logik ("11") durch die Verarbeitungs schaltung (1) gegeben ist.
einer Synchronisierungssignalerzeugungsschaltung (3), die die Erzeugung eines Synchronisierungssignales stoppt, wenn eine Be reitschaftszustandsanforderung (D3) gegeben ist,
einer Verarbeitungsschaltung (1) zum Ausführen einer Anweisung während das Synchronisierungssignal empfangen wird,
einer Speicherschaltung (2), die einen Betrieb durchführt wäh rend des Empfangens des Synchronisierungssignales und seinen Inhalt darin unabhängig erhält, wenn eine Eigensteuerungsanfor derung (D2) gegeben ist, und
einer Steuerschaltung (5) zum Durchführen einer sequentiellen Versorgung der Eigensteuerungsanforderung (D2) und der Bereit schaftszustandsanforderung (D3), wenn ein Schreibsignal mit ei nem Wert einer ersten Logik ("11") durch die Verarbeitungs schaltung (1) gegeben ist.
2. Integrierte Schaltungseinrichtung nach Anspruch 1 weiter
mit
einem Register (RG) zum Speichern des Schreibsignales.
3. Integrierte Schaltungseinrichtung nach Anspruch 1 oder 2
weiter mit
einem Cache (6),
wobei die Steuerschaltung (5) ein Löschen des Caches (6) vor
dem sequentiellen Versorgen der Eigensteuerungsanforderung (D2)
und der Bereitschaftszustandsanforderung (D3) durchführt, wenn
das Schreibsignal mit dem Wert der ersten Logik durch die Ver
arbeitungsschaltung (1) gegeben ist.
4. Integrierte Schaltungseinrichtung nach Anspruch 3, wobei
die Steuerschaltung (5) die an sie zu gebende Unterbrechungsan
forderung in dem Löschen und dem sequentiellen Versorgen aus
schließt.
5. Integrierte Schaltungseinrichtung nach einem der Ansprüche
1 bis 4, wobei
die Steuerschaltung (5) selektiv das an die Verarbeitungsschal
tung (1) einzugebende Synchronisierungssignal durch Erzeugen
eines Freigabesignals (CMS1) mit einer Logik, die "nicht er
laubt" anzeigt, sperrt, wenn das Schreibsignal mit einem Wert
einer zweiten Logik ("01") durch die Verarbeitungsschaltung (1)
gegeben ist.
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