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GEBIET DER ERFINDUNG
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Die
Erfindung bezieht sich auf Mikroarchitektur-Bandbreitenbegrenzung
für spezifische
Prozessorleistungszustände.
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HINTERGRUND DER ERFINDUNG
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Ein
moderner Prozessor, wie ein Intel® Architektur-Prozessor
oder ein anderer Markenprozessor, hat allgemein mehrere verfügbare Leistungszustände, um
Leistungskonservierung zu ermöglichen,
wenn der Prozessor nicht beschäftigt
ist. Prozessoren haben generell einen vollständig betriebsfähigen Leistungszustand, der
als C0 bezeichnet wird. C0 hat generell einen Hochfrequenz-Modus
(HFM) und einen Niederfrequenz-Modus (LFM). Ein weiterer üblicher
Prozessorleistungszustand ist C1E. Im C1E-Zustand ist der Prozessor
für Snoop-Dienste
verfügbar,
er führt
aber keine Befehle aus oder ordnet sie rück. Snoop-Dienste erfordern
eine bestimmte Spannung, die ausreichend ist, um den Prozessor-Cache
betriebsfähig
zu halten.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorliegende Erfindung ist exemplarisch und in keiner Weise einschränkend durch
die Zeichnungen dargestellt, in denen gleiche Bezugsnummern ähnliche
Elemente bezeichnen und in denen Folgendes dargestellt ist:
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1 beschreibt
eine Ausführungsform
eines Computersystems, das fähig
ist Mikroarchitektur-Bandbreitenbegrenzung zu verwenden, um den
Betrieb bei einem erweiterten Prozessor-Haltzustand mit einer niedrigeren
Versorgungsspannungsebene als mit dem Zustand kompatibel zu ermöglichen.
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2 beschreibt
eine Ausführungsform
der Power-Management-Logik, die genutzt wird, um eine tiefe C1E-Spannung
zu implementieren.
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3 ist
das Flussdiagramm einer Ausführungsform
eines Prozesses, um in einen tiefen C1E-Prozessor-Power-Management-Zustand
einzusteigen und ihn zu beenden.
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DETAILBESCHREIBUNG DER ERFINDUNG
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Es
werden Ausführungsformen
von einem Verfahren, einer Einheit und einem System offenbart, um einen
Prozessor unter Implementierung von Prozessor- Bandbreitenbegrenzung in einem C1E-Leistungszustand
zu betreiben, bei dem die Spannung niedriger ist als die C1E-Leistungszustandspannungsebene.
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Ein
moderner Prozessor hat allgemein mehrere verfügbare Leistungszustände, um
Leistungskonservierung zu ermöglichen,
wenn der Prozessor nicht beschäftigt
ist. Bei vielen Prozessoren beinhaltet einer dieser Zustände den
C0-Zustand, ein Zustand, bei dem der Prozessor vollständig betriebsfähig ist.
Während
des Normalbetriebs arbeitet der Prozessor im C0-Zustand entweder
in einem Hochfrequenz-Modus (HFM) oder in einem Niederfrequenz-Modus
(LFM). Am Prozessor wird im HFM gegenüber dem LFM eine unterschiedliche Spannung
angelegt, wobei die LFM-Spannung generell eine niedrigere Spannung
ist als die HFM-Spannung.
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Ein
anderer Prozessorleistungszustand ist der C1E-Zustand, der erfordert,
dass der Prozessor für Snoop-Dienste
verfügbar
ist. Bei vielen Ausführungsformen
könnte
der C1E-Zustand als ein „erweiterter
Prozessor-Haltzustand” bezeichnet
werden. Der C1E-Zustand
erfordert im Verhältnis
zum C0-HFM-Zustand eine niedrigere Versorgungsspannung am Prozessor.
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Bei
der Standard-LFM-Spannung ist ein Prozessor zur Disposition und
Rückordnung
der maximalen Anzahl an Befehlen pro Taktzyklus fähig. Allgemein
nutzt der C1E-Zustand die gleiche Spannung wie die LFM-Spannung,
denn beim Wecken vom C1E-Zustand kann der Prozessor sofort zu einer
maximalen Ausführungs-
und Rückordnungsrate
wechseln. Um die Leistungsaufnahme im C1E-Zustand zu senken, kann
eine tiefe C1E-Spannung implementiert werden, die eine niedrigere
Spannung ist als die Standard-C1E-Spannung (d. h. LFM-Spannung).
Die tiefe C1E-Spannung ist mit maximalen Befehlsdispositions- und
Rückordnungsraten
nicht kompatibel. Um daher die Spannungskompatibilität mit einer
potentiellen Dispositions- und Rückordnungsrate
beim Beenden des C1E-Zustands bei der tiefen C1E-Spannung aufrechtzuerhalten,
kann der Prozessor Mikroarchitektur-Bandbreitenbegrenzung, wie z.
B. Begrenzung der Befehlsdispositionsrate oder der Befehlrückordnungsrate,
sofort nach dem Beenden des C1E-Zustands implementieren. Da das
Begrenzen die Bandbreite der durch den Prozessor hindurchgehenden
Befehle begrenzt, werden die Prozessor-Leistungsverbrauchsgrenzen
auch reduziert.
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Wenn
der Prozessor den C1E-Zustand bei der tiefen C1E-Spannung beendet,
finden zwei Dinge statt. Zuerst wird die Spannungsebene beginnen
auf die Standard-LFM- Spannung
hochzufahren, da diese Spannung mit einer maximalen Prozessor-Ausführungsund
Rückordnungsrate
kompatibel ist. Des Weiteren kann der Prozessor in der Zeit nach
dem Beenden des C1E-Zustands und bevor die Spannung die LFM-Spannung erreicht,
einen Mikroarchitektur-Bandbreitenbegrenzungsmechanismus implementieren,
der die maximal mögliche
Leistungsaufnahme senken kann und daher die erforderliche Spannung
auf mindestens die tiefe C1E-Spannung senkt.
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Dies
ermöglicht,
dass die tiefe C1E-Spannung während
des C1E-Zustands am Prozessor angelegt wird und hält die Spannungskompatibilität beim Beenden
des C1E-Zustands
aufrecht, während
die Spannung anfänglich
auf die LFM-Spannung hochfährt.
Der Betrag der Spannungsversorgungsreduktion ist prozessor- und
anwendungsspezifisch. Während
zum Beispiel das Begrenzen erhöht
wird, vergrößert sich
die verfügbare Reduktion
der Spannung.
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Die
Verweise in der folgenden Beschreibung und in den Schutzansprüchen auf „eine Ausführungsform” oder „die Ausführungsform” der offenbarten
Technologien bedeuten, dass eine bestimmte in Verbindung mit der
Ausführungsform
beschriebene Funktion, Struktur oder Eigenschaft zumindest in einer
Ausführungsform
der offenbarten Technologien enthalten ist. Aus diesem Grund verweisen
verschiedene Vorkommen des in dieser Spezifikation häufig verwendeten
Ausdrucks „in
einer Ausführungsform” nicht
immer zwingend auf dieselbe Ausführungsform.
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In
der folgenden Beschreibung und in den Schutzansprüchen sind
die verwendeten Begriffe „enthält” und „umfassen” sowie
deren möglicherweise
verwendeten Ableitungen als Synonyme zu verstehen. Zusätzlich können in
der folgenden Beschreibung und in den Schutzansprüchen die
Begriffe „gekoppelt” und „verbunden” und deren
Ableitungen verwendet werden. Diese Begriffe sind jedoch nicht als
Synonyme füreinander
zu verstehen. Stattdessen kann in bestimmten Ausführungsformen „verbunden” verwendet
werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem
physischen oder elektrischen Kontakt miteinander stehen. „Gekoppelt” kann bedeuten,
dass zwei oder mehr Elemente in direktem physischen oder elektrischen
Kontakt sind. Jedoch kann „gekoppelt” auch bedeuten,
dass zwei oder mehr Elemente nicht in direktem Kontakt miteinander sind,
trotzdem aber miteinander arbeiten oder interagieren.
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1 beschreibt
eine Ausführungsform
eines Computersystems, das fähig
ist Mikroarchitektur-Bandbreitenbegrenzung zu verwenden, um den
Betrieb beim Beenden eines erweiterten Prozessor-Haltzustandes mit
einer niedrigeren Versorgungsspannungsebene als mit dem Zustand
kompatibel zu ermöglichen.
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Bei
verschiedenen Ausführungsformen
kann das Computersystem im Umfang der verschiedenen Ausführungsformen,
die unten beschrieben sind, ein Desktop-Computer, ein Server-Computer,
ein Laptop, ein tragbares elektronisches Gerät, ein TV-Set-Top-Computer, ein in
ein Gerät
oder Fahrzeug integrierter Computer oder jede andere Art von denkbarem
Computersystem sein.
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Bei
vielen Ausführungsformen
enthält
das Computersystem einen Prozessor 100. Der Prozessor kann einen
einzelnen Kern, wie z. B. ein Kern 102, oder mehrere Kerne,
wie die Kerne 102 und 104 (oder mehr) beinhalten.
Ein Cache-Speicher 106 befindet sich auch auf der Prozessorchiplage.
Der Cache-Speicher 106 kann mehre Cache-Ebenen, wie z.
B. ein Level-1-Cache und ein Level-2-Cache enthalten. Des Weiteren
kann jede der verschiedenen Ebenen von Cache-Speicher 106 gemeinsam
benutzt werden oder es kann bei verschiedenen Ausführungsformen
einen Cache-Speicher pro Kern geben, wenn es mehrere Kerne im Prozessor gibt.
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Bei
einigen Ausführungsformen
kann der Prozessor 100 ein Intel® Architektur-Mikroprozessor sein. Bei
einigen Ausführungsformen
kann der Prozessor 100 die Intel SpeedStep® Technologie
oder eine andere im Zusammenhang mit dem Power-Management stehende Technologie enthalten,
die zwei oder mehr Spannungs-/Frequenzarbeitspunkte bereitstellt.
Bei einigen Ausführungsformen
kann der Prozessor 100 eine unterschiedliche Art von Prozessor
sein, wie z. B. ein eingebetteter Prozessor oder ein Digitalsignal-Prozessor.
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Ein
Mikroarchitektur-Begrenzungsmechanismus kann mehrere Formen annehmen.
Bei einigen Ausführungsformen
kann der Mikroarchitektur-Begrenzungsmechanismus die Rückordnungsrate
der Befehle, die durch den Prozessor ausgeführt werden, begrenzen. Bei
anderen Ausführungsformen
kann der Mikroarchitektur-Begrenzungsmechanismus die Zuweisung von
Befehlen begrenzen, die an einen Scheduler, der auszuführende Befehle
disponiert, gesendet werden. Zum Beispiel kann ein Scheduler, der
Befehle disponiert, ein oder mehrere tote Taktzyklen erzwingen,
bei denen kein Befehl zwischen den Taktzyklen (die genutzt werden,
um Befehle zu disponieren) disponiert wird.
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Bei
einigen Ausführungsformen
begrenzt die Mikroarchitektur-Bandbreitenbegrenzung
die Disposition und/oder Rückordnung
von Befehlen in einer RISC-Architektur (RISC – reduced instruction set computer; Computer
mit reduziertem Befehlsvorrat). Bei anderen Ausführungsformen begrenzt die Mikroarchitektur-Bandbreitenbegrenzung
die Disposition und/oder Rückordnung
von Befehlen in einer CISC-Architektur (CISC – complex instruction set computer;
Computer mit erweitertem Befehlsvorrat). Bei CISC-Ausführungsformen
werden Befehle, die der Prozessor ausführt, in eine oder mehrere Mikroarchitektur-Operationen
(μOp) aufgegliedert. μOp sind generell
unteilbar und sie bilden die Befehls-Pipeline eines CISC-Prozessors.
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Deshalb
beinhaltet der Prozessor bei vielen RISC- und CISC-Ausführungsformen
eine Dispositionseinheit, um Befehle zu disponieren, die von der
Ausführungseinheit
des Prozessors auszuführen
sind, und auch eine Rückordnungseinheit,
um die Befehle rückzuordnen
die bereits durch die Ausführungseinheit
befördert
wurden. Die Leistungsaufnahme des Prozessors wird teilweise durch
die Dispositionsrate und die Rückordnungsrate
des Prozessors bestimmt. Die meisten Prozessoren haben die Fähigkeit
mehr als einen Befehl pro Taktzyklus zu disponieren und rückzuordnen.
Zum Beispiel können
viele Prozessoren bis zu vier Befehle während jedes Taktzyklus disponieren
und rückordnen.
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Bandbreitenbegrenzung
kann durch den Prozessor geschehen, wenn der Kern auf die Disposition oder
Rückordnung
von weniger als der maximalen Anzahl an Befehlen pro Taktzyklus
begrenzt ist. Wenn die Rückordnungseinheit
zum Beispiel normalerweise vier Befehle pro Taktzyklus rückordnen
kann und die Logik innerhalb des Prozessors die Rückordnungsrate
auf einen Befehl pro Taktzyklus begrenzt, dann wird der Prozessor
wesentlich begrenzt, was zu einer niedrigeren Leistung als auch
zu einer geringeren potentiellen Verlustleistung führt.
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Jeder
Kern kann eine Dispositionseinheit (SU), wie z. B. SU 134 und
SU 136 für
die Kerne 102 bzw. 104, enthalten. Zusätzlich kann
jeder Kern eine Rückordnungseinheit
(RU), wie z. B. RU 106 und RU 108 für die Kerne 102 bzw. 104,
enthalten.
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Die
Logik innerhalb einer SU disponiert die durch den Kern auszuführenden
Befehle. In einer CISC-Architektur kann die SU Befehle in einer
Out-Of-Order-Weise disponieren, um die Ausführung innerhalb der Pipeline
zu beschleunigen. Zusätzlich
kann die RU bei einer CISC-Architektur einen Neuordnungspuffer (ROB)
beinhalten. Der ROB innerhalb der RU einer CISC-Architektur bringt
die μOp
in eine ursprüngliche Programmreihenfolge
zurück,
nachdem die μOp
(möglicherweise
in Unordnung) ausgeführt
wurden.
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Wie
oben angegeben haben die meisten Prozessoren die Fähigkeit
mehr als einen Befehl pro Kerntakt sowohl zu disponieren als auch
rückzuordnen.
Zum Beispiel können
bei vielen Prozessoren pro Kern vier Befehle während jedem Kerntakt disponiert
und rückgeordnet
werden. Deshalb kann Mikroarchitektur-Bandbreitenbegrenzung stattfinden,
wenn Logik innerhalb der SU, der RU oder beiden die Dispositionsrate
und/oder die Rückordnungsrate
von Befehlen auf weniger als vier Befehle pro Kerntakt begrenzt.
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Bei
einigen Ausführungsformen
findet Begrenzung statt, wenn die Logik innerhalb der SU die Dispositionsrate
auf einen Befehl pro Kerntakt begrenzt, anstatt auf die ausführbare maximale
Rate von vier Befehlen pro Kerntakt. Bei anderen Ausführungsformen
tritt Begrenzung auf, wenn Logik innerhalb der SU Dispositionsbefehle,
anstatt bei jedem Kerntakt, bei jedem zweiten Kerntakt disponiert.
Wenn daher die maximale Dispositionsrate vier Befehle pro Takt beträgt und wenn
nur jeder zweite Takt für
Dispositionszwecke verfügbar ist,
wird die effektive maximale Dispositionsrate auf zwei Befehle pro
Kerntakt reduziert.
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Bei
anderen Ausführungsformen
findet Begrenzung statt, wenn die Logik innerhalb der RU die Rückordnungsrate
auf einen Befehl pro Kerntakt begrenzt, anstatt auf die ausführbare maximale
Rate von vier Befehlen pro Kerntakt. Viele andere Standard-Mikroarchitektur-Bandbreitenbegrenzungsmechanismen
oder eine Kombination von Mechanismen können implementiert werden.
Das Resultat von jedem Begrenzungsmechanismus ist, dass der Durchsatz
an Befehlen in einer Zeitspanne auf weniger als den durch den Kern
erzeugbaren begrenzt ist. Dies führt
zu weniger als der optimalen Befehlsflussbandbreite durch einen
Kern und deshalb wird der Kern während
der Begrenzung nie einen Zustand erreichen, bei dem die maximal
angegebene Versorgungsspannung erforderlich ist.
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Daher
kann während
der Mikroarchitektur-Bandbreitenbegrenzung die am Kern angelegte
Spannung reduziert werden.
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Zusätzlich hat
der Prozessor bei vielen Ausführungsformen
auch einen integrierten Speicher-Controller 112. Bei anderen
Ausführungsformen,
die nicht abgebildet sind, ist der Speicher-Controller 112 ein
diskretes Bauelement oder er ist in ein vom Prozessor 100 getrenntes
Brückenelement
oder in einem anderen System-Chip integriert. Der Speicher- Controller 112 ist
durch eine Prozessor-Speicher-Kopplungsstruktur mit dem Systemspeicher 114 gekoppelt.
Der Speicher-Controller 112 ermöglicht dem Prozessor 100 und
jedem anderen Bauelement im Computersystem auf den Systemspeicher 114 zuzugreifen.
Bei vielen Ausführungsformen kann
der Systemspeicher 114 eine Form von Random Access Memory
(RAM) wie z. B. ein dynamischer RAM (DRAM), Flash-Speicher oder eine
andere Form von Speicher umfassen.
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Der
Prozessor ist bei vielen Ausführungsformen
auch mit einem diskreten Ein/Ausgangs-(I/O – Input/Output)-Komplex 116 gekoppelt.
Bei anderen Ausführungsformen,
die nicht abgebildet sind, kann der I/O-Komplex in den Prozessor
integriert sein. Der I/O-Komplex 116 kann ein oder mehrere
integrierte I/O-Host-Controller
(nicht abgebildet) enthalten, die I/O-Geräten wie Tastaturen, Massenspeichergeräten usw. ermöglichen,
sich mit dem Computersystem zu verbinden.
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Das
System enthält
auch einen mit dem Prozessor 100 gekoppelten Voltage Regulator
(VR – Spannungsregler) 118.
Der VR 118 stellt dem Prozessor eine Betriebsspannung zur
Verfügung
und kann in Übereinstimmung
mit einer Version der Intel® Mobile Voltage Positioning
(IMVP) Spezifikation, wie die IMVP-6 Spezifikation, betrieben werden.
Der VR 118 kann Logik enthalten, die auf ein oder mehrere
Signale reagiert, um die Spannung zum Prozessor 100 auf
einen Niederspannungszustand oder mehrere zu reduzieren. Die VR 118-Logik
kann auch die Spannung zum Prozessor 100 wieder hochfahren,
nachdem ein Niederspannungszustand beendet wurde. Des Weiteren kann
der VR 118 bei anderen Ausführungsformen, die nicht abgebildet sind,
in den Prozessor 100 integriert sein.
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Der
Prozessor 100 enthält
auch eine Leistungszustand-Einstiegs-/Ausstiegslogik 120,
um den Einstieg und den Ausstieg aus einem oder mehren Spannungszuständen zu
kontrollieren. Jeder Leistungszustand enthält eine spezifische Spannung,
die als Betriebsspannung vom VR 118 am Prozessor angelegt
wird. Bei bestimmten Ausführungsformen
kann der Prozessor unter Verwendung eines VID-(Voltage ID – Spannungskennzeichnung)-Werts
einen Spannungswert zum VR 118 senden. Bei anderen Ausführungsformen kann
der Prozessor Spannungswerte zum VR unter Verwendung von Informationen,
die sich von VIDs unterscheiden, senden. Die zum VR gesandte Information
ist anwendungsspezifisch, da verschiedene Plattformen verschiedene
Typen von VRs nutzen, die unterschiedliche Ausführungen von Spannungsmodifizierung-Befehlen/-Informationen
akzeptieren.
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Bei
vielen Ausführungsformen,
die VIDs verwenden, wird eine Leistungszustands-VID mit einer spezifischen Prozessor-Betriebsfrequenz
gepaart. Daher ist bei vielen Ausführungsformen eine Leistungszustandstabelle,
die Spannungs-/Frequenzpaare speichert, im Computersystem gespeichert.
Diese Tabelle kann innerhalb des Mikrocodes im Prozessor 100,
im Speicher innerhalb des I/O-Komplexes 116, im BIOS (Basic Input-Output System) 122 oder
in einer anderen Firmware im System untergebracht sein. Bei vielen
Ausführungsformen
enthält
die Leistungszustandstabelle inkrementelle Spannungswerte in einer
linearen Weise. Zum Beispiel kann der erste Tabelleneintrag dem
niedrigsten Spannungsbetrag entsprechen und nachfolgende Einträge können dann
die Spannung linear mit einem gleich bleibenden Betrag für jeden
Eintrag erhöhen. Bei
anderen Ausführungsformen
kann der erste Tabelleneintrag dem höchsten Spannungsbetrag für den Prozessor
entsprechen und die nachfolgenden Einträge können die Spannung linear mit
einem gleich bleibenden Betrag für
jeden Eintrag vermindern.
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Bei
vielen Ausführungsformen
wird ein Betriebssystem 124 in den Systemspeicher 114 geladen,
wenn das Computersystem betriebsfähig ist. Das Betriebssystem
kann Code beinhalten, um ein Advanced Configuration and Power Interface
(ACPI – fortschrittliche
Konfigurations- und Leistungsschnittstelle) 126 zu unterstützen. Durch
Verwendung dieses Codes kann das Betriebssystem Zugang zur Leistungszustandstabelle
haben und die ACPI-Schnittstelle befehligen, in verschiedene Leistungszustände ein-
und auszusteigen.
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Der
I/O-Komplex 116 enthält
bei vielen Ausführungsformen
auch einen Power-Management-Mikrocontroller 128.
Der Power-Management-Mikrocontroller 128 enthält Zustandssteuerungslogik,
die mit dem Prozessor 100 verbundene Wechsel zwischen Power-Management-Zuständen und
normalen Betriebszuständen kontrollieren
kann. Jeder Power-Management-Zustand hat mindestens eine bestimmte
Spannungsebenen- und Frequenz-Kombination. Die Spannungsebene ist
die am Prozessor vorgegebene Spannungsebene und die Frequenz ist
die Frequenz, mit der der Prozessor arbeitet. Der Power-Management-Mikrocontroller 128 kann
der Spannungsmodifizierungslogik 130 innerhalb des VR 118 Informationen
zur Verfügung
stellen, um die am Prozessor 100 angelegte Spannung einzustellen.
Der Power-Management-Mikrocontroller 128 kann auch einer
Taktgeneratorschaltung 132 Informationen bereitstellen,
um dem Prozessor 100 ein Taktsignal zu geben. Bei vielen
Ausführungsformen
ist die Taktgeneratorschaltung 132 ein Phase Locked Loop
(PLL – Phasenregelkreis).
Bei vielen Ausführungsformen
kann die Leistungszustand-Einstiegs-/Ausstiegslogik 120 auch die
Modifizierung der Frequenz für
verschiedene Leistungszustände
innerhalb des Prozessors kontrollieren. Es gibt generell mehrere
Power-Management-Zustände.
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Hiernach
werden Ausführungsformen
beschrieben, um den Prozessor 100 von einem vollständig betriebsfähigen C0-Leistungszustand
zu einem C1E-Leistungszustand und wieder zurück wechseln zu lassen, wobei
Mikroarchitektur-Bandbreitenbegrenzung während des tiefen C1E-Spannungszustands
und während den Übergangen
zwischen dem tiefen C1E-Spannungszustand und dem LFM-Spannungszustand
angewendet wird.
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Zu
einem Zeitpunkt, an dem der Prozessor im C0-Leistungszustand arbeitet,
kann vom Betriebssystem oder von einer anderen Stelle im Computersystem
ein ACPI oder ein anderer Befehl zum Power-Management-Mikrocontroller 128 gesendet
werden, um den Prozessor 100 auf den C1E-Zustand herunterzubringen. Bei
einigen Ausführungsformen
wird der Prozessor 100, wenn er bei der HFM-Frequenz arbeitet,
zuerst zum LFM-Frequenz-/Spannungspaar
heruntergebracht, welches eine niedrigere unterstützte Frequenz
und korrespondierende Spannung ist. Um den Prozessor zur LFM-Frequenz
zu wechseln, kann die Leistungszustand-Einstiegs-/Ausstiegslogik 120 die
Frequenz ändern.
Bei alternativen Ausführungsformen
kann der Taktgenerator 132 den am Prozessor 100 vorgegebenen
Takt, der die Frequenz des Prozessors 100 zusätzlich verändern wird,
extern ändern.
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Wenn
die Frequenz auf die LFM-Frequenz geändert wird, sendet der Power-Management-Mikrocontroller 128 bei
vielen Ausführungsformen
Spannungsinformationen wie z. B. ein VID zum VR 118, um
die Spannung auf die LFM-Spannungsebene
zu senken. Die LFM-Spannungsebene ist die gleiche Spannung, die
der Prozessor verwendet, wenn er sich in einem Standard-C1E-Zustand
befindet.
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Bei
einigen Ausführungsformen
kann die Leistungszustand-Einstiegs-/Ausstiegslogik 120 den
Prozessor in den C1E-Zustand einsteigen lassen, sobald sich die
Frequenz und die Spannung auf LFM-Ebene befinden. Wie oben erwähnt verlangt
der C1E-Zustand, dass der Prozessor für Snoop-Dienste verfügbar ist,
aber der Prozessor führt
in diesem Zustand keine Befehle aus.
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Beim
Einstieg in den C1E-Zustand kann der Power-Management-Mikrocontroller 128 einen
Befehl an die Spannungsmodifizierungslogik 130 innerhalb
des VR 118 senden, um die Spannung unter die mit der C1E-/LFM-Frequenz
gepaarte Spannung zu senken. Bei einigen Ausführungsformen kann diese Spannungsebene
durch subtrahieren eines Delta-VID-Werts vom Standard-LFM-/C1E-VID-Wert
herunter gebracht werden. Daher kann der resultierende niedrigere
VID-Wert an den VR 118 gesendet werden, um die Spannung
zu senken. Diese Spannungsebene, die unter die LFM-/C1E-Standardspannungsebene
reduziert ist, kann als eine tiefe C1E-Spannungsebene bezeichnet
werden. Bei verschiedenen Ausführungsformen
(mit verschiedenen Prozessoren) kann der Betrag, um den die am Prozessor
angelegte Spannung gesenkt werden kann, variieren.
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Bei
vielen Ausführungsformen
kann der Mikroarchitektur-Bandbreitenbegrenzungsmechanismus
zur gleichen Zeit, wenn die tiefe C1E-Spannungsinformation zum VR 118 gesendet
wird, in Eingriff sein. Bei vielen Ausführungsformen ist das Signal,
das den VR 118 anweist, die an dem/den Kern(en) angelegte
Spannung zu senken, das gleiche Signal, das zum Prozessor gesendet
werden kann, um den/die Kern(e) anzuweisen den Begrenzungsmechanismus
in Eingriff zu bringen. Daher kann der Mikroarchitektur-Bandbreitenbegrenzungsmechanismus
mit dem C1E-Zustand beschäftigt
sein, obwohl der Prozessor keine Befehle ausführt. Dies ermöglicht dem
Prozessor den C1E-Zustand schnell zu beenden und wieder Befehle
im C0-LFM-Zustand auszuführen,
ohne darauf zu warten, dass die Spannung das Hochfahren von der
tiefen C1E-Spannung auf die Standard-LFM-/C1E-Spannungsebene beendet.
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Mit
anderen Worten wird der Begrenzungsmechanismus genutzt, um den Prozessor-Befehlsdurchsatz während Abschnitten
des LFM-Zustands zu begrenzen, in denen sich die am Prozessor angelegte
Spannung unter der LFM-/C1E-Spannungsebene befindet. Insbesondere
wenn der Prozessor aus dem C1E-Zustand in den LFM-Zustand gelangt,
gibt es einen endlichen Betrag an Zeit den der VR 118 benötigen würde, um
die Spannung von der tiefen C1E-Spannungsebene auf die LFM-/C1E-Spannungsebene
hochzufahren. Daher wird es während
dieser Zeitspanne dem/den Prozessor-Kern(en) ermöglicht, Befehle auszuführen, wie
sie im C0-LFM-Zustand ausgeführt
werden, obgleich die Spannung niedriger ist als die für den LFM-Zustand
vorgegebene, da der Begrenzungsmechanismus den Prozessor dabei einschränkt ein
hohes Arbeitspensum zu bearbeiten, welches die LFM-Spannungsebene
erfordert.
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Deshalb
kann bei vielen Ausführungsformen
zu einem Zeitpunkt, an dem der Prozessor im C1E-Leistungszustand
bei der tiefen C1E-Spannungsebene arbeitet, ein Interrupt an den
Power-Management-Mikrocontroller 128 gesendet werden, um
den Prozessor zum vollständig
betriebsfähigen
C0-Leistungszustand zu wecken. Bei vielen Ausführungsformen wird/werden der/die
Kern(e) damit beginnen, ein Weckverfahren zu starten und Standardinterrupts
bei der LFM-Frequenz zu bedienen, sobald der Interrupt erhalten
wurde. Zu Beginn des Übergangs
vom C1E zum C0 kann der Power-Management-Mikrocontroller 128 Informationen
an den VR 118 (und an die Spannungsmodifizierungslogik 130 innerhalb
des VR 118) senden, um damit zu beginnen, die Spannung
von der tiefen C1E-Spannungsebene auf die Standard-LFM-/C1E-Spannungsebene hochzufahren.
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Bei
einigen Ausführungsformen
setzt sich die Mikroarchitektur-Begrenzung fort, bis die Spannungsebene
die LFM-Spannungsebene erreicht. Bei diesen Ausführungsformen endet das Begrenzen,
sobald die LFM-Spannungsebene erreicht wurde. Bei anderen Ausführungsformen
kommt der Prozessor aus dem C1E-Zustand und geht direkt zum C0-HFM-Zustand über. Bei
diesen Ausführungsformen
setzt sich das Begrenzen mindestens so lange fort, bis die Spannungsebene
während
des Hochfahrens der Spannung die LFM-Spannungsebene erreicht. Bei
diesen Ausführungsformen
endet das Begrenzen für
das verbleibende Hochfahren der Spannung auf die C0-HFM-Spannung, sobald
die Spannungsebene auf die LFM-Standardspannungsebene angestiegen
ist.
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2 beschreibt
eine Ausführungsform
der Power-Management-Logik, die genutzt wird, um eine tiefe C1E-Spannung
zu implementieren. Bei vielen Ausführungsformen werden Werte in
die Logik eingegeben. Die Werte, die bei einigen Ausführungsformen
den Software-Frequenzwert 200, den LFM-Frequenzwert 202,
den Software-Spannungswert 204 und den LFM-Spannungswert 206 beinhalten,
sind Werte, die von einer oder mehreren Arten von Speicherorten
stammen, die diese Werte speichern. Bei einigen Ausführungsformen
können
diese Werte in Registern im Prozessor oder an anderer Stelle innerhalb
des Computersystems gespeichert werden. Bei anderen Ausführungsformen
werden die Werte in einem nichtflüchtigen mit dem BIOS verbundenen
Speicher, im Systemspeicher oder an einem anderen Speicherort innerhalb
des Computersystems gespeichert. Bei vielen Ausführungsformen können die
Werte repräsentative
Werte umfassen, die Orten in einer oder mehreren Tabellen, die innerhalb
des Computersystems an einem oder mehren Speicherorten gespeichert
sind, entsprechen.
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Zum
Beispiel kann der Frequenzwert mit einer Zeile innerhalb einer Frequenzwertetabelle
korrespondieren. Die Tabelle kann den kompletten Satz an Frequenzen
speichern, bei denen der Prozessor arbeiten kann. Tabelle 1 zeigt
eine Ausführungsform
von einer teilweisen Frequenztabelle. Tabelle 1. Prozessor-Frequenzwertetabelle.
| Frequenzwert
(8-Bit-Wert) | Entsprechende
Prozessorfrequenz |
| 00000000b | 0
GHz |
| 00000010b | 3,0
GHz |
| 00000100b | 2,9
GHz |
| 00000110b | 2,8
GHz |
| 00001000b | 2,7
GHz |
| 00001010b | 2,6
GHz |
| 00001100b | 2,5
GHz |
| 00001110b | 2,4
GHz |
| 00010000b | 2,3
GHz |
| 00010010b | 2,2
GHz |
| 00010100b | 2,1
GHz |
| 00010110b | 2,0
GHz |
| 00011000b | 1,9
GHz |
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Diese
Tabelle beginnt mit der Frequenz bei 0 Gigahertz (GHz), entsprechend
einem Frequenzwert von ausschließlich Nullen. Danach zeigt
die Tabelle, dass für
jedes Inkrement eines binären
8-Bit-Frequenzwerts die entsprechende Frequenz, beginnend bei 3,0
GHz als der hohen Frequenz, um 100 Megahertz (MHz) abnimmt. Obwohl
die Tabelle nur Prozessorfrequenzwerte anzeigt, die auf 1,9 GHz
abnehmen, kann sich eine vollständige
Tabelle unter Verwendung weiterer Inkremente im binären Frequenzwert
und entsprechend weiterer Dekremente der Prozessorfrequenz nach
unten fortsetzen. Diese Tabelle kann wiederum an jedem Ort innerhalb
des Computersystems untergebracht werden, der genügend Speicherplatz
besitzt, um die Tabelle zu speichern. Daher kann der Software-Frequenzwert 200,
welcher sich bei vielen Ausführungsformen
auf den gegenwärtigen
Wert bezieht, den eine Software innerhalb des Systems als einzustellende
Prozessorspannung fordert, einen 8-Bit-Frequenzwert enthalten, der
einer Zeile in einer Frequenzwertetabelle, wie der Tabelle 1, entspricht.
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Bei
einem anderen Beispiel können
die Spannungswerte Zeilen innerhalb einer Spannungstabelle entsprechen,
welche den kompletten Satz an Spannungsebenen, die dem Prozessor
vorgegeben werden können,
speichert. Tabelle 2 zeigt eine Ausführungsform einer teilweisen
Spannungswertetabelle, wie sie unter Verwendung von einzelnen VID-Werten implementiert
ist. Tabelle 2. Spannung/VID-Wertetabelle.
| VID-Wert
(8-Bit-Wert) | Entsprechende
Spannung |
| 00000000b | AUS |
| 00000010b | 1,6 |
| 00000100b | 1,5875 |
| 00000110b | 1,575 |
| 00001000b | 1,5625 |
| 00001010b | 1,55 |
| 00001100b | 1,5375 |
| 00001110b | 1,525 |
| 00010000b | 1,5125 |
| 00010010b | 1,5 |
| 00010100b | 1,4875 |
| 00010110b | 1,475 |
| 00011000b | 1,4625 |
-
Diese
Tabelle beginnt mit der Spannungsabschaltung, wenn der VID-Wert
ausschließlich
Null ist. Danach zeigt die Tabelle, dass für jedes Inkrement eines binären 8-Bit-VID-Werts die
entsprechende Spannung, beginnend bei 1,6 V als der hohen Spannung,
um 0,0125 V abnimmt. Obwohl die Tabelle nur Spannungsversorgungswerte
anzeigt, die auf 1,4625 V abnehmen, kann sich eine vollständige Tabelle
unter Verwendung weiterer Inkremente im binären Wert und entsprechend weiterer
Dekremente der Versorgungsspannung nach unten fortsetzen. Diese
Tabelle kann wiederum an jedem Ort innerhalb des Computersystems
untergebracht werden, der genügend
Speicherplatz besitzt, um die Tabelle zu speichern. Daher kann der
Software-VID-Wert 204, welcher sich bei vielen Ausführungsformen
auf den gegenwärtigen
Wert bezieht, den eine Software innerhalb des Systems als einzustellende
Prozessorspannung fordert, einen 8-Bit-VID-Wert enthalten, der einer Zeile
in einer VID-Wertetabelle, wie der Tabelle 1, entspricht.
-
Der
LFM-Frequenzwert 202 und der LFM-VID-Wert 206 entsprechen
der Prozessorfrequenz und der angewendeten Versorgungsspannung des
Prozessors, wenn sich der Prozessor im LFM befindet. Daher können die
LFM-Spannungs- und Frequenzwerte voreingestellte Werte sein, die
angewendet werden, wenn sich eine Power-Management-Logik dazu entscheidet, den
Prozessor in den LFM zu versetzen. Bei vielen Ausführungsformen
wird auch ein tiefer C1E-Delta-Wert 208 der Power-Management-Logik bereitgestellt.
Der tiefe C1E-Delta-Wert 208 besteht aus einer Differenz
zwischen einem Standard-LFM-VID und der tieferen Spannung die dem
tiefen C1E-VID entspricht. Zum Beispiel kann der LFM-VID 00001010b
sein, der 1,55 V in der Tabelle 2 entspricht. Der tiefe C1E-Spannungswert
kann 00010110b sein, der 1,475 V in der Tabelle 2 entspricht. Daher
würde der
tiefe C1E-Delta-Wert 208 dem Delta zwischen diesen zwei
Werten entsprechen, nämlich
00001100b (d. h. 00001010b + 00001100b = 00010110b).
-
Der
LFM-VID-Wert 206 und der tiefe C1E-Delta-Wert 208 werden
in die Add-Logik 210 eingegeben, welche
die zwei Werte addiert. Das Resultat ist der Wert in der Tabelle
2, der dem tiefen C1E-VID-Wert entspricht.
-
Bei
vielen Ausführungsformen
enthält
Power-Management-Logik mehrere Gates, um zu bestimmen, welcher der
zwei Werte verschiedenen Komponenten innerhalb des Computersystems
zugeführt
wird. Das Gate 212 kann umschalten, um den LFM-VID-Wert 206 oder
den berechneten tiefen C1E-VID-Wert an Gate 214 zu senden.
Das Gate 214 kann wiederum umschalten, um den Software-VID-Wert 204 oder
das Ergebnis vom Gate 212-VID-Wert an VR 118 zu
senden. Schließlich
kann das Gate 216 umschalten, um den Software-Frequenzwert 200 oder
den LFM-Frequenzwert 202 für die Verhältnismodifizierung zum PLL 132 zu
senden.
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Die
Entscheidung, was ein Eingang für
Gate 214 und ein Ausgang für Gate 216 ist, wird
durch die Leistungszustand-Einstiegs-/Ausstiegslogik 120 getroffen.
Die Leistungszustand-Einstiegs-/Ausstiegslogik 120 kann
zwischen einem von der Software festgesetzten VID-Wert und Frequenzwert
und einem LFM-VID-Wert und Frequenzwert umschalten. Bei vielen Ausführungsformen
kann ein tiefer C1E-Steuerwert 218 bestimmen, ob anstatt
des LFM-VID-Werts 206 der tiefe C1E-VID-Wert zu Gate 212 gesendet
wird. Bei einigen Ausführungsformen
kann der tiefe C1E-Steuerwert 218 innerhalb eines Steuerregisters
oder an einem anderen Speicherort im Prozessor oder an einem anderen
Ort innerhalb des Computersystems untergebracht sein. Bei verschiedenen
Ausführungsformen
kann der tiefe C1E-Steuerwert 218 innerhalb des Power-Management-Mikrocontrollers
(128 in 1), innerhalb der Leistungszustand- Einstiegs-/Ausstiegslogik 120,
an einer Stelle im Systemspeicher 114 oder an einem anderen
Ort untergebracht sein.
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Bei
vielen Ausführungsformen
stellt der tiefe C1E-Steuerwert 218 auch Mikroarchitektur-Begrenzungslogik
innerhalb des Kerns bereit, wobei ein Eingangswert vorgibt, ob die
Begrenzungslogik innerhalb des Kerns die durch den Kern beförderten
Befehle begrenzt. Bei einigen Ausführungsformen ist der tiefe C1E-Steuerwert 218 ein
einzelnes Bit. Wenn zum Beispiel der tiefe C1E-Steuerwert 218 „1” ist, würde das
anzeigen, dass das tiefe C1E-Power-Management aktiv ist. Diese „1” würde zu Gate 212 gesendet
werden. Gate 212 würde
wiederum erlauben, dass der berechnete tiefe C1E-VID-Wert von der Add-Logik 210 an
das Gate 214 gesendet wird, da es die Steuerung „1” empfangt.
Der tiefe C1E-Steuerwert 218 von „1” wird auch zur Mikroarchitektur-Begrenzungslogik
gesendet, die den Begrenzungsmechanismus auf Grund der empfangenen „1” in Eingriff
bringt. Wenn hingegen der tiefe C1E-Steuerwert 218 „0” ist, würde das
anzeigen, dass das tiefe C1E-Power-Management inaktiv ist. Diese „0” würde zum
Gate 212 gesendet werden. Gate 212 würde wiederum
erlauben, dass der LFM-VID-Wert
an das Gate 214 gesendet wird, da es die Steuerung „0” empfängt. Der
tiefe C1E-Steuerwert 218 von „0” wird auch
zur Mikroarchitektur-Begrenzungslogik gesendet, die den Begrenzungsmechanismus
auf Grund der empfangenen „0” nicht
in Eingriff bringt.
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Bei
vielen Ausführungsformen
enthält
die Mikroarchitektur-Bandbreitenbegrenzungslogik 224 einen Zeitgeber,
der startet, wenn das tiefe C1E-Power-Management deaktiviert ist. Die Begrenzungslogik
kann warten, bis der Zeitgeber vor dem Deaktivieren des Begrenzungsmechanismus
ein Ende erreicht. Dieser Zeitgeber kann mit der Standardzeitdauer übereinstimmen,
die die Spannung benötigt,
um von der tiefen C1E-Spannungsebene
auf die LFM-Spannungsebene hochzufahren. Bei anderen Ausführungsformen
kann die Logik innerhalb des Kerns oder innerhalb des VR die Mikroarchitektur-Bandbreitenbegrenzungslogik
informieren, wenn die am Prozessor angelegte Spannung die LFM-Spannung
beim Hochfahren der Spannung von der tiefen C1E-Spannungsebene erreicht
hat. Diese an die Begrenzungslogik gegebene Information würde bestätigen, dass
die an dem/den Kern(en) angelegte Spannung mindestens der LFM-Spannungsebene
entspricht. Sobald die Begrenzungslogik bestätigt, dass die LFM-Spannungsebene auf
Grund dieser Information erreicht wurde, kann die Begrenzungslogik
den Begrenzungsmechanismus dann deaktivieren.
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Darüber hinaus
ist bei vielen Ausführungsformen
der tiefe C1E-Steuerwert 218 mit einem begrenzenden Debug-Steuerregister
(Thr. CR Debug) 226 or'd.
Das Debug-Register
kann auch Mikroarchitektur-Bandbreitenbegrenzung implementieren.
Dieses Register würde
dem Kern ermöglichen,
die Befehlsdurchsatzrate zu begrenzen, ohne eine Änderung
im zu dem VR 118 gesendeten VID zu verursachen.
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3 ist
ein Flussdiagramm von einer Ausführungsform
eines Prozesses, um in einen tiefen C1E-Prozessor-Power-Management-Zustand
einzusteigen und ihn zu beenden. Dieser Prozess erfolgt durch eine
Verarbeitungslogik, die eine Hardware, eine Software oder eine Kombination
aus beidem sein kann. Zusätzlich kann
bei verschiedenen Ausführungsformen
Verarbeitungslogik innerhalb des Prozessors, innerhalb eines I/O-Komplexes und getrennt
vom Prozessor, innerhalb vom Systemspeicher oder an anderer Stelle
im Computersystem untergebracht werden. Außerdem kann die Verarbeitungslogik,
die die Blöcke
innerhalb des Flussdiagramms ausführt, an mehr als einem dieser
Orte untergebracht sein. Der Prozess beginnt damit, dass eine Verarbeitungslogik
bestimmt, ob es einen Befehl, eine Anweisung oder eine andere Information
gibt, die bestimmt, dass der Prozessor in einen tiefen C1E-Zustand
(Verarbeitungsblock 300) einsteigt. Der tiefe C1E-Zustand ist ein Prozessor-Power-Management-Zustand,
wie er hinsichtlich den 1 und 2 beschrieben
ist, der dem Prozessor ermöglicht
im C1E-Zustand („erweiterter
Prozessor-Haltzustand”)
mit einer Versorgungsspannung, die unter der normal vorgegebenen
Spannung für
den C1E-Zustand liegt, zu arbeiten.
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Bei
der Ausführungsform
des Prozesses, wie in 3 gezeigt, beginnt der Prozessor
den Prozess vollständig
betriebsfähig
im C0-Zustand. Wenn es beim Zurückkehren
zum Verarbeitungsblock 300 keine Anzeichen dafür gibt,
in den tiefen C1E-Zustand einzusteigen, fährt der Prozessor fort im C0-Zustand
zu arbeiten, und wenn er Verarbeitungsblock 300 wieder
verarbeitet, prüft
er, ob Anzeichen dafür
aufgetreten sind, in den tiefen C1E-Zustand einzusteigen. Bei einigen
Ausführungsformen
informiert ein Interrupt eine Verarbeitungslogik, um in den tiefen
C1E-Zustand einzusteigen.
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Wenn
es ein Anzeichen dafür
gibt, in den tiefen C1E-Zustand einzusteigen, ändert eine Verarbeitungslogik
die Prozessorfrequenz auf die LFM-Frequenz und -Spannung (Verarbeitungsblock 302).
Dies tritt auf, wenn der Prozessor bei der HFM-Frequenz und – Spannung
im C0-Zustand arbeitete.
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Sobald
die LFM-Frequenz und -Spannung erreicht wurde, veranlasst eine Verarbeitungslogik
den Prozessor in den C1E-Prozessorzustand (Verarbeitungsblock 304)
einzusteigen. Im C1E-Prozessorzustand beginnt eine Verarbeitungslogik
den Befehlsdurchsatz durch den Prozessor zu begrenzen, indem sie
einen oder mehrere der oben besprochenen Begrenzungsmechanismen
verwendet (z. B. Befehlsdispositionsrate, Befehlrückordnungsrate
usw.) (Verarbeitungslogik 306). Obwohl die begrenzte Befehlsdurchsatzrate
eine niedrigere Durchsatzrate pro Takt ist als die unbegrenzte Durchsatzrate,
sind die spezifischen Befehlsdurchsatzraten in den begrenzten und
den unbegrenzten Modi anwendungsspezifisch.
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Nach
der Begrenzung der Befehlsdurchsatzrate reduziert eine Verarbeitungslogik
die am Prozessor angelegte Spannung unter den LFM-Spannungsbetrag
(Verarbeitungslogik 308). Diese Änderung der Spannung kann auf
einem festgelegten Delta-Betrag basieren, der zum LFM-Spannungswert
addiert wird (oder subtrahiert wird – abhängig von der Spannungstabellen-Implementierung),
um den neuen niedrigeren Spannungswert zu erhalten. Der neue Spannungswert
wird an die VR gesendet, die den Prozessor versorgt, und eine Verarbeitungslogik
innerhalb des VR senkt die angelegte Spannung auf den neuen Spannungsbetrag.
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An
diesem Punkt arbeitet der Prozessor im tiefen C1E-Zustand, da die
Prozessorfrequenz auf die LFM-Frequenz (d. h. C1E-Frequenz) und
die am Prozessor angelegte Spannung auf die tiefe C1E-Spannungsebene
festgesetzt ist.
-
Nachdem
der Prozessor vollständig
in den tiefen C1E-Zustand eingestiegen ist, kann an einem bestimmten
Zeitpunkt ein Interrupt gesendet werden, um den Prozessor aus dem
tiefen C1E-Zustand aussteigen zu lassen. Bei vielen Ausführungsformen
verlangt der Interrupt, dass der Prozessor zumindest zum C0-LFM-Zustand
zurückkehrt.
-
Eine
Verarbeitungslogik wartet auf den Interrupt und bestimmt, ob der
Interrupt einen Ausstieg aus dem tiefen C1E (Verarbeitungsblock 310)
verlangt. Wenn nicht, dann kehrt eine Verarbeitungslogik zurück und überprüft beim
Block 310 auf ein Ausstiegsereignis vom tiefen C1E. Andernfalls,
wenn ein Interrupt ankommt, um den tiefen C1E zu beenden, dann ändert eine
Verarbeitungslogik den am Prozessor angelegten Spannungswert auf
den LFM-Spannungswert. Dieser Spannungswert wird zum VR gesendet,
welcher beginnt die Spannung auf die LFM-Spannung (Verarbeitungsblock 312) hochzufahren.
Wenn ein Interrupt den Prozessor erreicht, um den tiefen C1E-Zustand
zu beenden, kann der Prozessor beginnen, Standardinterrupts zu bedienen.
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Eine
Verarbeitungslogik überprüft dann,
ob die am Prozessor angelegte Spannung auf den LFM-Spannungsbetrag
(Verarbeitungsblock 314) angestiegen ist. Wenn nicht, dann überprüft eine
Verarbeitungslogik weiterhin, ob der LFM-Spannungsbetrag am Block 314 erreicht
wurde. Eine Verarbeitungslogik stoppt das Begrenzen der Befehlsdurchsatzrate
im Prozessor (Verarbeitungsblock 316), wenn die LFM-Spannung
erreicht wurde und der Prozess beendet ist.
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Bei
einer anderen nicht dargestellten Ausführungsform kann ein zusätzlicher
Block 316 die Spannung und die Frequenz auf ihre HFM-Ebenen
hochfahren.
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Obwohl
sich die hier beschriebenen Ausführungsformen
auf den C1E-Zustand konzentrieren, um einen Befehlsdurchsatzraten-Begrenzungsmechanismus
zu implementieren, um eine Absenkung der angelegten Spannungsebene
im Zustand zu ermöglichen,
kann bei vielen zusätzlichen
Ausführungsformen
der Begrenzungsmechanismus verwendet werden, um die Spannung bei
einem anderen Prozessorzustand als dem C1E-Zustand (d. h. der „erweiterte
Prozessor-Haltzustand”)
zu senken.
-
Deshalb
werden Ausführungsformen
von einem Verfahren, einer Einheit und einem System offenbart, um
einen Prozessor unter Implementierung von Prozessor-Bandbreitenbegrenzung
in einem C1E-Leistungszustand zu betreiben, bei dem die Spannung
niedriger ist als die C1E-Leistungszustandsspannungsebene. Die hier
beschriebenen Ausführungsformen
wurden mit Bezug auf bestimmte beispielhafte Ausführungsformen
erläutert.
Es ist für
Personen, die Einsicht in diese Offenbarung haben, offensichtlich,
dass verschiedene Anpassungen und Veränderungen an diesen Ausführungsformen
vorgenommen werden müssen,
ohne dabei im weiteren Sinne und dem Umfang der hierin beschriebenen
Ausführungsformen
abzuweichen. Die Beschreibung und die Zeichnungen sind demgemäß als exemplarische
Darstellung, jedoch nicht in einem einschränkenden Sinne, anzusehen.