DE1961739A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu ihrer Herstellung

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Katumi Ogiue
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Description

Patentanwalt· Dlpl.-Inc. H. Deetz u.
Dipl.-Ing. Umprecht
Maho 81-15.199Ρ(15·2ΟΟΗ) 9-12.1969
HITACHI, LTD., Tokio (Japan)
Halbleitervorrichtung und Verfahren zu ihrer Herstellung
Die Erfindung bezieht sich auf Halbleitervorrichtungen mit Hochwideretandszonenf insbesondere auf eine Halbleitervorrichtung mit einer Mehrzahl von elektrisch isolierten Zonen für Schaltkreiselemente in einem einstückigen Halbleiterkörper, und außerdem auf ein Verfahren zu ihrer Herstellung·
Es ist gut bekannt, daß ein in einem Halbleiterkörper durch Einführen einer Leitfähigkeitstyp-bestimmenden Verunreinigung erzeugter PN-Übergang unter Gegenvorspannungsbedingungen einen hohen Widerstand zeigt* Bs ist ebenfalls bekannt, daß ein spannungsgeeteuertes negative« Wideretandeelement unter Auenutzung eines quantenme-
81-Poe. 19 962)-Tp-r (7)
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chanischen Tunneleffekts (oft als Tunneldiode bezeichnet) durch starkes Verunreinigungsdotieren in einem Halbleiterkörper vorgesehen werden kann. Weiter sind auch solche Elemente wie ein PNPN-Blement und eine Doppelbasisdiode bekannt, die einen stromgesteuerten negativen Widerstand zeigen.
In integrierten Halbleiterschaltungen erfordert die Herstellung einer Mehrzahl von Schaltelementzonen in ei- ^ nem einstückigen Halbleiterkörper die Isolierung jedes Schaltkreiselements, um eine gegenseitige elektrische Beeinflussung mehrerer Elemente zu verhindern. Eine der grundsätzlichsten Lösungen zum Isolieren von Elementen in einem Körper verwendet PN-Übergänge. Dabei tritt eine Zone eines zweiten Leitfähigkeitstyps zwischen die Schaltelementzonen des ersten Leitfähigkeitstyps. Andere Verfahren, wie z. B0 die dielektrische Isolierung und Luftspalt! sollerung sind ebenfalls bekannt.
Diese Isolierverfahren erfordern jedoch mehr als einen Sohritt einer selektiven Diffusionsbehandlung oder einer selektiven Ätzbehandlung eines Halbleiterkörpers, ψ und diese Behandlungen müssen mit großer Präzision durchgeführt werden. So sind diese Verfahren in der Praxis störanfällig· Weiter erfordern Isolationszonen zum Isolieren von Schaltkreiseleraenten viel Platz, wodurch die Integrationsdichte und der Nutzen eines Halbleiterkörpers verringert werden· Sie haben außerdem den Nachteil, daß die Herstellungskosten hoch werden, da die Hersteilverfahren kompliziert aind*
Der Erfindung liegt daher dl« Aufgab« «ugrundej eine Ho ciiwideret and« vorrichtung zn »chAff^n* >■■:.&>
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Isolationstechniken angewendet werden. Dabei geht es um die Schaffung einer stromgesteuerten negativen Widerstandsvorrichtung. Außerdem soll durch die Erfindung eine integrierte Halbleiterschaltungsvorrichtung mit einer Mehrzahl von Schaltelementen geschaffen werden, die integral in einem Halbleiterkörper mit hoher Dichte erzeugt sind.
Diese Aufgabe wird erfindungsgemäß durch eine Halbleitervorrichtung gelöst) die durch eine monokristalline Halbleiterzone und
eine polykristalline Halbleiterzone gekennzeichnet ist, die direkt an die monokristalline Zone angrenzt und mit einer Verunreinigung dotiert ist, die eine tiefe Schwelle darin bildete
Nach einem Ausführungsbeispiel der Erfindung wird eine Halbleitervorrichtung durch Ausbilden von monokristallinen und polykristallinen Zonen eines zweiten Leitfähigkeit styps in einem Halbleiter- oder Isolierstoffkörper eines ersten Leitfähigkeitstyps,auf dem teilweise ein Film aus Siliziumoxyd oder dgl· angebracht ist, und durch Einführen einer Tiefschwellenverunreinigung wie Gold oder einer Mischung einer solchen Verunreinigung und einer Flachschwellenverunreinigung erzeugt, die den ersten Leitfähigkeitstyp bestimmt.
Die Merkmale und Vorteile der Erfindung werden anhand der in der Zeichnung veranschaulichten Ausführungsbeispiele näher erläutert} darin zelgent
Fig. 1a bis Ie im Querschnitt, wie eine Halbleiter-
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waffel in den verschiedenen Herstellverfahrensschritten nach einem Ausführungsbeispiel der Erfindung aussieht;
Figo 2a bis 2e im Querschnitt, wie eine Halbleiterwaffel in den verschiedenen Herstellverfahrensschritten einer integrierten Halbleiterschaltung gemäß einem weiteren Ausführungsbeispiel der Erfindung aussieht?
Fig. 3 eine Aufsicht der Halbleiterwaffel, deren Querschnitt nach der Linie Ia-Ia in Fig. 1a dargestellt ist;
Fig. k eine Spannungs-Strom-Kurve, aufgenommen zwischen einer monokristallinen Siliziumzone und einer angrenzenden polykristallinen Siliziumzone ;
Fig. 5 eine Spannungfs-Strom-Kurve eines entgegengesetzt vorgespannten PN-Überganges;
Fig. 6 und 7 Spannungs-Strom-Kurven von integrierten Halbleiterschaltungen gemäß anderen Ausführungsbeispielen der Erfindung; und
Fig. 8 und 9 Spannungs-Strom-Kurven von Halbleitervorrichtungen, die eine monokristalline Halbleiterzone und eine angrenzende polykristalline Halbleiterzone umfassen, worin Gold enthalten ist, gemäß weiteren Aueführungsbeispielen der Erfindung.
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Um die Probleme zu lösen, die beim Isolieren von Halbleiterzonen in einer integrierten Schaltung auftreten, wurde ein Verfahren in der TJS-Anmeldung Ser. Nr. 662 6k6 unter dem Titel "MANUFACTURE OF SEMICONDUCTOR DEVICE" von Katsumi Ogiue, die auf die Anmelderin vorliegender Anmeldung übertragen wurde, vorgeschlagen, eine epitaxiale Zone in eine Mehrzahl von Zonen unter der Ausnutzung der Tatsache zu trennen, daß, wenn ein Epitaxial-Einkristall auf einem Halbleiter, der teilweise mit einem Siliziumoxydfilm bedeckt ist, aufwächst, ein Polykristall auf dem Siliziumoxydfilm wächst und die Diffusionsgeschwindigkeit einer Verunreinigung in einem solchen Polykristall viel größer als die eines Einkristalls ist, wobei dieses Verfahren den Schritt der Einführung einer Verunreinigung eines dem des Epitaxial-Einkristalls entgegengesetzten Leitfähigkeitstyps in solche polykristalline Zonen umfaßt. Dabei wurde ein PN-Übergang an einer solchen Stelle in der monokristallinen Zone gebildet, die in der Nachbarschaft der polykristallinen Zone liegt. Dieser PN-Übergang zeigte unter Bedingungen negativer Vorspannung das Spannung-Stromverhalten nach Fig. 5· Als Ergebnis weiterer Untersuchungen wurde gefunden, daß sich ein höherer Widerstand, eine höhere Durchbruchspannung und ein spannungsgesteuerter negativer Widerstand zwischen einer monokristallinen Zone und einer angrenzenden polykristallinen Zone durch Einfüllen nur einer Tiefschwellen-Verunreinigung wie Gold in die polykristalline Zone erzielen lassen und daß eine noch höhere Durchbruchspannung durch Einführen einer Leitfähigkeitstyp-beatlmmenden Verunreinigung in die polykristalline Zone, die mit einer Tiefschwellen-Verunreinigung wie Gold dotiert ist, erhalten werden kann. Verschiedene Ausführungsbeiepiele der Erfindung basieren auf diesem Befund.
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Beispiel I
Die Fig. 1a bis 1e zeigen ein typisches Beispiel der Herstellungsschritte einer Halbleitervorrichtung gemäß der Erfindung. Zunächst wird ein Siliziumoxydfilm 22 in einer Gitterform auf einer in einer (111)-Kristallebene liegenden Hauptoberfläche eines Halbleiterkörpers 21 gebildet, der z. B, aus einer P-Typ-Siliziumunterlage von 200 /U Dicke besteht und einen spezifischen Widerstand von 10 £X · cm hat, wie Fig. 1a zeigt. Fig. 3 zeigt ™ eine Aufsicht dieser Waffel. Dieser Sillziumoxydfilm 22 hat eine Dicke von 0,7 /U und eine Breite von 20 /u und ist in einer Gitterform ausgebildet, wodurch Quadrate mit Seitenlängen von 124 /a. eingeschlossen werden.
Dann wird eine Epitaxialschicht 23 auf dem Körper 21 gebildet, wie Fig. 1b zeigt. Bei diesem Schritt wurde der Körper 21 10 Minuten auf eine Temperatur von 1200 C erhitzt, um eine Epitaxial-Siliziumschicht 23 mit einer Dicke von etwa 10 /U durch thermische Zersetzung von Monosilan zu bilden. Die Epitaxialschicht 23 erhielt eine Verunreinigung von Phosphor, um einen N-Leitfähigkeits- ψ typ mit einem spezifischen Widerstand von 1 Xi. · cm zu erzielen. Die Epitaxialschicht 23 umfaßte monokristalline Siliziumzonen 24a und 24b, die direkt auf dem monokristalline Siliziumzonen 24a und 24b, die direkt auf dem monokristallinen Siliziumkörper 21 aufwuchsen, und eine polykristalline Zone 24c, die auf dem Siliziumoxydfilm 22 aufwuchs. Als das Spannungs-Stromverhalten zwischen einer monokristallinen Siliziumzone 24a und der angrenzenden polykristallinen Zone 24c gemessen wurde, ergab sich für die meisten Teile der polykristallinen Zone die in Fig. 4 gezeigte Kurve, und es wurde kein hoher Widerstand gefunden.
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Dann wurde ein Siliziumoxydfilm 25 auf der Oberfläche der Epitaxialschicht 23 erzeugt, wie Fig. 1c zeigt. Der Körper 21 und die Epitaxialschicht 23 (diese beiden sollen im folgenden als Körper 20 bezeichnet werden) wurden nämlich auf eine Temperatur von 1200 0 erhitzt, um einen thermisch erzeugten Oxydfilm 25 von 1 yu Dicke auf der Epitaxialschicht 23 zu bilden.
Dann wurde eine Goldschicht 26 auf der anderen Hauptoberfläche des Körpers 20 bis zu einer Dicke von 5000 ü. (Fig. Id) niedergeschlagen, und der Körper 20 wurde auf eine Temperatur von 900 bis 1200 °G erhitzt - und sollte vorzugsweise 40 Hinuten auf 1200 C erhitzt werden - um das Gold in den Körper 20 eindiffundieren zu lassen. Bei diesem Verfahrensschritt wird Gold vorzugsweise bis zu einer Konzentration von etwa 10 bis 10 Atome/cm eingeführt.
Als das Spannungs-Stromverhaiten zwischen den monokristallinen Zonen 24a, 24b und der polykristallinen Zone 24c, und zwar zwischen den Anschlüssen 31» 28 und 27 der Vorrichtung nach Fig. 1e mit einem Kurvenschreiber erfaßt wurde, stellte man einen hohen Widerstand und eine hohe Durchbruchspannung von etwa 100 Volt beim Anlegen einer positiven Spannung an der N-Typ-Einkristallzone 24a oder 24b fest, wie im dritten Quadranten der Fig. 6 gezeigt ist. Wenn die Polarität d r angelegten Spannung umgekehrt wurde, zeigte dies·* Spannungs-Stromverhalten ebenfalls einen hohen Widerstand und «ine Durchbruohspannung von etwa 80 Volt, wie ie ersten Quadranten der Fig. 6 gezeigt ist, woraus sich ein negativer Widerstand ergibt (Teil 61} diese Tatsache soll ±m einzelnen noch im Zusammenhang mit den Fig. 8 und 9 erläutert werden). Dieses Verhalten hat
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angenähert ähnliche Merkmale für beide Richtungen, und ein hoher Widerstand für beide Richtungen zeigt an, daß die polykristalline Zone und die monokristalline Zone unabhängig von der Richtung der Vorspannung gegenseitig isoliert sind.
So wirkt die polykristalline Zone 24c praktisch als Hochwiderstandszone, um die Einkristallzonen 24a und 24b elektrisch voneinander zu isolieren. Entsprechende Schaltkreiselemente, wie z. B. Transistoren, lassen sich in diesen isolierten Einkristallzonen 24a und 24b ausbilden.
Beispiel II
Ein anderes Ausiführungsbeispiel zur Herstellung einer Halbleitervorrichtung nach der Erfindung ist in den Fig. 2a bis 2c erläutert, in denen gleiche Bezugsziffern gleiche Teile wie in Fig. 1 bedeuten. Zunächst wurden die Behandlungsschritte, die in den Fig. 1a bis 1c dargestellt sind, bei einem Halbleiterkörper 21 durchgeführt.
Dann wurde der Siliziumoxydfilm 25 teilweise entfernt, um die Oberfläche der Epitaxialschicht 23 so weit freizulegen, wie Fig. 2a zeigt, und Bor wurde auf der freigelegten Oberfläche der Epitaxialschicht 23 35 Minuten bei einer Temperatur von 950 C niedergeschlagen. Dann wurde eine Goldsohicht Z6 von 5000 A Dicke auf der anderen Hauptoberfläche des Körpers 20 niedergeschlagen.
Anschließend wurde der Körper 20 40 Minuten auf «ine Temperatur von 1200 0C erhitzt, um gleichzeitig das nieder-
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geschlagene Bor und das niedergeschlagene Gold in den Körper 20 eindiffundieren zu lassen» Da Gold einen sehr großen Diffusionskoeffizienten in Silizium aufweist, diffundierte es in den ganzen Körper ein. Bor dagegen diffundierte nur in den Teil ein, wo der Siliziumoxydfilm 25 entfernt war, und in dessen Nachbarschaft, und zwar bis auf eine Tiefe von 3 /U„
Nichtsdestoweniger hat Bor eine größere Diffusionsgeschwindigkeit in einem Polykristall, so daß es in die ganze polykristalline Zone 24c und zusätzlich etwa in die monokristallinen Zonen 24a und 24b eindiffundierte, um die entsprechenden PN-Übergänge 28a und 28b zu bilden,
18 während die P-Typ-Zone 30 (Oberflächendichte = 5 χ 10 Atome/cm ), die durch die Diffusion von Bor in den einkristallinen Zonen 24a und 24b gebildet war, wie erwähnt, eine Diffusionstiefe von nur 3 /u hatte.
Als das Spannungs-Stromverhalten zwischen den Einkristallzonen 24a, 24b und der polykristallinen Zone 24c (der durch Diffusion von Bor eine P-Tendenz gegeben war) mit einem Kurvenschreiber unter diesen Umständen gemessen wurde, ergab sich die Kurve nach Fig. 7· So wurde gefunden, daß die Vorwärts-Durchbruchspannung etwa 50 Volt und die Rückwärtsdurchbruchspannung etwa 230 Volt betrugen.
Anschließend wurde Phosphor selektiv in die P-Typ-Zone 30 (Basis), die mit Bor dotiert war, eipdiffundiert, um eine N-Emitterzone zu erhalten« So wurden NPN-Transistoren in den monokristallinen Zonen 24a und 24b gebildet, die durch eine polykristalline Zone 24c isoliert waren· Kein großer Widerstand wurde zwischen der polykristallinen Zone 24c, die eine Donor-.Verunreinigung enthielt und
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auf dem Siliziumoxydfilm 22 erzeugt war, und der monokristallinen Zone 24a in direkter Naehbarschaft dazu festgestellt, doch trat ein großer Widerstand auf, wenn Gold in den Körper 20 eindiffundiert war. Weiter wurde die Rückwärtsdurehbruchspannung durch Eindiffundieren von Bor in die polykristalline Zone 24c sehr stark· In Fällen, wo Akzeptorverunreinigungen in eine polykristalline Zone eindiffundiert wurden, stellte man negative Widerstände weder in Vorwärts- noch in Rückwärtsrichtung fest»
Ein Vorteil der vorstehenden Trenntechnik liegt darin, daß die elektrische Isolierung der entsprechenden Schaltkreiselemente gleichzeitig mit der Diffusion einer Tiefschwellen-Verunreinigung, wie Gold, vorgenommen werden kann, die als Dauerunterdrücker zur Verringerung des Minoritätsträger-Speichereffekts im Fall eines logischen Kreises (z. B. eines Transistor-Transistor-Logikkreises) wirkt. Dies macht d ie Diffusionsbehandlung (Isolierungsdiffusion) einer Leitfähigkeitstyp-bestimmenden Verunreinigung zur Isolierung, die beim herkömmlichen Verfahren erforderlich ist, unnötig, was für die Massenproduktion eines integrierten Logikkreises förderlich ist.
Fig. 8 zeigt das Spannungs-Stromverhalten, das an den Anschlüssen 3t und 28 der Vorrichtung des ersten, in Fig. 1e dargestellten Ausführungsbeispiels festgestellt wurde. Wie diese Figur zeigt, 1st zwischen diesen Anschlüssen 31 und 28 festzustellen, daß ein hoher Widerstand auftritt, daß ein stromgesteuerter negativer Widerstand auf» tritt (·. Teile 8t und 82) und daß diese hohen Widerstände und negativen Widerstände in beiden Richtungen auftreten« Die Existenz des hohen Widerstandes zeigt, daß die Zonen 24a und 24b im wesentlichen elektrisch voneinander isoliert
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sind. Der negative Widerstand kann zur Bildung eines Generators ausgenutzt werden. Der hohe Widerstand in beiden Richtungen zeigt auch, daß die Zonen 24a und 24b unabhängig von der Richtung der Vorspannung isoliert sind. Dies kann mit einer herkömmlichen Isolation mit einem PN-Übergang verglichen werden, in welchem nur eine Richtung von Vorspannung möglich ist«,
Fig. 9 zeigt das Spannungs-Stromverhalten bei einem anderen Ausführungsbeispiel, ähnlich dem ersten Ausführungsbeispiel, jedoch dadurch modifiziert, daß die Schritte nach den Fig. 1a bis 1e an einem Körper vorgenommen werden, der eine Hauptoberfläche der Kristallebenenorientierung (1OO) hat, und daß eine Epitaxialschicht 23 30 Minuten bei einer Temperatur im Bereich von 900 bis 1000 C aufwächst. Ähnlich dem Fall nach Fig. 8 wird dieses Verhalten an Anschlüssen festgestellt, die an den benachbarten monokristallinen Zonen vorgesehen sind, zwischen denen eine polykristalline Zone liegt« Bin hoher Widerstand und ein negativer Widerstand werden in beiden Richtungen ähnlich dem Fall nach Fig. 8 festgestellt. Weiter hat eine polykristalline Zone, die auf einem Siliziumoxydfilm aufwächst, eine schwach wachsende Dimension, wenn der Abstand vom Oxydfilm wächst. Wenn z. B. ein Siliziumoxydfilm 22 eine Breite von 20 yu hat, wird die Breite der Oberfläche der polykristallinen Zone 24c 25 bis 30 /U im ersten Ausführungsbeispiel und 20 bis 21 /a im Fall der (100)-Kristall ebene. Außerdem kann die enge Breite der polykristallinen Xsolationszon· 24c z. B* zu 5 /U bestimmt werden, wenn dl· Breite de» Siliziumoxydfilms 22 etwa 5 /u beträgt· Nach der herkömmlichen Isolationstechnik mit einem PN-Übergang- oder Ätzschritt wird mindestens eine Breite von 20 ax für eine Isolationszone benötigt· So ist die
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Breite einer Isolationszone, die erfindungsgemäß benötigt wird, viel geringer als die herkömmliche, und die Erfindung ist sehr vorteilhaft zur Erhöhung der Integrationsdichte· Insbesondere ist die Oberflächenorientierung nach (TOO) sehr günstig für die Verbesserung der Integrationsdichte·
Da die Rüekwärtsdurchbruchspannung zwischen der Unterlage und einer monokristallinen Zone etwa 300 Volt ist, ist anzunehmen, daß die Verhaltenskurven nach Fig. 8 und die Rüekwärtsdurchbruchspannung zwischen einer monokristallinen und einer polykristallinen Zone zeigen.
Veiter haben die Durchbrucheigenschaften nach den Fig* 6, 7> 8 und 9 ein Erholungspotential, und es wurde bestätigt, daß ein thermischer Durchbruch bei einem Strom— fluß von etwa 200 bis 300 mA nicht auftritt. Der Grund für das Auftreten: von hohem Widerstand wird darauf zurückgeführt,, daß Gold sich in der polykristallinen Zone Zh konzentriert und dazu, führt»; daß die letztere als Hochwider— standsζone wirkt»
Soldi vorhalt sich nämlich sowohl als Akzeptor- als auch aus.«· Donori-VeruHreiiiigung; und reagiert sehr empfind— lieh mit sowohl N- als auch F-Typenf da das 0*5% e¥ uMiftea? dem Leitband liegt und das Donorniveaw 0,35 ü&ear dient besetzten oder gefÜLÜltes* Niveau liegt·
So liegt das Fermi-Niveau eines nur mit einer Flachniveau-N^Typ-.Veruä3?einiguiig wi· Phosphor dotierten Η-^φ« Silixiumkrietalls bei normalen Temperaturen in der Nähe da« Bodena d»e Leitbande·. Venn Gold weiter ixt d«n SiIizlumkriatall eindotiert wird, fallen freie Elektronen in
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das Akzeptorniveau von Gold, und die Zahl der freien Elektronen, die auf das Leitband erregt sind, nimmt ab· Wenn die Goldeinfangkonzentration gleich der Flachniveau-Donor-Konzentration wird, nimmt die Dichte der freien Elektronen rapid ab, wobei der Widerstand rapid steigt, wenn sich das Fermi-Niveau dem Eigenleit-Fermi-Niveau nähert« Wenn Gold weiter.stark dotiert wird, fällt die Konzentration der freien Elektronen weiter, und das Fermi-Niveau sinkt unter das Eigenleit-Fermi-Niveau. Der Widerstand zeigt den Maximalwert, wenn sich die Elektronen und Löcher in solcher Weise verteilen, daß η /a = P/U- (nj Zahl der Elektronen, p: Zahl der Löcher, /u t Beweglichkeit eines Elektrons und yu, χ Beweglichkeit eines Loches)o Wenn Gold noch weiter dotiert wird, wandelt sich N-SiIizium in den P-Typ um, und der Widerstand fällt auf den Wert zurück, der bestimmt ist, wenn Gold die dominierende Verunreinigung ist. Es versteht sich aus dem Vorstehenden, daß, wenn die niedergeschlagene Epitaxialschicht vom N-Typ ist, die Konzentration des dotierten Goldes vorzugsweise gleich oder mehr als die Konzentration einer N-Typ-Verunreinigung in der polykristallinen Zone ist. Da Gold in einer polykristallinen Zone eine merklich größere Diffusionsgeschwindigkeit als in einer monokristallinen Zone hat und zur Segregation neigt, konzentriert es sich in der polykristallinen Zone und übt insbesondere auf die polykristalline Zone einen Einfluß aus. Daher muß das Dotieren des Goldes nloht selektiv an der polykristallinen Zone vorgenommen werden, sondern kann von der ganzen Unterseite des Halbleiterkörpers oder von der Gesamtoberfläche mittels Dampf erfolgen.
Obwohl nur Gold als Beispiel in den Ausführungsbeispielen angegeben ist, können Zink, Eisen, Kupfer, Nickel
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usw. gleichfalle verwendet werden, die eine tiefe Schwelle in einem Halbleiter bilden«
Wenn die polykristallinen Zonen außerdem mit Bor dotiert sind, wie in dem Fall des zweiten Ausführungsbeispiels beschrieben ist, werden PN-Übergänge in den polykristallinen Zonen 24c oder in den monokristallinen Zonen 24a und 24b in der Nachbarschaft der polykristallinen Zonen 24c gebildete Man nimmt an, daß diese PN-Übergänge dazu beitragen, mit der Wirksamkeit der Golddotierung die Durchbruchspannung zu erhöhen·
Als flachschwellenbildende Leitfähigkeitstyp-bestimmende Verunreinigung, die einen PN-Übergang bildet, kann Gallium usw. ebensogut wie Bor als P-Typ-Verunreinigung und können Phosphor, Arsen, Antimon usw. als N-Typ-Verunreinigungen verwendet werden.
Weiter können Materialien, wie z. B. Siliziumnitrid, Aluminiumoxyd usw., worauf ein Halbleiter nicht in monokristalliner Form wächst, ebensogut wie Siliziumoxyd als Isolierfilm 22 verwendet werden. Die Dicke, Breite und andere Abmessungen des Isolierfilms können auch geeignet variiert werden. Weiter lassen sich für die Erzeugung einer polykristallinen Sohicht andere Verfahren zur Bildung von Keimen für Polykristalle ebenfalls anwenden» Zum Beispiel kann die Oberfläche eines Einkristalls teilweise dem Sandstrahlen unterworfen werden. Der Körper 21 muß kein Halbleiter sein, sondern kann auch «in Isoliermaterial, wie z. B. Saphir sein, wenn ein monokristalliner Halbleiter epitaxial darauf aufwächst. Nach einem anderen Beispiel werden monokristalline und polykristalline Zonen zunäohst auf einer Unterlage erzeugt, dann bringt
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man darauf ein Isoliermaterial, wie ζ« B0 Glas dick auf, und schließlich, wird die erste Unterlage entfernt, um das Isoliermaterial als Träger zu verwenden.

Claims (1)

  1. Patentansprüche
    (jl·· Halbleitervorrichtung, gekennzeichnet durch
    eine monokristalline Halbleiterzone (z. B. 24a) und
    eine polykristalline Halbleiterzone (z. B. 24c), die direkt an die monokristalline Zone angrenzt und mit einer Verunreinigung (26) dotiert ist, die eine tiefe Schwelle darin bildet.
    2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigung (26) aus wenigstens einem Element der Gruppe Gold, Zink, Eisen, Kupfer und Nickel besteht.
    3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die monokristalline Zone (z· B· 24a) mit einer Erstleitfähigkeitstyp-bestimmenden Verunreinigung und Gold dotiert ist, und daß die polykrietalline Zone (z. B. 24c) mit Gold und einer Zweitleitfähigkeitstyp-bestimmenden Verunreinigung dotiert ist.
    4· Halbleitervorrichtung mit negativem Widerstand in beiden Richtungen, gekennzeichnet durch
    ein Paar von monokristallinen HaIbIeItersonen (24a, 24b),
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    eine polykristalline Halbleiter ζ one (24o), die direkt an die monokristallinen Zonen angrenzt,zwischen diesen liegt und mit Gold dotiert ist, und
    ein Paar von an den einkristallinen Zonen angebrachten Anschlüssen (28, 31).
    5· Halbleitervorrichtung,'gekennzeichnet durch
    einen monokristallinen Halbleiterkörper (21) mit einer Hauptoberfläche,
    eine monokristalline Halbleiterzone (z. B, 24a), die epitaxial auf der Hauptoberfläche aufgewachsen ist,
    eine polykristalline Halbleiterzone (z, B0 24c), die auf der Hauptoberfläche des Halbleiterkörpers direkt angrenzend an die monokristalline Zone und diese einfassend gebildet ist und in der eine tiefschwellenbildende Verunreinigung verteilt ist·
    6· Halbleitervorrichtung nach Anspruch 5» dadurch gekennzeichnet, daß sie einen Isolierfilm (22) zwischen der polykristallinen Zone (24c) und dem Halbleiterkörper (21) aufweist.
    7· Halbleitervorrichtung nach Anspruch 3t dadurch gekennzeichnet, daß der monokristalline Halbleiterkörper (21) eine Erstleitfähigkeitatyp-bestimmende Verunreinigung ent hält, die monokristallinen und die polykristallinen HaIb-
    009825/1522
    leiterzonen (24ar 24c) mit einer Zweitleitfähigkeitstypbestimmenden. Verunreinigung dotiert sind und die polykristalline Zone soviel Gold enthält, daß es über die Zweitieitfähigkeitstyp-bestimmende Verunreinigung dominiert.
    8. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Körper (21), die monokristalline Zone (24a) und die polykristalline Zone (24c) im wesentlichen aus Silizium bestehen, der Isolierfilm (22) aus mindestens einem Material der Gruppe Siliziumoxyd, Siliziumnitrid und Aluminiumoxyd besteht und die tiefschwellenbildende Verunreinigung Gold ist·
    9« Halbleitervorrichtung nach Anspruch 7» dadurch gekennzeichnet, daß die polykristalline Halbleiterzone (24c) mit der Erstleitfähigkeitstyp-bestimmenden Verunreinigung dotiert ist.
    10. Halbleitervorrichtung nach Anspruch 8, dadurch ge-
    14 kennzeichnet, daß die Konzentration an Gold 10 bis; 10 ^ Atome/cm ist.
    "lie Verfahren zur Herstellung eier Halbleitervorrichtung, gekennzeichnet durch, die Verfahreneschritte»
    Herstellung «ines Halbleiterkörpers eines ersten Leitfähigkeitstype mit einer Hauptoberfläche,
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    Bildung von Keimen für einen Polykristall auf der Hauptoberfläche in dem Teil, der eine bestimmte Zone umfaßt,
    Niederschlagen eines Halbleiters, der eine Zweitleitfähigkeitstyp-bestimmende Verunreinigung enthält, aus Dampf auf der Hauptoberflache, um eine Zweitleitfähigkeitstyp-Einkristallzone auf der bestimmten Zone und eine polykristalline Halbleiterzone mit einem Gehalt an der Zweitleitfähigkeitstypbestimmenden Verunreinigung auf den Keimen für einen Polykristall zu bilden, und
    Dotieren einer tiefschwellenbildenden Verunreinigung mindestens in der polykristallinen Halbleiterzone bis zu einer Konzentration von wenigstens gleich jener der Zweitleitfähigkeitstyp-bestimmenden Verunreinigung, die darin enthalten ist.
    12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die tiefschwellenbildende Verunreinigung aus wenigstens einem Stoff der Gruppe Gold, Zink, Eisen, Kupfer und Nickel besteht·
    13· Verfahren nach /nspruch 11, dadurch gekennzeichnet, daß ea außerdea den Verfahreneschritt des Dotieren· der Krstleitfahigkeitstyp-beetimmenden Verunreinigung in die polykrietalline Halbleiterzone umfaßt.
    Verfahren nach Anspruch 11, dadurch gekennzeich-
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    net, daß die Keime für einen Polykristall erzeugt werden, indem man selektiv einen Isolierfilm aufbringt, der aus mindestens einem Stoff der Gruppe Siliziumoxyd, Siliziumnitrid und Aluminiumoxyd besteht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2656158A1 (de) * 1975-12-10 1977-06-23 Tokyo Shibaura Electric Co Halbleiterbauelement und verfahren zu dessen herstellung
DE4236300A1 (de) * 1992-10-28 1994-05-11 Telefunken Microelectron Verfahren zur Herstellung von Halbleiterbauelementen mit geringer Schaltzeit

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3929529A (en) * 1974-12-09 1975-12-30 Ibm Method for gettering contaminants in monocrystalline silicon
FR2335951A1 (fr) * 1975-12-19 1977-07-15 Radiotechnique Compelec Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation
US4184172A (en) * 1976-12-06 1980-01-15 Massachusetts Institute Of Technology Dielectric isolation using shallow oxide and polycrystalline silicon
JPS5951743B2 (ja) * 1978-11-08 1984-12-15 株式会社日立製作所 半導体集積装置
US4262299A (en) * 1979-01-29 1981-04-14 Rca Corporation Semiconductor-on-insulator device and method for its manufacture
US4283235A (en) * 1979-07-27 1981-08-11 Massachusetts Institute Of Technology Dielectric isolation using shallow oxide and polycrystalline silicon utilizing selective oxidation
US4231819A (en) * 1979-07-27 1980-11-04 Massachusetts Institute Of Technology Dielectric isolation method using shallow oxide and polycrystalline silicon utilizing a preliminary etching step
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
JPH01289264A (ja) * 1988-05-17 1989-11-21 Toshiba Corp 半導体装置
KR0175000B1 (ko) * 1994-12-14 1999-02-01 윤종용 전자파 억제구조를 갖는 반도체 소자
JP4351869B2 (ja) * 2003-06-10 2009-10-28 隆 河東田 半導体を用いた電子デバイス
US7505309B2 (en) * 2005-04-20 2009-03-17 Micron Technology, Inc. Static RAM memory cell with DNR chalcogenide devices and method of forming

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1475243A (fr) * 1965-04-07 1967-03-31 Matsushita Electric Ind Co Ltd Dispositif semiconducteur
GB1145075A (en) * 1965-04-07 1969-03-12 Matsushita Electric Ind Co Ltd Semiconductor device
US3475661A (en) * 1966-02-09 1969-10-28 Sony Corp Semiconductor device including polycrystalline areas among monocrystalline areas
US3440114A (en) * 1966-10-31 1969-04-22 Texas Instruments Inc Selective gold doping for high resistivity regions in silicon
US3447235A (en) * 1967-07-21 1969-06-03 Raytheon Co Isolated cathode array semiconductor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2656158A1 (de) * 1975-12-10 1977-06-23 Tokyo Shibaura Electric Co Halbleiterbauelement und verfahren zu dessen herstellung
DE4236300A1 (de) * 1992-10-28 1994-05-11 Telefunken Microelectron Verfahren zur Herstellung von Halbleiterbauelementen mit geringer Schaltzeit
US5371040A (en) * 1992-10-28 1994-12-06 Temic Telefunken Microelectronic Gmbh Method for manufacturing semiconductor components with short switching time

Also Published As

Publication number Publication date
FR2025862B1 (de) 1973-05-25
FR2025862A1 (de) 1970-09-11
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JPS501513B1 (de) 1975-01-18

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