DE1210488B - Verfahren zum Herstellen von Halbleiter-bauelementen, insbesondere von Tunnel-Diodenbzw. Esaki-Dioden, mit im Halbleiterkoerper eingebettetem PN-UEbergang - Google Patents
Verfahren zum Herstellen von Halbleiter-bauelementen, insbesondere von Tunnel-Diodenbzw. Esaki-Dioden, mit im Halbleiterkoerper eingebettetem PN-UEbergangInfo
- Publication number
- DE1210488B DE1210488B DEJ23881A DEJ0023881A DE1210488B DE 1210488 B DE1210488 B DE 1210488B DE J23881 A DEJ23881 A DE J23881A DE J0023881 A DEJ0023881 A DE J0023881A DE 1210488 B DE1210488 B DE 1210488B
- Authority
- DE
- Germany
- Prior art keywords
- recess
- semiconductor
- diodes
- exposed
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
- H01L21/0243—Surface structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02579—P-type
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/071—Heating, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/107—Melt
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/115—Orientation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/15—Silicon on sapphire SOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/926—Elongated lead extending axially through another elongated lead
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/4902—Electromagnet, transformer or inductor
- Y10T29/49069—Data storage inductor or core
Description
DEUTSCHES
PATENTAMT
AUSLEGESCHRIFT
Int. α.:
HOIl
Deutsche KL: 21g-11/02
Nummer: 1210 488
Aktenzeichen: J 23881 VIII c/21 g
Anmeldetag: 15. Juni 1963
Auslegetag: 10. Februar 1966
Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterbauelementen, insbesondere von Tunnel-Dioden
bzw. Esaki-Dioden. Die Erfindung schließt dabei auch ein Verfahren zur Miniaturisierung
der Halbleiterbauelemente und der Halbleiterfertigungsanlagen durch Erhöhung der Packungsdichte
ein.
Bei der Fabrikation von Tunnel-Dioden kommt es sehr darauf an, daß man eine äußerst dünne PN-Übergangszone
erreicht und daß die Möglichkeit gegeben ist, äußerst gedrängte Spitzenströme in diesen Halbleiterbauelementen
zu erhalten. Bei der Anwendung der bisher in der Halbleitertechnik entwickelten,
üblichen Verfahren haben sich jedoch erhebliche Schwierigkeiten herausgestellt. Diese Schwierigkeiten
bestehen darin, daß die Erfordernisse einer schmalen und kleinen PN-Übergangsfläche mit den Erfordernissen
eines mechanisch stabilen Endgebildes im Einklang stehen müssen.
Die gegenwärtig in weitem Umfange benutzten Legierungsverfahren zum Herstellen von Tunnel-Dioden
erfordern einen Ätzverfahrensschritt zur Reinigung der Oberfläche, wobei der PN-Übergang
oder die Spitzenstromkontrolle in einem sehr schmalen, mechanisch unstabilen Untersatz aus Halbleitermaterial,
der zwischen Legierungspille und Kristallplättchen gehalten ist, entsteht.
Eine weitere Schwierigkeit ergibt sich beim Bekannten darin, daß die Oberflächen-Leckeffekte nicht mehr
vernachlässigbar sind, sobald Toleranzen in der Größenordnung von einigen Prozent vorgeschrieben
sind. Dieser Fall ist z. B. bei der Herstellung von Tunnel-Dioden gegeben, die in Schaltungen von
Rechenanlagen verwendet werden sollen.
Ein Mittel zur Schaffung mechanisch stabiler Tunnel-Diodeneinheiten
ist die epitaktisch gezüchtete Heterokristallstruktur. Hierunter versteht man einen aus
einem Stück bestehenden Kristallaufbau, welcher mehrere Halbleitermaterialien, die sich in ihren elektrischen
Eigenschaften unterscheiden, vereinigt. In einer besonderen Anwendung dieses Prinzips wirkt
eines dieser Materialien als isolierender Träger des aktiven Bauelements. Die verschiedenen Materialien
wählt man nach ihrer kristallinen Verträglichkeit aus. Insbesondere ist schon eine epitaktisch gezüchtete
Ge-GaAs-Struktur vorgeschlagen worden, in der das Gallium-Arsenid als Trägermaterial benutzt ist. Das
aktive Bauelement ist dabei mit der tragenden Grundsubstanz zu einer Einheit gestaltet worden.
Ziel der Erfindung soll es sein, dieses System des heterokristallinen Aufbaus zu erweitern, um die engen
Packungen von Bauelementen oder Reihen von Bau-
Verfahren zum Herstellen von Halbleiterbauelementen,
insbesondere von Tunnel-Dioden
bzw. Esaki-Dioden, mit im Halbleiterkörper
eingebettetem PN-Übergang
bzw. Esaki-Dioden, mit im Halbleiterkörper
eingebettetem PN-Übergang
Anmelder:
International Business Machines Corporation,
Armonk, N. Y. (V. St. A.)
Vertreter:
Dr.-Ing. R. Schiering, Patentanwalt,
Böblingen (Würtl), Westerwaldweg 4
Als Erfinder benannt:
Richard Frederick Rutz,
Cold Spring, Putnam, N. Y. (V. St. A.)
Beanspruchte Priorität:
V. St. v. Amerika vom 18. Juni 1962 (203 211)
elementen, insbesondere solche mit Tunnel-Dioden-Übergängen, einzuschließen.
Wenn auch hier Tunnel-Dioden-Übergänge besonders erwähnt sind, so ist die Erfindung auch auf andere PN-Übergänge in Dioden und Transistoren anwendbar. Sie ist ebensogut anwendbar auf irgendein Halbleiterbauelement, das extrem schmale und kleine PN-Übergangsflächen und in Zusammenhang damit Oberflächenpassivierung verlangt. Der Erfindungsgedanke ist gleichfalls anwendbar auf einen Umstand, welcher eine dicht benachbarte Plazierung von Bauelementen verlangt, wie dies in den integrierten Schaltungen der Fall ist, wo eine hohe Arbeitsgeschwindigkeit oder enge Packung von Schaltungen gewünscht wird.
Wenn auch hier Tunnel-Dioden-Übergänge besonders erwähnt sind, so ist die Erfindung auch auf andere PN-Übergänge in Dioden und Transistoren anwendbar. Sie ist ebensogut anwendbar auf irgendein Halbleiterbauelement, das extrem schmale und kleine PN-Übergangsflächen und in Zusammenhang damit Oberflächenpassivierung verlangt. Der Erfindungsgedanke ist gleichfalls anwendbar auf einen Umstand, welcher eine dicht benachbarte Plazierung von Bauelementen verlangt, wie dies in den integrierten Schaltungen der Fall ist, wo eine hohe Arbeitsgeschwindigkeit oder enge Packung von Schaltungen gewünscht wird.
Es ist ein Hauptziel der Erfindung, ein Halbleiterbauelement zu schaffen, das eine mechanische Festigkeit
aufweist, während seine Konstruktion zugleich einen PN-Übergang von sehr schmaler wirksamer
Fläche enthält. Ein anderes Ziel der Erfindung ist die Schaffung eines Bauelements mit ausgezeichnetem
Oberflächenschutz und insbesondere mit einer Isolierung des PN-Überganges von der Oberfläche des HaIbleiterkristalls.
Ein anderes Ziel ist die Schaffung eines Halbleiterbauelements, ζ. B. einer Tunnel-Diode, die
einen sehr kleinen Wert für die in Reihe liegende
609 507/264
3 4
Induktanz und Widerstand aufweist. Noch ein anderes In den Figuren bezeichnen gleiche Bezugszeichen die
Ziel ist die Schaffung von Reihen von Tunnel-Dioden gleichen Bauteile. Mit 1 ist danach ein Plättchen aus
oder anderen Halbleiterbauelementen mit den vor- Gallium-Arsenid bezeichnet. Es hat vorzugsweise eine
stehend aufgeführten Eigenschaften und Kennlinien. Dicke von 0,25 bis 0,38 mm. Das Material des Plätt-
Ein weiteres Ziel der Erfindung betrifft eine Dioden- 5 chens 1 ist vorteilhaft so ausgewählt, daß ein sehr hoher
packung von derart kleiner Größe, daß sie unmittelbar spezifischer Widerstand in der Größenordnung von
auf einem gedruckten Schaltungsbrett oder in anderen 108 Ohm · cm zur Verfügung steht. Derartig hohe
integrierten Schaltungen und Dioden-Kopfstücken spezifische Widerstände stehen jedoch in solchem
verwendet werden kann. Ein anderes Ziel der Erfin- Material für ausreichende Materialmengen erst seit
dung ist die Schaffung eines Fabrikationsverfahrens i° relativ kurzer Zeit zur Verfügung. Die Eigenschaften
zur Bildung vollständiger Schaltungen, welche ver- eines solchen Materials sind von CH. Go och,
schiedenartige Bauelemente enthalten. C. Hi 1 sum und B. R. Holeman unter der Be-
Für ein Verfahren zum Herstellen von Halbleiter- zeichnung »Properties of Semi-Insulating GaAs« im
bauelementen, insbesondere von Tunnel-Dioden bzw.* Journal of Applied Physics, Supplement to Vol. 32,
Esaki-Dioden, mit im Halbleiterkörper eingebettetem 15 Nr. 10 (Oktober 1961) auf den Seiten 2069 bis 2073
PN-Übergang besteht danach die Erfindung darin, daß beschrieben.
in ein Halbleiterplättchen aus etwa eigenleitendem Nach F i g. 1 ist auf einer Oberfläche 2 des Plätt-
Galhum-Arsenid oder Zink-Selenid auf einer Ober- chens 1 eine konische oder pyramidenförmige Verflächenseite
mindestens eine nach innen spitz zulaufende tiefung3 gebildet. Diese kann durch mechanisches
Vertiefung mit der 111- bzw. der ΠΤ-Kristallfläche 20 Abtragen des Materials, durch Ätzen oder durch Ultraentsprechenden
Seitenflächen eingearbeitet wird, daß schall-Kavitation- Sandstrahlbehandlung hergestellt
danach auf die Seitenflächen der Vertiefung dotiertes werden. Die Vertiefung 3 kann bis zu einer Tiefe in das
Halbleitermaterial des einen Leitfähigkeitstyps aufge- Material eindringen, die etwas kleiner ist als die Gebracht
wird, daß an der Oberfläche der gegenüber- samtdicke des Plättchens 1, oder die Vertiefung 3 kann
liegenden Seite des Halbleiterplättchens die Spitze der 25 auch das Plättchen 1 voll durchdringen.
Vertiefung freigelegt wird und daß daran anschließend F i g. 1A zeigt eine Seitenansicht der Struktur nach
Vertiefung freigelegt wird und daß daran anschließend F i g. 1A zeigt eine Seitenansicht der Struktur nach
diese Oberflächenseite mit einer Schicht aus dotiertem F i g. 1 im Querschnitt, jedoch in der umgekehrten
Halbleitermaterial des anderen Leitfähigkeitstyps be- Lage. Der nächste Schritt in dem Verfahren nach einer
deckt wird, die dann im Bereich der vorher freigelegten beispielsweisen Ausführungsform der Erfindung be-Spitze
den nach allen Seiten völlig eingebetteten 30 steht in der Ablage von stark dotiertem Germanium 4
PN-Übergang bildet. auf die Oberfläche 2 und in die Einsenkung 3 der
Die Verwendung einer oberflächenseitigen Vertiefung Gallium-Arsenid-Matrize hohen spezifischen Widerist
bei PJN-Halbleiterbauelementen aus Germanium stands (vgl. Fig. IB). Dieses Germanium ist vom
oder aus Silicium bereits bekannt. Diese Vertiefung Leitungstyp N+ und hat eine Dotierung von etwa
führt zur Einbettung des PN-Überganges und dient 35 1019 Atomen pro Kubikzentimeter. Die Ablagerung
beim Bekannten der Verkürzung des Abstandes der dieses Materials vom Leitungstyp N+ kann z. B. aus
. beiden durch die eigenleitende Schicht getrennten der Dampfphase durch Trennung von einem HaIodotierten
Halbleiterzonen innerhalb eines kleinen Ge- geniddampf erfolgen. Diese Dampfverbindung war
bietes. Sie dient damit wiederum der Verbesserung des vorher durch Reaktion einer Menge Germaniums mit
Frequenzverhaltens des Halbleiterbauelements. Bei der 40 einem Halogen-Transportelement zustande gekommen.
Erfindung geht es insbesondere darum, ein Halbleiter- Einzelheiten dieser Halogenid-Niederschlagstechnik
bauelement mit im Halbleiterkörper eingebetteten sind im IBM Journal of Research and Development,
PN-Übergang zu schaffen, welches die Miniaturisie- Juli 1960, S. 248 bis 255, von J. C. Marinace
rung bei integrierten Schaltungen fordert. Die Erfin- (»Epitaxial Vapor Growth of Ge Single Crystals in a
dung hat dabei den Vorteil, daß der verringerte Raum- 45 Closed-Cycle Process«) beschrieben,
bedarf eine Steigerung der Packungsdichte, d. h. der Dieses besondere Verfahren gewährt den Vorteil der
bedarf eine Steigerung der Packungsdichte, d. h. der Dieses besondere Verfahren gewährt den Vorteil der
Anzahl von Bauelementen pro Volumeinheit, ermög- Züchtung von Kristallschichten bei Temperaturen, die
licht, wobei den Erfordernissen eines mechanisch genügend niedrig liegen, so daß die Diffusion des
stabilen Endproduktes Rechnung getragen ist. wichtigen Dotierungsmittels relativ klein ist, was die
Die Erfindung sei nachstehend an Hand der schema- 50 Bildung der sehr scharfen PN-Übergänge, wie man sie
tischen Zeichnungen für einige beispielsweise Ausfüh- bei Tunnel-Dioden braucht, ermöglicht. Die Dicke des
rungsformen näher erläutert. " PN-Übergangs ist in diesen Fällen in der Größenord-
F i g. 1 ist eine perspektivische Ansicht eines nach nung von 100 Ängströmeinheiten.
dem Verfahren gemäß der Erfindung hergestellten In F i g. 1C ist der obere Teil des Gallium-Arsenid-
dem Verfahren gemäß der Erfindung hergestellten In F i g. 1C ist der obere Teil des Gallium-Arsenid-
Halbleiterplättchens; 55 Plättchens geläppt oder geätzt, bis die Spitze 5 des ab-
F i g. IA bis IE sind verschiedene Ansichten der in gelagerten Germaniums in der Vertiefung 3 freigelegt
den verschiedenen Fabrikationsstufen des Verfahrens ist. Wo Germanium auf oder in einer Gallium-Arsenidnach
der Erfindung gewonnenen Halbleiterstrukturen; Matrize abgelagert ist, sind die Spitzen infolge der ver-
F i g. 2 A bis 2 C sind Ansichten einer Diodenreihe in schiedenen Reflexionsfähigkeiten von Gallium-Arsenid
verschiedenen Stufen der Weiterbildung; 60 und Germanium sehr leicht zu bemerken.
F i g. 3 zeigt eine andere Ausführungsform der Der Läppvorgang bzw. der Ätzvorgang wird bis zu
Erfindung unter Verwendung eines Legierungs-Pillen- einer Tiefe durchgeführt, die in F i g. 1C durch die
kontaktes; Linie 6 dargestellt ist. Im Anschluß hieran wird auf
Fig. 4Äund4B zeigen Teile einer Halbleiterkonfi- die geläppte bzw. geätzte Seite des Plättchens stark
guration gemäß einer Weiterbildung des Erfindungs- 65 dotiertes Germanium mit einer Konzentration in der
gedankens; Größenordnung von z.B. 1019Atomen pro Kubik-
F i g. 5 zeigt eine Strom-Spannungs-Kennlinie für Zentimeter aufgetragen. Das aufgetragene Germanium?
eine besondere Tunnel-Diode gemäß der Erfindung. ist im Falle des Beispiels vom Leitungstyp P+. Die
5 6
Ablagerung des Germaniums 7 kann dabei entweder und Ätz-Maskenverfahren, durch Elektronenstrahlenaus
der Dampfphase gemäß dem vorstehend zitierten bombardierung oder durch Verwendung von Laser-Verfahren
oder durch Kristallwachsen aus der Lösung strahlen gebildet werden. Wahlweise lassen sich auch
bei einem anderen Tieftemperaturprozeß erfolgen. andere Standardmethoden, einschließlich dem Sand-Auf
diese Weise kommt (vgl. F i g. 1 D) an der 5 strahlverfahren, der Funkenentladung usw. anwenden.
Stelle 8 ein P+N+-Übergang im Germanium zustande. Durch die Bildung der gleichmäßig definierten,
In Verbindung von F i g. 1 mit F i g. 1D läßt sich schmalen Flächenöffnungen als eine Alternative zu
erkennen, daß der P+N+-Übergang 8 völlig einge- dem Verfahren, das an Hand der F i g. 1 bis IE bekapselt
ist in der mit hohem spezifischem Widerstand schrieben wurde, wird ein weiterer Vorteil gewonnen,
ausgerüsteten Gallium-Arsenid-Matrize, so daß kein ">
welcher darin besteht, daß ein Abtrieb in höherem Teil des Übergangs 8 zwischen den hochdotierten Maße in jeder folgenden Läppverfahrensstufe erlaubt
Zonen 4 und 7 an einer äußeren Oberfläche erscheint. ist, weil das Läppen nicht genau parallel zur unteren
Obgleich aus Gründen einer vereinfachten Dar- Oberfläche der Matrize stattfindet. Nach der Herstelstellung
in den Zeichnungen das Plättchen zu einer lung der schmalen Flächenaperturen wird zuerst
einzelnen Einheit verarbeitet ist, soll die Erfindung 15 Germanium vom Leitungstyp P+in die Matrize abgenicht
hierauf beschränkt sein. Vielmehr ist die Her- lagert, darauf folgt der Niederschlag von Germanium
stellung ganzer Reihen, z. B. für Speicheroberflächen des Leitungstyps N+, wie aus den F i g. 2B und 2C zu
in Rechenanlagen, von Tunnel-Dioden oder anderen ersehen ist.
höherentwickelten Halbleiterbauelementen gleichzeitig Bei der Anpassung an besondere Strukturen kann
möglich. Dort, wo eine große Reihe von Bauelementen 2° man auch Vorteile ziehen aus der Tatsache, daß vergleichzeitig
hergestellt wird und individuelle Dioden schiedene Halbleitermaterialien sich in äußerst unterverlangt
werden, kann die große Reihe in kleine Zylin- schiedlichem Ausmaße mit einem gegebenen Ätzmittel
der, wie in F i g. 1E gezeigt, aufgeschnitten werden. ätzen lassen und daß verschiedene Leitfähigkeiten und
Ganze Schaltungen, die aus verschiedenartigen Bau- Leitfähigkeitstypen eines gegebenen Halbleiters auch
elementen zusammengesetzt sind, können auch durch 25 verschiedene Ätzwirkungen zeigen. So lassen sich z. B.
Anwendung der Maskenmethode und durch besondere beim elektrolytischen Ätzen mit verdünntem Ätzkali
Ätzverfahren hergestellt werden. hochdotierte Zonen viel schneller ätzen als leicht
Eine wichtige Bedeutung besteht für viele Schal- dotierte Zonen.
tungen, insbesondere für viele Schaltungen in Rechen- Auf diese Weise kann im Falle des dargestellten Ausanlagen,
darin, daß die Charakteristiken der Bauele- 30 führungsbeispiels, nachdem Germanium vom Typ P+
mente bis zu extrem engen Toleranzen kontrollierbar in und rings um die Gallium-Arsenid-Matrize niedersind.
Zum Beispiel wird bei Rechenschaltungen mit geschlagen worden ist und der Germaniumüberschuß
Tunnel-Dioden oft verlangt, daß die Spitzenströme entfernt wurde, damit eine Struktur gemäß F i g. 2 B
innerhalb weniger Prozente eines Muster-Mittelwertes erreicht wird, das Germanium vom Typ P+ an der
gehalten werden können. Im Falle der Tunnel-Diode 35 Spitze der Einsenkung, d. h. am oberen Teil der Obersind
die Spitzenströme bestimmt durch die Fläche des fläche der Struktur nach F i g. 2 B, geätzt werden, um
PN-Übergangs und durch den Dotierungspegel der die Bildung des P+N+-Übergangs tiefer innerhalb der
N- und P-Zonen. Die Flächenkontrolle ist ein ernstes Matrize zu ermöglichen. Dies ist in Fig. 2B durch
Problem. Dieses kann aber im vorliegenden Falle durch Strichlinien angedeutet. Damit kann man den Serieneine
leicht abgewandelte Technik gelöst werden. Da- 40 widerstand leicht regulieren. Im Bedarfsfalle kann man
nach werden die ursprünglich geformten Vertiefungen das Ätzen genügend weit bis in die Pyramide fortbis
zu einer Tiefe hergestellt, welche kleiner ist als die schreiten lassen, um den Bereich des P+N+-Übergangs
Tiefe des isolierenden Plättchens, und dann wird die zu regulieren. Mit der Verwendung einer elektrolyti-,
Durchdringung durch das Plättchen durch Anwendung sehen KOH-Ätzung, bei der die Höhe des Stromes
einer gut kontrollierten, alternierenden Technologie 45 natürlich auf die zu ätzende Fläche bezogen ist, ist eine
vervollständigt. Kalibrierung der Fläche möglich.
Diese alternierende Verwendung einer feinkontrol- Wenn auch im besonderen Beispiel nach Fig. 2B
lierten Technik als Mittel zum Erreichen einer gleich- die anfängliche Ablagerung von Germanium vom
förmig schmalen oder kleinen Fläche ist in den Leitungstyp P+ herausgestellt ist, sollte man die Ab-F
i g. 2A, 2B und 2C illustriert. 50 lagerung von Gallium-Arsenid vorziehen. Die Schwie-In
F i g. 2 A ist eine Seitenansicht einer typischen rigkeit des Beobachtens eines Unterschieds zwischen
Gruppe mit bestimmenden Vertiefungen in einer dem niedergeschlagenen Gallium-Arsenid-Material und
strukturellen Anordnung gezeigt. Die Matrize besteht dem Gallium-Arsenid-Matrizenmaterial^kann durch
wiederum aus Gallium-Arsenid von hohem spezifi- den Gebrauch eines elektrolytischen Ätzverfahrens
schem Widerstand, wie schon an Hand der Fig. 1 55 behoben werden, um die Grenze des niedergeschlagebis
1E beschrieben wurde. Vertiefungen 3 oder Ein- nen Gallium-Arsenid-Materials im Kontrast zu dem
Senkungen oder Kerben sind durch eine Oberfläche Matrizenmaterial zu enthüllen,
dieser einen hohen spezifischen Widerstand aufweisen- Die einzelne Baueinheit nach F i g. IE, die besonden
Matrize aus Gallium-Arsenid gebildet. Im Falle ders hergestellt worden war oder aus einer Reihe von
des Beispiels nach F i g. 2A sind indessen die Ein- 60 massenweise fabrizierten Bauelementen herausgesenkungen
3 zuerst bis auf eine Tiefe hergestellt, wie schnitten worden ist, wird durch ein Standardversie
die F i g. 2 A zeigt. Danach werden schmale Be- fahren weiterbehandelt, bei dem der obere und der
reiche mit zylindrischen Öffnungen durch die gegen- untere Teil der Oberflächen der Vorrichtungen metalliüberliegende
Oberfläche der Hochwiderstandsmatrize siert werden, d. h. bei dem diese Oberflächen mit
gebildet, wie dies F i g. 2 B zeigt. 65 einem geeigneten Material versehen werden, um die
Dieses schmale Öffnungsgebiet in der Größenord- ohmschen Kontakte 9 und 10 zu bilden. Die Leitungen
nung von 0,025 mm oder weniger kann mit -dem 11 und 12 sind in der üblichen Weise an den ohmschen
normalen, an sich bekannten, Photoschutzmassen- Kontakten 9 und 10 befestigt.
Die in F i g. 1E dargestellte Vorrichtung ist ein Endprodukt
und kann unmittelbar in Schaltungen verwendet werden. Da nur dünne Schichten niedergeschlagenen
Materials verwendet werden und die Kontaktauflage aus Metall besteht, wird ein sehr niedriger
Serienwiderstand erhalten. Die dargestellte Geometrie ermöglicht auch, zu extrem niedrigen Induktivitäten zu
gelangen.
Die Wahl des isolierenden Materials beeinflußt wegen der Dielektrizitätskonstante die Kapazität. Man
kann das in den verschiedenen Beispielen verwendete Gallium-Arsenid z. B. durch Zink-Selenid, das im
wesentlichen dieselbe Gitterkonstante hat, aber eine geringere Dielektrizitätskonstante aufweist, im Bedarfsfalle
ersetzen. Die Wahl des isolierenden Materials beeinflußt auch den Parallelwiderstand oder den
Leckwiderstand, was der Verschiedenartigkeit der Mechanismen, z. B. PJN-Durchbruch, Halbleiterkörperlecks
oder Oberfiächenlecks, zuzuschreiben ist. Diese sind alle abhängig der Größe nach von den
detaillierten Eigenschaften des gewählten Isolators.
Nach einer abgewandelten Methode bei der Bildung des entartet dotierten Materials, das zur Erzeugung des
den Tunneleffekt aufweisenden PN-Übergangs gebraucht wird, wird zuerst ein halbwegs hochdotiertes
Germanium, z.B. vom N-Typ, in die Einkerbungen gemäß F i g. 2 B abgelagert. Dieses Verfahren entspricht
auch der oben an Hand der Fig. IB beschriebenen Methode. Das Plättchen wird dann geläppt, bis
sich die konische Vertiefung zeigte. Aber die Muster werden dann z. B. in einer Arsen-Atmosphäre untergebracht,
wo das Arsen in die freigelegte Spitze hineindiffundieren kann, bis das Germanium stark N-leitend
wird. Darauf wird wieder, wie bereits beschrieben wurde, die obere Schicht des Germaniums vom
Leitungstyp P+ wahlweise durch Züchten aus dem Dampf oder aus der Lösung gebildet.
Obgleich auf den Niederschlag von Germanium auf oder in eine Gallium-Arsenid-Matrize hingewiesen
wurde, kann auch das Gallium-Arsenid für den Gesamtaufbau verwendet werden. Wie vorstehend beschrieben
wurde, kann auch das Gallium-Arsenid in die Vertiefungen der einen hohen Widerstand aufweisenden
Matrize abgelagert und ein Hetero-PN-Übergang gebildet werden, welcher bestimmt ist durch
die freigelegte Spitze des anfänglich niedergeschlagenen Gallium-Arsenids und einer Menge von Germanium,
die auf den oberen Flächenteil der Struktur abgelagert ist. Auf diese Weise kann das aktive Bauelement mit
dem PN-Übergang teilweise oder ganz aus Gallium-Arsenid hergestellt werden. Es können auch andere
Kombinationen von Halbleitern verwendet werden, soweit sie im epitaktischen Sinne miteinander vertraglieh
sind.
Weiterhin können durch zusätzliche Schichten, durch passendes Ändern des elektrischen Widerstands
der niedergeschlagenen Schichten und durch zusatzliehe Elektroden Transistoren oder kompliziertere
Bauelemente gebaut werden.
In F i g. 3 ist eine andere Modifikation in einer in vielfacher Hinsicht ähnlichen Weise behandelt wie im
Falle der F i g. 1 bis 1 E. An Stelle des Niederschiagens von Germanium in die vorher gebildete Vertiefung ist
hier eine Menge von Gallium-Arsenid vom Leitungstyp P+ in die Vertiefung abgelagert worden. Nach dem
Abtragen des Plättchenmaterials im Läppverfahren bis zur Freilegung der Spitze der Einsenkung wird eine
mit Zinn dotierte Legierungspille über die freigelegte Spitze gesetzt. Das Ganze wird dann in einem an sich
bekannten Verfahren erhitzt. Das in der Pille enthaltene
Zinn macht als Dotierungsmittel das Gallium-Arsenid zum N-Typleiter. Wegen der hohen Konzentration
des verwendeten Zinns wird beim Heizen und der darauffolgenden Rekristallisation eine legierte Zone 13
im Kontakt mit der vorher gebildeten P+-Zone erzeugt. Es entsteht damit ein P+N+-Übergang des Gallium-Arsenide,
der den Tunneleffekt aufweist.
*° Da Gallium-Arsenid, aus dem die musterhafte
Matrize in den verschiedenen Ausführungsformen besteht, ein polarer Kristall ist, kann man auch Vorteile
ziehen aus der bevorzugten Ätzbehandlung bei der Anpassung der Vertiefungen 3. Wenn z. B. die Seiten
einer vierseitigen Pyramide aus 111- und TTf-Flächen
gemäß Fig. 4 Abestehen, dann ergeben sich Ätzungen (5 Teile NaOH, 1 Teil H2O2), welche bevorzugt diesen
Ebenen folgen. Diese ergeben eine stark zugespitzte Kante am Boden der Vertiefungen.
Eine Weiterbildung des Erfindungsgedankens läßt sich nach F i g. 4 B erreichen, wenn die Vertiefungen
muldenartig sind und einen dreieckigen Querschnitt aufweisen und wenn sie durch besonderes Ätzen
spitze Senken 14 α und 146 bilden. Nach dem Ablagern von Germanium und dem Füllen mit Metall erhält man
an den Kreuzungen 15 Dioden. Die Auskleidungen der Mulden mit Metall wirken als Verbindungsdrähte
der getrennten Dioden. Die Mulde kann wahlweise vollständig mit niedergeschlagenem entartet dotiertem
Germanium gefüllt werden und kann selbst wie ein Leitungsdraht wirken, obgleich ein größerer Querschnitt
benötigt werden wird als im Falle der Metallauskleidung bei gleichen elektrischen Verlusten. Diese
Abänderung eignet sich für die Zusammenschaltung von Bauelementenreihen.
Um die Spitzenströme auf vorher festgelegte Werte abZugleichen^stesVorteilhaf^WennmandieP^^N^Ubergangsflachen
derart ausbildet, daß hierfür die Spitzenströme für jede von ihnen die Anweisung überschreitet.
Dann erfolgt eine Wärmebehandlung der Dioden, so daß eine atomische Umlagerung an der
Diodengrenzfläche eintritt, wodurch die einen Tunnelstrom aufweisende Spitze durch Erweiterung des
P+N+-Übergangs herabgesetzt wird, bis die Anweisung erfüllt ist. Es ist auf diese Weise möglich, den tunnelnden
Strom experimentell durch Wärmebehandlung der Gesamtvorrichtung bei einigen hundert Grad
Celsius während weniger Minuten zu ändern.
In F i g. 5 ist die Strom-Spannungs-Kennlinie gezeigt, wie man sie für einen erfindungsgemäß »eingebetteten«
Tunnel-PN-Übergang erhält. Es sei bemerkt, daß ein Spitzenstrom von etwa 50 Milliampere
und ein Talstrom von etwa 5 Milliampere bei dem Bauelement nach der Erfindung erreicht wird. Mit
dieser typischen Bauelementeinheit kommt man zu einer Kapazität von etwa 47 μαΡ. Damit ergibt sich
ein Verhältnis von Jv zu C, das annähernd 1 ist.
Dieser Wert muß als ein ausgezeichnetes und verdienstvolles Ergebnis betrachtet werden. Dieses Ergebnis
entspricht einer Schaltgeschwindigkeit in der GrößenOrdnung von einer Nanosekunde und weniger für die
besondere Bauelementeinheit. Mit anderen typischen Einheiten, die in ähnlicher Weise nach dem Verfahren
gemäß der Erfindung fabriziert wurden, konnten sogar extrem niedrige Werte dieses Verhältnisses in
der Größenordnung von 0,3 erreicht werden.
Mit der Erfindung ist eine neue Fabrikationstechnik und Kapselung von Halbleiterbauelementen,
insbesondere von Tunnel-Dioden gewonnen worden. Diese Technik gründet sich teilweise auf den erwünschten
Zustand bei der Züchtung von PN-Übergängen und komplexen Reihen von PN-Übergängen bei ungleichen
Halbleiterbauelementen. Die besondere Wahl S des Materials nach einer Ausführungsform des Erfindungsgedankens
ist auf die Tatsache gegründet, daß diese Materialien höchst vielseitig sind, so daß praktisch
alle gegenwärtig bekannten nützlichen Halbleiterbauelemente aus ihnen hergestellt werden können.
Die Gitterkonstanten und die thermischen Ausdehnungskoeffizienten dieser Materialien sind eng
angepaßt.
Weiterhin wird mit der Verwendung von Gallium-Arsenid als Matrize ein hoch isolierender Träger für
Vorrichtungen geliefert, die sonst mechanisch zu schwach in der Konstruktion werden. Andere halbleitende und isolierende Materiahen, die untereinander
epitaktisch verträglich sind, sind auch brauchbar.
Die Erfindung ermöglicht die Erzielung eines sehr scharfen PN-Überganges, in der Größenordnung
von 100 Ängströmeinheiten, was ein Erfordernis für die Erreichung der Eigenschaft des negativen Widerstands
in der Kennlinie der Tunnel-Diode ist. Obgleich konventionelle Legierungsverfahren bei der Produktion
scharfer PN-Übergänge in Tunnel-Dioden verwendet worden sind, haben die diesen Verfahren innewohnenden
Schwierigkeiten die Entwicklung der Technik für die Erreichung stabiler und zuverlässiger
Bauelemente gehindert.
Claims (15)
1. Verfahren zum Herstellen von Halbleiterbauelementen, insbesondere von Tunnel-Dioden
bzw. Esaki-Dioden, mit im Halbleiterkörper eingebettetem PN-Übergang, dadurch ge kenn- ·
zeichnet, daß in ein Halbleiterplättchen (1)
aus etwa eigenleitendem GaUium-Arsenid oder Zink-Selenid auf einer Oberflächenseite mindestens
eine nach innen spitz zulaufende Vertiefung (3) mit der 111- bzw. der ΤΤΪ-Kristallfläche entsprechenden
Seitenflächen eingearbeitet wird, daß danach auf die Seitenflächen der Vertiefung (3)
dotiertes Halbleitermaterial (4) des einen Leitfähigkeitstyps aufgebracht wird, daß an der Oberfläche
der gegenüberhegenden Seite des HaIbleiterplättchens (1) die Spitze (5) der Vertiefung (3)
freigelegt wird und daß daran anschließend diese Oberflächenseite mit einer Schicht aus dotiertem
Halbleitermaterial (7) des anderen Leitfähigkeitstyps bedeckt wird, die dann im Bereich der vorher
freigelegten Spitze (5) den nach allen Seiten völlig eingebetteten PN-Übergang (8) bildet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für das Halbleiterplättchen (1) ein
halbleitendes Material verwendet wird, dessen spezifischer Widerstand in der Größenordnung
von 108 Ohm · cm ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dicke des Halbleiterplättchens
von 0,25 bis 0,38 mm gewählt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die Vertiefung (3) konisch oder pyramidenförmig gestaltet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Vertiefung (3)
bis zu einer Tiefe in das Plättchenmaterial eingebracht wird, die nur wenig kleiner ist als die
Gesamtdicke des Plättchens (1).
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf beiden Oberflächenseiten
des Plättchens (1) längliche, sich nach innen verjüngende Vertiefungsrillen (14 a, 14 b)
so eingearbeitet werden, daß die obenhegende Vertiefungsrille (14 a) die untenliegende Vertiefungsrille (14Z>) kreuzt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in die Vertiefung (3)
und auf die Oberfläche mit der freigelegten Spitze (5) halbleitendes Germanium verschiedenen Leitfähigkeitstyps
aufgebracht wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß in die Vertiefung (3)
und auf die Oberfläche mit der freigelegten Spitze (5) entartet dotiertes Halbleitermaterial verschiedenen
Leitfähigkeitstyps zur Ablage gebracht wird.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Störstoffkonzentration in
dem abgelagerten Germanium etwa 1019 Dotierungsatome pro Kubikzentimeter gewählt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Spitze (5) der
Vertiefung (3) als eine zylindrische Öffnung ausgebildet wird, die zur gegenüberliegenden Oberfläche
des Plättchens (1) ausläuft.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Durchmesser der zylindrischen
Öffnung zu etwa 0,025 mm gewählt wird.
12. Verfahren nach einem der Ansprüche 1 bis 6, 8, 10 oder 11, dadurch gekennzeichnet, daß das
in der Vertiefung (3) und auf der freigelegten Oberfläche abgelagerte Halbleitermaterial aus dotiertem
Gallium-Arsenid verschiedenen Leitfähigkeitstyps besteht.
13. Verfahren nach einem der Ansprüche 1 bis 6, 8, 10, 11 oder 12, dadurch gekennzeichnet, daß an
der vorher freigelegten Spitze (5) der Vertiefung (3) ein tunnelnder P+N+-Übergang im Gallium-Arsenid-Material
gebildet wird.
14. Verfahren nach einem der Ansprüche 1 bis
13, dadurch gekennzeichnet, daß bei länglicher Ausbildung der Vertiefungen (14 a, 14 δ) in diese
Vertiefungen eine metallische Auskleidung eingelegt wird, die als Zuleitung benutzbar ist.
15. Verfahren nach einem der Ansprüche 1 bis
14, dadurch gekennzeichnet, daß das Ablagern des halbleitenden Materials in der Vertiefung
(3) bzw. auf der Oberfläche mit der frei-, 'gelegten Spitze (5) durch epitaktischen Niederschlag
aus der Dampfphase durchgeführt wird.
In Betracht gezogene Druckschriften:
USA.-Patentschrift Nr. 3 008 089;
französische Patentschrift Nr. 1 228 530;
Solid State Physics in Electronics and Telecommunication, London, 1960, Vol. 2, S. 1110 bis 1113.
USA.-Patentschrift Nr. 3 008 089;
französische Patentschrift Nr. 1 228 530;
Solid State Physics in Electronics and Telecommunication, London, 1960, Vol. 2, S. 1110 bis 1113.
Hierzu 1 Blatt Zeichnungen
609 507/264 2.66 © Bundesdruckerei Berlin
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US203211A US3171762A (en) | 1962-06-18 | 1962-06-18 | Method of forming an extremely small junction |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1210488B true DE1210488B (de) | 1966-02-10 |
Family
ID=22752977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DEJ23881A Pending DE1210488B (de) | 1962-06-18 | 1963-06-15 | Verfahren zum Herstellen von Halbleiter-bauelementen, insbesondere von Tunnel-Diodenbzw. Esaki-Dioden, mit im Halbleiterkoerper eingebettetem PN-UEbergang |
Country Status (7)
Country | Link |
---|---|
US (1) | US3171762A (de) |
JP (1) | JPS409777B1 (de) |
CH (1) | CH421304A (de) |
DE (1) | DE1210488B (de) |
FR (1) | FR1359004A (de) |
GB (1) | GB1000382A (de) |
NL (2) | NL141029B (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL122286C (de) * | 1962-08-23 | |||
US3317801A (en) * | 1963-06-19 | 1967-05-02 | Jr Freeman D Shepherd | Tunneling enhanced transistor |
US3316131A (en) * | 1963-08-15 | 1967-04-25 | Texas Instruments Inc | Method of producing a field-effect transistor |
US3372069A (en) * | 1963-10-22 | 1968-03-05 | Texas Instruments Inc | Method for depositing a single crystal on an amorphous film, method for manufacturing a metal base transistor, and a thin-film, metal base transistor |
US3327525A (en) * | 1964-08-10 | 1967-06-27 | Raytheon Co | Scribed and notched pn-junction transducers |
DE1496870A1 (de) * | 1964-10-01 | 1970-01-08 | Hitachi Ltd | Verfahren zur Herstellung einer Halbleiteranordnung |
US3323198A (en) * | 1965-01-27 | 1967-06-06 | Texas Instruments Inc | Electrical interconnections |
US3406049A (en) * | 1965-04-28 | 1968-10-15 | Ibm | Epitaxial semiconductor layer as a diffusion mask |
US3370995A (en) * | 1965-08-02 | 1968-02-27 | Texas Instruments Inc | Method for fabricating electrically isolated semiconductor devices in integrated circuits |
US3322581A (en) * | 1965-10-24 | 1967-05-30 | Texas Instruments Inc | Fabrication of a metal base transistor |
US3844858A (en) * | 1968-12-31 | 1974-10-29 | Texas Instruments Inc | Process for controlling the thickness of a thin layer of semiconductor material and semiconductor substrate |
US4180422A (en) * | 1969-02-03 | 1979-12-25 | Raytheon Company | Method of making semiconductor diodes |
US3715245A (en) * | 1971-02-17 | 1973-02-06 | Gen Electric | Selective liquid phase epitaxial growth process |
US4004046A (en) * | 1972-03-30 | 1977-01-18 | Motorola, Inc. | Method of fabricating thin monocrystalline semiconductive layer on an insulating substrate |
US3930300A (en) * | 1973-04-04 | 1976-01-06 | Harris Corporation | Junction field effect transistor |
US4051507A (en) * | 1974-11-18 | 1977-09-27 | Raytheon Company | Semiconductor structures |
US4102714A (en) * | 1976-04-23 | 1978-07-25 | International Business Machines Corporation | Process for fabricating a low breakdown voltage device for polysilicon gate technology |
US4374915A (en) * | 1981-07-30 | 1983-02-22 | Intel Corporation | High contrast alignment marker for integrated circuit fabrication |
US4954458A (en) * | 1982-06-03 | 1990-09-04 | Texas Instruments Incorporated | Method of forming a three dimensional integrated circuit structure |
US5057047A (en) * | 1990-09-27 | 1991-10-15 | The United States Of America As Represented By The Secretary Of The Navy | Low capacitance field emitter array and method of manufacture therefor |
US5150192A (en) * | 1990-09-27 | 1992-09-22 | The United States Of America As Represented By The Secretary Of The Navy | Field emitter array |
US5486706A (en) * | 1993-05-26 | 1996-01-23 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
US5739544A (en) * | 1993-05-26 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
US5618752A (en) * | 1995-06-05 | 1997-04-08 | Harris Corporation | Method of fabrication of surface mountable integrated circuits |
US5646067A (en) * | 1995-06-05 | 1997-07-08 | Harris Corporation | Method of bonding wafers having vias including conductive material |
US5945687A (en) * | 1995-11-30 | 1999-08-31 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device, quantization functional apparatus utilizing the same, and method for producing the same |
US8232582B2 (en) | 2000-04-24 | 2012-07-31 | Life Technologies Corporation | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
US7001792B2 (en) | 2000-04-24 | 2006-02-21 | Eagle Research & Development, Llc | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
US6413792B1 (en) | 2000-04-24 | 2002-07-02 | Eagle Research Development, Llc | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
AU2002241810A1 (en) * | 2001-01-04 | 2002-07-16 | Eagle Research And Development, Llc | Method of patterning a mask on the surface of a substrate and product manufactured thereby |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1228530A (fr) * | 1958-05-15 | 1960-08-31 | Thomson Houston Comp Francaise | Dispositifs à semi-conducteur et leur procédé de préparation |
US3008089A (en) * | 1958-02-20 | 1961-11-07 | Bell Telephone Labor Inc | Semiconductive device comprising p-i-n conductivity layers |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL133151C (de) * | 1959-05-28 | 1900-01-01 |
-
0
- NL NL294124D patent/NL294124A/xx unknown
-
1962
- 1962-06-18 US US203211A patent/US3171762A/en not_active Expired - Lifetime
-
1963
- 1963-05-30 JP JP2772463A patent/JPS409777B1/ja active Pending
- 1963-06-06 GB GB22663/63A patent/GB1000382A/en not_active Expired
- 1963-06-14 FR FR938106A patent/FR1359004A/fr not_active Expired
- 1963-06-15 DE DEJ23881A patent/DE1210488B/de active Pending
- 1963-06-17 NL NL63294124A patent/NL141029B/xx unknown
- 1963-06-18 CH CH756162A patent/CH421304A/de unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3008089A (en) * | 1958-02-20 | 1961-11-07 | Bell Telephone Labor Inc | Semiconductive device comprising p-i-n conductivity layers |
FR1228530A (fr) * | 1958-05-15 | 1960-08-31 | Thomson Houston Comp Francaise | Dispositifs à semi-conducteur et leur procédé de préparation |
Also Published As
Publication number | Publication date |
---|---|
US3171762A (en) | 1965-03-02 |
JPS409777B1 (de) | 1965-05-19 |
NL294124A (de) | |
GB1000382A (en) | 1965-08-04 |
FR1359004A (fr) | 1964-04-17 |
NL141029B (nl) | 1974-01-15 |
CH421304A (de) | 1966-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1210488B (de) | Verfahren zum Herstellen von Halbleiter-bauelementen, insbesondere von Tunnel-Diodenbzw. Esaki-Dioden, mit im Halbleiterkoerper eingebettetem PN-UEbergang | |
DE69631664T2 (de) | SiC-HALBLEITERANORDNUNG MIT EINEM PN-ÜBERGANG, DER EINEN RAND ZUR ABSORPTION DER SPANNUNG ENTHÄLT | |
DE2512373A1 (de) | Sperrschicht-oberflaechen-feldeffekt- transistor | |
DE1292256B (de) | Drift-Transistor und Diffusionsverfahren zu seiner Herstellung | |
DE3046701A1 (de) | Diode, sowie diese enthaltendes rom- bzw. loeschbares prom-bauelement | |
DE3008034A1 (de) | Elektrodenvorrichtung fuer eine halbleitervorrichtung | |
DE2047777A1 (de) | Oberflachenfeldeffekttransistor mit einstellbarer Schwellspannung | |
DE1130932B (de) | Verfahren zur Herstellung kleinflaechiger pn-UEbergaenge in Halbleiter-koerpern von einem Leitfaehigkeitstyp von Halbleiteranordnungen, z. B. Dioden oder Transistoren | |
DE1640500A1 (de) | Verfahren zur Herstellung von Festkoerper-Schaltungsanordnungen | |
DE2727405A1 (de) | Feldgesteuerter thyristor mit eingebettetem gitter | |
DE1076275B (de) | Halbleiteranordnung mit mindestens einem flaechenhaften pn-UEbergang | |
DE3116268C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3242736A1 (de) | Verfahren zum herstellen feldgesteuerter elemente mit in vertikalen kanaelen versenkten gittern, einschliesslich feldeffekt-transistoren und feldgesteuerten thyristoren | |
DE1544214A1 (de) | Verfahren zum Zuechten von duennen,schwach dotierten homogenen epitaktischen Siliziumschichten bei niedrigen Temperaturen,insbesondere zum Herstellen von UEbergaengen mit extrem niedrigem Widerstand in Flussrichtung | |
DE19640561A1 (de) | Darin beabstandete epitaktische Sperrschichtfeldeffekttransistorbereiche ausweisende Isolierschichthalbleitervorrichtngen und ihre Herstellungsverfahren | |
DE1961739A1 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE1163459B (de) | Doppel-Halbleiterdiode mit teilweise negativer Stromspannungskennlinie und Verfahren zum Herstellen | |
DE2320563B2 (de) | Vierschichttriode | |
DE1564940B1 (de) | Verfahren zur Herstellung einer Halb leiteranordnung sowie danach hergestellte Anordnung, insbesondere Transistor | |
DE1274243C2 (de) | Verfahren zur herstellung einer tunneldiode | |
DE1288687B (de) | Verfahren zur Herstellung eines Flaechentransistors mit einlegierter Elektrodenpille, aus welcher beim Einlegieren Stoerstoffe verschiedener Diffusionskoeffizienten in den Halbleitergrundkoerper eindiffundiert werden | |
DE1210084B (de) | Mesa-Unipolartransistor mit einem pn-UEbergang in dem mesafoermigen Teil des Halbleiterkoerpers | |
DE1764023B2 (de) | Halbleiterbauelement und verfahren zum herstellen | |
DE1090330B (de) | Halbleiteranordnung mit einem Halbleiterkoerper mit zwei Zonen entgegengesetzten Leitfaehigkeitstyps und je einer Elektrode an den beiden Zonen | |
DE1464679B2 (de) | Doppelhalbleiterbauelement mit einem esaki uebergang und einem parallelgeschalteten gleichrichtenden uebergang |