DE19610555A1 - Leckspannungs-Detektorschaltung für einen MOS Kondensator - Google Patents

Leckspannungs-Detektorschaltung für einen MOS Kondensator

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Description

Die vorliegende Erfindung bezieht sich auf eine Leckspannungs-Detektor­ schaltung für einen MOS Kondensator und insbesondere auf eine solche mit einem Leckspannungs-Überwachungskondensator zum Detektieren der Leckspannung eines bei einer Abtastung/Haltung verwendeten MOS Kondensators.
Eine konventionelle Schaltung, die einen MOS Kondensator für die Abta­ stung/Haltung verwendet, ist in der US-PS 5,117,426 offenbart. Nach den Fig. 1 und 2 enthält diese Schaltung eine Verzögerungsschaltung 10 mit einem Inverter 11 sowie Verzögerungsgliedern 12, 13 und 14 zum In­ vertieren und Verzögern eines Steuersignals RLB, das während des Zu­ griffs der entsprechenden Wortleitungen bei der DRAM Steuerung durch eine nicht dargestellte Steuereinrichtung erzeugt wird; eine Steuerein­ richtung 20 mit einem NAND Gate 21, Invertern 22 und 23 sowie einem NOR Gate 24 zur logischen Verarbeitung des Ausgangs der Verzögerungs­ schaltung 10 sowie zur logischen Verarbeitung eines HIGH-Steuersignals TLWLL, das während eines Tests erzeugt wird; eine Abtast-/Halteschal­ tung 30 mit nMOSFET′s 31 und 33, einem Abtastkondensator 32, einem Kondensator 35, einem programmierbaren Schalter 34 und einer Probe zum Abtasten und Halten einer durch Vorladung erzeugten Spannung der Wortleitungen in Übereinstimmung mit einem Ausgangssignal der Steuer­ einrichtung 20; einen Vergleicher 40 mit aktiv belasteten Differenzver­ stärkern 41 bis 44 zum Vergleichen des Haltesignals der Abtast-/Halte­ schaltung 30 mit dem Signal der Wortleitung, um dadurch das Vorhanden­ sein oder Nichtvorhandensein eines Leckzustands auf der Wortleitung zu detektieren; und einen Treiber 50 zur Ausgabe eines im Vergleicher 40 de­ tektierten Signals.
Bei diesem Aufbau wird vor Eingabe des HIGH-Steuersignals RLB zum Eingangstor der Steuerung 20 über die Verzögerungsschaltung 10 der Ausgang des NAND Gates 21 LOW, welcher über den Inverter 22 invertiert wird, um über den leitenden nMOSFET 33 den nMOSFET 31 anzusteuern und ihn ebenfalls leitend zu machen. Die durch Voraufladung erzeugte Spannung auf der Wortleitung wird dadurch im Proben- bzw. Abtastkon­ densator 32 der Abtast-/Halteschaltung 30 gespeichert. Ist die gespei­ cherte Spannung (Spannung am Knoten N) des Abtastkondensators 32 gleich derjenigen der Wortleitung (Spannung am Knoten P), wird das Steu­ ersignal RLB, verzögert durch die Verzögerungsschaltung 10, einem Ein­ gangstor des NAND Gates 21 zugeführt, um den nMOSFET 31 auszuschal­ ten. Damit ist die Spannung der Wortleitung zum Zeitpunkt t₀ gemäß Fig. 3 abgetastet und im Kondensator 32 gehalten. Das Potential des Kno­ tens N wird als Spannung eingestellt, die leicht nach unten gezogen wird, und zwar durch den programmierbaren Schalter 34 und den MOS Konden­ sator 35, wie ebenfalls zum Zeitpunkt t₀ in Fig. 3 zu erkennen ist. Die Spannung wird hier am Knoten P größer gehalten als am Knoten N, so daß im Vergleicher 40 der Strom des nMOSFET′s 44, dessen Gate die höhere Spannung am Knoten P empfängt, größer wird als der Strom des nMOS- FET′s 43, an dessen Gate die kleinere Spannung des Knotens N anliegt. Aus diesem Grunde fällt die Spannung am Knoten R langsamer als die Lo­ gikschwellenspannung des Inverters 52 des Treibers 50, so daß der Inver­ ter 52 ein Signal mit HIGH-Pegel (hoher logischer Pegel) ausgibt.
Leckt jedoch die Wortleitung, wie dies zum Zeitpunkt t₄ von Fig. 3 der Fall ist, wird die Spannung am Knoten P kleiner als am Knoten N. Der Strom durch den nMOSFET 43 wird daher stärker angehoben als der Strom durch den nMOSFET 44, so daß die Spannung am Knoten R oberhalb der Logikschwellenspannung zu liegen kommt. In diesem Zustand kehrt sich der Ausgang des Inverters 52 um, und zwar auf den LOW Pegel (niedriger logischer Pegel), so daß auf diese Weise selektiert wird, ob die Wortleitung leckt oder nicht.
Leckt jedoch nicht nur die Wortleitung, was ja eine Verringerung der Span­ nung am Knoten P zur Folge hat, sondern lecken auch der Abtast/MOS Kondensator 32 oder der MOS Kondensator 35 der Abtast-/Halteschal­ tung 30, so wird dadurch auch eine Verringerung der Spannung am Kno­ ten N bewirkt. Der Ausgang des Vergleichers 40 behält somit seinen vor­ hergehenden Zustand, so daß es unmöglich ist, das Lecken der Wortlei­ tung zu detektieren. Das Detektieren des Leckzustands bei MOS Konden­ satoren einer Abtast-/Halteschaltung ist jedoch im Bereich der Speicher außerordentlich wichtig.
Der Erfindung liegt die Aufgabe zugrunde, eine Leckspannungs-Detektor­ schaltung für einen MOS Kondensator zu schaffen, mit der sich eine Leck­ spannung sicherer detektieren läßt.
Die Lösung der gestellten Aufgabe ist im Anspruch 1 angegeben. Vorteil­ hafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu ent­ nehmen.
Eine Leckspannungs-Detektorschaltung für einen MOS Kondensator ent­ hält einen Zeitsteuersignalgenerator zur Erzeugung eines Zeitsteuer­ signals; eine Abtast-/Halteschaltung zum Abtasten und Halten einer er­ sten Spannung, mit einer Schalteinrichtung, die durch ein Lecktestsignal schaltbar ist, sowie mit wenigstens einem MOS Kondensator; einen Über­ wachungskondensator zur Überwachung einer Leckspannung des MOS Kondensators der Abtast-/Halteschaltung; einen Überwachungskonden­ satorspeicher zum Speichern und Halten einer zweiten Spannung im Überwachungskondensator in Übereinstimmung mit dem Ausgang des Zeitsteuersignalgenerators; und einen Leckspannungs-Detektorteil, der dann, wenn die Leckspannung des Überwachungskondensators unter­ halb eines vorbestimmten Werts ist, diesen Wert detektiert.
Vorzugsweise sind der Überwachungskondensator nach der vorliegenden Erfindung und der MOS Kondensator der Abtast-/Halteschaltung vom sel­ ben Typ. Ferner sind der Leckstrom des Überwachungskondensators und der Leckstrom des MOS Kondensators der Abtast-/Halteschaltung im we­ sentlichen gleich. In diesem Fall läßt sich die Leckspannung des MOS Kon­ densators der Abtast-/Halteschaltung sehr genau messen, und zwar durch Messung der Leckspannung des Überwachungskondensators. Fer­ ner ist die Kapazität des Überwachungskondensators so gewählt, daß sie das 1/N-fache der Kapazität des MOS Kondensators (N < 1) ist, so daß die Auflösung bei der Leckspannungsdetektion des MOS Kondensators der Abtast-/Halteschaltung auf das N-fache ansteigt.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä­ her beschrieben. Es zeigen:
Fig. 1 ein Blockdiagramm einer konventionellen Leckspannungs-Detek­ torschaltung;
Fig. 2 ein detailliertes Schaltungsdiagramm der Leckspannungs-Detek­ torschaltung nach Fig. 1;
Fig. 3 eine graphische Darstellung der Leckspannung am Knoten P sowie der Leckspannung am Knoten N von Fig. 2;
Fig. 4 ein detailliertes Schaltungsdiagramm eines Ausführungsbeispiels der erfindungsgemäßen Leckspannungs-Detektorschaltung für einen MOS Kondensator; und
Fig. 5 ein Zeitablaufdiagramm zur Erläuterung der Betriebsweise der er­ findungsgemäßen Leckspannungs-Detektorschaltung für einen MOS Kondensator.
Nachfolgend wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die Fig. 4 und 5 im einzelnen be­ schrieben.
Entsprechend der Fig. 4 enthält eine Meßkondensator-Leckspannungs- Detektorschaltung nach der vorliegenden Erfindung einen Zeitsteuer­ signalgenerator 60 zur Erzeugung eines Steuersignals, eine Abtast-/Hal­ teschaltung 100 zum Abtasten/Halten einer ersten Spannung in Überein­ stimmung mit einem Lecktestsignal TS, durch das der Beginn des Detek­ tierens des Leckens angegeben wird, einen Überwachungskondensator 90 zur Überwachung der Leckspannung der Abtast-/Halteschaltung 100, ei­ ne Überwachungskondensatorspeichersteuerung 70 zur Erzeugung einer zweiten Spannung sowie zum Halten dieser Spannung im Überwachungs­ kondensator 90, sowie einen Leckspannungs-Detektorteil 80 zum Detek­ tieren der durch die Überwachungseinrichtung 70 gehaltenen Spannung, wenn sie infolge des Leckens unterhalb eines vorbestimmten Werts fällt.
Der Zeitsteuersignalgenerator 60 enthält in Serie geschaltete Inverter 61 bis 64 zur Signalverzögerung, ein NAND Gate 65 zur logischen Verknüp­ fung das Ausgangs des Inverters 64 mit einem Lecktestsignal TS, und ei­ nen Inverter 66 zum Invertieren des Ausgangs des NAND Gates 65.
Die Abtast-/Halteschaltung 100 enthält einen nMOSFET N₁, getriggert durch das Signal des Zeitsteuersignalgenerators 60, sowie eine Mehrzahl von MOS Kondensatoren C₁, C₂. . ., Cn zum Abtasten und Halten der er­ sten Spannung bei ausgeschaltetem nMOSFET N₁.
Der Überwachungskondensator 90 ist ein üblicher MOS Kondensator und kann hinsichtlich Typ und Kapazitätswert den MOS Kondensatoren C₁, . . ., Cn der Abtast-/Halteschaltung 100 entsprechen. Der Kondensator 90 ist so gewählt, daß seine Kapazität dem Wert 1/N der Gesamtkapazität der Abtast/Halte-MOS Kondensatoren C₁. . ., Cn entspricht, von denen N pa­ rallel geschaltet sind.
Der Überwachungskondensatorspeicher 70 ist so aufgebaut, daß ein nMOSFET 75 parallel zu einem Inverter 72 liegt, der eine vorbestimmte Lo­ gikschwellenspannung V₁ hat. Ein pMOSFET 76 zur Verhinderung eines schwimmenden Zustands sowohl in der Ausgangs- als auch in der Ein­ gangsstufe des Inverters 72 befindet sich an der Eingangsseite des Inver­ ters 72. Dagegen liegt an der Ausgangsseite des Inverters 72 ein nMOSFET 71 zur Speicherung der Spannung V₁ im Überwachungskondensator 90. Zeitverzögerungsmittel werden durch zwei in Reihe geschaltete Inverter 73 und 74 zur Verfügung gestellt, um die Eingabe von Fehlerladungen zu ver­ hindern, die bei ausgeschaltetem nMOSFET 75 erzeugt werden. Diese In­ verter 73 und 74 liegen zwischen dem Gate des nMOSFET′s 71 einerseits und den nMOSFET′s 75 bzw. 76 andererseits. Ein nMOSFET 78 und ein In­ verter 77 dienen zur Ausgabe von Restladungen des Überwachungskon­ densators 90, bevor in ihm eine vorbestimmte Spannung gespeichert und gehalten wird. Der Inverter 77 und der nMOSFET Transistor 78 des Über­ wachungskondensatorspeichers 70 bilden eine Rücksetzschaltung.
Der Leckspannungs-Detektorteil 80 enthält einen Inverter 81 mit einer Lo­ gikschwellenspannung V₂ zum Detektieren einer Spannung, wenn der Überwachungskondensator 90 leckt, sowie eine Verstärkungseinrichtung mit zwei Invertern 82 und 83 zur Verstärkung und Ausgabe des Ausgangs des Inverters 81.
Die Größe des Übergangs der beiden Schalt-nMOSFET′s 71 und 78, die mit der Gate-Elektrode des Überwachungskondensators 90 verbunden sind, ist so eingestellt, daß er gleich demjenigen des Schalt-nMOSFET′s N₁ ist, welcher mit den Gate-Elektroden der gemeinsam verbundenen MOS Kon­ densatoren C₁. . ., Cn verbunden ist. In diesem Fall ist die Größe der Leck­ ladung von der Elektrode des Überwachungskondensators 90 dieselbe wie von der Elektrode der nMOS Kondensatoren C₁. . ., Cn.
Sei angenommen, daß die zu detektierende Leckspannung bei der Abta­ stung/Haltung die Größe AV aufweist, und hat das Verhältnis zwischen der Kapazität des Überwachungskondensators 90 und der Gesamtkapazi­ tät der MOS Kondensatoren C₁. . ., Cn der Abtast-/Halteschaltung den Wert 1/N, so gilt N · ΔV = V₁ - V₂.
Im folgenden wird unter Bezugnahme auf die Fig. 5 der Betrieb der erfin­ dungsgemäßen MOS Kondensator-Leckspannungs-Detektorschaltung näher erläutert.
Vor dem Zeitpunkt t₀, wenn kein Lecktestsignal TS mit HIGH-Pegel (ho­ hem logischem Pegel) anliegt, befindet sich das Gate des Überwachungs­ kondensators 90 auf LOW-Pegel (niedriger logischer Pegel bzw. Pegel 0). Dieser LOW-Pegel wird durch den nMOSFET 78 erzeugt. Darüber hinaus liegt der Ausgang des Leckspannungs-Detektorteils 80 auf HIGH-Pegel. Infolgedessen ist ein Signaleingang zu einem Eingangstor des NAND Gates 65 über die Inverter 61 bis 64 ebenfalls auf HIGH-Pegel.
Nimmt das Leckstartsignal zum Zeitpunkt t₀ den Pegel HIGH an, so wird der nMOSFET N₁ über den Inverter I ausgeschaltet, so daß die erste Span­ nung (Signalspannung) in den MOS Kondensatoren C₁. . ., Cn der Abtast- /Halteschaltung gehalten wird.
Zum Zeitpunkt t₀ sind die Eingänge des NAND Gates 65 des Zeitsteuer­ signalgenerators 60 beide auf HIGH-Pegel, so daß das Gate ein LOW-Signal ausgibt. Wird demzufolge vom Inverter 66 ein Signal mit HIGH-Pegel zum Überwachungskondensatorspeicher 70 geliefert, so wird der nMOSFET 71 angesteuert und eingeschaltet. Nach einer Verzögerung durch die Inverter 73 und 74 um eine vorbestimmte Zeit nimmt der Knoten L HIGH-Pegel zum Zeitpunkt t₁ an, so daß der pMOSFET 76 bei eingeschaltetem nMOSFET 75 ausgeschaltet wird.
Der Eingang und der Ausgang des Inverters 72 sind elektrisch miteinander verbunden, da der nMOSFET 75 leitend wird. Der Ausgang des Inverters 72 nimmt somit den Wert der Logikschwellenspannung V₁ an. Vor dem Zeit­ punkt t₁ ist der pMOSFET 76 eingeschaltet, so daß der Eingang des Inver­ ters 72 mit hohem Pegel der Spannung VDD vorgeladen wird. Dabei liegt der Ausgang des Inverters 72 zunächst noch auf LOW-Pegel. Wird jedoch der nMOSFET 75 eingeschaltet, um Eingang und Ausgang des Inverters 72 elektrisch miteinander zu verbinden, so wird der Ausgang des Inverters 72 durch die Logikschwellenspannung V₁ des Inverters 72 bestimmt, unab­ hängig von der Spannung VDD.
Anschließend wird der Überwachungskondensator 90 mit der Logik­ schwellenspannung V₁ (zweite Spannung) des Inverters 72 aufgeladen. Liegt die Spannung an der Eingangsstufe des Inverters 81 des Leckspan­ nungs-Detektorteils 80 oberhalb der Logikschwellenspannung V₂ des In­ verters 81, gibt der Inverter 81 zum Zeitpunkt t₂ ein LOW-Signal aus, daß dann als LOW-Pegel-Detektorsignal DS über die beiden Inverter 82 und 83 weiter ausgegeben wird.
Das LOW-Pegel-Detektorsignal DS wird außerdem einem Eingang des NAND Gates 65 zugeführt, und zwar nach vorbestimmter Verzögerung mit­ tels der Inverter 61 bis 64 des Zeitsignalgenerators 60, so daß das NAND Gate 65 ein Signal mit HIGH-Pegel ausgibt und der Inverter 66 ein Signal mit LOW-Pegel, wodurch der nMOSFET 71 des Überwachungskondensa­ torspeichers 70 ausgeschaltet wird. Auf diese Weise wird die Spannung V₁ im Überwachungskondensator 90 gehalten, wobei der nMOSFET 75 aus­ geschaltet wird und der pMOSFET 76 eingeschaltet, und zwar über die In­ verter 73 und 74 zum Zeitpunkt t₃.
Der nMOSFET 71 und der nMOSFET 75 werden zu verschiedenen Zeiten ausgeschaltet, so daß Fehlerladungen infolge der Ausschaltung des nMOSFET′s 75 daran gehindert werden, den Überwachungskondensator 90 über den nMOSFET 71 zu beeinflussen.
Nimmt die Leckspannung der Spannung V₁, die im Überwachungskonden­ sator 90 gehalten ist, den Wert N · ΔV an, so wird die am Eingangstor des Inverters 81 des Leckspannungs-Detektorteils 80 liegende Spannung die Logikschwellenspannung V₂ (= V₁ - N · ΔV). Der Ausgang des Inverters 81 zum Zeitpunkt t₄ ändert sich somit auf den HIGH-Pegel. Dieser HIGH-Pe­ gel wird über die Inverter 82 und 83 übertragen und führt zu einem ver­ stärkten Ausgangssignal ebenfalls mit HIGH-Pegel zum Zeitpunkt t₄. Es sei daher darauf hingewiesen, daß die Leckspannung der MOS Kondensa­ toren C₁. . ., Cn der Abtastung/Haltung den Wert ΔV annimmt.
Wird, was in der Zeichnung nicht dargestellt ist, ein Detektorsignal mit HIGH-Pegel in ein solches mit LOW-Pegel umgewandelt, so nimmt das Lecktestsignal TS zum Zeitpunkt t₅ den LOW-Pegel an, so daß das System in einen Zustand zurückversetzt wird, der vor dem Zeitpunkt t₀ bestand. Dies erfolgt durch die Rücksetzschaltung des Überwachungskondensa­ torspeichers 70.
Nach der vorliegenden Erfindung wird eine meßbare Leckspannung N · ΔV des Überwachungskondensators 90 durch die Differenz zwischen der Lo­ gikschwellenspannung V₁ des Inverters 72, der die Haltespannung des Überwachungskondensators 90 bestimmt, und der Logikschwellenspan­ nung V₂ des Inverters 81 bestimmt, der das Lecken des Überwachungs­ kondensators 90 detektiert. Für den Fall, daß die Inverter 72 und 81 grö­ ßer ausgelegt werden, sind sie weniger empfindlich für Änderungen des Prozesses.
Obwohl die Logikschwelle selbst mit der Versorgungsspannung oder Tem­ peratur schwanken kann, ist die Differenz der Logikschwellen der Inver­ ter, die zur selben Zeit in gleicher Weise hergestellt wurden, sehr wider­ standsfähig gegen Veränderungen des Prozesses oder der Versorgungs­ spannung.
Die Verwendung des Überwachungskondensators beeinflußt niemals die im Kondensator der Abtast-/Halteschaltung gespeicherten Ladungen bei der Messung der Leckspannung. Die Kapazität des Überwachungskonden­ sators kann dabei so ausgebildet sein, daß sie den Wert 1/N der Gesamtka­ pazität des MOS Kondensators der Abtast-/Halteschaltung aufweist.
Ein Ausgleich des Leckstroms kann zu einer Erhöhung der Auflösung der Leckspannung des MOS Kondensators der Abtast-/Halteschaltung um das N-fache (z. B. um das 10-fache) führen. Der Wert der Leckspannung des Kondensators der Abtast-/Halteschaltung kann somit etwa 10 mV an­ nehmen, was zu einer stark vergrößerten Genauigkeit führt. In einem Be­ reitschaftsmodus fließt durch den Inverter 81 nur ein ganz geringer Strom, was den Stromverbrauch reduziert.
Das Problem der Induktion einer Fehlerspannung des Überwachungskon­ densators 90 infolge einer Taktdurchführung bei offenem nMOSFET 71 läßt sich ohne weiteres lösen, und zwar durch entsprechende Kompensa­ tion bei der Spannungsreduzierung in Übereinstimmung mit der Beein­ flussung der Größe der Logikschwellenspannung des Inverters 81 des Leckspannungs-Detektorteils 80.
Beim Ausführungsbeispiel nach der vorliegenden Erfindung muß der Überwachungskondensator nicht notwendigerweise ein MOS Kondensa­ tor sein. Vielmehr kann auch ein Kondensator einer Speicherzelle zum Einsatz kommen.
Die Anzahl der als Verzögerungselemente arbeitenden Inverter 61 bis 64, 73 und 74 sowie 82 und 83 kann in geeignete Weise entsprechend einem gewünschten Zeitsteuerablauf gewählt werden. Dabei kann auch die im Kondensator der Abtast-/Halteschaltung gehaltene Spannung vorzugs­ weise gleich derjenigen Spannung sein, die im Überwachungskondensator gehalten wird. Beide Spannungen müssen jedoch nicht unbedingt gleich sein, sofern dadurch nicht der Leckstrom der Kondensatoren beeinflußt wird.
Der schaltungstechnische Aufbau der erfindungsgemäßen Detektorschal­ tung gemäß Fig. 4 ist wie folgt:
An einer Eingangsklemme E wird das Lecktestsignal TS angelegt. Die Ein­ gangsklemme E ist mit einen Eingang eines Inverters I, einem Eingang des NAND Gates 65 und einem Eingang eines Inverters 77 verbunden. Der Aus­ gang des Inverters I ist mit dem Gate des nMOSFET′s N₁ verbunden. Ein Hauptstromanschluß (Source oder Drain) des nMOSFET′s N₁ ist mit einem oder mehreren Gates von parallel geschalteten MOS Kondensatoren C₁, C₂. . ., Cn verbunden. Diese MOS Kondensatoren C₁, C₂. . ., Cn sind Teil der Abtast-/Halteschaltung 100.
Im Zeitsteuersignalgenerator 60 liegt eine gerade Anzahl (z. B. vier) von In­ vertern 61, 62, 63 und 64 in Reihe zueinander, wobei der Ausgang des letz­ ten Inverters 64 mit dem anderen Eingang des NAND Gatters 65 verbunden ist, dessen Ausgang mit einem Eingang eines weiteren Inverters 66 ver­ bunden ist. Der Ausgang des weiteren Inverters 66 ist mit einem Gate eines nMOSFET′s 71 verbunden sowie mit dem Eingang eines Inverters 73, des­ sen Ausgang mit dem Eingang eines weiteren Inverters 74 verbunden ist. Der Ausgang des Inverters 74 ist mit dem Gate eines nMOSFET′s 75 einer­ seits sowie mit dem Gate eines pMOSFET′s 76 verbunden. Der pMOSFET 76 liegt mit seinem Hauptstromkanal (Source und Drain) zwischen einer Versorgungsspannung VDD und dem Eingang eines Inverters 72, während der nMOSFET 71 mit seinem Hauptstromkanal (Source und Drain) zwi­ schen dem Gate des Überwachungskondensators 90 und dem Ausgang des Inverters 72 liegt. Dieser Inverter 72 ist darüber hinaus zwischen Source und Gate des nMOSFET′s 75 geschaltet. Der Überwachungskon­ densator 90 ist ebenfalls ein MOS Kondensator, und zwar vom selben Typ wie der MOS Kondensator der Abtast-/Halteschaltung 100. Das Gate des Überwachungskondensators 90 liegt an einem Eingang eines Inverters 81 und ist ferner über den Hauptstromkanal eines nMOSFET′s 78 mit Erde verbindbar. Der Ausgang des Inverters 77 ist mit dem Gate des nMOSFET′s 78 verbunden. Ferner ist der Ausgang des Inverters 81 mit dem Eingang ei­ nes weiteren Inverters 82 verbunden, dessen Ausgang mit dem Eingang ei­ nes noch weiteren Inverters 83 verbunden ist. Der Ausgang des noch wei­ teren Inverters 83 ist mit einem Ausgangsanschluß A verbunden sowie fer­ ner mit dem Eingang des Inverters 61. Am Ausgang A läßt sich das Detek­ torsignal DS abnehmen.

Claims (6)

1. Leckspannungs-Detektorschaltung für einen MOS Kondensator, ge­ kennzeichnet durch:
  • - einen Zeitsteuersignalgenerator (60) zur Erzeugung eines Zeitsteu­ ersignals;
  • - eine Abtast-/Halteschaltung (100) zum Abtasten und Halten einer ersten Spannung, mit einer Schalteinrichtung (N₁), die durch ein Leck­ testsignal schaltbar ist, sowie mit wenigstens einem MOS Kondensator;
  • - einen Überwachungskondensator (90) zur Überwachung einer Leck­ spannung des MOS Kondensators der Abtast-/Halteschaltung (100);
  • - einen Überwachungskondensatorspeicher (70) zum Speichern und Halten einer zweiten Spannung im Überwachungskondensator (90) in Übereinstimmung mit dem Ausgang des Zeitsteuersignalgenerators (60); und
  • - einen Leckspannungs-Detektorteil (80), der dann, wenn die Leck­ spannung des Überwachungskondensators (90) unterhalb eines vorbe­ stimmten Werts ist, diesen Wert detektiert.
2. Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Überwachungskondensatorspeicher (70) folgendes enthält:
  • - einen ersten Inverter (72) zum Aufladen des Überwachungskonden­ sators (90) mit der zweiten Spannung;
  • - eine mit dem Eingang und dem Ausgang des ersten Inverters (72) ver­ bundene erste Schalteinrichtung (75);
  • - eine mit dem Ausgang des ersten Inverters (72) verbundene zweite Schalteinrichtung (71) zum Abtasten und Halten der zweiten Spannung zum Überwachungskondensator (90); und
  • - eine Verzögerungseinrichtung (73, 74) zur Verzögerung eines Start­ steuersignals zur ersten Schalteinrichtung (75).
3. Detektorschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Schalteinrichtung (75, 71) MOSFET′s mit einem Kanal desselben Leitungstyps sind, und daß die zweite Spannung eine Lo­ gikschwellenspannung des ersten Inverters (72) ist.
4. Detektorschaltung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß der Überwachungskondensator (90) und der Konden­ sator der Abtast-/Halteschaltung (100) Meßkondensatoren desselben Typs sind, und daß die Größe des Übergangs einer Gate-Elektrode des Überwachungskondensators (90) und einer damit verbundenen Schalt­ einrichtung genauso groß ist wie diejenige eines Übergangs einer Gate- Elektrode des Kondensators der Abtast-/Halteschaltung (100) und einer mit ihr verbundenen Schalteinrichtung.
5. Detektorschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Kapazität des Überwachungskondensators (90) das 1/N-fache der Ka­ pazität des MOS Kondensators der Abtast-/Halteschaltung (100) ist (N < 1), wobei die erste und die zweite Spannung im wesentlichen gleich sind.
6. Detektorschaltung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß der Leckspannungs-Detektorteil (80) einen zweiten Inverter (81) mit einer Logikschwellenspannung einer dritten Spannung aufweist, die kleiner als die zweite Spannung ist, und daß die durch den Überwachungskondensator (90) detektierte Leckspannung durch die Dif­ ferenz zwischen der zweiten Spannung, also der Logikschwellenspannung des ersten Inverters (72), und der dritten Spannung bestimmt wird, also der Logikschwellenspannung des zweiten Inverters (81).
DE19610555A 1995-12-27 1996-03-18 Leckspannungs-Detektorschaltung für einen MOS Kondensator Expired - Fee Related DE19610555C2 (de)

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