JP2838696B2 - Ｍｏｓキャパシタの漏洩電圧感知回路 - Google Patents
Ｍｏｓキャパシタの漏洩電圧感知回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳキャパシタの
漏洩電圧感知回路に係り、特に漏洩電圧をモニターする
モニタリングキャパシタを備え、サンプルアンドホール
ド回路のＭＯＳキャパシタの漏洩電圧を感知して検出す
るＭＯＳキャパシタの漏洩電圧感知回路に関する。
漏洩電圧感知回路に係り、特に漏洩電圧をモニターする
モニタリングキャパシタを備え、サンプルアンドホール
ド回路のＭＯＳキャパシタの漏洩電圧を感知して検出す
るＭＯＳキャパシタの漏洩電圧感知回路に関する。
【０００２】
【従来の技術】サンプルアンドホールド回路のＭＯＳキ
ャパシタを用いる従来の回路としては、米国特許第５，
１１７，４２６号に記載されたものがある。この米国特
許明細書に記載された回路を図１及び図２に示す。公知
のＤＲＡＭタイミング及び制御回路（図示しない）によ
って各ワード線のアクセスの間に発生する制御信号ＲＬ
Ｂを反転して遅延させる遅延回路１０を備えている。こ
の回路はインバータ１１及び遅延器１２〜１４からな
る。この遅延回路１０の出力はコントローラ２０へ入力
させられる。コントローラ２０は、遅延回路の出力とテ
ストの間に発生するハイレベルの制御信号ＴＬＷＬＬと
を論理演算して出力するようにＮＡＮＤゲート２１、イ
ンバータ２２、２３及びＮＯＲゲート２４で形成されて
いる。
ャパシタを用いる従来の回路としては、米国特許第５，
１１７，４２６号に記載されたものがある。この米国特
許明細書に記載された回路を図１及び図２に示す。公知
のＤＲＡＭタイミング及び制御回路（図示しない）によ
って各ワード線のアクセスの間に発生する制御信号ＲＬ
Ｂを反転して遅延させる遅延回路１０を備えている。こ
の回路はインバータ１１及び遅延器１２〜１４からな
る。この遅延回路１０の出力はコントローラ２０へ入力
させられる。コントローラ２０は、遅延回路の出力とテ
ストの間に発生するハイレベルの制御信号ＴＬＷＬＬと
を論理演算して出力するようにＮＡＮＤゲート２１、イ
ンバータ２２、２３及びＮＯＲゲート２４で形成されて
いる。
【０００３】コントローラ２０の一つの出力信号はサン
プルアンドホールド回路３０へ入力される。この回路は
ｎＭＯＳＦＥＴ３１、３３、サンプルキャパシタ３２、
キャパシタ３５、プログラマブルスイッチ３４及びプロ
ーブ３６からなり、コントローラ２０からの出力に応じ
てワード線のプリチャージされた電圧をサンプリングし
てホールドする。このサンプルアンドホールド回路３０
のホールド信号は比較器４０へ入力され、そのホールド
した信号を比較器でワード線の信号と比較してワード線
の漏洩の有無を検出する。この比較器は能動負荷を有す
る差動増幅器４１〜４５で構成されている。比較器４０
から検出される信号はドライバ５０から出力される。
プルアンドホールド回路３０へ入力される。この回路は
ｎＭＯＳＦＥＴ３１、３３、サンプルキャパシタ３２、
キャパシタ３５、プログラマブルスイッチ３４及びプロ
ーブ３６からなり、コントローラ２０からの出力に応じ
てワード線のプリチャージされた電圧をサンプリングし
てホールドする。このサンプルアンドホールド回路３０
のホールド信号は比較器４０へ入力され、そのホールド
した信号を比較器でワード線の信号と比較してワード線
の漏洩の有無を検出する。この比較器は能動負荷を有す
る差動増幅器４１〜４５で構成されている。比較器４０
から検出される信号はドライバ５０から出力される。
【０００４】前記米国特許の構成の動作について以下簡
単に説明する。公知のＤＲＡＭタイミング及び制御回路
によって発生されたハイレベルの制御信号ＲＬＢとＴＬ
ＷＬＬとが入力される。制御信号ＲＬＢが遅延回路１０
を介してコントローラ２０の入力端子に入力されるまで
は、ＮＡＮＤゲート２１の出力はローレベルである。こ
のローレベル信号がインバータ２２によって反転され、
導通状態にあるｎＭＯＳＦＥＴ３３を介してｎＭＯＳＦ
ＥＴ３１をトリガして導通させる。したがって、プリチ
ャージされるワード線の電圧がサンプルアンドホールド
回路３０のサンプルキャパシタ３２に充電される。サン
プルキャパシタ３２の充電電圧（ノードＮの電圧）がワ
ード線の電圧（ノードＰの電圧）と同一になるときに、
遅延回路１０を介して遅延された制御信号ＲＬＢがＮＡ
ＮＤゲート２１の一方の入力端子に入力される。それに
よりｎＭＯＳＦＥＴ３１がオフとなり図３の時間ｔ0 で
ワード線の電圧がキャパシタ３２にサンプルされてホー
ルドされる。
単に説明する。公知のＤＲＡＭタイミング及び制御回路
によって発生されたハイレベルの制御信号ＲＬＢとＴＬ
ＷＬＬとが入力される。制御信号ＲＬＢが遅延回路１０
を介してコントローラ２０の入力端子に入力されるまで
は、ＮＡＮＤゲート２１の出力はローレベルである。こ
のローレベル信号がインバータ２２によって反転され、
導通状態にあるｎＭＯＳＦＥＴ３３を介してｎＭＯＳＦ
ＥＴ３１をトリガして導通させる。したがって、プリチ
ャージされるワード線の電圧がサンプルアンドホールド
回路３０のサンプルキャパシタ３２に充電される。サン
プルキャパシタ３２の充電電圧（ノードＮの電圧）がワ
ード線の電圧（ノードＰの電圧）と同一になるときに、
遅延回路１０を介して遅延された制御信号ＲＬＢがＮＡ
ＮＤゲート２１の一方の入力端子に入力される。それに
よりｎＭＯＳＦＥＴ３１がオフとなり図３の時間ｔ0 で
ワード線の電圧がキャパシタ３２にサンプルされてホー
ルドされる。
【０００５】次に、ノードＮの電位は、プログラマブル
スイッチ３４とＭＯＳキャパシタ３５の作用によって、
図３のｔ1 に示されているようにややプルダウンされる
電圧としてセットされる。このとき、ノードＰの電圧は
ノードＮの電圧より高い状態に保持されているので、比
較器４０でノードＰの高い電圧がゲートに印加されたｎ
ＭＯＳＦＥＴ４４の電流は、ノードＮの低い電圧がゲー
トに印加されたｎＭＯＳＦＥＴ４３の電流より大きくな
る。従って、ノードＲの電圧は接続されるドライバ５０
のインバータ５２の論理しきい値電圧より低くなり、イ
ンバータ５２の出力はハイレベルの信号を出力する。
スイッチ３４とＭＯＳキャパシタ３５の作用によって、
図３のｔ1 に示されているようにややプルダウンされる
電圧としてセットされる。このとき、ノードＰの電圧は
ノードＮの電圧より高い状態に保持されているので、比
較器４０でノードＰの高い電圧がゲートに印加されたｎ
ＭＯＳＦＥＴ４４の電流は、ノードＮの低い電圧がゲー
トに印加されたｎＭＯＳＦＥＴ４３の電流より大きくな
る。従って、ノードＲの電圧は接続されるドライバ５０
のインバータ５２の論理しきい値電圧より低くなり、イ
ンバータ５２の出力はハイレベルの信号を出力する。
【０００６】しかし、図３の時間ｔ4のように、ワード
線が漏洩してノードＰの電圧がノードＮの電圧より低く
なると、ｎＭＯＳＦＥＴ４３の電流がｎＭＯＳＦＥＴ４
４の電流より急激に上昇してノードＲの電圧がインバー
タ５２の論理しきい値電圧以上に上昇するので、インバ
ータ５２はローレベルに反転してワード線の漏洩有無を
感知することができる。
線が漏洩してノードＰの電圧がノードＮの電圧より低く
なると、ｎＭＯＳＦＥＴ４３の電流がｎＭＯＳＦＥＴ４
４の電流より急激に上昇してノードＲの電圧がインバー
タ５２の論理しきい値電圧以上に上昇するので、インバ
ータ５２はローレベルに反転してワード線の漏洩有無を
感知することができる。
【０００７】ところが、前記サンプルアンドホールド回
路３０のサンプルＭＯＳキャパシタ３２又はＭＯＳキャ
パシタ３５が漏洩する場合には、ワード線が漏洩してノ
ードＰの電圧が下がっても、前記ＭＯＳキャパシタ３
２、３５も漏洩しているのでノードＮの電圧も下降し、
比較器４０の出力は以前の状態をそのまま保持してワー
ド線の漏洩有無を検出することができなくなる。このサ
ンプルアンドホールド回路のＭＯＳキャパシタの漏洩感
知はメモリ分野などで非常に重要である。
路３０のサンプルＭＯＳキャパシタ３２又はＭＯＳキャ
パシタ３５が漏洩する場合には、ワード線が漏洩してノ
ードＰの電圧が下がっても、前記ＭＯＳキャパシタ３
２、３５も漏洩しているのでノードＮの電圧も下降し、
比較器４０の出力は以前の状態をそのまま保持してワー
ド線の漏洩有無を検出することができなくなる。このサ
ンプルアンドホールド回路のＭＯＳキャパシタの漏洩感
知はメモリ分野などで非常に重要である。
【０００８】
【発明が解決しようとする課題】本発明はかかる従来の
サンプルアンドホールド回路のＭＯＳキャパシタの漏洩
による問題点を解決するためになされたものである。
サンプルアンドホールド回路のＭＯＳキャパシタの漏洩
による問題点を解決するためになされたものである。
【０００９】
【課題を解決するための手段】本発明は、サンプルアン
ドホールド回路のＭＯＳキャパシタの漏洩電圧をモニタ
リングＭＯＳキャパシタで感知して検出する、ＭＯＳキ
ャパシタの漏洩電圧感知回路を設けることによって上記
目的を達成する。具体的には、所定タイミングの制御信
号を発生するタイミング制御信号発生部と、そのタイミ
ング制御信号発生部の出力によってスイッチングされる
スイッチング手段とＭＯＳキャパシタとを備える、第１
電圧をサンプルしてホールドするサンプルアンドホール
ド回路と、そのサンプルアンドホールド回路のＭＯＳキ
ャパシタの漏洩電圧をモニターするモニタリングキャパ
シタと、前記モニタリングキャパシタを第２電圧に充電
してホールドするためのモニタリングキャパシタ充電部
と、前記モニタリングキャパシタの漏洩電圧が設定値以
下になると、これを感知して検出する漏洩電圧感知検出
部とを備える。
ドホールド回路のＭＯＳキャパシタの漏洩電圧をモニタ
リングＭＯＳキャパシタで感知して検出する、ＭＯＳキ
ャパシタの漏洩電圧感知回路を設けることによって上記
目的を達成する。具体的には、所定タイミングの制御信
号を発生するタイミング制御信号発生部と、そのタイミ
ング制御信号発生部の出力によってスイッチングされる
スイッチング手段とＭＯＳキャパシタとを備える、第１
電圧をサンプルしてホールドするサンプルアンドホール
ド回路と、そのサンプルアンドホールド回路のＭＯＳキ
ャパシタの漏洩電圧をモニターするモニタリングキャパ
シタと、前記モニタリングキャパシタを第２電圧に充電
してホールドするためのモニタリングキャパシタ充電部
と、前記モニタリングキャパシタの漏洩電圧が設定値以
下になると、これを感知して検出する漏洩電圧感知検出
部とを備える。
【００１０】本発明の前記モニタリングキャパシタは前
記サンプルアンドホールド回路のＭＯＳキャパシタと同
一タイプで構成されるとともに、前記モニタリングキャ
パシタの漏洩電流と、前記サンプルアンドホールド回路
のＭＯＳキャパシタの漏洩電流とが同一になるように構
成して、モニタリングキャパシタの漏洩電圧を測定して
前記サンプルアンドホールド回路のＭＯＳキャパシタの
漏洩電圧を正確に測定できるようにした。
記サンプルアンドホールド回路のＭＯＳキャパシタと同
一タイプで構成されるとともに、前記モニタリングキャ
パシタの漏洩電流と、前記サンプルアンドホールド回路
のＭＯＳキャパシタの漏洩電流とが同一になるように構
成して、モニタリングキャパシタの漏洩電圧を測定して
前記サンプルアンドホールド回路のＭＯＳキャパシタの
漏洩電圧を正確に測定できるようにした。
【００１１】前記モニタリングキャパシタの容量は、前
記ＭＯＳキャパシタの容量の１／Ｎ倍（ただ、Ｎは１よ
り大きい）になるようにして、サンプルアンドホールド
回路のＭＯＳキャパシタの漏洩電圧検出の解像度をＮ倍
に増やすようにした。
記ＭＯＳキャパシタの容量の１／Ｎ倍（ただ、Ｎは１よ
り大きい）になるようにして、サンプルアンドホールド
回路のＭＯＳキャパシタの漏洩電圧検出の解像度をＮ倍
に増やすようにした。
【００１２】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好ましい実施形態について説明する。図４は本発明の
実施形態の詳細回路図であり、図５は本発明の動作を示
すタイミング図である。本発明のＭＯＳキャパシタ漏洩
電圧検出回路の実施形態を図４に示す。タイミング制御
信号発生部６０が所定の制御信号を発生する。サンプル
アンドホールド回路１００は、漏洩感知の開始を知らせ
る“開始”信号によって第１電圧をサンプルしホールド
する。このサンプルアンドホールド回路１００の漏洩電
圧をモニターするのがモニタリングキャパシタ９０であ
る。このモニタリングキャパシタ９０にはモニタリング
キャパシタ充電部７０から第２電圧で充電され、それを
ホールドする。漏洩電圧感知検出部８０はモニタリング
手段のホールド電圧が漏洩して設定値以下になったと
き、それを感知して検出する。
の好ましい実施形態について説明する。図４は本発明の
実施形態の詳細回路図であり、図５は本発明の動作を示
すタイミング図である。本発明のＭＯＳキャパシタ漏洩
電圧検出回路の実施形態を図４に示す。タイミング制御
信号発生部６０が所定の制御信号を発生する。サンプル
アンドホールド回路１００は、漏洩感知の開始を知らせ
る“開始”信号によって第１電圧をサンプルしホールド
する。このサンプルアンドホールド回路１００の漏洩電
圧をモニターするのがモニタリングキャパシタ９０であ
る。このモニタリングキャパシタ９０にはモニタリング
キャパシタ充電部７０から第２電圧で充電され、それを
ホールドする。漏洩電圧感知検出部８０はモニタリング
手段のホールド電圧が漏洩して設定値以下になったと
き、それを感知して検出する。
【００１３】タイミング制御信号発生部６０は信号を遅
延させる直列連結のインバータ６１〜６４と、このイン
バータ６４の出力と漏洩テスト信号ＴＳとを論理演算す
るＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の出力を
反転して出力するインバータ６６とから構成されてい
る。
延させる直列連結のインバータ６１〜６４と、このイン
バータ６４の出力と漏洩テスト信号ＴＳとを論理演算す
るＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の出力を
反転して出力するインバータ６６とから構成されてい
る。
【００１４】サンプルアンドホールド回路部１００は前
記“開始”信号によってトリガされるｎＭＯＳＦＥＴ
（Ｎ1 ）と、このｎＭＯＳＦＥＴ（Ｎ1 ）のターンオン
によって第１電圧をサンプルしホールドする複数個のＭ
ＯＳキャパシタ（Ｃ1、Ｃ2、・・・Ｃn ）とで形成され
ている。
記“開始”信号によってトリガされるｎＭＯＳＦＥＴ
（Ｎ1 ）と、このｎＭＯＳＦＥＴ（Ｎ1 ）のターンオン
によって第１電圧をサンプルしホールドする複数個のＭ
ＯＳキャパシタ（Ｃ1、Ｃ2、・・・Ｃn ）とで形成され
ている。
【００１５】モニタリングキャパシタ９０は通常のＭＯ
Ｓキャパシタであって、本実施形態では前記サンプルア
ンドホールド回路のＭＯＳキャパシタ（Ｃ1、・・・
Ｃn）のそれぞれと同一タイプで同じ容量のものであ
る。したがって、ｎ個が並列接続されているサンプルア
ンドホールドＭＯＳキャパシタ（Ｃ1、・・・Ｃn）の全
体容量の１／Ｎの容量を有する。
Ｓキャパシタであって、本実施形態では前記サンプルア
ンドホールド回路のＭＯＳキャパシタ（Ｃ1、・・・
Ｃn）のそれぞれと同一タイプで同じ容量のものであ
る。したがって、ｎ個が並列接続されているサンプルア
ンドホールドＭＯＳキャパシタ（Ｃ1、・・・Ｃn）の全
体容量の１／Ｎの容量を有する。
【００１６】モニタリングキャパシタ充電部７０は、所
定の論理しきい値電圧Ｖ1 を有するインバータ７２にｎ
ＭＯＳＦＥＴ７５を並列に接続させた回路を有してい
る。このインバータ７２の入力側にはインバータの入出
力両端におけるフローティングを防止するためのｐＭＯ
ＳＦＥＴ７６が接続され、インバータ７２の出力側には
Ｖ1 電圧をモニタリングキャパシタ９０に充電するため
のｎＭＯＳＦＥＴ７１が接続されている。ｎＭＯＳＦＥ
Ｔ７５のターンオフ動作時に発生するエラー電圧の流入
を防止するため、２個のインバータ７３、７４で形成さ
れた時間遅延手段がｎＭＯＳＦＥＴ７１のゲートとｎＭ
ＯＳＦＥＴ７５とのゲートの間に接続されている。さら
に、モニタリングキャパシタ９０に所定の電圧を充電し
てホールドする前にモニタリングキャパシタ９０の残余
電荷を放出させるためのｎＭＯＳＦＥＴ７８とインバー
タ７７を備えている。なお、モニタリングキャパシタ充
電部７０のＮＭＯＳトランジスタ７８とインバータ７７
はリセット回路をも構成している。
定の論理しきい値電圧Ｖ1 を有するインバータ７２にｎ
ＭＯＳＦＥＴ７５を並列に接続させた回路を有してい
る。このインバータ７２の入力側にはインバータの入出
力両端におけるフローティングを防止するためのｐＭＯ
ＳＦＥＴ７６が接続され、インバータ７２の出力側には
Ｖ1 電圧をモニタリングキャパシタ９０に充電するため
のｎＭＯＳＦＥＴ７１が接続されている。ｎＭＯＳＦＥ
Ｔ７５のターンオフ動作時に発生するエラー電圧の流入
を防止するため、２個のインバータ７３、７４で形成さ
れた時間遅延手段がｎＭＯＳＦＥＴ７１のゲートとｎＭ
ＯＳＦＥＴ７５とのゲートの間に接続されている。さら
に、モニタリングキャパシタ９０に所定の電圧を充電し
てホールドする前にモニタリングキャパシタ９０の残余
電荷を放出させるためのｎＭＯＳＦＥＴ７８とインバー
タ７７を備えている。なお、モニタリングキャパシタ充
電部７０のＮＭＯＳトランジスタ７８とインバータ７７
はリセット回路をも構成している。
【００１７】漏洩電圧検出部８０は、前記モニタリング
キャパシタ９０が設定電圧以下に漏洩したとき、これを
検出するために論理しきい値電圧Ｖ2 を有するインバー
タ８１と、前記インバータ８１の出力を増幅して出力さ
せるための２個のインバータ８２、８３とからなる増幅
手段で構成されている。
キャパシタ９０が設定電圧以下に漏洩したとき、これを
検出するために論理しきい値電圧Ｖ2 を有するインバー
タ８１と、前記インバータ８１の出力を増幅して出力さ
せるための２個のインバータ８２、８３とからなる増幅
手段で構成されている。
【００１８】モニタリングキャパシタ９０の電極に接続
される２個のスイッチング用のｎＭＯＳＦＥＴ７１、７
８の接合の大きさと、ＭＯＳキャパシタ（Ｃ1、・・・
Ｃn）に共通接続されるスイッチング用のｎＭＯＳＦＥ
Ｔ（Ｎ1 ）の接合の大きさとを同じくして、モニタリン
グキャパシタ９０の電極から漏洩される漏洩電気量とｎ
個のＭＯＳキャパシタ（Ｃ1、・・Ｃn）の電極から漏洩
される漏洩電気量が同一になるようにすることが望まし
い。
される２個のスイッチング用のｎＭＯＳＦＥＴ７１、７
８の接合の大きさと、ＭＯＳキャパシタ（Ｃ1、・・・
Ｃn）に共通接続されるスイッチング用のｎＭＯＳＦＥ
Ｔ（Ｎ1 ）の接合の大きさとを同じくして、モニタリン
グキャパシタ９０の電極から漏洩される漏洩電気量とｎ
個のＭＯＳキャパシタ（Ｃ1、・・Ｃn）の電極から漏洩
される漏洩電気量が同一になるようにすることが望まし
い。
【００１９】上述したモニタリングキャパシタ充電部７
０のしきい値電圧Ｖ1 と、上述した漏洩電圧検出部８０
のしきい値電圧Ｖ2 は、サンプルアンドホールド回路の
感知しようとする漏洩電圧を△Ｖ、サンプルアンドホー
ルド回路のＭＯＳキャパシタ（Ｃ1、Ｃ2、・・・Ｃn ）
の全体合成容量に対するモニタリングキャパシタの容量
の比を１／Ｎとするとき、Ｎ△Ｖ＝Ｖ1−Ｖ2となるよう
に設定してある。
０のしきい値電圧Ｖ1 と、上述した漏洩電圧検出部８０
のしきい値電圧Ｖ2 は、サンプルアンドホールド回路の
感知しようとする漏洩電圧を△Ｖ、サンプルアンドホー
ルド回路のＭＯＳキャパシタ（Ｃ1、Ｃ2、・・・Ｃn ）
の全体合成容量に対するモニタリングキャパシタの容量
の比を１／Ｎとするとき、Ｎ△Ｖ＝Ｖ1−Ｖ2となるよう
に設定してある。
【００２０】このように構成された本発明のＭＯＳキャ
パシタの漏洩電圧感知回路の動作について図５のタイミ
ング図を参照して説明する。漏洩テスト信号ＴＳがハイ
レベルで印加される前、即ち時間ｔ0 の前には、インバ
ータ７７によってｎＭＯＳＦＥＴ７８が常時オンとされ
ている。したがって、モニタリングキャパシタ９０の電
極はローレベル（０レベル）になっており、且つ漏洩電
圧検出部８０の出力はハイレベルになっている。これに
よりインバータ６１〜６４を介してＮＡＮＤゲート６５
の一入力端子へ入力される信号もやはりハイレベル状態
にある。当然開始信号が入力されるまではＮＡＮＤゲー
ト６５の他方の入力はローレベルであるのでＮＡＮＤゲ
ート６５の出力はハイである。従って、インバータ６６
により、トランジスタ７１はオフを保っている。
パシタの漏洩電圧感知回路の動作について図５のタイミ
ング図を参照して説明する。漏洩テスト信号ＴＳがハイ
レベルで印加される前、即ち時間ｔ0 の前には、インバ
ータ７７によってｎＭＯＳＦＥＴ７８が常時オンとされ
ている。したがって、モニタリングキャパシタ９０の電
極はローレベル（０レベル）になっており、且つ漏洩電
圧検出部８０の出力はハイレベルになっている。これに
よりインバータ６１〜６４を介してＮＡＮＤゲート６５
の一入力端子へ入力される信号もやはりハイレベル状態
にある。当然開始信号が入力されるまではＮＡＮＤゲー
ト６５の他方の入力はローレベルであるのでＮＡＮＤゲ
ート６５の出力はハイである。従って、インバータ６６
により、トランジスタ７１はオフを保っている。
【００２１】時間ｔ0 で“開始”信号がハイレベルにな
ると、インバータを経てｎＭＯＳＦＥＴ（Ｎ1 ）がター
ンオフされ、サンプルアンドホールド回路のＭＯＳキャ
パシタ（Ｃ1、・・・Ｃn）に第１電圧（信号電圧）がホ
ールドされる。ｔ0 においてタイミング制御信号発生部
６０のＮＡＮＤゲート６５は入力が双方ともハイレベル
となり、出力がローレベルに変わる。インバータ６６で
反転されハイレベルの信号がモニタリングキャパシタ充
電部７０に入力される。これにより、ｎＭＯＳＦＥＴ７
１がトリガされてターンオンし、次にインバータ７３、
７４によって所定時間遅延された後、時間ｔ1 でノード
Ｌがハイレベルになって、ｐＭＯＳＦＥＴ７６がターン
オフされるとともにｎＭＯＳＦＥＴ７５がターンオンす
る。
ると、インバータを経てｎＭＯＳＦＥＴ（Ｎ1 ）がター
ンオフされ、サンプルアンドホールド回路のＭＯＳキャ
パシタ（Ｃ1、・・・Ｃn）に第１電圧（信号電圧）がホ
ールドされる。ｔ0 においてタイミング制御信号発生部
６０のＮＡＮＤゲート６５は入力が双方ともハイレベル
となり、出力がローレベルに変わる。インバータ６６で
反転されハイレベルの信号がモニタリングキャパシタ充
電部７０に入力される。これにより、ｎＭＯＳＦＥＴ７
１がトリガされてターンオンし、次にインバータ７３、
７４によって所定時間遅延された後、時間ｔ1 でノード
Ｌがハイレベルになって、ｐＭＯＳＦＥＴ７６がターン
オフされるとともにｎＭＯＳＦＥＴ７５がターンオンす
る。
【００２２】従って、インバータ７２は入出力がｎＭＯ
ＳＦＥＴ７５の導通で互いに電気的に接続された状態に
なって、インバータ７２の出力はその論理しきい値電圧
Ｖ1になる。これはｔ1 以前にｐＭＯＳＦＥＴ７６がタ
ーンオンされて電圧ＶDDAであるハイレベルにインバー
タ７２の入力がプリチャージされ、出力がローレベルに
セットされていて、ｎＭＯＳＦＥＴ７５がターンオンさ
れると、インバータ７２の入出力は互いに電気的に連結
されて前記電圧ＶDDAに関係なく、インバータ７２の論
理しきい値電圧Ｖ1 によってインバータ７２の出力が決
定されるためである。
ＳＦＥＴ７５の導通で互いに電気的に接続された状態に
なって、インバータ７２の出力はその論理しきい値電圧
Ｖ1になる。これはｔ1 以前にｐＭＯＳＦＥＴ７６がタ
ーンオンされて電圧ＶDDAであるハイレベルにインバー
タ７２の入力がプリチャージされ、出力がローレベルに
セットされていて、ｎＭＯＳＦＥＴ７５がターンオンさ
れると、インバータ７２の入出力は互いに電気的に連結
されて前記電圧ＶDDAに関係なく、インバータ７２の論
理しきい値電圧Ｖ1 によってインバータ７２の出力が決
定されるためである。
【００２３】次に、インバータ７２の論理しきい値電圧
Ｖ1 （第２電圧）にモニタリングキャパシタ９０が充電
され、モニタリングキャパシタ９０の充電によって漏洩
電圧検出部８０のインバータ８１の入力端の電圧がその
論理しきい値電圧Ｖ2 以上になると、時間ｔ2 にインバ
ータ８１はローレベルの信号を出力し、２個のインバー
タ８２、８３を介してローレベル状態の感知信号ＤＳを
出力する。
Ｖ1 （第２電圧）にモニタリングキャパシタ９０が充電
され、モニタリングキャパシタ９０の充電によって漏洩
電圧検出部８０のインバータ８１の入力端の電圧がその
論理しきい値電圧Ｖ2 以上になると、時間ｔ2 にインバ
ータ８１はローレベルの信号を出力し、２個のインバー
タ８２、８３を介してローレベル状態の感知信号ＤＳを
出力する。
【００２４】次に、このローレベルの感知信号ＤＳはタ
イミング信号発生部６０のインバータ６１〜６４を介し
て所定時間遅延した後、ＮＡＮＤゲート６５に入力され
るので、ＮＡＮＤゲート６５がハイレベル、引き続きイ
ンバータ６６がローレベル信号を出力して、モニタリン
グキャパシタ充電部７０のｎＭＯＳＦＥＴ７１をターン
オフさせてモニタリングキャパシタ９０に設定電圧Ｖ1
をホールドさせるとともに、インバータ７３、７４を介
して時間ｔ3 でｎＭＯＳＦＥＴ７５をターンオフ、ｐＭ
ＯＳＦＥＴ７６をターンオンさせる。
イミング信号発生部６０のインバータ６１〜６４を介し
て所定時間遅延した後、ＮＡＮＤゲート６５に入力され
るので、ＮＡＮＤゲート６５がハイレベル、引き続きイ
ンバータ６６がローレベル信号を出力して、モニタリン
グキャパシタ充電部７０のｎＭＯＳＦＥＴ７１をターン
オフさせてモニタリングキャパシタ９０に設定電圧Ｖ1
をホールドさせるとともに、インバータ７３、７４を介
して時間ｔ3 でｎＭＯＳＦＥＴ７５をターンオフ、ｐＭ
ＯＳＦＥＴ７６をターンオンさせる。
【００２５】このように時間的に間隔をおいてｎＭＯＳ
ＦＥＴ７１とｎＭＯＳＦＥＴ７５のターンオフを施すこ
とにより、ｎＭＯＳＦＥＴ７５のターンオフによるエラ
ー電荷がｎＭＯＳＦＥＴ７１を介してモニタリングキャ
パシタ９０へ流入することを遮断する。
ＦＥＴ７１とｎＭＯＳＦＥＴ７５のターンオフを施すこ
とにより、ｎＭＯＳＦＥＴ７５のターンオフによるエラ
ー電荷がｎＭＯＳＦＥＴ７１を介してモニタリングキャ
パシタ９０へ流入することを遮断する。
【００２６】前記モニタリングキャパシタ９０にホール
ドされた電圧Ｖ1 の漏洩電圧がＮ・△Ｖになると、漏洩
電圧検出部８０のインバータ８１の入力端子に印加され
る電圧がその論理しきい値電圧Ｖ2 （＝Ｖ1 −Ｎ・△
Ｖ）になって、時間ｔ4 でインバータ８１の出力はハイ
レベルに反転され、このハイレベルの信号はインバータ
８２、８３を介して増幅されたハイレベルの信号として
時間ｔ4 に出力されるので、サンプルアンドホールド回
路のＭＯＳキャパシタ（Ｃ1、・・・Ｃn）の漏洩電圧が
△Ｖになる。
ドされた電圧Ｖ1 の漏洩電圧がＮ・△Ｖになると、漏洩
電圧検出部８０のインバータ８１の入力端子に印加され
る電圧がその論理しきい値電圧Ｖ2 （＝Ｖ1 −Ｎ・△
Ｖ）になって、時間ｔ4 でインバータ８１の出力はハイ
レベルに反転され、このハイレベルの信号はインバータ
８２、８３を介して増幅されたハイレベルの信号として
時間ｔ4 に出力されるので、サンプルアンドホールド回
路のＭＯＳキャパシタ（Ｃ1、・・・Ｃn）の漏洩電圧が
△Ｖになる。
【００２７】図示していないが、感知信号がローレベル
からハイレベルに遷移すると、時間ｔ3 で漏洩テスト信
号ＴＳがローレベルになってモニタリングキャパシタ充
電部７０のリセット回路によってｔ0 以前の状態にリセ
ットされる。
からハイレベルに遷移すると、時間ｔ3 で漏洩テスト信
号ＴＳがローレベルになってモニタリングキャパシタ充
電部７０のリセット回路によってｔ0 以前の状態にリセ
ットされる。
【００２８】このように構成された本発明によれば、前
記モニタリングキャパシタ９０の測定可能な漏洩電圧Ｎ
・△Ｖはモニタリングキャパシタ９０のホールド電圧を
決定するインバータ７２の論理しきい値電圧Ｖ1 と、モ
ニタリングキャパシタ９０の漏洩を感知して検出するイ
ンバータ８１の論理しきい値電圧Ｖ2 との差によって決
定される。従って、インバータ７２、８１の大きさを大
きく設計する場合には、工程変位に敏感にならないよう
にすることができる。
記モニタリングキャパシタ９０の測定可能な漏洩電圧Ｎ
・△Ｖはモニタリングキャパシタ９０のホールド電圧を
決定するインバータ７２の論理しきい値電圧Ｖ1 と、モ
ニタリングキャパシタ９０の漏洩を感知して検出するイ
ンバータ８１の論理しきい値電圧Ｖ2 との差によって決
定される。従って、インバータ７２、８１の大きさを大
きく設計する場合には、工程変位に敏感にならないよう
にすることができる。
【００２９】尚、前記論理しきい値自体は供給電圧、温
度等の関数であって変わることもあるが、同じ位置で同
一に設計されたインバータの論理しきい値の差自体は工
程変位や供給電圧の変動などにかなり強い。尚、モニタ
リングキャパシタを使用するので、漏洩電圧検出による
サンプルアンドホールド回路のキャパシタにホールドさ
れた電荷への影響は全く無く、さらにモニタリングキャ
パシタの容量をサンプルアンドホールド回路のＭＯＳキ
ャパシタの容量の１／Ｎに設計することができる。な
お、漏洩電流を同一にすることにより、サンプルアンド
ホールド回路のＭＯＳキャパシタの漏洩電圧の解像度を
Ｎ倍（例えば１０倍）に拡大させることができるので、
サンプルアンドホールド回路のキャパシタの漏洩電圧が
１０ｍＶ程度になって感知することができる。従って、
精密度が大幅向上し、大気状態ではインバータ８１のみ
で微少に電流が流れるので、電流消耗が極めて少ない。
尚、ｎＭＯＳＦＥＴ７１のオープン時にクロックフィー
ドスルー（clock feedthrough)によるモニタリングキャ
パシタ９０のエラー電圧の流入は漏洩電圧検出部８０の
インバータ８１の論理しきい値電圧の大きさで前記流入
による電圧の減少を補償するように設計することによっ
て解決することができる。
度等の関数であって変わることもあるが、同じ位置で同
一に設計されたインバータの論理しきい値の差自体は工
程変位や供給電圧の変動などにかなり強い。尚、モニタ
リングキャパシタを使用するので、漏洩電圧検出による
サンプルアンドホールド回路のキャパシタにホールドさ
れた電荷への影響は全く無く、さらにモニタリングキャ
パシタの容量をサンプルアンドホールド回路のＭＯＳキ
ャパシタの容量の１／Ｎに設計することができる。な
お、漏洩電流を同一にすることにより、サンプルアンド
ホールド回路のＭＯＳキャパシタの漏洩電圧の解像度を
Ｎ倍（例えば１０倍）に拡大させることができるので、
サンプルアンドホールド回路のキャパシタの漏洩電圧が
１０ｍＶ程度になって感知することができる。従って、
精密度が大幅向上し、大気状態ではインバータ８１のみ
で微少に電流が流れるので、電流消耗が極めて少ない。
尚、ｎＭＯＳＦＥＴ７１のオープン時にクロックフィー
ドスルー（clock feedthrough)によるモニタリングキャ
パシタ９０のエラー電圧の流入は漏洩電圧検出部８０の
インバータ８１の論理しきい値電圧の大きさで前記流入
による電圧の減少を補償するように設計することによっ
て解決することができる。
【００３０】
【発明の効果】以上説明した本発明の実施形態は、モニ
タリングキャパシタを必ずＭＯＳキャパシタに限定する
必要なく、場合に応じてはメモリセルのキャパシタに本
発明を適用するように実現することができる。尚、遅延
手段として用いられているインバータ６１〜６４、イン
バータ７３、７４、及びインバータ８２、８３はタイミ
ングによって構成されるインバータの数を適切に選択し
て使用することができる。尚、前記サンプルアンドホー
ルド回路のキャパシタにホールドされる電圧と前記モニ
タリングキャパシタにホールドされる電圧は一致するの
が好ましいが、実質的に両方キャパシタの漏洩電流に影
響を及ぼさない差であれば、両電圧に差があっても許容
されることができる。
タリングキャパシタを必ずＭＯＳキャパシタに限定する
必要なく、場合に応じてはメモリセルのキャパシタに本
発明を適用するように実現することができる。尚、遅延
手段として用いられているインバータ６１〜６４、イン
バータ７３、７４、及びインバータ８２、８３はタイミ
ングによって構成されるインバータの数を適切に選択し
て使用することができる。尚、前記サンプルアンドホー
ルド回路のキャパシタにホールドされる電圧と前記モニ
タリングキャパシタにホールドされる電圧は一致するの
が好ましいが、実質的に両方キャパシタの漏洩電流に影
響を及ぼさない差であれば、両電圧に差があっても許容
されることができる。
【図１】 従来の漏洩電圧感知回路のブロック構成図で
ある。
ある。
【図２】 図１の漏洩電圧感知回路の詳細回路図であ
る。
る。
【図３】 図１のノードＰ漏洩電圧とノードＮ漏洩電圧
のタイミングチャートである。
のタイミングチャートである。
【図４】 本発明によるＭＯＳキャパシタの漏洩電圧感
知回路の詳細回路図である。
知回路の詳細回路図である。
【図５】 本発明によるＭＯＳキャパシタの漏洩電圧感
知回路のタイミングチャートである。
知回路のタイミングチャートである。
６０ タイミング制御信号発生部 ７０ モニタリングキャパシタ充電部 ８０ 漏洩電圧感知検出部 ９０ モニタリングキャパシタ １００ サンプルアンドホールド回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−225777（ＪＰ，Ａ) 特開 平４−221494（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 27/02 602 G11C 11/401 G11C 29/00 671 G01R 31/28
Claims (5)
- 【請求項１】 所定のタイミング制御信号を発生するタ
イミング及び制御回路と、 前記タイミング及び制御回路の出力によってスイッチン
グされるスイッチング手段とＭＯＳキャパシタを有し、
第１電圧をサンプル／ホールドするサンプルアンドホー
ルド回路と、 前記サンプルアンドホールド回路のＭＯＳキャパシタの
漏洩電圧をモニターするモニタリングキャパシタと、 前記モニタリングキャパシタを第２電圧に充電してホー
ルドするモニタリングキャパシタ充電部と、 前記モニタリングキャパシタの漏洩電圧が設定値以下に
なると、これを感知して検出する漏洩電圧検出部と、 を備え、 前記モニタリングキャパシタの容量は前記サンプルアン
ドホールド回路のＭＯＳキャパシタの容量の１／Ｎ倍
（但し、Ｎ＞１）であり、前記第１電圧と前記第２電圧
は実質的に同一に設定される ことを特徴とするＭＯＳキ
ャパシタの漏洩電圧感知回路。 - 【請求項２】 前記モニタリングキャパシタ充電部は、 前記モニタリングキャパシタを第２電圧に充電するため
の第１インバータ及びインバータの入出力両端に接続さ
れる第１スイッチング手段と、 前記第１インバータの出力端に接続され、前記モニタリ
ングキャパシタを前記第２電圧にサンプルしてホールド
するための第２スイッチング手段と、 前記第１及び第２スイッチング手段に接続され、トリガ
リング制御信号を遅延させるための遅延手段と、 を備えることを特徴とするＭＯＳキャパシタの漏洩電圧
感知回路。 - 【請求項３】 第１及び第２スイッチング手段は同一導
電型のチャンネルを有するＭＯＳＦＥＴであり、第２電
圧は前記第１インバータの論理しきい値電圧であること
を特徴とする請求項２記載のＭＯＳキャパシタの漏洩電
圧感知回路。 - 【請求項４】 前記モニタリングキャパシタ及び前記サ
ンプルアンドホールド回路のキャパシタは同じタイプの
ＭＯＳキャパシタであり、 前記モニタリングキャパシタの電極に接続されるスイッ
チング素子の接合の大きさは前記サンプルアンドホール
ド回路のキャパシタの電極に接続されるスイッチング素
子の接合の大きさと同一になるように構成されることを
特徴とする請求項１記載のＭＯＳキャパシタの漏洩電圧
感知回路。 - 【請求項５】 前記漏洩電圧検出部は、前記第２電圧よ
り小さい第３電圧の論理しきい値電圧を有する第２イン
バータを備え、前記モニタリングキャパシタに感知され
て検出される漏洩電圧を前記第１インバータの論理しき
い値電圧である第２電圧と、前記第２インバータの論理
しきい値である第３電圧との差によって決定されるよう
にすることを特徴とする請求項２記載のＭＯＳキャパシ
タの漏洩電圧感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058901A KR100198617B1 (ko) | 1995-12-27 | 1995-12-27 | 모오스 캐패시터의 누설전압감지회로 |
| KR58901/1995 | 1995-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180491A JPH09180491A (ja) | 1997-07-11 |
| JP2838696B2 true JP2838696B2 (ja) | 1998-12-16 |
Family
ID=19445122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355801A Expired - Fee Related JP2838696B2 (ja) | 1995-12-27 | 1996-12-25 | Ｍｏｓキャパシタの漏洩電圧感知回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818268A (ja) |
| JP (1) | JP2838696B2 (ja) |
| KR (1) | KR100198617B1 (ja) |
| DE (1) | DE19610555C2 (ja) |
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|---|---|---|---|---|
| JP3535963B2 (ja) * | 1997-02-17 | 2004-06-07 | シャープ株式会社 | 半導体記憶装置 |
| JP3157791B2 (ja) | 1998-11-27 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 可変遅延回路およびその遅延時間設定方法 |
| US6330697B1 (en) * | 1999-04-20 | 2001-12-11 | International Business Machines Corporation | Apparatus and method for performing a defect leakage screen test for memory devices |
| US6594606B2 (en) * | 2001-05-09 | 2003-07-15 | Clare Micronix Integrated Systems, Inc. | Matrix element voltage sensing for precharge |
| US7079130B2 (en) * | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Method for periodic element voltage sensing to control precharge |
| US7079131B2 (en) * | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Apparatus for periodic element voltage sensing to control precharge |
| US20030169241A1 (en) * | 2001-10-19 | 2003-09-11 | Lechevalier Robert E. | Method and system for ramp control of precharge voltage |
| AU2002343544A1 (en) * | 2001-10-19 | 2003-04-28 | Clare Micronix Integrated Systems, Inc. | Method and clamping apparatus for securing a minimum reference voltage in a video display boost regulator |
| WO2003034390A2 (en) * | 2001-10-19 | 2003-04-24 | Clare Micronix Integrated Systems, Inc. | Precharge circuit and method for passive matrix oled display |
| EP1635183B1 (en) * | 2002-07-03 | 2007-11-21 | Q-Star Test N.V. | Device for monitoring quiescent current of an electronic device |
| US7782090B2 (en) * | 2004-08-02 | 2010-08-24 | Panasonic Corporation | Semiconductor device |
| US7564274B2 (en) * | 2005-02-24 | 2009-07-21 | Icera, Inc. | Detecting excess current leakage of a CMOS device |
| US7397261B2 (en) | 2006-04-27 | 2008-07-08 | International Business Machines Corporation | Monitoring system for detecting and characterizing classes of leakage in CMOS devices |
| KR100911379B1 (ko) | 2007-06-14 | 2009-08-10 | 삼성전자주식회사 | 반도체 집적 회로의 해킹 검출기 및 그것의 검출 방법 |
| US20090020151A1 (en) * | 2007-07-16 | 2009-01-22 | Pvi Solutions, Inc. | Method and apparatus for converting a direct current to alternating current utilizing a plurality of inverters |
| US7916505B2 (en) * | 2008-03-06 | 2011-03-29 | Enphase Energy, Inc. | Method and apparatus for a leakage energy recovery circuit |
| US8009398B2 (en) * | 2009-06-04 | 2011-08-30 | International Business Machines Corporation | Isolating faulty decoupling capacitors |
| TWI383590B (zh) * | 2010-04-02 | 2013-01-21 | Univ Nat Taiwan | 正反器電路與漏電流抑制電路 |
| US9267980B2 (en) | 2011-08-15 | 2016-02-23 | Micron Technology, Inc. | Capacitance evaluation apparatuses and methods |
| FR3014266B1 (fr) * | 2013-12-03 | 2017-07-21 | Stmicroelectronics Rousset | Procede et dispositif de commande d'un echantillonneur bloqueur. |
| JP2016111677A (ja) * | 2014-09-26 | 2016-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置、無線センサ、及び電子機器 |
| US9455723B2 (en) | 2015-02-27 | 2016-09-27 | Qualcomm Incorporated | Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors |
| CN108492840B (zh) * | 2018-03-12 | 2020-11-13 | 武汉新芯集成电路制造有限公司 | 灵敏放大器 |
| CN116405015B (zh) * | 2023-06-05 | 2023-08-18 | 上海灵动微电子股份有限公司 | Mos电容的漏电流补偿电路、应用电路及集成电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150287A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | ダイナミツクメモリの自動リフレツシユ制御回路 |
| US5117426A (en) * | 1990-03-26 | 1992-05-26 | Texas Instruments Incorporated | Circuit, device, and method to detect voltage leakage |
| JPH05225777A (ja) * | 1992-02-13 | 1993-09-03 | Sharp Corp | 半導体メモリ装置 |
-
1995
- 1995-12-27 KR KR1019950058901A patent/KR100198617B1/ko not_active IP Right Cessation
-
1996
- 1996-03-18 DE DE19610555A patent/DE19610555C2/de not_active Expired - Fee Related
- 1996-12-25 JP JP8355801A patent/JP2838696B2/ja not_active Expired - Fee Related
- 1996-12-26 US US08/780,183 patent/US5818268A/en not_active Expired - Lifetime
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| KR100198617B1 (ko) | 1999-06-15 |
| JPH09180491A (ja) | 1997-07-11 |
| DE19610555C2 (de) | 1998-06-04 |
| US5818268A (en) | 1998-10-06 |
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