DE19605628C1

DE19605628C1 - Schaltung zum Vermeiden elektrostatischer Entladung und Latch-up

Info

Publication number: DE19605628C1
Application number: DE19605628A
Authority: DE
Inventors: Dae-Seong Kim
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1995-11-28
Filing date: 1996-02-15
Publication date: 1997-05-28
Anticipated expiration: 2016-02-16
Also published as: US5771140A; KR100206870B1; KR970030778A; JP2968200B2; JPH09186247A

Description

Die vorliegende Erfindung betrifft eine Schaltung zum Ver meiden elektrostatischer Entladung und Latch-up mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Aus der 41 18 441 A1 ist eine derartige Schaltungsanordnung zum Schutz gegen Überspannung integrierter MOS-Schaltkreise bekannt. Diese bekannte Schaltung weist ein geringes Risiko für die Auslösung von Latch-up auf und schützt den Eingang eines MOS-Schaltkreises gegenüber Überspannungen. Die Schutzfunktion wird jedoch nur dann gewährleistet, wenn die Schaltung an einer stabilen Betriebsspannung liegt. In einer Ausführungsform wird dabei durch einen Koppel-Transistor auch schon eine zu schützende Schaltung bzw. deren Eingang von einem Eingangsanschluß abgetrennt.

Fig. 1 zeigt eine weitere herkömmliche Schaltung zum Vermeiden elektrostatischer Entladung, die einen PMOS-Transistor 1 und einen NMOS-Transistor 2 enthält, die mit ihren Kanälen in Reihe zwischen einer positiven elektrischen Spannung Vdd und einer negativen elektrischen Spannung (oder Erde) Vss geschaltet sind. Die Gate-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 sind dabei beide mit der jeweiligen Source-Elektrode verbunden. Fig. 2 zeigt die Ersatzschaltung für die Fig. 1. Hier übernimmt der PMOS-Transistor 1 die Rolle einer Diode D1 zum Vermeiden einer positiven elektrostatischen Aufladung, und der NMOS-Transistor 2 übernimmt die Rolle einer Diode D2 zum Vermeiden einer negativen elektro statischen Aufladung. Diese Schaltung kann innerhalb einer integrierten Schaltung oder außerhalb derselben angeordnet sein.

Fig. 1 und 2 zeigen eine Schaltung zum Vermeiden elektrostatischer Entladung, die im Inneren des Chips mit der integrierten Schaltung angeordnet ist. Die Schaltung zum Vermeiden elektrostatischer Entladung ist zwischen einem zu schützenden Anschluß und einem internen Schaltkreis des Chips mit der integrierten Schaltung angeordnet.

Fig. 3 zeigt dagegen eine Schaltung zum Vermeiden elektrostatischer Entladung, die außerhalb der integrierten Schaltung angeordnet ist. Die Schaltung zum Vermeiden elektrostatischer Entladung ist dabei zwischen einem mit ihr verbundenen Anschlußstift und einer externen Beschaltung angeordnet.

Die Funktionsweise der herkömmlichen Schaltung zum Vermei den elektrostatischer Entladung wird nunmehr unter Bezug nahme auf die Fig. 1 bis 3 beschrieben.

Wird an die Source-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 eine positive Spannung Vdd bzw. eine negative Spannung Vss und an den Anschluß eine positive elektrostatische Spannung angelegt, die höher ist als die positive Spannung Vdd, so wird die Diode D1 leitend und die Diode D2 gesperrt. Die maximale Spannung an einem Knoten N1 ist deshalb auf einen bestimmten Wert begrenzt, der sich als Summe der positiven Spannung Vdd und der Schwellen spannung (Von,d1) der Diode D1 ergibt. Das bedeutet, daß nur ein begrenzter elektrischer Spannungswert des Knotens an den inneren Schaltkreis des Chips mit der integrierten Beschaltung übertragen wird.

Wird dagegen eine negative elektrostatische Spannung, die kleiner ist als die negative Spannung Vss, an den Anschluß angelegt, so wird die Diode D2 leitend und die Diode D1 ge sperrt. Die Mindestspannung am Knoten N1 ist deshalb auf einen bestimmten Wert begrenzt, der sich als Differenz der Schwellenspannung (Von, d2) der Diode D2 und der negativen Spannung Vss ergibt. Das bedeutet, daß nur ein begrenzter elektrischer Spannungswert des Knotens N1 an den inneren Schaltkreis der integrierten Schaltung übertragen wird.

Auf diese Weise können durch die Ableitfunktion der Dioden Funktionsstörungen der integrierten Schaltung, die durch elektrostatische Aufladungen verursacht sind, vermieden werden.

Liegt jedoch keine positive Spannung Vdd bzw. negative Spannung Vss an der Schaltung an, wenn eine positive oder negative elektrostatische Überspannung an den Anschluß gelegt wird, werden einige hundert oder tausend Volt in das Innere des Chips mit der integrierten Schaltung übertragen, da die Dioden D1 und D2 nicht leitend sind, so daß der innere Schaltkreis des Chips mit der integrierten Schaltung zerstört wird. In diesem Fall kann die Schaltung zum Vermeiden elektrostatischer Entladung keine Schutzfunktion ausüben.

Es ist demnach die Aufgabe der vorliegenden Erfindung, eine Schaltung zum Vermeiden von elektrostatischer Entladung und Latch-up anzugeben, die eine integrierte Schaltung auch dann gegen positive und negative Überspannungen schützt, wenn keine stabile Betriebsspannung anliegt.

Zur Lösung der obigen Aufgabe wird eine Schaltung mit den Merkmalen des Anspruchs 1 bereitgestellt.

Es folgt die Erläuterung der Erfindung anhand der Figuren. Es zeigt:

Fig. 1 ein Schaltbild einer herkömmlichen Schaltung zum Vermeiden elektrostatischer Entladung, bei der die Schaltung zum Vermeiden elektrostatischer Entladung inner halb eines Chips einer integrierten Schaltung angeordnet ist.

Fig. 2 ist das Schaltbild der Ersatzschaltung für die Schaltung gemäß Fig. 1.

Fig. 3 ist ein Schaltbild einer herkömmlichen Schaltung zum Vermeiden elektrostatischer Entladung, bei der die Schaltung zum Vermeiden elektrostatischer Entladung außer halb des Chips der integrierten Schaltung angeordnet ist.

Fig. 4 ist das Prinzip-Schaltbild einer Schaltung zum Vermeiden elektrostatischer Entladung und Latch-up gemäß der vorliegenden Erfindung.

Fig. 5 ist das Schaltbild der Ersatzschaltung für die Schaltung gemäß Fig. 4.

Fig. 6 und 7 sind Prinzip-Schaltbilder einer Schaltung zum Vermeiden elektrostatischer Entladung und Latch-up gemäß der vorliegenden Erfindung, wobei diese außerhalb der integrierten Schaltung angeordnet ist.

Fig. 8 zeigt eine Wahrheits- bzw. Funktionstabelle einer Schaltungsanordnung mit einer Steuereinheit mit einem zugehörigen Eingangs-/Ausgangssignal, wie sie im Hinblick auf die Erfindung aufgestellt werden kann und die Steuereinheit.

Fig. 4 zeigt ein Beispiel einer erfindungsgemäßen Schaltung zum Vermeiden elektrostatischer Entladung und Latch-up, die einen PMOS-Transistor 3 enthält, der eine Schaltfunktion übernimmt, wenn ein Steuersignal CTL an die Gate-Elektroden eines PMOS-Transistors 1 und eines NMOS-Transistors 2 gelegt wird, und die zwischen einem Knoten N1 und dem, inneren Schaltkreis der integrierten Schaltung angeordnet ist und welche im Inneren des Chips mit der integrierten Schaltung angeordnet ist.

Die Funktionsweise der Schaltung zum Vermeiden elektro statischer Entladung und Latch-up wird nunmehr unter Bezug nahme auf die Figuren beschrieben.

Zunächst wird bei Anlegen einer positiven Spannung Vdd und einer negativen Spannung Vss an die Source-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 und bei An legen einer positiven elektrostatischen Spannung, die höher ist als die positive Spannung Vdd an einem zu schützenden Anschluß die Diode D1 leitend und die Diode D2 gesperrt. Deshalb wird die maximale Spannung am Knoten N1 auf einen bestimmten Wert begrenzt, der sich durch Addieren der posi tiven Spannung Vdd und der Schwellenspannung der Diode D1 ergibt. Diese Spannung am Knoten N1, deren Maximalwert begrenzt ist, wird an den inneren Schaltkreis des Chips mit der integrierten Schaltung gelegt.

Wird dagegen eine negative elektrostatische Spannung, die niedriger ist als die Spannung Vss an den Anschluß gelegt, so wird die Diode D2 leitend und die Diode D1 gesperrt. Die Mindestspannung am Knoten N1 ist deshalb ein bestimmter Wert, der sich durch Subtrahieren der Schwellenspannung (Von, d2) der Diode D2 von der negativen Spannung Vss er gibt. Diese Spannung wird an den inneren Schaltkreis des Chips mit der integrierten Schaltung gelegt.

Daher wird, vergleichbar zu herkömmlichen Schaltungen, obwohl eine höhere positive oder eine niedrigere negative elektrostatische Spannung über den Anschluß angelegt wird, eine Spannung eines bestimmten Pegels, die durch die Dioden D1 und D2 zum Vermeiden elektrostatischer Entladung auf einen bestimmten Wert begrenzt wird, an das Innere des Chips mit der integrierten Schaltung gelegt, wodurch ein durch elektrostatische Entladungen verursachter Durchbruch des Chips mit der integrierten Schaltung vermieden wird.

Liegt jedoch keine positive Spannung Vdd bzw. negative Spannung Vss an den Source-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 an, oder liegt eine solche Spannung an einer der Source-Elektroden des PMOS-Transistors 1 oder des NMOS-Transistors 2 an, so wird ein Steuer signal mit einem "Hoch"-Wert an die Gate-Elektrode des PMOS-Transistors 3 gelegt. Der PMOS-Transistor 3 wird damit gesperrt, und der innere Schaltkreis des Chips mit der in tegrierten Schaltung wird elektrisch vom Knoten N1 ge trennt. Obwohl in diesem Zustand der zu schützende Anschluß mit einer höheren positiven oder einer niedrigeren negativen elektrostatischen Spannung beaufschlagt ist, kann ein Durchbruch aufgrund elektrostatischer Entladung vermieden werden, da im Gegensatz zu den vorstehend beschriebenen Schaltungen die elektrostatische Spannung wegen des geöffneten Schalters S nicht an den inneren Schaltkreis des Chips mit der integrierten Schaltung gelegt wird.

Fig. 6 und 7 zeigen eine Schaltung zum Vermeiden elektro statischer Entladung und Latch-up gemäß der vorliegenden Erfindung, die außerhalb der integrierten Schaltung ange ordnet ist. Das heißt, Fig. 6 zeigt einen PMOS-Transistor 3, der zwischen dem Anschlußstift des Chips der integrier ten Schaltung und dem Knoten N1 angeordnet ist, und Fig. 7 zeigt den PMOS-Transistor 3, der zwischen dem Knoten N1 und der externen Beschaltung angeordnet ist. Die Funktionswei sen bei der Anordnung gemäß Fig. 6 und 7 sind vergleichbar mit denen gemäß Fig. 4 und 5.

Fig. 8 zeigt eine Wahrheitstabelle zwischen der Schaltungs anordnung einer Steuereinheit und einem zugehörigen Ein gangs-/Ausgangssignal derselben gemäß Fig. 6 und 7, wobei erfindungsgemäß die Steuereinheit durch einen Inverter 5 zum Invertieren einer negativen Spannung Vss und einem NAND-Gatter 6 zur NAND-Verknüpfung des Ausgangssignals des Inverters 5 und der positiven Spannung Vdd realisiert ist.

Wie dort dargestellt, gibt eine Steuereinheit 4 ein auf "Niedrig"-Wert liegendes Steuersignal CTL ab, wenn die positive Spannung Vdd auf einem hohen Pegel und die ne gative Spannung Vss auf einem niedrigen Pegel liegen. Der PMOS-Transistor wird deshalb entsprechend einem angelegten Steuersignal mit niedrigem Pegel leitend, und die elektri sche Spannung wird an den inneren Schaltkreis des Chips mit der integrierten Schaltung gelegt. Liegen jedoch die posi tive Spannung Vdd und die negative Spannung Vss nicht auf einem hohen bzw. niedrigem Pegel, gibt die Steuereinheit 4 ein Steuersignal mit "Hoch"-Wert ab, und der PMOS-Transistor 3 wird gesperrt. Der PMOS-Transistor 3 ist somit elek trisch von dem inneren Schaltkreis der integrierten Schaltung getrennt.

Ist jedoch der PMOS-Transistor 3 leitend, d. h. liegen die positive Spannung Vdd und die negative Spannung Vss auf einem hohen bzw. niedrigen Pegel, so werden die positive Spannung Vdd und die negative Spannung Vss an die Source-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 gelegt. Da zu diesem Zeitpunkt die elektrostatischen Pegel der positiven und negativen elektrostatischen Span nung durch den PMOS-Transistor 1 und den NMOS-Transistor 2 auf einem bestimmten Pegel begrenzt sind, wird die Schal tung nicht durch die elektrostatische Entladung geschädigt, obwohl der elektrische Pegel des Knotens N1 an dem inneren Schaltkreis des Chips mit der integrierten Schaltung anliegt. Ist jedoch der PMOS-Transistor 3 gesperrt, d. h. weder die positive Spannung Vdd und die negative Spannung Vss noch die positive Spannung Vdd oder die negative Span nung Vss werden bzw. wird an die Source-Elektroden des PMOS-Transistors 1 und des NMOS-Transistors 2 gelegt, so wird die positive oder negative elektrostatische Spannung nicht auf einen bestimmten Pegel begrenzt. Da der PMOS-Transistor 3 in diesem Zeitpunkt vom Knoten N1 elektrisch getrennt ist, wird das System jedoch mit der elektrostati schen Entladung beaufschlagt, so daß die Schaltung gegen über elektrostatischer Entladung geschützt bleibt.

Darüber hinaus hat die Schaltung zum Vermeiden elektrosta tischer Entladung und Latch-up gemäß der vorliegenden Er findung den Zweck, den Anschluß, den Anschlußstift und die integrierte Schaltung miteinander zu verbinden, nachdem die Spannungen Vdd und Vss daran angelegt worden sind. Damit erfolgt der Signaleingang bzw. -ausgang über die Eingangs- /Ausgangsanschlußstifte erst nachdem der innere Schaltkreis des Chips mit der integrierten Schaltung im Zusammenwirken mit den Spannungen Vdd und Vss in einen stabilen Vorspannungszustand gelangt ist, so daß ein Latch-up vermieden wird.

Claims

1. Schaltung zum Vermeiden elektrostatischer Entladung und Latch-up, mit:
einer Einrichtung zum Vermeiden elektrostatischer Ent ladung, die innerhalb oder außerhalb einer integrierten Schaltung angeordnet und in Reihe zwischen einer positiven und einer negativen Spannung eingeschaltet ist, um positive und negative elektrostatische Entladungen zu vermeiden;
einer zwischen der Einrichtung zum Vermeiden elektro statischer Entladung und dem inneren Schaltkreis des Chips mit der integrierten Schaltung eingeschalteten Schaltein richtung zum Schalten;
einer Steuereinrichtung zur Ausgabe eines Steuer signals zur Steuerung einer Schaltoperation der Schalt einrichtung;
dadurch gekennzeichnet, daß
die Steuereinrichtung dazu eingerichtet ist, ein Steuersignal abzusetzen, so daß die Schalteinrichtung aktiviert wird, wenn die Werte der positiven und der negativen Spannung auf einem bestimmten Pegel liegen; und
die Steuereinrichtung einen Inverter zum Invertieren eines negativen Spannungspegels und ein NAND-Gatter zur NAND-Verknüpfung des Ausgangssignals des Inverters und der positiven Spannung enthält.

2. Schaltung nach Anspruch 1, bei der die Einrichtung zum Vermeiden elektrostatischer Entladung eine Ableitungsdiode mit PN-Übergang ist.

3. Schaltung nach Anspruch l, bei der die Einrichtung zum Vermeiden elektrostatischer Entladung eine Bipolardiode ist.

4. Schaltung nach Anspruch 1, bei der die Einrichtung zum Vermeiden elektrostatischer Entladung ein MOS-Transistor ist.

5. Schaltung nach Anspruch 4, bei der der MOS-Transistor einen PMOS-Transistor und einen NMOS-Transistor enthält, die in Reihe zwischen einer positiven und einer negativen Spannung eingeschaltet sind, bei der die Gate-Elektroden des PMOS-Transistors und des NMOS-Transistors beide mit der jeweiligen Source-Elektrode verbunden und die Source-Elek troden miteinander verbunden sind.

6. Schaltung nach Anspruch 1, bei der die Schalteinrich tung ein MOS-Transistor ist.