JPH02132861A - 保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は発音体の駆動回路に関するものであって、その
目的は和音を減衰発音させるための発音駆動回路を、Ｃ
ＭＯＳ集積回路内に作り込む事により外付部品の数を減
少させ、コストの低減化を計るとともに時計等超小型電
子装置の更に一層の小型化と新規な性能の追加を考慮し
たものである。

以下図面に基づいて詳細に説明すると、第１図は従来時
計に用いられていた発音体駆動回路の一例であって、発
音体には圧電素子を用いた圧電ブザを使用している。こ
の回路の構成を説明すると、ＰチャネルＭＯＳトランジ
スタ１　（以下、ＭＯＳＴと記載する）とＮチャネルＭ
ＯＳＴ２で構成されるゲート回路の出力端Ａは、抵抗体
３を介して外部端子４に引出され、該外部端子４には集
積回路の外部に於てバイポーラトランジスタ５のベース
に接続される。該バイポーラトランジスタ５のエミッタ
は電源の低電位側ＶＳＳに接続され、コレクタは抵抗体
６を介して、一方の端子が電源の高電位側ｖｄｄに接続
されたコイル７及び圧電プザ８のそれぞれの他の一方の
端子に接続される。

？のゲート回路の入力端■に音階周波数を有するパルス
信号が印加されると、出力端Ａにはその反転信号が第２
図の如く現れる。

第２図に於で、出力端Ａの電位がＶｄｄＯ時は前記バイ
ボーラトランジスタ５はオン状態となり、前記コイル７
に電流が流れる。前記出力端八の電位がＶ■となると前
記バイポーラトランジスタ５はオフ状態となるため、前
記コイル７に流れていた電流は遮断され、この時出力端
Ｏには正方向に逆起電圧が発生するが、この電圧に対し
て前記圧電ブザ８が容量性の負荷となるため、出力端０
には第２図に示す様な電圧波形が生ずる。この電圧波形
の最大波高値はおよそ６ｖ程度である。即ち前記コイル
７は信号昇圧のために使用されている。

この従来回路の第１の欠点は発音に利用出来る周波数範
囲が狭い事である。言い換えると第２図に於ける出力端
Ａの波形は任意ではなく、周期及びデューティサイクル
に限定が有る。即ち出力端Ａの電位がＶ。である期間、
前記コイル７に流れる電流はインダクタンスによって除
々に上昇して行く。該電流が遮断された時発生する逆起
電圧は、遮断直前に流れていた電流の大きさに依存する
から、前記庄電プザ８の音量をある値に保つためには、
前記コイル７に流れる電流の大きさが十分な値となるま
で電流を流し続ける必要が有る。

従って出力端Ａの電位がＶ，４であるべき期間の最少値
が決められてしまう。

次に出力端Ａの電位がＶＳＳであるべき期間は、前記出
力端０に於ける電圧波形が最大値となるまでの時間によ
って、その最少値が決められ、また最大値は前記圧電ブ
ザ８が固有振動して駆動周波数と異なる周波数で発音し
ない範囲に限定される。

更に前記した出力端ＡがＶｄａである期間の最大値は、
消費電力との関係で限界値が有る。こうして出力端八の
電圧波形に対しての制約により、発音可能な周波数領域
は極めて限定された範囲内となってしまう。

第υ圀の欠点は上記第１の欠点で述べた理由と同じ理由
により、和音の発音が困難な事である。

即ち和音は２つ以上の異なる周波数成分が合成されるた
め、出力端Ａに於ける電圧波形は上記した制約を満足出
来ない。

第３＠の欠点は外付のバイポーラトランジスタ５の存在
であって、このコストは比較的高い。しかし外付バイボ
ーラトランジスタをやめて、内蔵ＭＯＳＴにしようとす
ると、前記圧電ブザ８が機械的衝撃を受けた時に発生す
る高電圧により、ＣＭＯＳ集積回路がラッチアップ現象
を起こしてしまうため実現出来なかった。

本発明は従来技術による上記の欠点のうち、特に前記第
３の欠点を解消することを目的とする。

本発明は広い周波数領域で減衰和音が発音可能で、しか
も集積化が容易な新規な発音体駆動回路を得るための一
連の発明の一部としてなされたもので有る．第３図は本
発明の保護回路を含んで構成された新規な発音体駆動回
路の例で有り、その構成は大別してエンベロープセル２
０（図中、２ＯＡ、２０Ｂ・・・・・・として個々に示
す）、昇圧回路３０、レベル検出器４０、ドライバ５０
、保護回路６０とから成る。

第３図に示した回路を簡単に説明すると、エンベロープ
セル２０の共通入力端Ｊｒ　、Ｊ＊・・・・・・には細
いヒゲ状の信号が印加され、また個別入力端Ｌ１、Ｌ２
・・・にはそれぞれ異る音階信号が印加され、また共通
端Ｍは抵抗体２６を介してＶ。に接続され、共通出力端
Ｎは抵抗体２７を介して前記昇圧回路３０の出力端に接
続されるとともに、前記レベル検出回路４０及び前記ド
ライバ５０に接続される。

第４図はエンベロープセルの動作波形を示す図であって
、前記個別人力端Ｌ，には音階信号が印加されているが
、ＰチャネルＭＯＳＴ２４のゲート端Ｐが高い電圧レベ
ルｖＸにある時は３１ｐチャネルＭＯＳＴ２４はオフ状
態にあるため、出力端Ｎは前記抵抗体２７により前記昇
圧回路３０の出力端ｖＬのレベルに引かれている。

ここで個別入力端Ｋ，に発音信号が印加され、個別入力
端Ｋ，が短時間Ｖａｄレベルになると、この時間Ｎチャ
ネルＭＯＳＴ２２はオンとなるため、前記ゲート端Ｐの
電位はＶＳＳになる。・これにより前記Ｐチャネルトラ
ンジスタ２４はオンとなり、前記出力端Ｎに前記音階信
号が現れる。

前記共通入力端Ｊ，には前記ヒゲ信号が印加されており
、このヒゲ信号によりＮチャネルＭＯＳＴ２１が短時間
オンになると、この期間に容量２３の有する電荷が一部
放出され、従ってゲート端Ｐの電位はＶｄｄの方向へ上
昇する。

このため前記ＰチャネルＭＯＳＴ２４のオン状態は弱め
られ、オン抵抗が高くなるため、前記出力端Ｎに現れる
音階信号の波高値は減少する。この動作が前記ヒゲ信号
の周期毎に繰返えされるが、前記ＮチャネルＭＯＳＴ２
　１のソースはゲート端Ｐに接続されているため、該ゲ
ート端Ｐの電位が上昇して来るにつれ、前記Ｎチャネル
ＭＯＳＴ２１のオン状態は次第に弱められ、従って前記
ヒゲ信号により前記容量２３より放出される電荷量も次
第に減少して来る。それ故、時間の経過とともに前記ゲ
ート端Ｐの電位変化は次第に緩やかとなって行く。

十分な時間が経過した時点ではゲート端Ｐの電位はＶ。

から前記ＮチャネルＭＯＳＴ２１のスレッショルド電圧
を減じたレベル■８に達する。ここで該ＮチャネルＭＯ
ＳＴ２１と前記ＰチャネルＭＯＳＴ２４のスレッショル
ド電圧が同程度で有れば、該ＰチャネルＭＯＳＴ２４は
ほとんどオフに近く、従って前記出力端Ｎには音階信号
が現れない。

本方式に於ではゲート端Ｐの電位は前記ＰチャネルＭＯ
ＳＴ２４のスレッショルド電圧に対して非常に緩やかに
近ずくため、音の減衰の仕方が極めて自然であって、従
来の内蔵型減衰音発生回路にありがちな、途中で音が急
に消える様な段差現象がない。またゲート端Ｐに於ける
電位変化は、前記ヒゲ信号の巾、及び前記容量２３の値
、及び前記ＮチャネルＭＯＳＴ２　１のコンダクタンス
の値、及び前記ヒゲ信号の周期を適切に選ぶ事により、
特別に素子数を増加させる事なく、実用上ほとんど段差
が感じられない程になめらかにする事が出来る。

次に本発明の核心部分を詳しく説明する。

以上述べた如く、第３図に示した新規な発音体駆動回路
は従来にない性能を有するが、実用上大きな問題となる
のが前述した保護回路で有る。

従来から時計用ブザーを直接ＭＯＳＴトランジスタで駆
動する提案はなされているが、（特公昭５７−５２５５
７、特開昭５６−１６１９８、実開昭５５−１１８２９
８等）性能的に十分な保護回路は提案されていない。そ
こで本発明は前述した新規な発音体駆動回路の性能を損
う事な《、かつ集積化可能な強力な保護回路を提案する
ものである。

以下図面に基づいて説明すると、 第３図の回路に於で、保護回路６０は前記した如く圧電
プザが衝撃を受けた時に発生する高電圧に対して集積回
路の誤動作やラッチアップが生じない様に十分強力なも
のでなければならない。そこで本発明に於では従来のダ
イオードによる保護回路の考え方を止め、トランジスタ
による保護回路とした。

第５図（ａ）、（ｂ）は従来の保護回路構造とその概念
的な等価回路で脊り、第６図（ａ）、℃）は本発明の実
施例である保護回路構造とその等価回路である。

第６図に於でバイボーラトランジスタ６１はＮ一基板を
ベース、Ｐ゛拡散層をエミッタ、Ｐ−拡散層をコレクタ
とする横型ＰＮＰ　ｌ−ランジスタであり、又トランジ
スタ６２はＮ１拡敗層をエミッタ、Ｐ一拡散層をベース
、Ｎ一拡散層をコレクタとする縦型ＮＰＮバイボーラト
ランジスタである。保護回路の外部端子ＩＮはポリシリ
コン抵抗体６３の一方の端子に接続される。該ポリシリ
コン抵抗体６３の他の一方の端子が前記ＰＮＰバイポー
ラトランジスタ６１及びＮＰＮバイボーラトランジスタ
６２にそれぞれのエミッタに接続され、内部端子ＯＵＴ
となる。前記ＰＮＰバイポーラトランジスタ６１のコレ
クタはＶＳＳに、前記ＮＰＮバイポーラトランジスタ６
２のベースは■Ｌに接続される。

この保護回路は極めて強力であって、通常の従来型保護
回路に比して、確認した範囲でも１０倍以上の性能が有
る。従って前記圧電ブザ（容量５０ＮＦ）が発生する１
００ｖ以上の高電圧に対しても十分に保護能力が有り、
実施の効果は極めて大であった。

以上述べた如く、本発明になる保護回路は何等外付部品
を付加する事なく、圧電ブザーを直接ＭＯＳトランジス
タで駆動せしめる事を可能とし、従って新規な発音体駆
動回路の特性を十分に活かす事が出来、アラーム付超小
型時計等の性能を高める事を可能にした。なお本願に於
では集積回路の基板をＮ型として説明したが、Ｐ型基板
を用いた場合にも同一の思想で構成する事が出来る。

【図面の簡単な説明】

第１図は従来の発音体駆動回路を示す回路図、第２図は
第１図に示した回路の動作を説明する波形図、第３図を
本発明の適用例を示す回路図、第４図は第３図に示した
回路の動作を説明するための波形図、第５図（ａ）は従
来の保護回路の構造を示す構造図、同（ｂ）はその等価
回路図、第６図（ａ）は本発明の保護回路の一実施例の
構造を示す模式的断面図、同Φ）はその等価回路図であ
る。 ２０・・・エンベロープセル、３０・・・昇圧回Ｈ、４
０・・・レベル検出器、５０・・・ドライバ、６０・・
・保護回路、６１・・・ＰＮＰ　トランジスタ、６２・
・・ＮＰＮトランジスタ、６３・・・ポリシリコン抵抗
体、７０・・・発音体。 第　１　図 ク３図 何Ｙ 図 第 コ 図 第 図 （ａ） （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）集積回路内に作り込まれる保護回路で有って、外
   部端子がポリシリコンで構成された抵抗体を介して集積
   回路内のＰＮＰトランジスタのエミッタとＮＰＮトラン
   ジスタのエミッタに接続され、更にＭＯＳトランジスタ
   回路の入出力端に接続される如く構成した事を特徴とす
   る保護回路。
2. （２）前記ＰＮＰトランジスタのコレクタは電源の低電
   位側に接続し、前記ＮＰＮトランジスタのコレクタは電
   源の高電位側に接続し、前記ＰＮＰトランジスタのベー
   スは電源の高電位側か又はこれを上回る昇圧電位に接続
   し、前記ＮＰＮトランジスタのベースは電源の低電位側
   又はこれを下回る昇圧電位に接続した事を特徴とする特
   許請求の範囲第１項に記載の保護回路。