DE19549155C2 - Verfahren zum Isolieren von Halbleitereinrichtungen in einem Siliziumsubstrat - Google Patents

Verfahren zum Isolieren von Halbleitereinrichtungen in einem Siliziumsubstrat

Info

Publication number
DE19549155C2
DE19549155C2 DE19549155A DE19549155A DE19549155C2 DE 19549155 C2 DE19549155 C2 DE 19549155C2 DE 19549155 A DE19549155 A DE 19549155A DE 19549155 A DE19549155 A DE 19549155A DE 19549155 C2 DE19549155 C2 DE 19549155C2
Authority
DE
Germany
Prior art keywords
layer
oxide
silicon substrate
oxide layer
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19549155A
Other languages
German (de)
English (en)
Other versions
DE19549155A1 (de
Inventor
Sang-Hoon Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019940039095A external-priority patent/KR0140655B1/ko
Priority claimed from KR1019940039093A external-priority patent/KR0167599B1/ko
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19549155A1 publication Critical patent/DE19549155A1/de
Application granted granted Critical
Publication of DE19549155C2 publication Critical patent/DE19549155C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H10W10/014—
    • H10W10/17—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
DE19549155A 1994-12-30 1995-12-29 Verfahren zum Isolieren von Halbleitereinrichtungen in einem Siliziumsubstrat Expired - Fee Related DE19549155C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940039095A KR0140655B1 (ko) 1994-12-30 1994-12-30 반도체 장치의 소자 분리방법
KR1019940039093A KR0167599B1 (ko) 1994-12-30 1994-12-30 반도체 장치의 소자 분리방법

Publications (2)

Publication Number Publication Date
DE19549155A1 DE19549155A1 (de) 1996-07-04
DE19549155C2 true DE19549155C2 (de) 2001-09-13

Family

ID=26630827

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19549155A Expired - Fee Related DE19549155C2 (de) 1994-12-30 1995-12-29 Verfahren zum Isolieren von Halbleitereinrichtungen in einem Siliziumsubstrat

Country Status (5)

Country Link
US (1) US5786229A (enExample)
JP (1) JP2686735B2 (enExample)
CN (1) CN1052113C (enExample)
DE (1) DE19549155C2 (enExample)
TW (1) TW290713B (enExample)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100261170B1 (ko) * 1998-05-06 2000-07-01 김영환 반도체소자 및 그 제조방법
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
US6881645B2 (en) * 2000-08-17 2005-04-19 Samsung Electronics Co., Ltd. Method of preventing semiconductor layers from bending and semiconductor device formed thereby
US6649460B2 (en) 2001-10-25 2003-11-18 International Business Machines Corporation Fabricating a substantially self-aligned MOSFET
US7132355B2 (en) * 2004-09-01 2006-11-07 Micron Technology, Inc. Method of forming a layer comprising epitaxial silicon and a field effect transistor
US8673706B2 (en) * 2004-09-01 2014-03-18 Micron Technology, Inc. Methods of forming layers comprising epitaxial silicon
KR101097469B1 (ko) * 2009-07-31 2011-12-23 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758531A (en) * 1987-10-23 1988-07-19 International Business Machines Corporation Method of making defect free silicon islands using SEG
US5087586A (en) * 1991-07-03 1992-02-11 Micron Technology, Inc. Process for creating fully-recessed field isolation regions by oxidizing a selectively-grown epitaxial silicon layer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108946A (en) * 1989-05-19 1992-04-28 Motorola, Inc. Method of forming planar isolation regions
US4948456A (en) * 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth
US5135884A (en) * 1991-03-28 1992-08-04 Sgs-Thomson Microelectronics, Inc. Method of producing isoplanar isolated active regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758531A (en) * 1987-10-23 1988-07-19 International Business Machines Corporation Method of making defect free silicon islands using SEG
US5087586A (en) * 1991-07-03 1992-02-11 Micron Technology, Inc. Process for creating fully-recessed field isolation regions by oxidizing a selectively-grown epitaxial silicon layer

Also Published As

Publication number Publication date
JP2686735B2 (ja) 1997-12-08
JPH08236611A (ja) 1996-09-13
TW290713B (enExample) 1996-11-11
US5786229A (en) 1998-07-28
CN1132411A (zh) 1996-10-02
DE19549155A1 (de) 1996-07-04
CN1052113C (zh) 2000-05-03

Similar Documents

Publication Publication Date Title
DE3850843T2 (de) Verfahren zur Herstellung von epitaxial abgelagertem fehlerfreien Silizium.
DE10134484B4 (de) Verfahren zur Verhinderung eines Biegens von Halbleiterschichten und anhand des Verfahrens hergestellte Halbleitervorrichtung
DE19643898C2 (de) Verfahren zur Herstellung eines Silicium-auf-Isolator (SOI)-Wafers
DE69033595T2 (de) Verfahren zur Herstellung einer Isolationsstruktur für eine vollständige dielektrische Isolation für halbleiterintegrierte Schaltung
DE69132676T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben für die Isolationkomponenten
DE19837646B4 (de) Verfahren zum Bearbeiten eines Halbleitersubstrats
EP0645808B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat
DE4212503C2 (de) Verfahren zur Herstellung eines Feldisolatorbereichs in einer Halbleitervorrichtung
DE4109184C2 (de) Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils
DE69634675T2 (de) Verfahren zur Isolierung einer Halbleiteranordnung
DE4310954A1 (de) Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat
DE3129558C2 (enExample)
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE4441542A1 (de) Halbleitervorrichtung mit einer SOI-Struktur und Verfahren zu deren Herstellung
DE19836164A1 (de) Verfahren zum Isolieren von Bereichen einer integrierten Schaltung und Vorrichtung umfassend eine integrierte Schaltung mit isolierten Bereichen
DE19911977B4 (de) Verfahren zum Einbringen von Isolationsbereichen in ein Substrat und Feldisolationsstruktur in einem Halbleitersubstrat
DE4422957A1 (de) Isolierverfahren für eine Halbleitervorrichtung
DE10011642C2 (de) Verfahren zur Erzeugung einer Flachgrabenisolation eines Halbleiterbauteils
DE3402825A1 (de) Halbleiteranordnung mit isolationsnut und herstellungsverfahren
DE19549155C2 (de) Verfahren zum Isolieren von Halbleitereinrichtungen in einem Siliziumsubstrat
DE19840385C2 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises und Halbleiterbaustein mit integriertem Schaltkreis
DE4320062C2 (de) Verfahren zum Isolieren einzelner Elemente in einem Halbleiterchip
DE19719272A1 (de) Verfahren zum Bilden von Feldisolationsregionen
DE19716687B4 (de) Verfahren zur Bildung eines Elementisolierfilms einer Halbleitervorrichtung
DE69232827T2 (de) Verfahren zur Herstellung aktiver Zonen mit planarer Isolation

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8327 Change in the person/name/address of the patent owner

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8339 Ceased/non-payment of the annual fee