DE19548046A1 - Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen - Google Patents

Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen nach dem Oberbegriff des Patentan­ spruches 1.
In der älteren deutschen Patentanmeldung P 444 15 411.9 ist eine Verkapselung für elektronische Bauelemente mit einer Bauelemente-Strukturen auf einem Substrat verschließenden Kappe beschrieben, bei der die Kappe durch eine auf dem Substrat vorgesehene Abdeckung gebildet ist, welche in Berei­ chen der Bauelemente-Strukturen diese aufnehmende Ausnehmun­ gen besitzt. Eine derartige Verkapselung schützt die Bauele­ mente-Strukturen gegen Umwelteinflüsse, so daß derartig ver­ kapselte elektronische Bauelemente ohne ein weiteres Gehäuse direkt weiterverwendbar sind.
Mit zunehmender Miniaturisierung werden Bauelemente ange­ strebt, die ein minimales Gehäusevolumen beanspruchen und eine niedrige Bauhöhe besitzen. Derartige Anforderungen stel­ len sich beispielsweise bei der Anwendung von elektronischen Bauelementen in Chipkarten, wie beispielsweise Telefonkarten oder Kreditkarten. Bauelemente mit einer Verkapselung nach der oben genannten älteren deutschen Patentanmeldung erfüllen diese Anforderungen optimal. Dies gilt insbesondere dann, wenn sie in einer für eine Flip-Chip-Montage geeigneten Aus­ gestaltung realisiert sind.
Bisher werden für eine Flip-Chip-Montage geeignete Bauele­ mente in einem Gehäuse, insbesondere einem Keramikgehäuse, montiert. Dabei müssen an den Anschlußflächen - Pads - des Bauelementesystems selektiv lötfähige Schichten mit Höckern - Bumps - vorgesehen werden, so daß dazu eine Reihe von Prozeß­ schritten erforderlich sind, die insbesondere für OFW-Bauele­ mente sehr problematisch sind, weil wegen sich überlappender flächiger Fingerstrukturen die Wahrscheinlichkeit von Kurz­ schlüssen größer wird.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, bei dem die Herstellung von lötfähigen Schichten für eine Flip-Chip-Montage geeignete Kontakte ohne Beeinträchtigung von Bauelemente-Strukturen möglich ist.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruches 1 gelöst.
Weiterbildungen der Erfindungen sind Gegenstand von Unteran­ sprüchen.
Die Erfindung wird nachfolgend anhand eines Ausführungsbei­ spiels gemäß den Figuren der Zeichnung näher erläutert. Es zeigt:
Fig. 1 eine schematische Darstellung eines nach dem erfin­ dungsgemäßen Verfahren hergestellten OFW-Bauelementes; und
Fig. 2 eine schematische Teildarstellung des Bauelementes nach Fig. 1 in Aufsicht.
Gemäß Fig. 1 besteht ein OFW-Bauelement generell aus einem piezoelektrischen Substrat 1 und darauf vorgesehenen leiten­ den Strukturen 3, bei es sich beispielsweise um Elektroden­ finger von Interdigitalwandlern, Resonatoren oder Reflektoren handeln kann. Wie in der eingangs genannten älteren deutschen Patentanmeldung beschrieben, sind die elektrisch leitenden Strukturen 3 durch eine Kappe 2 abgedeckt, welche die Strukturen gegen Umwelteinflüsse schützt und das Bauelement ist mit der Abdeckung 2 und dem Substrat 1 als "Gehäuse" di­ rekt weiterverwendbar.
Erfindungsgemäß ist nun vorgesehen für eine Flip-Chip-Montage geeignete Kontakte für die elektrische Kontaktierung der lei­ tenden Strukturen 3 herzustellen. Wie aus Fig. 1 schematisch ersichtlich, ist in der Abdeckung 2 ein Fenster 6 vorgesehen, durch das hindurch eine lötfähige Schicht 4 aufgebracht wird, welche mit einer (nicht dargestellten) Anschlußfläche - Pad - der elektrisch leitenden Strukturen 3 in Kontakt steht. Die lötfähige Schicht 4 liegt dabei auch auf Teilen der Abdeckung 2 auf, wie dies aus Fig. 2 ersichtlich ist. Bei der lötfähi­ gen Schicht 4 kann es sich beispielsweise um eine Chrom/Chromkupfer/Kupfer/Gold-Schicht handeln.
Zur Herstellung von lötfähigen Schichten kann gemäß einer Ausführungsform der Erfindung zunächst eine Schicht aus löt­ fähigem Material ganzflächig, d. h. auch auf die die gesamte Abdeckung 2 aufgedampft werden, die sodann so strukturiert wird, daß sich einzelne lötfähige Schichten 4 ergeben, die jeweils mit Pads der elektrisch leitenden Strukturen 3 in Kontakt stehen.
Gemäß einer anderen Ausführungsform können die elektrisch lötfähigen Schichten 4 auch durch Masken aufgedampft werden, welche die Schichtabmessungen festlegen.
Nach der Herstellung der lötfähigen Schichten werden in die Fenster 6 mit den lötfähigen Schichten 4 in Kontakt tretende Bumps 7 eingebracht und mit den Schichten 4 verlötet. Über diese Bumps 7 kann das Bauelement in einer elektrischen Schaltung montiert werden.
Das erfindungsgemäße Verfahren bietet den Vorteil, daß die lötfähigen Schichten 4 und die Bumbs 7 erst nach der Aufbrin­ gung der die Bauelementestrukturen gegen Umwelteinflüsse schützenden Abdeckung 2 hergestellt werden. Daher können die Bauelementestrukturen durch sich aus den Verfahrensschritten bei der Herstellung der lötfähigen Schichten und der Bumps ergebenden Einflüsse nicht mehr beeinträchtigt werden. Ein weiterer Vorteil ist darin zu sehen, daß die lötfähigen Schichten großflächig hergestellt werden können und ihre Ab­ messungen daher groß gegen die der (nicht dargestellten) Pads sein können.
Um die Strukturierung einer ganz flächig aufgedampften Schicht 4 zu vermeiden, können die Fenster 6 in der Abdeckung 2 so gestaltet sein, daß sie als Masken für die leitfähige Schich­ ten 4 wirken und gleichzeitig an ihren Rändern nicht bedampft werden.

Claims (6)

1. Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen, insbeson­ dere von mit akustischen Oberflächenwellen arbeitenden Bau­ elementen - OFW-Bauelemente - , bei denen auf einem Substrat (1) vorgesehene elektrisch leitende Strukturen (3) durch eine kappenförmige Abdeckung (2) dicht gegen Umwelteinflüsse ver­ kapselt sind, dadurch gekennzeichnet, daß nach der Herstellung der Abdeckung (2) lötfähige Schichten (4) aufgebracht werden, die durch Fenster (6) in der Abdeckung (2) hindurch mit Anschlußflächen - Pads - der elektrisch lei­ tenden Strukturen (3) in Kontakt stehen.
2. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß zunächst eine Schicht aus lötfähigem Material ganz flächig aufgedampft wird und daß die ganzflächige Schicht so strukturiert wird, daß sich einzelne lötfähige Schichten (4) ergeben, die jeweils mit Pads der elektrisch leitenden Strukturen (3) in Kontakt stehen.
3. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß elektrisch leitfähige Schichten (4) durch Masken aufgedampft werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Abmessungen der leitfähigen Schichten (4) groß gegen die Abmessungen der Pads der leiten­ den Strukturen (3) sind.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in die Fenster in der Abdeckung (2) mit den lötfähigen Schichten (4) in Kontakt tretende Bumps (7) eingebracht werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß leitfähige Schichten (4) ganzflächig aufgedampft wird, wobei die Abdeckung (2) derart als Maske verwendet wird, daß die aufgedampfte Schicht auf den leitfähigen Schichten (4) mit jener auf der Abdeckung (2) nicht leitend verbunden ist.
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PCT/DE1996/002412 WO1997023904A1 (de) 1995-12-21 1996-12-16 Verfahren zur herstellung von für eine flip- chip-montage geeigneten kontakten von elektrischen bauelementen
EP96946147A EP0868744A1 (de) 1995-12-21 1996-12-16 Verfahren zur herstellung von für eine flip- chip-montage geeigneten kontakten von elektrischen bauelementen
KR10-1998-0704406A KR100445569B1 (ko) 1995-12-21 1996-12-16 플립-칩어셈블리에적합한전기소자의콘택을제조하기위한방법
CA002241037A CA2241037A1 (en) 1995-12-21 1996-12-16 Method for the production of contacts of electrical components, said contacts being suitable for flip-chip mounting
JP52321297A JP4413278B2 (ja) 1995-12-21 1996-12-16 電子部品のフリップチップアセンブリーに適した接触のためのろう接可能な膜を作る方法
CN96199161A CN1105397C (zh) 1995-12-21 1996-12-16 适于倒装法组装的电气元件触极的制作方法
US09/103,163 US6057222A (en) 1995-12-21 1998-06-22 Method for the production of flip-chip mounting-ready contacts of electrical components

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DE19548046A DE19548046C2 (de) 1995-12-21 1995-12-21 Verfahren zur Herstellung von für eine Flip-Chip-Montage geeigneten Kontakten von elektrischen Bauelementen

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
DE19822794C1 (de) * 1998-05-20 2000-03-09 Siemens Matsushita Components Mehrfachnutzen für elektronische Bauelemente, insbesondere akustische Oberflächenwellen-Bauelemente
DE10142542A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Anordnung eines Halbleiterchips in einem Gehäuse, Chipkarte und Chipmodul
US6685168B1 (en) 1998-02-17 2004-02-03 Epcos Aktiengesellschaft Surface acoustic wave component
EP1772962A1 (de) * 2005-10-04 2007-04-11 Fujitsu Media Devices Limited Akustisches Oberflächenwellenbauteil und dessen Herstellungsverfahren

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW444288B (en) * 1999-01-27 2001-07-01 Shinko Electric Ind Co Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device
US6747298B2 (en) * 2001-07-23 2004-06-08 Cree, Inc. Collets for bonding of light emitting diodes having shaped substrates
US6888167B2 (en) * 2001-07-23 2005-05-03 Cree, Inc. Flip-chip bonding of light emitting devices and light emitting devices suitable for flip-chip bonding
DE10302298A1 (de) 2003-01-22 2004-08-05 Henkel Kgaa Hitzehärtbare, thermisch expandierbare Zusammensetzung mit hohem Expansionsgrad
US6992400B2 (en) * 2004-01-30 2006-01-31 Nokia Corporation Encapsulated electronics device with improved heat dissipation
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
DE102005008514B4 (de) * 2005-02-24 2019-05-16 Tdk Corporation Mikrofonmembran und Mikrofon mit der Mikrofonmembran
DE102005008511B4 (de) * 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005053765B4 (de) * 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
US10431533B2 (en) * 2014-10-31 2019-10-01 Ati Technologies Ulc Circuit board with constrained solder interconnect pads

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2171850A (en) * 1985-02-22 1986-09-03 Racal Mesl Ltd Mounting surface acoustic wave components
EP0475139A2 (de) * 1990-09-04 1992-03-18 Motorola, Inc. Verfahren und Gerät zur Passivierung einer akustischen Oberflächenwellenanordnung
EP0534251A1 (de) * 1991-09-27 1993-03-31 Sumitomo Electric Industries, Limited Akustische Oberflächenwellenanordnung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172756A (ja) * 1983-03-22 1984-09-29 Nec Corp 半導体装置
JPS62173814A (ja) * 1986-01-28 1987-07-30 Alps Electric Co Ltd 弾性表面波素子搭載ユニツト
JP2563652B2 (ja) * 1990-07-17 1996-12-11 株式会社東芝 半導体装置及びその製造方法
JP2718854B2 (ja) * 1992-06-10 1998-02-25 株式会社東芝 半導体装置
DE69311774T2 (de) * 1992-08-28 1998-01-08 Dow Corning Verfahren zur Herstellung einer integrierten Schaltung mit einem auf einer Keramikschicht basierenden hermetischen Schutz
DE4302171A1 (de) * 1993-01-22 1994-07-28 Be & We Beschaeftigungs Und We Verfahren zur Herstellung von Oberflächenwellenbauelementen
US5525838A (en) * 1993-04-08 1996-06-11 Citizen Watch Co., Ltd. Semiconductor device with flow preventing member

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2171850A (en) * 1985-02-22 1986-09-03 Racal Mesl Ltd Mounting surface acoustic wave components
EP0475139A2 (de) * 1990-09-04 1992-03-18 Motorola, Inc. Verfahren und Gerät zur Passivierung einer akustischen Oberflächenwellenanordnung
EP0534251A1 (de) * 1991-09-27 1993-03-31 Sumitomo Electric Industries, Limited Akustische Oberflächenwellenanordnung

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6685168B1 (en) 1998-02-17 2004-02-03 Epcos Aktiengesellschaft Surface acoustic wave component
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
US6722030B1 (en) 1998-02-18 2004-04-20 Epcos Ag Process for manufacturing an electronic component, in particular a surface-wave component working with acoustic surface waves
DE19822794C1 (de) * 1998-05-20 2000-03-09 Siemens Matsushita Components Mehrfachnutzen für elektronische Bauelemente, insbesondere akustische Oberflächenwellen-Bauelemente
US6555758B1 (en) 1998-05-20 2003-04-29 Epcos Ag Multiple blank for electronic components such as SAW components, and method of building up bumps, solder frames, spacers and the like
DE10142542A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Anordnung eines Halbleiterchips in einem Gehäuse, Chipkarte und Chipmodul
EP1772962A1 (de) * 2005-10-04 2007-04-11 Fujitsu Media Devices Limited Akustisches Oberflächenwellenbauteil und dessen Herstellungsverfahren
US7629729B2 (en) 2005-10-04 2009-12-08 Fujitsu Media Devices Limited Surface acoustic wave device and fabrication method thereof

Also Published As

Publication number Publication date
DE19548046C2 (de) 1998-01-15
JP4413278B2 (ja) 2010-02-10
CN1105397C (zh) 2003-04-09
KR100445569B1 (ko) 2004-10-15
CA2241037A1 (en) 1997-07-03
JP2000502238A (ja) 2000-02-22
CN1205800A (zh) 1999-01-20
KR19990072096A (ko) 1999-09-27
EP0868744A1 (de) 1998-10-07
US6057222A (en) 2000-05-02
WO1997023904A1 (de) 1997-07-03

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