Dipl.-lng. Anton Freiherr
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Übersetzung der Patentansprüche nach Artikel 67 EPÜ
Patentansprüche
1. Fernsehbild-Koder und -Dekoder mit den Arbeitsweisen Senden-und-Empfangen
oder Senden-oder-Empfangen, mit einem ein analoges Bildsignal umsetzenden Digitalumsetzer zum Erhalten digitaler Abtastwerte
eines Bildsignals beim Senden und mit einem digitale Abtastwerte eines Bildsignals beim Empfang umsetzenden Analogumsetzer, gekennzeichnet
durch:
- einen Videospeicher (MTR), der digitale Abtastwerte eines Bildrahmens
enthält und durch einen Adressengenerator (SYNC), der durch ein Video-Synchronsignal (32) synchronisiert ist, mit zwei Adressierungsmodi
adressiert wird, die im folgenden als sequentieller und als Block-Um-ßlock-Adressierungsmodus bezeichnet sind und alternierend
in Zeitspannen zur Anwendung kommen, die dem visualisierten und dem nicht visualisierten Bildsignalteil jeder Zeile
des analogen Bildsignals entsprechen, wobei der sequentielle Adressenmodus zum Schreiben der vom Digitalumsetzer (ADC) kommenden
digitalen Abtastwerte und zum Lesen der zum Analogumsezter (DAC) gesendeten digitalen Abtastwerte dient und der Block-Um-Block-Adressiermodus
eine Unterteilung jedes Teilrahmens in gleiche Bereiche bewirkt und zum Lesen oder Schreiben von Blöcken digitaler
Abtastwerte dient, die von einer schnellen Verarbeitungseinheit (UEV) kommen oder zu ihr gesendet werden;
die schnelle Verarbeitungseinheit (UEV), die die zweidimensionale
Transformation digitaler Abtastwertblöcke durchführt, die sie vom Videospeicher (MTR) empfängt, zum Erzielen von Blöcken transformierter
Koeffizienten, die an einen Senderpuffer (BTR) gesendet werden; die außerdem die zweidimensionale Antitransformation von
Blöcken transformierter Koeffizienten durchführt, die sie von einem Empfängerpuffer (BRC) empfängt, zum Erhalten von Blöcken
digitaler Abtastwerte beim Empfang, die zum Videospeicher (MTR) zu
senden sind; wobei die Transformations- und Antitransformationsvorgänge
nur in Übereinstimmung mit bezeichnenden transformierten Koeffizienten entsprechend einem Plan bezeichnender Koeffizienten
in Abhängigkeit vom Grad der Redundanzverminderung, der vom Verwender gewählt wird, durchgeführt werden;
eine Sende-Quantisierungsschaltung (QUT) zum Durchführen dichotomischer
Quantisierungsoperationen der transformierten Koeffizienten, die vom Senderpuffer (BTR) empfangen werden, zum Erhalten quantisierter
Koeffizienten veränderlicher Länge in Abhängigkeit vom Koeffizientenindex, wobei diese Schaltung verschiedene Quantisierungsgesetze
anwendet, von denen jedes aus einer gegebenen Anzahl von Schwellen entsprechenden Werts besteht, und die Quantisierung
jedes transformierten Koeffizienten unter Anwendung eines Quantisierungsgesetzes
durchführt, das als Funktion der erwarteten Länge des jeweiligen quantisierten Koeffizienten gewählt wird, wobei
diese Länge die Zahl der Schwellen des zutreffenden Quantisierungsgesetzes bestimmt;
eine Empfangs-Quantisierungsschaltung (QUR) zum Durchführen dichotomischer
Operationen an quantisierten Koeffizienten, die eingangsseitig empfangen werden, zum Zuordnen der Koeffizienten zu entsprechenden
Quantisierungspegeln, die als Werte der transformierten zum Empfängerpuffer (BRC) gesendeten Koeffizienten verwendet werden,
wobei die Schaltung verschiedene Quantisierungsgesetze anwendet, von denen jedes aus einer gegebenen Anzahl entsprechender
Pegel besteht, und die Zuordnungen unter Verwendung einer als Funktion der Länge des quantifizierten Koeffizienten gewählten
Quantisierung durchgeführt wird;
■ eine Steuerschaltung (MP)5 die ein Wählsignal für den Arbeitsmodus,
den Plan der bezeichnenden Koeffizienten, den Plan der Bitzuordnung sowie die Quantisierungspegel und Schwellen liefert.
2. Koder-Dekoder nach Anspruch 1, dadurch gekennzeichnet, daß im Sendeund-Empfangs-Betrieb
der Adressengenerator (SYNC) den Videospeicher (MTR) in zwei Hälften teilt, die alternierend im Sendezug und im
Empfangszug verwendet werden, indem er zuerst an eine Hälfte eine sequentielle Adressierung zum Schreiben digitaler Abtastwerte beim
Senden, betreffend ein vom Digitalumsetzer empfangenes Teilbild, liefert und dann eine Block-Um-Block-Adressierung zum Lesen und
Senden der Abtastwerte an die schnelle Verarbeitungseinheit (UEV) durchführt und diese Abtastwerte durch digitale Abtastwerte im Empfangsbetrieb,
die von dieser Einheit (UEV) empfangen werden, ersetzt und beim Empfang ein neues Halbbild aufbaut, wobei er gleichzeitig
und sequentiell die andere Hälfte adressiert, um zyklisch an den Analogumsetzer digitale Abtastwerte, die sich auf ein gegenwärtiges
im Empfang befindliches Teilbild beziehen, zu liefern, und am Ende des Ersetzens den Tausch der beiden Hälften bestimmt; und
dadurch gekennzeichnet, daß im Sende-oder-Empfangs-Betrieb der Adressengenerator
(SYNC) den Videospeicher (MTR) sequentiell entweder zum Schreiben oder zum Lesen der digitalen Abtastwerte adressiert, die
sich auf ein vom Digitalumsetzer empfangenes oder zum Analogumsetzer zu sendendes Teilbild beziehen, und ihn zum Lesen oder Schreiben der
digitalen Abtastwerte, die zur Verarbeitungseinheit (UEV) zu senden sind oder von ihr empfangen werden, Block-Um-Block-adressiert.
3· Koder-Üekoder nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
der Adressengenerator (SYNC) aus folgenden Schaltungselementen besteht:
- einer Synchronismusseparatorschaltung (SEP), die das Videosynchronsignal
(32) empfängt und Zeilensynchronsignale (40) sowie Rahmensynchronsis;nale
(41) abgibt;
- einer phasenverriegelten Schaltung (COF, VCO, CONl, C0N2), die
durch die Zeilen- und Rahmensynchronsignale synchronisiert ist und ein Abtastfrequenzsignal (3) für den Digitalumsetzer (ADC) erzeugt,
und die einen ersten Zähler (CONl) aufeinanderfolgender Punkte jeder Zeile und einen zweiten Zähler (C0N2) der Zeilen
jedes Teilbilds enthält, wobei diese Zähler an jeweiligen Ausgängen die Binärkodierungen der Zählwerte abgeben;
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- einem dritten Zähler (CQN3) und einem vierten Zähler (CON4), die
die Halbblöcke der digitalen Abtastwerte beim Senden und beim Empfangen, die in dem einzelnen Teilbild enthalten sind, mit Hilfe
von von der schnellen Verarbeitungseinheit (UEV) gelieferten Impulsen
zählen und die Binärkodierung der Zählwerte abgeben;
- einem ersten Multiplexer (MX3), der die Ausgänge des dritten Zählers und des vierten Zählers (CON3, CON4) entsprechend einem
Steuersignal (51')* das von der schnellen Verarbeitungseinheit
(UEV) erzeugt wird und den Sende- oder den Empfangsbetrieb anzeigt, mit einem Ausgangsbus (48) verbindet;
- einer Adressenkombinierschaltung (CIN), die die Ausgangssignale des ersten Zählers (CONl) und des zweiten Zählers (C0N2) sowie des
ersten Multiplexers (MX3) empfängt und weiterhin von der schnellen Verarbeitungseinheit (UEV) ein Signal (56') empfängt, das anzeigt,
ob die Sende-und-Empfangs-ßetriebsweise oder die Sende-oder-Empfangs-Betriebsweise
herrscht, sowie ein Signal (56) empfängt, das das Ende der sich auf das Teilbild oder den Rahmen beziehenden
Vorgänge anzeigt; wobei diese Schaltung (CIN) über einen ersten Ausgangsbus (461) in den Stellen niedrigster Wertigkeit die Aus-
♦ gangssignale des ersten Zählers (CONl) und in den Stellen höchster
Wertigkeit alle Ausgangssignale des zweiten Zählers (C0N2), und im
Fall der Sende-und-Empfangs-Betriebsweise in der Stelle höchster Wertigkeit ein Signal liefert, das bei jedem Impuls des das
Operationsende anzuzeigenden Signals (56) den logischen Wert ändert und so den sequentiellen Adressierungsmodus erzeugt, und
außerdem mit einem zweiten Ausgangsbus (47) einige Leiter des Ausgangsbusses (48) des ersten Multiplexers (MX3) und einige der
Ausgänge des ersten Zählers (CONl) verbindet und im Fall der
Sende-und-Empfangs-Betriebsweise an der Stelle höchster Wertigkeit
des zweiten Ausgangsbusses (47) den komplementären logischen Wert des Signals an der Stelle höchster Wertigkeit des ersten Ausgangsbusses
(461) liefert und so die Block-Um-Block-Adressierung erzeugt;
- einem zweiten Multiplexer (MX2), der den ersten Ausgangsbus (46')
oder den zweiten Ausgangsbus (47) entsprechend dem logischen Pegel
eines an seinen Steuereingang angelegten Signals (50) mit seinem
Ausgangsbus (49) verbindet, um so das Alternieren zwischen der
Block-Um-Block-Adressierung und der sequentiellen Adressierung zu erhalten;
- einer ersten Steuerlogik (LCN), die an den Eingängen das Abtastfrequenzsignal
(3), den ersten Ausgangsbus (46'), und von der schnellen Verarbeitungseinheit (UEV) das Signal (56) des Operationsendes,
bezogen auf einen Rahmen oder ein Teilbild, und ein Signal (55) des Operationsendes, bezogen auf einen Block, empfängt und
entsprechend einer Kombination der logischen Eingangspegel an den Eingängen das Steuersignal (50) für den zweiten Multiplexer (MX2)
und Steuersignale für den Videospeicher (MTR) erzeugt.
4· Koder-Dekoder nach Anspruch 3>
dadurch gekennzeichnet, daß die schnelle Verarbeitungseinheit (UEV) aus folgenden Schaltungseinheiten
besteht:
- einer schnellen Recheneinheit (UAV), die Multiplikationen und Akkumulationen
durchführt, um die zweidimensionale Transformation und Antitransformation zu erhalten;
- einem Speicher (MTA) von Transformations- und Antitransformationsgrundlagen,
die an den Eingang der schnellen Recheneinheit (UAV) angelegt sind;
- einem ersten Arbeitsspeicher (MLl), der über Register (RG6, RG7, ♦
RG9, RGlO) mit einem zweiten Eingang und mit dem Ausgang der schnellen Recheneinheit (UAV) und mit dem Videospeicher (MTR) zum
darin Lesen eines Blocks digitaler Abtastwerte beim Senden und darauffolgenden Abgeben an die schnelle Recheneinheit (UAV) verbunden
ist;
- einem zweiten Arbeitsspeicher (ML2), der über Register (RGl, RG2,
RG8) mit dem zweiten Eingang und dem Ausgang der schnellen Recheneinheit (UAV), mit dem Videospeicher (MTR) und mit dem Empfangspuffer
(BRC) verbunden ist, um in letzterem Blöcke transformierter Koeffizienten beim Empfang zu lesen und sie zur schnellen Recheneinheit
(UAV) zu senden und um Blöcke von Abtastwerten beim Empfang, die von der Einheit (UAV) kommen, zu schreiben und sie
zum Videospeicher (MTR) zu senden;
- einem dritten Arbeitsspeicher (ML3), der über Register (RG3, RG4,
RG5) mit dem zweiten Eingang und dem Ausgang der schnellen Recheneinheit (UAV) zur vorübergehenden Speicherung von Zwischenergebnissen
der von der Recheneinheit (UAV) durchgeführten Rechnungen verbunden ist;
- einem ersten Taüellenspexcner- (MCS), der den von der Steuereinheit
(MP) gelieferten Plan der bezeichnenden Koeffizienten enthält, der aus Schwellenwerten besteht, bei denen Adressierungsvorgänge der
Arbeitsspeicher (MLl, ML2, ML3) und des Speichers (MTA) der Grundlagen anhalten;
- einem Adressengenerator (GIN) für die Arbeitsspeicher (MLl, ML2,
ML3) und den Speicher (MTA) der Grundlagen, bestehend aus drei programmierbaren Zählern, die progressiv bis zu den im ersten
Tabellenspeicher (MCS) gelesenen Schwellenwerten hinaufzählen;
- einem dritten Multiplexer (MX4), der an seinen Eingängen die
Ausgangssignale der programmierbaren Zähler des Adressengenerators
(GIN) und die Ausgangssignale des ersten Zählers (CONl) empfängt
und die Adressen für die Arbeitsspeicher (MLl, ML2, ML3) und den Speicher (MTA) der Grundlagen abgibt, wobei die Adressen entweder
die Bits der Ausgänge des ersten Zählers (CONl) oder die Bits der Kombinationsausgänge zweier der programmierbaren Zähler in Abhängigkeit
von der an den Steuereingängen anliegenden Bitkonfiguration sind;
- einer zweiten Steuerlogik (LCON), die an den Eingängen von der
Steuereinheit (MP) den Zustand des Adressengenerators (GIN) und die Signale der Wähl des Operationsmodus empfängt und die Steuersignale
für den Adressengenerator (GEN), den dritten Multiplexer (MX4), die schnelle Recheneinheit (UAV), die Arbeitsspeicher (MLl,
ML2, ML3), den Speicher (MTA) der Grundlagen und die Register (RGl, ..., RGIl) abgibt, Steuersignale mit dem Senderpuffer (BTR)
und dem Empfängerpuffer (BRC) austauscht und die Impulse für den dritten Zähler (CON3) und den vierten Zähler (CON4), das Steuersignal
(51') für den ersten Multiplexer (MX3), das Signal der Wahl
der Arbeitsweise (56') an den Adressenkombinierer (CIN) und das
Signal des Endes der Rahmen- oder der Teilbildoperationen (56) an
den Adressenkombinierer (CIN) und an die erste Steuerlogik (LCN), an die außerdem das Signal des Operationsendes eines Blocks (55)
angelegt ist, abgibt; und
- einem ersten Zeitgeber (BCl), der ein Taktsignal (CKl) an die Schaltungen der schnellen Verarbeitungseinheit (UEV) liefert.
5. Koder-Dekode** nach Anspruch 4, dadurch gekennzeichnet, daß die zweite
Steuerlogik (LCON) die schnelle Verarbeitungseinheit (UEV) so
steuert, daß im Fall der Sende-und-Empfangs-Uetriebsweise unter ste-
tigen Bedingungen das Senden und Empfangen alternieren, wobei sie in
jeder Sendephase, in einer ersten Unterphase, die von der Recheneinheit (UAV) durchgeführte Berechnung der Transformation entlang einer
Dimension eines Blocks von Sendeabtastwerten bestimmt, die im ersten
Arbeitsspeicher (MLl) gelesen werden, und hierbei die im Speicher (MTA) der Grundlagen gelesenen Transformationsgrundlagen verwendet
und das Ergebnis in den dritten Arbeitsspeicher (ML3) schreibt, und, in einer zweiten Unterphase, die Berechnung der Transformation entlang
der anderen Dimension der im dritten Speicher (ML3) gelesenen Daten bestimmt, wodurch als Ergebnis ein Block transformierter Koeffizienten
erhalten wird, der beim Senden in den Sendepuffer (BTR) geschrieben wird; wobei sie während der zweiten Unterphase das im
ersten Arbeitsspeicher (MLl) und im zweiten Arbeitsspeicher (ML2) erfolgende Laden des nachfolgenden Abtastwertblocks bestimmt, der
beim Senden im Videospeicher (MTR) gelesen wird, sowie des nachfolgenden Blocks transformierter Koeffizienten, der beim Empfang im
Empfangspuffer (BRC) gelesen wird; und wobei sie in jeder Empfangsphase, in einer ersten Unterphase, die von der schnellen Recheneinheit
(UAV) durchgeführte Berechnung der Antitransformation entlang einer Dimension eines Blocks von Koeffizienten bestimmt, die beim
Empfang im zweiten Arbeitsspeicher (ML2) gelesen werden, und hierbei die im Speicher (MTA) der Grundlagen gelesenen Antitransformationsgrundlagen
verwendet und das Ergebnis in den dritten Arbeitsspeicher (ML3) schreibt, und, in einer zweiten Unterphase, die Berechnung der
Antitransformation entlang der anderen Dimension der im dritten Speicher (.ML3) gelesenen Daten bestimmt, wodurch als Ergebnis ein
Block digitaler Abtastwerte erhalten wird, der beim Empfang in den zweiten Arbeitsspeicher (ML2) geschrieben und dann zum Videospeicher
(MTR) übertragen wird; und wobei sie weiterhin während eines Anfangs-Übergangs zwei aufeinanderfolgende Sendephasen und während
eines Schluß-Übergangs zwei aufeinanderfolgende Empfangsphasen so bestimmt, dali im Fall alleinigen Sendens nur die Sendephasen durchgeführt
werden mit Ausnahme des Ladens der Blöcke transformierter Koeffizienten in den zweiten Arbeitsspeicher (ML2) beim Empfang, und
dali im Fall des alleinigen Empfangens nur die Empfangsphasen durchgeführt werden, in denen die aus Blöcken digitaler Abtastwerte bestehenden
Ergebnisse beim Empfang in den ersten Arbeitsspeicher (MLl) anstelle der digitalen Abtastwerte beim Senden geschrieben werden.
6. Koder-Dekoder nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet,
daß die Sende-Quantisierungsschaltung (QUT) aus folgenden Schaltungselementen besteht:
- einem zweiten Tabellenspeicher (MCSl), einem dritten Tabellenspeicher
(MAB) und einem vierten Tabellenspeicher (MSQ), in die von der Steuereinheit (MT) geschrieben wird und die die folgenden
Speicherinhalte aufweisen: den Plan der bezeichnenden Koeffizienten; die Tabelle der um 1 erhöhten Bitzahlen, die zum Bestimmen
der veränderlichen Länge dem einzelnen Koeffizienten zugeordnet sind, und die in Positionen entsprechend den Koeffizientenindizes
geschrieben sind; und die Quantisierungsschwellen;
- einem ersten Komperator (CMPl), der vom Sendepuffer (BTR) die
transformierten Koeffizienten und vom vierten Tabellenspeicher (MSQ) die Quantisierungsschwellen empfängt und ein Bit abgibt,
dessen logischer Wert anzeigt, ob ein transformierter Koeffizient höher als eine oder gleich einer Schwelle ist, die dem Mittelpunkt
der Quantisierung oder einem Teil hiervon entspricht;
- einer ersten adressierbaren Klinke (ALI), die die vom Ausgang des
ersten Komparators (CMPl) empfangenen Bits in Registerpositionen einschreibt, die von den an ihren Adresseneingang von einem fünften
Zähler (CON5), der in fortschreitender und zyklischer Weise bis zu einem Wert gleich der Gesamtzahl der Registerpositionen
zählt, gelieferten Adressenkonfigurationen bestimmt sind, und die am Ende jedes Zyklus die in den Registerpositionen als Werte von
quantisierten Koeffizienten beim Senden geschriebenen Bits abgibt;
- einem ersten programmierbaren Zähler (COPl), der geordnete absteigende
Folgen binärer Zahlen abgibt, anfangend von den vom dritten Tabellenspeicher (MAB) gelieferten Werten, und am Ende jedes Zählvorgangs
ein Rückstellsignal liefert;
- einer zweiten adressierbaren Klinke (.AL2), die die vom Ausgang des
ersten Komparators (CMPl) empfangenen Bits oder einen verdrahteten logischen Wert in die vom ersten programmierbaren Zähler (COPl)
adressierten Registerpositionen einschreibt, die stetig die Adressen für den vierten Tabellenspeicher (MSQ) liefern und so geschrieben
werden, dall in den durch den im dritten Tabellenspeicher (MAB) gelesenen wert bestimmten Positionen der verdrahtete logische Wert
geschrieben wird, wobei im vierten Tabellenspeicher (MSQ) ein
Koeffizientenquantisierungsgesetz vorgefunden wird, und in die folgenden
Positionen der verdrahtete logische Wert geschrieben wird, der die Schwelle des zentralen Punkts des Quantisierungsgesetzes
oder einen Teil davon bestimmt, und dann das Ausgangsbit des ersten Komperators (CMPl) geschrieben wird, das dichotomisch die
Hälfte des Quantisierungsgesetzes oder einen Teil davon feststellt,
der den Wert des am Eingang des ersten Komparators liegenden transformierten Koeffizienten enthält;
- einem sechsten Zähler (CON6), der durch den Sendepuffer (BTR)
synchronisiert ist und beim Senden die transformierten Koeffizienten zählt und die Adressen an den dritten Tabellenspeicher (MAB)
liefert, wobei seine Zählwerte in Anwesenheit von Signalen des Spaltenendes (76) oder Zeilenendes (77) so zurückgestellt werden,
daß der dritte Tabellenspeicher (MAB) entsprechend dem Plan der bezeichnenden Koeffizienten adressiert wird;
- einem zweiten Komperator (CMP2) für eine Gleichheitsbestimmung, der die Ausgangssignale des sechsten Zählers (CON6) und des zweiten
Tabellenspeichers (MSCl), der vom sechsten Zähler adressiert ist, empfängt und an den sechsten Zähler (CON6) die Signale des
Spaltenendes (76) und des Zeilenendes (77) liefert;
- einem zweitem Zeitgeber (BT2), der ein erstes Taktsignal (CK2) an
die erste adressierbare Klinke (AL2), den fünften Zähler (CON5) und den ersten programmierbaren Zähler (COPl) liefert und ein
zweites Taktsignal (C03), dessen Frequenz das Zweifache derjenigen
des ersten Signals beträgt, an das zweite adressierbare Register (AL2) liefert.
7· Koder-Dekoder nach einem der Anspruch 1 bis 6, dadurch gekennzeichnet,
dali die Empfangs-Quantisierungsschaltung (QUR) aus folgenden
Schaltungselementen besteht:
- einem fünften Tabellenspeicher (MCS2), einem sechsten Tabellenspeicher
(MABl) und einem siebten Tabellenspeicher (MLQ), in die durch die Steuereinheit Uli) geschrieben wird und die folgenden Speicherinhalte
aufweisen: den Plan der bezeichnenden Koeffizienten; die Tabelle der um 1 erhöhten Bitzahlen zur Verwendung zum Quantisieren
jedes Blockkoeffizienten, wobei die Zahlen in Positionen entsprechend den Koeffizientenindizes geschrieben sind; und die Quan-
tisierungspegel;
einem Schieberegister (RSC), das an seinem Ausgang (85) seriell
die quantisierten Empfangs-Koeffizienten abgibt, die es an seinem i
Eingang (15) empfangen hat; ]
einem vierten Multiplexer (MX6), der an seinem Ausgang (87) entweder
das Ausgangssignal des Schieberegisters (RSC) oder einen verdrahteten logischen Wert ("1") in Abhängigkeit von einem Steuersi- j
gnal (86) abgibt;
einem zweiten programmierbaren Zähler (C0P2), der geordnete absteigende
Folgen binärer Zahlen abgibt, anfangend von den vom sechsten Tabellenspeicher (MABl) gelieferten Werten, und am Ende jeder
Zählung ein Rückstellsignal sowie ferner das Steuersignal (86) für den vierten Multiplexer (MX6) liefert, wobei der letztere sich
seinen Ausgang (87) mit dem verdrahteten logischen Wert in Übereinstimmung mit jedem Zählbeginn verbindet;
einer dritten adressierbaren Klinke (AL3), die die vom Ausgang des
vierten Multiplexers (MXo) empfangenen Bits in die vom zweiten programmierbaren Zähler (CÜP2) adressierten Registerpositionen einschreibt,
die am Ende jeder Zählung des zweiten programmierbaren Zählers die Adressen für den siebten Tabellenspeicher (MLQ) liefern
und so geschrieben werden, daii in der durch den im sechsten Tabellenspeicher (MABl) gelesenen Wert bestimmten Position der
verdrahtete logische Wert ("1") geschrieben wird, wobei im siebten Tabellenspeicher (MLQ) das Koeffizientenquantisierungsgesetz vorgefunden
wird, und in die folgenden Positionen die Bits des quantisierten Empfangs-Koeffizienten geschrieben werden, wobei diese
Bits im siebten Tabellenspeicher (MLQ) den Quantxsierungspegel feststellen, der den entsprechenden Wert des transformierten Koeffizienten,
der beim Empfang über ein Register (RG12) geleitet wurde, an den Empfangspuffer (BRC) liefert;
■ einem siebten Zähler (C0N7), der vom Empfangspuffer (BRC) synchronisiert
ist und die transformierten Koeffizienten beim Empfang zählt, und der die Adressen an den sechsten Tabellenspeicher (MAB)
liefert, wobei die darauf bezogenen Zählungen in Anwesenheit von Signalen des Spaltenendes (83) oder des Zeilenendes (84) so zurückgestellt
werden, dali der sechste Tabellenspeicher (MABl) entsprechend dem Plan der bezeichnenden Koeffizienten adressiert wird;
- einem dritten Komperator (CMP3) für eine Gleichheitsbestimmung,
der die Ausgangssignale des siebten Zählers (CON7) und des fünften
Tabellenspeichers (MCS2), der vom siebten Zähler adressiert wird, empfängt und die Signale des Spaltenendes (83) und des Zeilenendes
(84) an den. siebten Zähler (CON7) liefert;
- einem dritten Zeitgeber (BT3), der ein drittes Taktsignal (CK4) an
den zweiten programmierbaren Zähler (C0P2) und an die dritte adressierbare Klinke (AL3) und ein viertes Taktsignal (CK5) an das
Schieberegister (RSC) liefert, wobei dieses vierte Taktsignal aus dem dritten Taktsignal, das dann unterbrochen ist, wenn das Steuersignal
(86) für den vierten Multiplexer (MX6) diesen auf den verdrahteten logischen Wert schaltet, besteht, so daß in diesem
Intervall die Datenverschiebung im Schieberegister (RSC) unterbrochen ist.
8. Koder-Dekoder nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,
daß er weiterhin einen Leitungskodierer (CLT) umfallt, der die von der Sende-Quantisierungsschaltung (QUT) gelieferten quantisierten
Koeffizienten über eine langsame Leitung sendet und/oder von der Leitung die an die Empfangs-Quantisierungsschaltung (QUR) zu gebenden
quantisierten Koeffizienten empfängt.
9· Koder-Dekoder nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,
dall die von der Sende-Quantisierungsschaltung (QUT) gelieferten quantisierten Koeffizienten unmittelbar zur Empfangs-Quantisierungsschaltung
(QUR) gesendet werden.
10. Koder-Dekoder nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet,
dall ein kodierter Bildspeicher (DM) vorhanden ist, der mit der Steuereinheit (MP) verbunden ist, die die von der Sende-Quantisierungsschaltung
(QUT) gelieferten quantisierten Koeffizienten speichert und/oder in der die zur Empfangs-Quantisierungsschaltung (QUR)
zu sendenden quantisierten Koeffizienten gelesen werden.