DE1148783B - Verbesserung an Ziffernrechenmaschinen - Google Patents

Verbesserung an Ziffernrechenmaschinen

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DE1148783B DEN20856A DEN0020856A DE1148783B DE 1148783 B DE1148783 B DE 1148783B DE N20856 A DEN20856 A DE N20856A DE N0020856 A DEN0020856 A DE N0020856A DE 1148783 B DE1148783 B DE 1148783B
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Description

Die Erfindung betrifft einen Ziffernrechner, bei dem durch besondere Vorkehrungen ein und dieselbe Operation mit einer Vielzahl von in benachbarten Speicherstellen im Speicher des Ziffernrechners gespeicherten Worten durchgeführt werden kann.
Es ist häufig der Fall, daß die gleiche Operation mit einer Gruppe von mehreren Worten durchgeführt werden muß. Ein Beispiel hierfür ist die Übertragung einer Wortgruppe zwischen einem zentralen Speicher und mit ihm verbundenen Einheiten, beispielsweise einem Schnelldrucker. Das Grundbefehlswort für diese Operation braucht nur die Adresse des ersten Wortes der Gruppe zu enthalten. Ist dieses Wort ausgedruckt, dann folgt ein kurzes Programm, das die Addition einer Eins zu dem Adressenteil des »Ausdrucken«-Befehls bewirkt. Daran anschließend wird das nächste Wort der Gruppe ausgedruckt usw.
Bei Magnettrommelrechnern, in denen das Befehlswort ständig auf einer kurzen Spur umläuft, ist es bekannt, die Eins automatisch in den Adressenteil des »Ausdrucken«- und »Einspeichern«-Befehls zu addieren.
Die Erfindung sieht verbesserte Einrichtungen zum Addieren oder Subtrahieren einer Eins in bzw. von zwei Adressenteilen eines Befehlswortes vor, wodurch die gleiche Operation mit einer Vielzahl von Wortpaaren durchgeführt werden kann.
Gegenstand der Erfindung ist somit ein Ziffernrechner mit einem Befehlsregister, das zwei entsprechende Operandenadressen speichernde Abschnitte enthält.
Das kennzeichnende Merkmal des erfindungsgemäßen Ziffernrechners besteht darin, daß die genannten Registerabschnitte als Zähler arbeiten können und daß ein Operationszähler zählt, wie oft die betreffende Operation durchgeführt wird, wobei die Anordnung so getroffen ist, daß infolge eines bestimmten Befehls die gleiche Operation mit einer Vielzahl von Operandenpaaren durchführbar ist, wobei die ersten und zweiten Glieder der Paare jeweils in einer ersten bzw. zweiten Reihe von nebeneinanderliegenden Speicherstellen gespeichert werden.
Die Erfindung wird anschließend in Verbindung mit den zugehörigen Teilen eines Ziffernrechners und an Hand der ein Blockschaltbild darstellenden Zeichnung näher beschrieben.
Bei dem als Beispiel verwendeten Ziffernrechner besteht jedes Wort aus zehn Dezimalziffern. Die einzelnen Ziffern sind im normalen vierstelligen Binärcode verschlüsselt, so daß die Wortlänge vierzig Bits beträgt. Ein zentraler Magnetkernspeicher M arbeitet in reinem Serienbetrieb, während ein großer Teil der Verbesserung an Ziffernrechenmaschinen
Anmelder:
The National Cash Register Company,
Dayton, Ohio (V. St. A.)
Vertreter: Dr. A. Stappert, Rechtsanwalt,
Düsseldorf, Feldstr. 80
Beanspruchte Priorität:
V. St. v. Amerika vom 15. Dezember 1959 (Nr. 859 598)
so Einheiten des übrigen Ziffernrechners im Serienparallelbetrieb arbeitet, d. h., die Ziffern eines Wortes werden in Serie und die Bits einer Ziffer parallel dargestellt. Der größte Teil der Steuerschaltung wird in der Zeichnung durch den Block N dargestellt.
Die Funktionen der Steuerschaltung dürften durch die nachfolgende Beschreibung ausreichend erläutert sein.
Der Speicher M besteht aus viertausendundvierzig Magnetkernen, die mit X- und Y-Koordinatenwählleitern sowie mit Leseleitern gekoppelt sind. Es sind einhundertundeins mit 00 bis 99 bzw. A bezeichnete Y-Wählleiter, vierzig X-Wählleiter sowie zwei Leseleiter vorgesehen. Die beiden Leseleiter, von denen der eine mit den Kernen auf den Y-Leitern 00 bis 99 und der andere mit den Kernen auf dem einzelnen Y-Leiter A gekoppelt ist, sind an zwei Leseverstärker SM bzw. SA geführt. Jeder Y-Leiter ist mit vierzig Kernen gekoppelt, die den vierzig Bits eines Wortes entsprechen. Die Γ-Leiter OO bis 99, deren Adressen mit 00 bis 99 bezeichnet werden, bilden einen normalen Speicher, in dem jede beliebige Adresse ausgewählt werden kann. Der Y-Leiter A stellt einen Akkumulator dar, der gleichzeitig mit einer der Speicheradressen 00 bis 99 abgelesen oder beschrieben werden kann. Bei einem solchen gleichzeitigen Schreibvorgang wird in die Adresse A und einer der Adressen 00 bis 99 das gleiche Wort eingeschrieben.
Die hundert Y-Leiter 00 bis 99 werden mittels
zehn Y-Treiberleitern YD und zehn geerdeten Y-Leitern YG ausgewählt. Für die Adresse.4 ist ein eigener Treiberleiter AD vorgesehen. Die Y-Treiberleiter werden durch, entsprechende von zehn Ausgangs-
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ausgewählten Adresse addiert und die Summe in der genannten zweiten Adresse gespeichert; die erste und zweite Adresse wird jeweils um eine Eins vermehrt bzw. um eine Eins verringert. Diese beiden Schritte werden eine vorbestimmte Anzahl von Malen wiederholt.
Der zweite Abschnitt/2 des Befehlsregisters enthält in seinem Teil L für Ziffern mit niedrigem Stellenwert die die Anzahl der durchzuführenden gleichen Operationsfolgen angebende Zahl. Diese Zahl liegt im Bereich von 1 (d. h. ein einziges Zahlenpaar wird addiert) bis 9 (d. h. neun Zahlenpaare werden addiert). Der Teil H für Ziffern mit hohem Stellenwert im Abschnitt/2 wird für den APN-Befehl nicht verwendet.
Der dritte Abschnitt/3 des Befehlsregisters speichert die erste auszuwählende Adresse. Die vier Flip-Flops in seinem Teil L für Ziffern niedrigen Stellenwerts bilden einen Zähler, der von 0 bis 9 zählen
leitern eines Registers WH für Ziffern mit hohem (Zehner-) Stellenwert gesteuert. Dieses Register WH enthält die zur Auswahl der gewünschten Adresse erforderliche Zehnerziffer. Die geerdeten F-LeiterYG werden in gleicher Weise durch ein Register WL für Ziffern mit niedrigem (Einer-) Stellenwert gesteuert, das die Einerziffer der gewünschten Adresse enthält. Die Register WH und WL enthalten jeweils vier Flip-Flops, die in dem Blockschaltbild durch kleine, mit Diagonalen versehene Quadrate dargestellt sind. Diese Flip-Flops speichern die vier Bits der binärverschlüsselten Dezimalziffern. Die beiden Register WH und WL bilden zusammen ein später mit W bezeichnetes Adressenwählregister.
Die vierzig X-Leiter werden durch vier Treiber- 15
leiter XD und zehn geerdete Leiter XG gesteuert. Die
vier Treiberleiter werden durch die vier Ausgänge
eines Bitzählers BC ausgewählt, während die Auswahl der zehn geerdeten Leiter in ähnlicher Weise
durch einen Ziffernzähler DC erfolgt. Die Treiber- 20 kann. Die vier Flip-Flops in dem Teil .ff für Ziffern leiter werden außerdem durch Schreibsignale ge- mit hohem Stellenwert bilden ebenfalls einen Zähler, steuert, die über einen Eingabeleiter 1 an diese ange- der das von dem Teil L kommende Übertragssignal legt werden. Der Bitzähler BC enthält zwei Flip- zählt, so daß der Abschnitt/3 durch über den Flops, deren vier Zustände den vier aufeinander- Leiter 4 ankommende Impulse jeweils um eine Einfolgenden Bits jeder Dezimalziffer entsprechen, wo- 25 heit weitergeschaltet wird und von 00 bis 99 zu zählen bei mit dem Bit der niedrigsten binären Stelle be- vermag.
gönnen wird. Eine Taktimpulsquelle liefert an die Der vierte Abschnitt/4 speichert die zweite auszu-
Steuerschaltung JV Schrittschaltimpülse, die von letz- wählende Adresse. Er ist als Zähler ähnlich wie der terer weitergegeben werden. Der Ziffernzähler DC Abschnitt/3 aufgebaut, zählt jedoch rückwärts von besteht aus vier Flip-Flops, deren erste zehn aufein- 30 99 nach 00. Somit wird durch jeden Impuls auf dem anderfolgende Zustände den zehn aufeinanderfol- Leiter 4 die Zählung des Abschnitts/4 um eine Eins genden Ziffern eines Wortes entsprechen, wobei mit verringert.
der niedrigsten Stelle begonnen wird. Der Bitzähler Im fünften Abschnitt/5 wird die Adresse des
BC erzeugt bei jeder Nullstellung einen Impuls, der über die Steuerschaltung JV dem Ziffernzähler DC zugeleitet wird, so daß dieser um eine Position weitergeschaltet wird. Der an die Treiberleiter XD geführte Eingabeleiter 1 liefert Signale, die die Erregung der X-Leiter während Schreibperioden zulassen oder verhindern. Der Bitzähler BC und der Ziffernzähler DC liefern auch Signale an andere Teile des Ziffernrechners, durch die die Stellung des gerade bearbeiteten Bits bzw. der Ziffer angezeigt wird.
Ein Befehlsregister/ dient zur Speicherung eines einzelnen vollständigen Befehlswortes. Dieses Register 45 dem
enthält vierzig Flip-Flops. Nach einem einleitenden, schreiben eines Wortes aus A in den Speicher (A-M) von der Steuerschaltung JV kommenden Löschsignal, und Addieren eines im Speicher befindlichen Wortes durch das sämtliche Flip-Flops in den »O«-Zustand in die Adresse .4 (S: M-A). Bei der ersten Operation gebracht werden, läßt sich das genannte Register M-A wird das Wort in einer durch das Adressenwähldurch das serienweise Ablesen eines durch das 50 register W ausgewählten Adresse abgelesen und Bit
für Bit wieder eingeschrieben, während es gleichzeitig auch in die Adresse A eingeschrieben wird; ein bereits in der Adresse A befindliches Wort geht dabei verloren. Bei der zweiten Operation A-M wird das Wort in der Adresse A abgelesen und Bit für Bit wieder eingeschrieben, während es gleichzeitig auch in die durch das Adressenauswählregister W festgelegte Adresse eingeschrieben wird, wobei ein bereits
nächsten Befehlswortes gespeichert.
Ein vier Flip-Flops enthaltender Einziffernzähler RC zählt bei jedem über den Leiter 5 von der Steuerschaltung JV kommenden Impuls von 9 beginnend um eine Position zurück. Bei Erreichen der Zählung »0« legt der Zähler RC über den Leiter 6 ein Signal an die Steuerschaltung JV an.
Nachstehend wird die Verwendung des Akkumulators, d. h. der Adresse A beschrieben. Dieser Akkumulator wird für drei unterschiedliche Operationen verwendet, nämlich Einschreiben eines Wortes aus SpeicherM in die Adresse Λ. (A-M), Ein-
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Adressenwählregister W ausgewählten Wortes aus dem Speicher M füllen. Das Ausgangssignal des Speichers wird über den Leseverstärker SM und den Leiter 2 an die vierzig Flip-Flops angelegt. Jedes Flip-Flop wird durch die entsprechende Zustandskombination der Ausgänge des Bitzählers BC und des Ziffernzählers DC ausgewählt.
Das Befehlsregister/ ist in fünf Abschnitte/1 bis /5 unterteilt, von denen jeder aus einem Teil/7 für Ziffern höher Stellenwertigkeit und einem Teil L für Ziffern niedriger Stellenwertigkeit besteht. Der erste Abschnitt /1 enthält die Befehlszahl, die über den Leiter 3 die Steuerschaltung JV steuert. Es sei angenommen, daß die Befehlszahl in diesem Abschnitt den Befehl »Addition eines Zahlenpaares«, kurz APN-Befehl genannt, darstellt. Durch diesen Befehl wird folgendes bewirkt: Die Zahl in einer ersten ausgewählten Adresse wird zu der Zahl in einer zweiten in der letzteren befindliches Wort verlorengeht. Bei der dritten Operation werden die beiden Wörter ziffernweise bearbeitet. Zunächst werden die ersten Ziffern in der durch das Adressenauswählregister W festgelegten Adresse und in der Adresse A gleichzeitig Bit für Bit abgelesen und in zwei Einziffernregistern/ bzw. K eingespeichert, und gleichzeitig wird die Ziffer aus der !^-Adresse in beide Adressen eingeschrieben. Im zweiten Schritt werden die Einziffernregister / und K durch durch die Steuerschal-
schaltung JV gesteuerte Gatter mit einem parallel arbeitenden Addierer-Subtrahierer AjS verbunden, der die beiden in den Registern/ und K befindlichen Ziffern addiert und die Summenziffer und das Übertrag-Bit speichert. Im dritten Schritt wird die erste Ziffer in der Adresse A abgelesen und geht verloren, und gleichzeitig wird die Summenziffer dem Addierer AIS bitweise entnommen und in die Adresse A eingeschrieben. Diese Operationsfolge wird dann für die übrigen neun Ziffern der zu addierenden Worte neunmal wiederholt. Somit bleibt das durch das Adressenauswählregister W ausgewählte Wort in dem Speicher und wird außerdem zu dem Wort in der Adresse A addiert, wonach die Summe in der Adresse/4 gespeichert wird.
Nachstehend werden die übrigen Operationen beschrieben. Diese lassen sich in drei Gruppen aufteilen. Die erste Gruppe umschließt die Eingabeoperationen. Diese werden mit F bezeichnet und betreffen die Übertragung einer oder mehrerer Ziffern zwischen Zählern oder Registern. Die Ausgänge der vier Flip-Flops in dem Teil L des Registerabschnitts /2 sind über Gatter mit den Eingängen der entsprechenden Flip-Flops des Zählers RC verbunden. Durch den Befehl F.RC-I2L werden alle RC-Fixp-Flops nullgestellt, dann werden die soeben erwähnten Gatter geöffnet, wodurch der Zähler RC die in 72 L gespeicherte Ziffer übernimmt. Die Eingabeoperation ändert den Zustand des die zu übertragende Zahl enthaltenden Registers oder Zählers nicht. Die mit C bezeichnete zweite Gruppe von Operationen betrifft die Addition oder Subtraktion einer Eins in oder von einem Zähler. Somit bedeutet C: RC die Verminderung der Zahlen in dem Zähler RC. Bei der dritten Gruppe handelt es sich um die Prüf- oder Entscheidungsoperation, die mit T bezeichnet wird. T .11 bedeutet somit die Prüfung von /1 durch die Steuerschaltung JV, durch die der durch die Zahl in /1 angegebene Befehl bestimmt wird, während T: RC die Prüfung des Zählers RC bedeutet, durch die festgestellt wird, ob dieser Zähler auf Null steht.
Die Arbeitsfolge bei der Durchführung eines APN-Befehls läßt sich an Hand nachstehender Tabelle verfolgen:
(APN)
(0)
M-I
Y
T-.I1 		Lese vom Speicher M in Register/
Prüfe/lauf APN-Befehl
1 i
1 !
Y
F-.RC-I2L 		(Kein APN-Befehl)
Fülle RC von I2L
i I
Y Y
F: W-14 		Fülle W von/4
1
Y
M-A
Y
F-.W-I3 		Kopiere Wort von M in A
Fülle W von/3
I
Y
S: M-A 		Addiere Wort von M in A
1
Y
F: W-14 		Fülle W von /4
Y
A-M
Y
C: RC 		Kopiere Wort von A in M
Vermindere RC
I
Y
T: RC 		Prüfe RC auf 0
F: W-15
γ
M-I
(Nicht 0)
C: 13 Vermehre/3
C: 14 Vermindere / 4
Fülle W von /5
LesevomSpeicherM inRegister/
Der Arbeitsablauf beginnt damit, daß das Befehlsregister mit einem in einer durch das AdressenwählregisterPF ausgewählten Adresse befindlichen Befehlswort gefüllt wird (M-T). Der erste Abschnitt des Befehlsregisters/1 wird dann auf die durchzuführende Operation hin geprüft (T: H). Unter der Annahme, daß /1 den APN-Befehl enthält, wird anschließend der Zähler RC von I2L her gefüllt (F-.RC-IlL). Dann werden die Abschnitte WH und WL des Adressenwählregisters W von I4H bzw. von 14L her gefüllt (F: W-14), und der Augend in der ausgewählten Adresse wird in den Akkumulator/! eingebracht (M-A). Das Adressenregister W wird von /3 her gefüllt (F: W-13), und der Addend in der ausgewählten Adresse wird in die Adresse^, addiert (S:M-A). Das Adressenwählregisters wird wieder von /4 her gefüllt (F: W-14), und die in A befindliche Summe wird in der Adresse des Augenden in den Speicher zurückgegeben (A-M). Der Augend geht dadurch verloren. Der Zähler RC wird nunmehr um Eins vermindert (C: RC) und geprüft, ob er auf Null steht (T: RC). Ist dies nicht der Fall, dann werden /3 und /4 jeweils um Eins vermehrt bzw. vermindert (C:/3 und C:I4), und die Arbeitsfolge wird wiederholt, wobei mit der Auswahl der Adresse des nächsten Augenden (F: W-14) begonnen wird. Steht RC jedoch auf Null, dann folgt als nächster Schritt das Füllen des Wählregisters W von /5 her (F: W-15), wodurch die Adresse des nächsten Befehlswortes ausgewählt wird. Dieses Wort wird dann in / eingelesen (M-T), worauf der nächste Befehl durchgeführt wird. Die gleiche Operation ist also mit einer Vielzahl von Zahlenpaaren durchführbar. Obwohl zum besseren Verständnis der erfindungsgemäßen Prinzipien in der Beschreibung auf einen bestimmten Ziffernrechner Bezug genommen wurde, kann die Erfindung selbstverständlich in fast jedem Ziffernrechner verwendet werden.

Claims (1)

  1. PATENTANSPRUCH:
    Ziffernrechner mit einem Befehlsregister, das zwei entsprechende Operandenadressen speichende Abschnitte enthält, dadurch gekennzeichnet, daß die genannten Registerabschnitte (73,14) als Zähler arbeiten und daß ein Operationszähler (RC) zählt, wie oft die betreffende Operation durchgeführt wird, wobei infolge eines bestimmten Befehls die gleiche Operation mit einer Vielzahl von Operandenpaaren durchführbar ist, und die ersten und zweiten Glieder der Paare jeweils in einer ersten bzw. zweiten Reihe von nebeneinanderliegenden Speicherstellen gespeichert werden.
    Hierzu 1 Blatt Zeichnungen
    © 309 580/331 5.63
DEN20856A 1959-12-15 1960-12-15 Verbesserung an Ziffernrechenmaschinen Pending DE1148783B (de)

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