DE2507526C3 - Zähler mit zeitmultiplexem Datenausgang - Google Patents

Description

Die Erfindung bezieht sich auf einen Zähler mit zeitmultiplexem Datenausgang und einem Adressenzähler. Für die serielle Weiterverarbeitung von an Parallelausgängen vorliegenden Daten, z. B. Zählerdekaden, sind sogenannte Multiplexer üblich, bei denen einzelne Bits jedes Datums mit einem Eingang je eines *> <> UND-Gatters verbunden sind, deren zweite Eingänge für jedes Datum parallel an einem der Ausgänge eines Adressenzählers angeschlossen sind. Die UND-Glieder sind zweckmäßig zu integrierten Schaltungen zusammengefaßt, von denen beispielsweise bei einem ^hr> Multiplexer für sechzehn Adressen sechzehn integrierte Schaltungen mit UND-Gliedern benötigt werden.

Der bekannte Stand der Technik ist dem Buch »Digitale Meßtechnik« von Borucki/Dittman, Z Auflage, Seite 165, Abbildung 73/7 und der zugehörigen Beschreibung zu entnehmen.

Der Erfindung lag die Aufgabe zugrunde, einen Zähler mit zeitmultiplexem Datenausgang zu schaffen, der mit erheblich weniger Aufwand auskommt Gemäß der Erfindung wird dieses Ziel bei einem eingangs genannten Zähler dadurch erreicht, daß ein mit Hilfe des Adressenzählers auf einzelne Adressen umschaltbarer, alle Bits einer Adresse umfassender Datenausgang des Zählers bitweise mit entsprechenden Biteingängen eines Addierers verbunden ist, dessen Summenbitausgänge an entsprechende Biteingänge eines Zwischenspeichers angeschlossen sind und daß Bitausgänge des Zwischenspeichers an mit Hilfe des Adressenzählers auf einzelne Adressen umschaltbaren Biteingängen des Zählers liegen und daß bei jedem vollständigen Umlauf des Zählerinhaltcs dem geringstwertigen Bit des Zählers über den Addierer und den Zwischenspeicher ein Zählimpuis eingespeist ist Bei dieser Lösung werden die integrierten Schaltungen, die UND-Gatter enthalten, beispielsweise für einen Zähler mit sechszehn Adressen im wesentlichen ersetzt durch den Addierer mit 2 χ 4 Bit und einem Zwischenspeicher mit ebenfalls vier und gegebenenfalls einem überzähligen Bit. Die Einsparungen an Bauteilen sind deshalb erheblich.

Zweckmäßigerweise wird der im Addierer dem umlaufenden Speicherinhalt hinzuzufügende Zählimpuis dadurch gewonnen, daß der Zwischenspeicher ein gegenüber der Bitzahl der einzelnen Zähleradresse überzähliges Bit aufweist, dessen Biteingang mit einem Übertragungsausgang des Addierers verbunden ist und dessen Bitausgang an einem Übertragseingang des Addierers liegt und daß ein Rücksetzeingang des Zwischenspeichers mit dem Ausgang eines mit seinen Eingängen an den Ausgängen des mit Zählimpulsen beaufschlagten Adressenzählers liegenden ODER-Gatters verbunden ist.

Die Wirkungsweise des neuen Zählers beruht darauf, daß der Inhalt des Zählers adressen-(dekaden-)weise im Takt einer über einen Adressenzähler laufenden Zählimpulsfolge ausgespeichert und über einen Addierer und einen Zwischenspeicher wieder eingespeichert wird. Nach jeweils einem vollständigen Durchlauf aller Dekaden des Zählers wird der ersten Dekade ein neuer Zählimpuls im Addierer hinzugefügt. Dies geschieht mittels eines Übertragsimpulses aus einem zusätzlichen Bit des Zwischenspeichers nach Rückstellung dieses Zwischenspeichers durch einen Ausgangsimpuls des an den Ausgängen des Adressenzählers liegenden ODER-Gattcrs. Das Ausspeichern wird dabei von der Rückflanke eines vorausgehenden Zählimpulses, das Einspeichern mit der Anstiegsflanke eines nachfolgenden Zählimpulses gesteuert. Mit dem Ausspeichern stehen die einzelnen Adressen zur seriellen Weiterverarbeitung zur Verfügung.

Für die rein binäre Zählung genügt es, Biteingänge für einen zweiten Summanden am Addierer parallel an Masse zu legen.

Bei einem besonderen Ausführungsbeispiel des Zählers nach der Erfindung ist eine Umschaltungsmöglichkeit zwischen binärcodierter Zählung und binärcodierter Dezimalzählung mit 4-Bit-Organisation vorgesehen. Dazu sind die Ausgänge des Zählers für das geringstwertige und das höchstwertige Bit mit je einem Eingang eines ersten NAND-Gatters verbunden. Der Ausgang des NAND-Gatters ist an einen Eingang eines NOR-Gatters angeschlossen, dessen zweiter Eingang

am Ausgang eines zweiten NAN D-Gatters liegt Der Ausgang des NOR-Gatters ist mit den beiden Biteingängen minierer Wertigkeit des zweiten Summanden des Addierers verbunden. Eir Eingang des zweiten NAND-Gatters ist dabei an den Ausgang des überzähligen Bits des Zwischenspeichers angeschlossen, und ein zweiter Eingang des zweiten NAND-Gatters kann zur Auslösung der Umschaltung mit Log »0« bzw. Log »1« beaufschlagt werden.

Die Erfindung wird anhand einer Zeichnung mit drei Figuren näher erläutert

F i g. 1 stellt dabei einen üblichen Zähler mit zeitmultiplexem Datenausgang dar,

Fig.2 ist ein Blockschaltbild eines Ausführungsbeispiels der Erfindung,

F i g. 3 zeigt Einzelheiten eines zweiten Ausführungsbeispiels, die eine Umschaltung zwischen rein binärcorüerter Zählung und binärcodierter Dezimalzählung ermöglichen.

In Fig. 1 sind mit 1 und 2 zwei Dekaden eines insgesamt sechszehn Dekaden umfassenden Zählers bezeichnet. Die übrigen Dekaden wurden der Übersichtlichkeit halber weggelassen. Die Dekade 1 weist außerdem einen Zähleingang £auf. Der gleiche Eingang dient bei der Dekade 2 und allen folgenden nicht dargestellten Dekaden als Übertragseingang Ü. Weitere Eingänge R der Dekaden 1 und 2 sind mit einer von einem Rückstellimpuls beaufschlagbaren Leitung verbunden. Bauteile 3 und 4 stellen einen Adressenzähler bzw. einen Codeumsetzer dar. Ein Eingang 5 des Adressenzählers ist von einer Taktimpulsfolge gesteuert. In einen zweiten Eingang des Adressenzählers 3 ist ein Impuls zur Auswahl der jeweils nächsten Adresse eingebbar. Vier Ausgänge des Adressenzählers 3 sind mit entsprechenden vier Eingängen des Codeumsetzers 4 verbunden. Der Codeumsetzer 4 weist sechzehn Ausgänge auf, von denen jeweils einer parallel an Eingängen VGn vier NAN D-Gattern 6 bzw. 7 liegt. Zweite Eingänge der NAND-Gatter 6 sind mit je einem Bitausgang der Dekade 1 und zweite Eingänge der NAND-Gatter 7 mit jeweils einem Bitausgang der Dekade 2 verbunden. Die Ausgänge der NAND-Gatter 6 und 7 sind bitmäßig parallel an insgesamt vier Leitungen angeschlossen, an denen die Inhalte der Dekaden 1 und 2 zeitmultiplex abgenommen werden können. Es ist leicht zu übersehen, daß für jede der nicht dargestellten Dekaden ebenfalls weiter vier NAND-Gatter erforderlich sind, die in gleicher Weise an die vier jeweils ein bestimmtes Bit repräsentierenden Leitungen angeschlossen sind. Jeweils vier NAND-Gatter sind zweckmäßig zu einem integrierten Baustein zusammengefaßt. Insgesamt werden für die Aufgabe der zeitmultiplexen Ausgabe der sechzehn Dekaden sechzehn dieser integrierten Bausteine benötigt.

Im Ausführungsbeispiel der Erfindung nach Fig. 2 sind vier Bitausgänge eines 16 χ 4 Bit enthaltenden Zählers 10 mit entsprechenden Biteingängen für einen zweiten Summanden Seines Addierers !1 verbunden. Der Zähler 10 ist zweckmäßig ein Matrixspeicher. Die Biteingänge für einen err.;?n Summanden A des w Addierers 11 liegen an Maaae. oummenbitausgänge des Addierers 11 sind an entsprechende Eingänge eines Zwischenspeichers 12 angeschlossen. Der Zwischenspeicher weist ein überzähliges Bit auf, das eingangsseitig über einen Inverter 13 mit einem Übertragsausgang t>5 des Addierers 11 verbunden und ausgangsseitig an einen Übertragseingang des Addierers 11 angeschlossen ist. Vier weitere Bitausgänge des Zwischenspeichers 12 sind an entsprechende Biteingänge des Zählers 10 angeschlossen. Diese Eingänge sind ebenso wie die Bitausgänge des Zählers 10 auf die ingesamt sechszehn Adressen des Zählers umschaltbar. Die Umschaltung wird über vier Adresseneingänge gesteuert, die an entsprechenden Ausgängen eines Adressenzählers 19 liegen. Ein Zähleingang Zdes Adressenzählers 19 ist mit dem Ausgang eines NAND-Gatters 14 verbunden, dessen einer Eingang von einer Taktimpulsfolge / beaufschlagt ist. Der Ausgang des NAND-Gatters 14 ist darüber hinaus an einen Eingang des Zwischenspeichers 12 gelegt, der die Aufnahme bzw. Abgabe seines Speicherinhalts steuert Die vier Ausgänge des Adressenzählers 19 liegen zusätzlich an vier Eingängen eines ODER-Gatters 15, dessen Ausgang an einen Rückstelleingang des Zwischenspeichers 12 angeschlossen ist. An den auf seine einzelnen Adressen umschaltbaren Ausgängen des Zählers 10 sind mit den Bitwerten 1, 2,4 und 8 bezeichneten Leitungen angeschlossen, an denen die Inhalte der einzelnen Adressen des Zählers 10 zeitmultiplex abgenommen werden können. Die Eingabe neuer Werte in den Zähler 10 erfolgt über den einen Eingang eines weiteren NAND-Gatters 16, dessen Ausgang mit einem zweiten Eingang des NAND-Gaiters 14 verbunden ist. Der Ausgang des NAND-Gatters 14 ist noch an einen Eingang eines NAND-Gatters 17 angeschlossen, dessen Ausgang an einem W£(Wrue Enable)-Eingang des Zählers 10 liegt. An einen zweiten Eingang des NAND-Gatters 16 kann ein Steuerbefehl »Zählen« (Log »0«) oder ein Steuerbefehl »Ausspeichern« (Log »1«) angelegt werden. Dieser Eingang steht über einen Inverter 18 mit einem ζ veiten Eingang des NAND-Gatters 17 in Verbindung.

Im folgenden wird die Wirkungsweise des Zählspeichers nach der Erfindung erläutert. Der Inhalt des Zählers 10 wird adressenweise im Takt der über den Adressenzähler 19 laufenden Taktimpulsfolge f ausgespeichert und über den Addierer 11 urd den Zwischenspeicher 12 wieder eingespeichert. Nach einem vollständigen Zyklus der Aus- und Einspeicherung aller Dekaden des Zählers 10 wird seiner ersten Dekade ein neuer Zählimpuls im Addierer 11 hinzugefügt. Dies erfolgt mii Hilfe eines Übertragungsimpulses aus dem zusätzlichen Bit des Zwischenspeichers 12 nach seiner Rückstellung durch einen Ausgangsimpuls des an den Ausgängen des Adressenzählers 19 liegenden ODER-Gatters 15. Das Ausspeichern der Adresseninhalte aus dem Zähler 10 wird dabei von der Rückflanke eines vorhergehenden Taktimpulses, das Wiedereinspeichern der am Ausgang des Zwischenspeichers 12 anstehenden Werte von der Anstiegsflanke eines darauffolgenden Taktimpulses gesteuert. Während des Ausspeicherns stehen die einzelnen Daten seriell zur Weiterverarbeitung an den Ausgängen des Zählers 10 zur Verfügung.

Es sei eine Ausgangslage der gesamten Schaltung angenommen, bei der alle Daten des Speichers und auch Bitaus- und -eingänge der übrigen Komponenten bis auf den Addierer 11 die Stellung Null eingenommen haben. Damit steht auch am Ausgang des Zählers 10 die Speicherdekade »0« mit vier Nullen. Der Zwischenspeicher 12 ist über seinen Rückstelleingang vom Ausgang des ODER-Gatters 15 zurückgestellt und setzt damit mit dem überzähligen Bit den Übertragseingang des Addierers 11 auf Eins. Der Addierer weist deshalb am Ausgang das Ergebnis 0001 auf. Nun soll am Eingang Z des Adressenzählers 19 der erste Taktimpuls eintreffen. Mit der Stirnflanke dieses Impulses übernimmt der

Zwischenspeicher 12 das Ergebnis an den Ausgängen des Addierers 11 und führt es an die Speichereingänge des Zählers 10 zurück. Es wird in die auf die Eingänge geschaltete Speicherdekade »0« eingelesen. Gleichzeitig verschwand mit der Stirnflanke des ersten Taktimpulses .: >n überzähligen Bit des Zwischenspeichers 12 der Übertragsimpuls für den Addierer 11.

Mit der Rückflanke des ersten Taktimpulses springt der Adressenzähler 19 auf die nächstfolgende Dekade. Damit wird diese Dekade auch an den Ausgang des Zählers 10 gelegt. Auch in dieser, der zweiten Dekade des Zählers 10, stehen alle vier Bit auf Null. Dieser Inhalt der Dekade wird mit dem nächsten Taktimpuls wieder in den Eingang des Zählers 10 eingeschrieben. Es müssen insgesamt sechzehn Taktimpulse erfolgt sein, bis der Adressehzähler 19 wieder bei der Dekade »0« ankommt. Dann erscheint der vorher in diese Dekade des Zählers eingelesene Wert 0001 am Ausgang des Zählers 10. Das ODER-Gatter 15 setzt den Zwischenspeicher 12 wieder zurück. Daraus resultiert ein Übertragsimpuls am überzähligen Bit des Zwischenspeichers, der in den Addierer 11 eingeführt wird. Am Ausgang des Addierers U steht dann 0010. Mit dem nächsten Taktimpuls am Eingang Zdes Adressenzählers 19 wird dieses Ergebnis wieder in den Zähler 10 eingeschrieben und daraufhin die Dekade »1« an den Ausgang des Zählers 10 gelegt. Inzwischen wurde noch mit der Stirnflanke des vorausgegangenen Taktimpulses der Übertrag des Zwischenspeichers 12 gelöscht.

Sind so viele Zyklen abgelaufen, daß der Ausgang des Zählers 10, wenn er auf die Dekade »0« geschaltet ist, den Wert 1111 zeigt, so ergibt sich am Ausgang des Addierers der Wert 0000 plus einem Übertragsimpuls. Dieser Übertragsimpuls wurde, wie vorhin schon erläutert, über das ODER-Gatter 15 und das überzählige Bit des Zwischenspeichers 12 erzeugt. Mit der Stirnflanke des nächsten Taktimpulses übernimmt der Zwischenspeicher 12 dieses Addierers. Es wird in die Dekade »0« also der Wert 0000 eingeschrieben. Das Übertragsbit (überzähliges Bit) bleibt gesetzt. Mit der Rückflanke des Taktimpulses stehl die Dekade »1« am Ausgang des Zählers 10 noch mit dem Wert 0000. Im Addierer 11 steht jedoch noch der Übertrag an.

Dadurch ergibt sich am Addiererausgang der Wert 0001. Dieses Ergebnis wird mit der Stirnflanke des nächsten Taktimpulses über den Zwischenspeicher 12 den Eingängen des Zählers 10 eingeschrieben.
Aus dieser Beschreibung ergibt sich, daß nur jeder sechzehnte, dem Eingang Z des Adressenzählers 19 zugeführte Taktimpuls einen Zählimpuls für den Zähler

10 liefert. Diese Untersetzung der Zählung läßt sich leicht ausgleichen durch eine entsprechende Erhöhung der Taktimpulsfolgefrequenz. Eine andere Möglichkeit wäre, von jedem Taktimpuls einen Generator für sechzehn Impulse anstoßen zu lassen, die dann einen Zählzyklus veranlassen.

In F i g. 3 ist eine Zusatzschaltung gezeigt, mit deren

'5 Hilfe die Schaltung nach Fig. 2 dahingehend erweitert werden kann, daß sie wahlweise für die Zählung in einem reinen Binärcode oder für eine binärcodierte Dezimalzählung verwendbar wird. Dazu sind zwischen die umschaltbaren Bitausgänge des Zählers 10 und die Eingänge für den ersten Summanden A des Addierers

11 drei Gatter zu schalten. Ein erstes NAND-Gatter 20 ist mit einem Eingang mit dem geringstwertigen und mit einem zweiten Eingang mit dem höchstwertigen Bit des Ausgangs des Zählers 10 verbunden. Der Ausgang des NAN D-Gatters 20 liegt an einem Eingang eines NOR-Gatters 21, dessen Ausgang an den beiden Biteingängen mittlerer Wertigkeit des ersten Summanden A des Addierers 11 liegt. Der andere Eingang des NOR-Gatters 21 ist an den Ausgang eines zweiten NAN D-Gatters 22 angeschlossen, dessen einer Eingang am Ausgang für das überzählige Bit des Zwischenspeichers 12 liegt und dessen anderer Eingang zur Umschaltung auf rein binäre Zählung mit einer Log »0« und zur Umschaltung auf eine binärcodierte dekadische Zählung mit einer Log »1« beaufschlagt wird. Steh ι beispielsweise am Ausgang des Zählers 10 der Wert 1001, was im dekadischen System »9« bedeutet, so schaltet das NAND-Gatter 20 auf Null. Ist dagegen eine binärcodierte Dezimalzählung erwünscht, so bestimmt das NAND-Gatter 22 und der Übertragsimpuls vom überzähligen Bit des Zwischenspeichers 12, ob erhöht wird oder nicht.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Zähler mit zeitmultiplexem Datenausgang und einem Adressenzähler, dadurch gekennzeichnet, daß ein mit Hilfe des Adressenzählers (19) auf einzelne Adressen umschaltbarer, alle Bits einer Adresse umfassender Datenausgang des Zählers (10) bitweise mit entsprechenden Biteingängen eines Addierers (U) verbunden ist, dessen Summenbitausgänge an entsprechende Biteingänge eines Zwischenspeichers (12) angeschlossen sind und daß Bitausgänge des Zwischenspeichers (12) an mit Hilfe des Adressenzählers (19) auf einzelne Adressen umschaltbaren Biteingängen des Zählers (10) liegen und daß bei jedem vollständigen Umlauf des Zählerinhaltes dem geringstwertigen Bit des Zählers (10) über den Addierer (11) ur.d den Zwischenspeicher (12) ein Zählimpuls eingespeist ist.

2. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß der Zwischenspeicher (12) gegenüber der Bitzahl der einzelnen Zähleradresse ein überzähliges Bit aufweist, dessen Biteingang mit einem Übertragsausgang des Addierers (11) verbunden ist und dessen Bitausgang an einem Obertragseingang des Addierers (11) liegt und daß ein Rücksetzeingang des Zwischenspeichers (12) mit dem Ausgang eines mit seinen Eingängen an den Ausgängen des mit Zählimpulsen (f) beaufschlagten Adressenzählers (19) liegenden ODER-Gatters (15) verbunden ist.

3. Zähler nach Anspruch 2, dadurch gekennzeichnet, daß Biteingänge für Bits eines ersten Summanden (A)des Addierers (11) parallel an Masse liegen.

4. Zähler nach Anspruch 2, dadurch gekennzeichnet, daß für die Umschaltung von einer binärcodierten Zählung auf eine binärcodierte Dezimalzählung bei vier Bitadressen die Ausgänge des Zählspeichers (10) für das geringstwertige und das höchstwertige Bit mit je einem Eingang eines ersten NAND-Gatters (20) verbunden sind, der Ausgang des NAND-Gatters (20) an einen Eingang eines NOR-Gatters

(21) angeschlossen ist, dessen zweiter Eingang am Ausgang eines zweiten N AND-Gatters (22) liegt und der Ausgang des NOR-Gatters (21) mit den beiden Biteingängen mittlerer Wertigkeit für den ersten Summanden (A) des Addierers (11) verbunden ist und daß ein Eingang des zweiten NAND-Gatters

(22) an den Ausgang des überzähligen Bits des Zwischenspeichers (12) angeschlossen ist und ein zweiter Eingang des zweiten NAND-Gatters (22) mit log. »0« bzw. log. »!«beaufschlagbarist. ">"