DE112021005901T5 - Vertikaler rekonfigurierbarer feldeffekttransistor - Google Patents

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Bahman Hekmatshoartabari
Alexander Reznicek
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Abstract

Ein vertikaler rekonfigurierbarer Feldeffekttransistor (VRFET) weist ein Substrat und einen vertikalen Kanal auf. Der vertikale Kanal steht in Kontakt mit einem unteren Silicid-Bereich, der einen unteren Schottky-Übergang mit dem vertikalen Kanal bildet, und einem oberen Silicid-Bereich, der einen oberen Schottky-Übergang mit dem vertikalen Kanal bildet. Der untere Silicid-Bereich und der obere Silicid-Bereich bilden jeweils eine Source/Drain (S/D) der Einheit. Ein unterer Gate-Stapel umgibt den vertikalen Kanal und weist eine untere Überlappung auf, die den unteren Schottky-Übergang umschließt. Ein oberer Gate-Stapel umgibt den vertikalen Kanal und weist eine obere Überlappung auf, die den oberen Schottky-Übergang umschließt. Der untere Gate-Stapel ist von dem oberen Gate-Stapel elektrisch isoliert. Der untere Gate-Stapel kann den unteren Schottky-Übergang (S/D) elektrisch steuern. Der obere Gate-Stapel kann den oberen Schottky-Übergang (S/D) elektrisch steuern. Das Steuern des unteren Schottky-Übergangs (S/D) ist von dem Steuern des oberen Schottky-Übergangs (S/D) unabhängig und getrennt. Der obere Gate-Stapel ist über den unteren Gate-Stapel gestapelt, um eine verringerte Grundfläche der Einheit zu ermöglichen.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft rekonfigurierbare Feldeffekttransistoren (RFETs). Insbesondere betrifft die Erfindung vertikale RFETs mit einer verringerten Grundfläche.
  • Ein rekonfigurierbarer Feldeffekttransistor (RFET) ist ein FET (Feldeffekttransistor) mit Gate-gesteuerten Schottky-Übergängen, die als die Source und Drain (S/D) des FET verwendet werden. Die an die Gate-gesteuerten S/D-Kontakte angelegte Spannung bestimmt, ob sich der FET als n-FET oder p-FET verhält.
  • Zu Vorteilen von RFETs gehören: i. Verringerte Anzahl von Transistoren (z.B. um einen Faktor von etwa 2 für Logikgatter), ii. Ermöglichen der Gestaltung von rekonfigurierbaren Logikgattern und iii. Ermöglichen dotierfreier Transistoren.
  • Allerdings haben aktuelle RFETs Nachteile, die ihre Verwendung beschränken. Aktuelle RFETs haben große Grundflächen, die große Flächen auf Substratoberflächen einnehmen und daher die Einheitendichte in hergestellten Halbleiterchips beschränken.
  • Es besteht Bedarf an RFETs mit kleinen Grundflächen.
  • KURZDARSTELLUNG
  • Zu Ausführungsformen der vorliegenden Erfindung gehört ein vertikaler rekonfigurierbarer Feldeffekttransistor (VRFET), der ein Substrat und einen vertikalen Kanal, z.B. im Wesentlichen senkrecht zu dem Substrat, aufweist. Der vertikale Kanal ist aus einem Halbleitermaterial hergestellt und kann undotiert sein. Der vertikale Kanal steht in Kontakt mit einem untenliegenden/unteren Silicid-Bereich, der einen untenliegenden/unteren Schottky-Übergang mit dem vertikalen Kanal bildet, und einem obenliegenden/oberen Silicid-Bereich, der einen obenliegenden/oberen Schottky-Übergang mit dem vertikalen Kanal bildet. Der untenliegende/untere Silicid-Bereich und der obenliegende/obere Silicid-Bereich bilden jeweils eine Source/Drain (S/D) der Einheit.
  • Ein unterer Gate-Stapel umgibt den vertikalen Kanal und weist eine untere Überlappung auf, die den unteren Schottky-Übergang umschließt. Ein oberer Gate-Stapel umgibt den vertikalen Kanal und weist eine obere Überlappung auf, die den oberen Schottky-Übergang umschließt.
  • Der untere Gate-Stapel ist elektrisch von dem oberen Gate-Stapel isoliert. Der untere Gate-Stapel kann den unteren Schottky-Übergang (S/D) elektrisch steuern. Der obere Gate-Stapel kann den oberen Schottky-Übergang (S/D) elektrisch steuern. Das Steuern des unteren Schottky-Übergangs (S/D) ist unabhängig und getrennt von dem Steuern des oberen Schottky-Übergangs (S/D).
  • Der obere Gate-Stapel ist über den unteren Gate-Stapel gestapelt. Bei manchen Ausführungsformen ist die vertikale Projektion des oberen und des unteren Gate-Stapels auf dem Substrat die gleiche. Dadurch wird die Grundfläche der Einheit auf dem Substrat verringert.
  • Es werden Verfahren zur Herstellung der VRFET-Einheit offenbart.
  • Figurenliste
  • Nachstehend werden verschiedene Ausführungsformen der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen, die nun kurz erläutert werden, ausführlicher beschrieben. Die Figuren zeigen verschiedene Vorrichtungen, Strukturen und entsprechende Verfahrensschritte der vorliegenden Erfindung.
    • 1 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur.
    • 2 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur mit einem geätzten Graben.
    • 3 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur mit einem in einem Graben epitaktisch gewachsenen Kanal.
    • 4 ist eine Schnittansicht eines Kanals in einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur nach einem chemisch-mechanischen Polieren (CMP).
    • 5 ist eine Schnittansicht einer Kanal-enthaltenden Säule, gebildet durch eine strukturierte Ätzung des zwischenzeitlichen dreischichtigen Dielektrikumstapels.
    • 6 ist eine Schnittansicht einer zwischenzeitlichen Säulenstruktur, bei der obere und untere Bereiche des Kanals durch eine selektive Ätzung freigelegt sind.
    • 7 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur nach Abscheiden von Metall in Kontakt mit den freiliegenden Kanalbereichen.
    • 8 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur, nachdem durch ein Temperverfahren Silicid-Bereiche gebildet worden sind.
    • 9 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur mit Silicid-Bereichen nach dem Entfernen von überschüssigem Metall.
    • 10 ist eine Schnittansicht des Kanals nach Freilegen eines unteren und eines oberen Schottky-Übergangs an dem entsprechenden unteren Kanalende und dem oberen Kanalende durch ein Ätzverfahren.
    • 11 ist eine Schnittansicht nach Abscheiden eines mehrschichtigen Stapels, der den Kanal umschließt.
    • 12 ist eine Schnittansicht des mehrschichtigen Stapels mit freiliegenden Teilen der Kanalseiten und freiliegenden Schottky-Übergängen nach Entfernen von Dummy-Gate-Bereichen und Teilen einer Verkleidung.
    • 13 ist ein vertikaler rekonfigurierbarer Feldeffekttransistor nach Bilden der Gate-Stapel.
    • 14 ist ein vertikaler rekonfigurierbarer Feldeffekttransistor nach Bilden von externen elektrischen Anschlüssen.
    • 15 ist ein Ablaufplan eines Verfahrens zur Herstellung eines vertikalen rekonfigurierbaren Feldeffekttransistors.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es ist zu beachten, dass Ausführungsformen der vorliegenden Erfindung nicht auf die hierin offenbarten veranschaulichenden Verfahren, Vorrichtungen, Strukturen, Systeme und Einheiten beschränkt sind sondern vielmehr breiter auf andere, alternative und breitere Verfahren, Vorrichtungen, Strukturen, Systeme und Einheiten anwendbar sind, die dem Fachmann aus der vorliegenden Offenbarung nahe liegen werden.
  • Ferner ist zu beachten, dass die verschiedenen Schichten, Strukturen und/oder Bereiche, die in den begleitenden Zeichnungen gezeigt werden, nicht maßstabsgetreu gezeichnet sind, und dass eine/ein oder mehrere Schichten, Strukturen und/oder Bereiche von einem häufig verwendeten Typ in einer gegebenen Zeichnung nicht ausdrücklich gezeigt sein müssen. Dies bedeutet nicht, dass die nicht ausdrücklich gezeigten Schichten, Strukturen und/oder Bereiche in den tatsächlichen Einheiten weggelassen werden.
  • Ferner können bestimmte Elemente aus Gründen der Klarheit und/oder Einfachheit aus einer Ansicht weggelassen werden, wenn Erläuterungen nicht unbedingt auf die weggelassenen Elemente fokussiert sind. Ferner werden gleiche oder ähnliche Bezugszahlen, die in den verschiedenen Zeichnungen verwendet werden, verwendet, um die gleichen oder ähnliche Merkmale, Elemente oder Strukturen zu bezeichnen, weshalb eine ausführliche Erläuterung der gleichen oder ähnlichen Merkmale, Elemente oder Strukturen nicht für jede der Zeichnungen wiederholt werden muss.
  • Die gemäß Ausführungsformen der vorliegenden Erfindung offenbarten Halbleitereinheiten, Strukturen und Verfahren können bei Anwendungen, Hardware und/oder Elektroniksystemen eingesetzt werden. Zu geeigneter Hardware und geeigneten Systemen zum Implementieren von Ausführungsformen der Erfindung können, ohne darauf beschränkt zu sein, Personalcomputer, Datenübertragungsnetze, kommerzielle elektronische Systeme, tragbare Kommunikationseinheiten (z.B. Mobiltelefone und Smartphones), Solid-State-Medien-Speichereinheiten, Expert- und Artificial-Intelligence-Systeme, funktionelle Schaltungen, neuronale Netze usw. gehören. Systeme und Hardware, die die Halbleitereinheiten und Strukturen enthalten, werden als Ausführungsformen der Erfindung angesehen.
  • Wie hierin verwendet, bezeichnet „Höhe“ eine vertikale Größe eines Elements (z.B. einer Schicht, eines Grabens, eines Lochs, einer Öffnung usw.) in den Schnitt- oder Seitenansichten, gemessen von einer unteren Oberfläche zu einer oberen Oberfläche des Elements, und/oder gemessen bezogen auf eine Oberfläche, auf der das Element angeordnet ist.
  • Umgekehrt bezeichnet eine „Tiefe“ eine vertikale Größe eines Elements (z.B. einer Schicht, eines Grabens, eines Lochs, einer Öffnung usw.) in den Schnitt- oder Seitenansichten, gemessen von einer oberen Oberfläche zu einer unteren Oberfläche des Elements. Anstelle von „Höhe“ können, wo angezeigt, Begriffe wie „dick“, Dicke", „dünn“ oder Ableitungen davon verwendet werden.
  • Wie hierin verwendet, bezeichnen „seitlich“, „seitliche Seite“, „Seite“ und „Seitenoberfläche“ eine seitliche Oberfläche eines Elements (z.B. einer Schicht, Öffnung usw.), wie z.B. eine links- oder rechtsseitige Oberfläche in den Zeichnungen.
  • Wie hierin verwendet, bezeichnet „Breite“ oder „Länge“ eine Größe eines Elements (z.B. einer Schicht, eines Grabens, eines Lochs, einer Öffnung usw.) in den Zeichnungen, gemessen von einer seitlichen Oberfläche zu einer gegenüberliegenden Oberfläche des Elements. Anstelle von „Breite“ oder „Länge“ können, wo angezeigt, Begriffe wie „dick“, Dicke", „dünn“ oder Ableitungen davon verwendet werden.
  • Wie hierin verwendet, sollen sich Begriffe wie „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ und Ableitungen davon auf die offenbarten Strukturen und Verfahren beziehen, wie sie in den Zeichnungsfiguren orientiert sind. Beispielsweise bezeichnet „vertikal“, wie hierin verwendet, eine Richtung senkrecht zu der oberen Oberfläche des Substrats in den Seitenansichten, und „horizontal“ bezeichnet eine Richtung parallel zu der oberen Oberfläche des Substrats in den Seitenansichten.
  • Wie hierin verwendet, bedeuten Begriffe wie „auf“, „darüber liegend“, „darauf“, „auf“, „angeordnet auf“ oder „darauf angeordnet“, wenn nicht anders angegeben, dass ein erstes Element auf einem zweiten Element vorhanden ist, wobei dazwischenliegende Elemente zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Wie hierin verwendet, bedeuten der Begriff „direkt“ bei Verwendung in Verbindung mit den Begriffen „auf“, „darüber liegend“, „darauf“, „auf“, „angeordnet auf“ oder „darauf angeordnet“, „vorhanden auf“ oder die Begriffe „in Kontakt“ oder „direkter Kontakt“, wenn nicht anders angegeben, dass ein erstes Element und ein zweites Element ohne dazwischenliegende Elemente, wie z.B. leitfähige, isolierende oder halbleitende Zwischenschichten, die zwischen dem ersten Element und dem zweiten Element vorhanden sind, verbunden sind.
  • Es ist zu beachten, dass diese Begriffe von der Orientierung der beschriebenen Einheit abhängen können. So könnte sich zwar die Bedeutung dieser Beschreibungen verändern, wenn die Einheit umgedreht wird, die Beschreibungen bleiben aber gültig, da sie Relativbeziehungen zwischen Elementen der Erfindung beschreiben.
  • Es werden Strukturen und Verfahren offenbart, die einen vertikalen RFET (VRFET) mit einer kleinen Grundfläche der Einheit ermöglichen.
  • 1 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur 100.
  • Die Dielektrikumstapelstruktur 100 enthält ein Substrat 105, einen unteren Abstandshalter 110, eine Dummyschicht 115 und einen oberen Abstandshalter 120.
  • Das Material, das das Substrat 105 bildet, enthält ein oder mehre Halbleitermaterialien. Zu nichtbeschränkenden Beispielen von geeigneten Substratmaterialien 105 gehören Si (Silicium), verzerrtes Si, Si:C (kohlenstoffdotiertes Silicium), Ge (Germanium), SiGe (Silicium-Germanium), SiGe:C (kohlenstoffdotiertes Silicium-Germanium), Si-Legierungen, Ge-Legierungen, III-V-Hableitermaterialien (z.B. GaAs (Galliumarsenid), InAs (Indiumarsenid), InP (Indiumphosphid) und Indium-Gallium-Arsenid (InGaAs) und beliebige Kombinationen davon.
  • Bei manchen Ausführungsformen ist das Substrat 105 Silicium, z.B. massives Silicium oder Silicium-auf-Isolator (SOI).
  • Die Materialien des unteren Abstandshalters 110, des oberen Abstandshalters 120 und der Dummyschicht 115 werden durch bekannte Abscheidungsverfahren, wofür nichtbeschränkende Beispiele chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), plasmaverstärkte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung über induktiv gekoppeltes Plasma (ICP CVD) und beliebige Kombinationen davon sind, abgeschieden.
  • Der untere Abstandshalter 110 weist eine Dicke 111 von zwischen etwa 5 Nanometer (nm) und 20 nm oder 5 nm und 12 nm auf. Die Dicke 121 des oberen Abstandshalters 120 ist weniger entscheidend, da er später entfernt werden wird. Bei manchen Ausführungsformen beträgt die Dicke 121 des oberen Abstandshalters 120 zwischen 20 nm und 100 nm.
  • Die Dummyschicht 115 weist eine Dicke 116 zwischen 50 nm und 300 nm auf.
  • Die Materialien, die den oberen 110 und den unteren 120 Abstandshalter bilden, sind gegenüber dem Material der Dummyschicht 115 selektiv ätzbar. Beispielsweise kann der „dreischichtige Dielektrikumstapel“ 110/115/120 durch Aufschichten eines unteren Abstandshalters 110 aus Siliciumnitrid (SixNy), dann Aufschichten der Dummyschicht 115 aus Siliciumoxid (SiOx) und dann Aufschichten des oberen Abstandshalters 120 aus Siliciumnitrid (SixNy) hergestellt werden. Bei alternativen Ausführungsformen kann die Reihenfolge verändert werden, beispielsweise unterer Abstandshalter 110 (SiOx), Dummyschicht 115 (SixNy) und oberer Abstandshalter 120 (SiOx).
  • 2 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur 200 mit einem geätzten Graben 250.
  • Bei manchen Ausführungsformen wird der Graben 250 unter Verwendung eines Verfahrens, z.B. einer reaktiven lonenätzung (RIE), das gegenüber dem Material des Substrats 105, z.B. Silicium, selektiv ist (d.h. es nicht wesentlich entfernen wird), geätzt. Demgemäß endet das Ätzen des Grabens 250 an der Oberfläche 225 des Substrats 105.
  • Bei manchen Ausführungsformen werden mehrere Ätzverfahren durchgeführt. Beispielsweise entfernt eine erste Ätzung (selektiv gegenüber dem Material der Dummyschicht 115), den Teil des oberen Abstandshalters 120 innerhalb des Grabens 250, eine zweite Ätzung (selektiv gegenüber dem Material des unteren Abstandshalters 110) entfernt den Teil der Dummyschicht 115 innerhalb des Grabens 250 und eine dritte Ätzung (selektiv gegenüber dem Material des Substrats 105) entfernt den Teil des unteren Abstandshalters 110 innerhalb des Grabens 250. Die Breite des Grabens 250 kann von etwa 3 nm bis etwa 20 nm oder etwa 6 nm bis etwa 12 nm betragen.
  • 3 ist eine Schnittansicht einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur 300 mit einem in dem Graben 250 epitaktisch gewachsenen Kanal 350.
  • Der Kanal 350 ist eine auf dem freiliegenden Substrat 105 gewachsene epitaktische Schicht und ist aus einem epitaktischen Halbleitermaterial hergestellt, das die Oberfläche 225 des Substrats 105 bildet. Das epitaktische Wachstum des Kanals 350 erstreckt sich über den oberen Abstandshalter 120 hinaus.
  • Das epitaktische Wachstum kann durch bekannte Verfahren unter Verwendung von Quellen für den epitaktischen Kanal, die Materialien wie Silicium, Germanium oder eine Kombination davon enthalten, durchgeführt werden. Eine Gasquelle für die Abscheidung von epitaktischem Halbleitermaterial kann eine siliciumhaltige Gasquelle, eine germaniumhaltige Gasquelle oder eine Kombination davon einschließen. Beispielsweise kann eine epitaktische Siliciumschicht aus einer Silicium-Gasquelle, die ausgewählt ist aus der Gruppe bestehend aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan und Kombinationen davon, abgeschieden werden. Eine epitaktische Germaniumschicht kann aus einer Germanium-Gasquelle, die ausgewählt ist aus der Gruppe bestehend aus German, Digerman, Halogengerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen davon, abgeschieden werden. Eine epitaktische Silicium-Germanium-Legierungsschicht kann unter Verwendung einer Kombination derartiger Gasquellen gebildet werden. Es können Trägergase wie Wasserstoff, Stickstoff oder Helium verwendet werden.
  • Bei manchen Ausführungsformen ist der Kanal 350 aus Silicium hergestellt. Bei manchen Ausführungsformen ist der Kanal 350 undotiert.
  • 4 ist eine Schnittansicht eines Kanals in einer zwischenzeitlichen dreischichtigen Dielektrikumstapelstruktur 400 nach einem chemisch-mechanischen Polieren (CMP). Das CMP planarisiert 425 die Oberseite des epitaktischen Wuchses in dem epitaktischen Kanal 350/450 auf die gleiche Ebene wie die Oberseite des oberen Abstandshalters 120. Planarisierungsverfahren wie CMP sind bekannt.
  • 5 ist eine Schnittansicht einer Säule 500, die den Kanal 450 enthält, gebildet durch eine strukturierte Ätzung des zwischenzeitlichen dreischichtigen Dielektrikumstapels 400.
  • Bei Verwendung bekannter Strukturierungsverfahren schützt eine Maske obere Bereiche 575 der Säule 500, während Teile der Struktur 525 durch eine (oder mehrere) Ätzung(en), z.B. RIE, entfernt werden, die für das Material in dem Substrat 105 auswählbar sind. Bei manchen Ausführungsformen definiert dieser Schritt die Grundfläche/Breite 550 der Einheit. Die Grundfläche/Breite 550 beträgt etwa 30 nm bis 60 nm.
  • 6 ist eine Schnittansicht einer zwischenzeitlichen Säulenstruktur 600 mit einem oberen 620 und einem unteren 610 Bereich (und Oberflächen davon) um den Kanal 450, die durch eine selektive Ätzung freigelegt sind. Das Freilegen erfolgt durch Wegätzen des Materials des unteren Abstandshalters 110 und des oberen Abstandshalters 120. Der untere Bereich der freigelegten Seite 610 des Kanals 450 weist eine Dicke gleich der Dicke 111 des unteren Abstandshalters 110 auf.
  • Als nichtbeschränkendes Beispiel ist, wenn der untere 110 und der obere 120 Abstandshalter aus einem Nitrid hergestellt sind, die zum Entfernen des Nitrids verwendete Ätzung selektiv gegenüber dem Material, das das Substrat 105 und die Dummyschicht 115 bildet, z.B. Silicium bzw. SiOx, die durch diese Ätzung nicht wesentlich entfernt werden.
  • 7 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur 700 nach dem Abscheiden eines Metalls 750, das ausreichend dick ist, um die gesamte Struktur 600 zu umschließen, zu umgeben und zu bedecken.
  • Somit steht das abgeschiedene Metall 750 in Kontakt mit den zuvor freigelegten Seitenbereichen 610/620 des Kanals 450. Das abgeschiedene Metall 750 füllt den Hohlraum, der durch das Entfernen des unteren Abstandshalters 110 zurückgeblieben ist, und weist dementsprechend eine Dicke 611 von zwischen etwa 5 nm und 20 nm auf, wobei das Metall 750 mit den freigelegten unteren Bereichen/Oberflächen 610 um den Kanal 450 in Kontakt steht.
  • Das ausgewählte Metall 750 kann, wie in 8 erläutert, ein Silicid bilden.
  • Als nichtbeschränkendes Beispiel ist das abgeschiedene Metall 750 Nickel. Bei manchen Ausführungsformen wird das Metall 750 unter Verwendung von konformen Abscheidungsverfahren wie ALD abgeschieden.
  • 8 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur 800, nachdem durch ein oder mehrere Temperverfahren Silicid-Bereiche 805/825/830 gebildet worden sind.
  • Als nichtbeschränkendes Beispiel wird die Struktur 800 für einen experimentell bestimmten Zeitraum auf über 500 Grad Celsius (C) erhitzt. Unter diesen Bedingungen werden die Halbleiteroberflächen (z.B. 610, 620 und die Oberfläche des Substrats 105) in Kontakt mit dem Metall 750 ein Silicid 805/825/830 bilden. Wie in 8 gezeigt, entsteht durch den/die Temperschritt(e) eine Substrat-Silicidschicht 805 auf der Oberfläche des Substrats 105; entsteht ein untenliegender/unterer Silicid-Bereich 825 unter dem Kanal 850; und entsteht ein obenliegender/oberer Silicid-Bereich 830 über dem Kanal 850.
  • Die Silicidentstehung bildet sowohl: 1. einen unteren Schottky-Übergang 850L zwischen dem Kanal 850 und dem untenliegenden/unteren Silicid-Bereich 825 als auch 2. einen oberen Schottky-Übergang 850U zwischen dem Kanal 850 und dem obenliegenden/oberen Silicid-Bereich 830.
  • Die Silicidentstehung schreitet fort, bis sowohl der untere Schottky-Übergang 850L als auch der obere Schottky-Übergang 850U innerhalb der Dummyschicht 115 liegen und davon umgeben sind.
  • Demgemäß weist die Struktur 800 einen Kanal 850/450/350 auf, der innerhalb der Dummyschicht 115 liegt und davon umgeben ist. Die Struktur 800 weist den unteren Schottky-Übergang 850L unter einem unteren Ende 852 des Kanals und den oberen Schottky-Übergang 850U über einem oberen Ende 854 des Kanals 850 auf. Der untere 850L und der obere 850U Schottky-Übergang liegen innerhalb der Dummyschicht 115 und werden davon umgeben.
  • Es ist zu beachten, dass sich das Silicid 805/825/830 nur auf Halbleiteroberflächen bildet, bei denen Kontakt mit dem Metall 750 oder Silicid selbst besteht. Das Silicid 805/825/830 bildet sich nicht an den Oberflächen der Dielektrikum-Dummyschicht 115. Demgemäß werden der untere 850L und der obere 850U Schottky-Übergang in genauer Ausrichtung mit dem entsprechenden unteren Ende 852 des Kanals und oberen Ende 854 des Kanals gebildet.
  • Es werden auch andere Verfahren zum Bilden von Siliciden und anderen „Metall-Halbleiter-Legierungen“ in Betracht gezogen. Beispielsweise kann die Struktur 800 für 15 Minuten auf über 525 °C erhitzt werden und so weiter. Verfahren zum Bilden von Siliciden auf Halbleiteroberflächen sind bekannt und können mit verschiedenen Temperaturen, Zeiten und Anzahlen von Hochtemperaturexpositionen usw. verbunden sein. Zu nichtbeschränkenden Beispielen von Siliciden gehören Nickelsilicid (NiSix), Erbiumsilicid, Nickel-Platin-Silicid (NiPtySix), Platinsilicid (PtSi), Cobaltsilicid (CoSix), Tantalsilicid (TaSix), Titansilicid (TiSix) und Kombinationen davon.
  • 9 ist eine Schnittansicht der zwischenzeitlichen Säulenstruktur 900 mit Silicid-Bereichen 805/825/830 nach Entfernen von überschüssigem Metall 750.
  • Bekannte Ätzchemien entfernen das Metall 750, sind aber selektiv (entfernen sie nicht wesentlich) gegenüber den Silicid-Bereichen 805/825/830 und der Dummyschicht 115.
  • 10 ist eine Schnittansicht einer Struktur 1000 mit einem vertikalen Kanal 850 nach Freilegen des unteren 850U und oberen 850L Schottky-Übergangs unter dem unteren Ende 852 des Kanals bzw. über dem oberen Ende 854 des Kanals durch ein Ätzverfahren. Der untere 850L und der obere 850U Schottky-Übergang bilden eine erste bzw. eine zweite Source/Drain. Bei manchen Ausführungsformen steht der vertikale Kanal 850 senkrecht oder im Wesentlichen senkrecht zu dem Substrat 105.
  • Das Ätzverfahren, das das Material, das die Dummyschicht 115 bildet, entfernt, ist selektiv gegenüber (entfernt sie nicht) dem Silicid 805/825/830 und dem Material des Kanals 850.
  • 11 ist eine Schnittansicht einer Struktur 1100, nachdem ein mehrschichtiger Stapel abgeschieden worden ist, um den Kanal 850 und die Silicid-Bereiche 805/825/830 der Struktur 1000 zu umschließen.
  • Zuerst wird eine dünne dielektrische Verkleidung 1105 auf die Struktur 1000 abgeschieden. Die Verkleidung 1105 wird durch Standardverfahren, einschließlich CVD, Atmosphärendruck-CVD (APCVD), Unterdruck-CVD (LPCVD), PECVD, ALD und beliebige Kombinationen davon, abgeschieden. Bei manchen Ausführungsformen ist die Verkleidung 1105 eine durchgehende Schicht mit einer konformen Dicke, die durch ein konformes Abscheidungsverfahren abgeschieden ist. Bei manchen Ausführungsformen ist die Verkleidung 1105 zwischen etwa 1 nm und 5 nm oder zwischen 1 nm und 3 nm dick und ist aus Siliciumoxid hergestellt.
  • Ein unterer Abstandshalter 1110 wird mit einem gerichteten Abscheidungsverfahren auf die Verkleidung 1105 abgeschieden. Bei manchen Ausführungsformen weist der untere Abstandshalter eine Dicke 1111 des unteren Abstandshalters 1110 von zwischen etwa 5 nm und 20 nm auf, wobei 6 nm bis 12 nm bevorzugt sind. Bei manchen Ausführungsformen wird der untere Abstandshalter 1110 aus einem Nitrid (z.B. Siliciumnitrid) oder dielektrischen Oxynitrid (z.B. SiOCN oder SiBC) hergestellt. Bei manchen Ausführungsformen wird der untere Abstandshalter 1110 aus Siliciumnitrid hergestellt, das durch ein Verfahren wie CVD oder PVD abgeschieden wird.
  • Die Dicke 1111 des unteren Abstandshalters 1110 ist dünn genug, damit eine untere Überlappung 1150L zwischen der oberen Oberfläche des unteren Abstandshalters 1110 und dem untenliegenden/unteren Schottky-Übergang 850L vorliegt.
  • Mit anderen Worten wird das untere Dummy-Gate 1125L (siehe unten) eine untere Überlappung 1150L des unteren Schottky-Übergangs 850L und des untenliegenden/unteren Silicid-Bereichs 825 aufweisen.
  • Zum Entwerfen der Größe einer optimalen unteren Überlappung 1150 gibt es einen Kompromiss. Die untere Überlappung 1150L muss groß genug sein, um Steuern des unteren Schottky-Übergangs 850L (durch den nachstehend beschriebenen unteren Gate-Stapel 1325L/1375L) zu ermöglichen, aber klein genug, um nicht zu viel Streukapazität einzuführen.
  • Bei manchen Ausführungsformen beträgt die Abmessung der unteren Überlappung 1150L zwischen 1 nm und 10 nm oder zwischen 1 nm und 3 nm.
  • Auf dem unteren Abstandshalter 1110 wird ein unteres Dummy-Gate 1125L abgeschieden. Das untere Dummy-Gate 1125L wird aus einem Opfer-Gatematerial, beispielsweise amorphem Silicium (αSi) oder polykristallinem Silicium (Polysilicium), hergestellt. Das Opfer-Gatematerial wird bei Ätzen mit bestimmten Verfahren mit einer viel höheren Rate entfernt als die Materialien, die die Abstandshalter 1110/1176/1120 bilden. Bei manchen Ausführungsformen ist auch das Material der Verkleidung 1105 selektiv, wenn das Opfer-Gatematerial entfernt wird.
  • Das Opfermaterial kann durch ein bekanntes Abscheidungsverfahren abgeschieden werden, einschließlich, aber nicht darauf beschränkt, PVD, CVD, PECVD, chemische Gasphasenabscheidung über induktiv gekoppeltes Plasma (ICP CVD) und eine beliebige Kombination davon. Das Opfermaterial, das das untere Dummy-Gate 1125L bildet, weist eine Dicke 1126L von etwa 8 nm bis etwa 100 nm oder von etwa 10 nm bis etwa 30 nm auf.
  • Auf dem unteren Dummy-Gate 1125L wird ein Inter-Gate-Abstandshalter 1175 abgeschieden. Der Inter-Gate-Abstandshalter 1175 isoliert die darunter gebildeten unteren und oberen Gate-Stapel elektrisch. Bei manchen Ausführungsformen wird der Inter-Gate-Abstandshalter 1175 aus dem gleichen Material hergestellt und durch die gleichen Verfahren abgeschieden wie der untere Abstandshalter 1110. Der Inter-Gate-Abstandshalter 1175 weist eine Dicke 1176 des Inter-Gate-Abstandshalters von zwischen etwa 5 nm und 12 nm oder zwischen 6 nm und 8 nm auf.
  • Auf dem Inter-Gate-Abstandshalter 1175 wird ein oberes Dummy-Gate 1125U abgeschieden. Bei manchen Ausführungsformen wird das obere Dummy-Gate 1125U aus den gleichen Materialien (z.B. amorphes Silicium (α-Si) oder polykristallines Silicium (Polysilicium)) hergestellt und durch die gleichen Verfahren abgeschieden wie das untere Dummy-Gate 1125L. Das obere Dummy-Gate 1125U weist eine Dicke 1126U von etwa 8 nm bis etwa 100 nm oder von etwa 10 nm bis etwa 30 nm auf.
  • Ein oberer Abstandshalter 1120 wird durch ein gerichtetes Abscheidungsverfahren auf dem oberen Dummy-Gate 1125U mit einer Dicke 1121 des oberen Abstandshalters 1120 von zwischen etwa 3 nm und 15 nm abgeschieden. Bei manchen Ausführungsformen wird der obere Abstandshalter 1120 aus einem dielektrischen Nitrid (z.B. Siliciumnitrid) oder einem dielektrischen Oxynitrid, z.B. SiOCN, oder SiBC hergestellt. Bei manchen Ausführungsformen wird der obere Abstandshalter 1120 aus Siliciumnitrid hergestellt, das durch ein Verfahren wie CVD oder PVD abgeschieden wird.
  • Die Dicke 1121 des oberen Abstandshalters 1120 ist dünn genug, so dass eine obere Überlappung 1150U zwischen der unteren Oberfläche des oberen Abstandshalters 1120 und dem oberen Schottky-Übergang 850U vorliegt.
  • Mit anderen Worten wird das obere Dummy-Gate 1125U eine obere Überlappung 1150U des oberen Schottky-Übergangs 850U und des obenliegenden/oberen Silicid-Bereichs 830 aufweisen.
  • Bei manchen Ausführungsformen beträgt die obere Überlappung 1150U zwischen 1 nm und 10 nm oder zwischen 1 nm und 3 nm.
  • Auf den oberen dielektrischen Abstandshalter 1120 wird durch bekannte Abscheidungsverfahren wie CVD, PCVD, ALD usw. eine Deckschicht 1190 abgeschieden. Bei manchen Ausführungsformen wird die Deckschicht aus einem Oxid, einschließlich, als nichtbeschränkende Beispiele, Siliciumdioxid, High-Aspect-Ratio-Plasma(HARP)-Oxid, Hochtemperaturoxid (HTO) und High-Density-Plasma(HDP)-Oxid, hergestellt. Die Deckschicht 1190 weist eine Dicke 1191 in einem Bereich von etwa 30 nm bis etwa 200 nm oder von etwa 50 nm bis etwa 100 nm auf.
  • Die Deckschicht 1190 der Struktur 1100 wird unter Verwendung von bekanntem chemisch-mechanischem Polieren (CMP) planarisiert, um eine flache obere Oberfläche zu erzeugen.
  • Bei manchen Ausführungsformen werden alternative Opfermaterialien für die Herstellung des unteren 1125L und/oder des oberen 1125U Dummy-Gates in Betracht gezogen. Diese Materialien werden so ausgewählt, dass die Verkleidung 1105 und Abstandshalter 1110/1175/1120 selektiv sind und im Wesentlichen nicht geätzt werden, wenn das untere und das obere Dummy-Gate 1125L/1125U entfernt werden.
  • Bei manchen Ausführungsformen wird die Verkleidung 1105 aus einem Material hergestellt, das hinsichtlich der Selektivität auch von dem Material verschieden ist, das die Abstandshalter 1110/1175/1120 bildet.
  • 12 ist eine Schnittansicht der mehrschichtigen Stapelstruktur 1200 mit freiliegenden Teilen der Kanalseiten 1250L/1250U nach Entfernen von Dummy-Gate-Bereichen und Teilen einer Verkleidung 1225L/1225U.
  • Das Opfermaterial in dem unteren Dummy-Gate- 1125L und/oder dem oberen 1125U Dummy-Gate-Bereich wird selektiv entfernt von (z.B. um zu erzeugen): 1. einem unteren Gate-Hohlraum 1225L zwischen dem unteren Abstandshalter 1110 und dem Inter-Gate-Abstandshalter 1175 und 2. und einen oberem Gate-Hohlraum 1225U zwischen dem Inter-Gate-Abstandshalter 1175 und dem oberen Abstandshalter 1120.
  • Bei manchen Ausführungsformen werden die Opfermaterialien in dem unteren 1125L und dem oberen 1125U Dummy-Gate-Bereich durch eine Trockenätzung oder Exposition gegenüber Ammoniumhydroxid (NH4OH) bei höher als Raumtemperatur entfernt. Zu alternativen Verfahren zum Entfernen gehören Exposition gegenüber einer Lösung von Fluorwasserstoffsäure (HF) oder die Verwendung einer trockenchemischen Oxidätzung. Jegliches Material der Verkleidung 1105, das in dem unteren 1225L und/oder oberen 1225U Gate-Hohlraum verbleibt, kann unter Verwendung bekannter Verfahren entfernt werden, die selektiv gegenüber den Oberflächen der unteren 1250L und/oder der oberen 1250U freiliegenden Seiten des einzelnen vertikalen Kanals 850 und der Abstandshalter 1110/1175/1120 sind (sie nicht wesentlich entfernen).
  • 13 zeigt einen vertikalen rekonfigurierbaren Feldeffekttransistor (VRFET) 1300 nach dem Erzeugen von zwei Gate-Stapeln, einem unteren Gate-Stapel 1325L/1375L und einem oberen Gate-Stapel 1325U/1375U.
  • Bei manchen Ausführungsformen werden die Gate-Stapel 1325L/1375L und 1325U/1375U gleichzeitig gebildet und werden aus den gleichen Materialien hergestellt. Der untere Gate-Stapel 1325L/1375L wird aus einer Dünnschicht aus dielektrischem Material mit hohem k-Wert 1375L und einem Metall-Gate-Material 1325L hergestellt. Der obere Gate-Stapel 1325U/1375U wird aus einer Dünnschicht aus dielektrischem Material mit hohem k-Wert 1375U (dem gleichen Material wie 1375L) und einem Metall-Gate 1325U (das gleiche Material wie 1325L) hergestellt.
  • Der obere Gate-Stapel 1325U/1375U ist über den unteren Gate-Stapel 1325L/1375L gestapelt. Bei manchen Ausführungsformen weisen der obere Gate-Stapel 1325U/1375U und der untere Gate-Stapel 1325L/1375L die gleiche vertikale Projektion 1390 auf das Substrat 105 auf. Dies verringert die Grundfläche der Einheit 1300.
  • Sowohl der untere Gate-Stapel 1325L/1375L als auch der obere Gate-Stapel 1325U/1375U umschließen den gesamten einzelnen vertikalen Kanal 850.
  • Der untere Gate-Stapel 1325L/1375L und der obere Gate-Stapel 1325U/1375U sind aber durch den Inter-Gate-Abstandshalter 1175 elektrisch voneinander isoliert.
  • Die Dielektrikumschicht 1375L mit hohem k-Wert des unteren Gate-Stapels steht in direktem Kontakt mit der freiliegenden unteren Oberfläche 1360/1360L des vertikalen Kanals 850 und dem überlappten 1150L/1350L untenliegenden/unteren Silicid-Bereich 825.
  • Die Dielektrikumschicht 1375U mit hohem k-Wert des oberen Gate-Stapels steht in direktem Kontakt mit der freiliegenden oberen Oberfläche 1360/1360U des vertikalen Kanals 850 und dem überlappten 1150U/1350U obenliegenden/oberen Silicid-Bereich 830.
  • Mit anderen Worten umschließt der untere Gate-Stapel 1325L/1375L den unteren Schottky-Übergang 850L und überlappt 1250L ihn und umschließt der obere Gate-Stapel 1325U/1375U den oberen Schottky-Übergang 850U und überlappt 1250U ihn.
  • Die Überlappung 1350L des unteren Schottky-Übergangs 850L ermöglicht, dass eine an dem unteren Gate-Stapel 1325L/1375L anliegende Spannung den unteren Schottky-Übergang 850L steuert. Die Überlappung 1350U des oberen Schottky-Übergangs 850U ermöglicht, dass eine an dem oberen Gate-Stapel 1325U/1375U anliegende Spannung den oberen Schottky-Übergang 850U steuert.
  • Auch hier sind der untere Gate-Stapel 1325L/1375L und der obere Gate-Stapel 1325U/1375U durch den Inter-Gate-Abstandshalter 1175 elektrisch voneinander isoliert. Daher können der untere Schottky-Übergang 850L und der obere Schottky-Übergang 850U getrennt gesteuert werden.
  • Da der obere Gate-Stapel 1325U/1375U (und das den oberen Schottky-Übergang 850U überlappende 1350U) auf den unteren Gate-Stapel 1325L/1375L (und das den unteren Schottky-Übergang 850L überlappende 1350L) gestapelt ist, weist der VRFET 1300 einen einzigen vertikalen Kanal 850 auf. Demgemäß weist der VRFET 1300 eine stark verringerte Grundfläche auf.
  • Die Dielektrikumschichten mit hohem k-Wert des unteren 1375L und des oberen 1375U Gate-Stapels können aus einem dielektrischen Material mit einer Dielektrizitätskonstante von höher als 3,9, bevorzugter höher als 7,0 und noch bevorzugter höher als 10,0, hergestellt werden. Zu nichtbeschränkenden Beispielen von geeigneten Materialien für das Gate-Dielektrikummaterial 1375L/1375U gehören Oxide, Nitride, Oxynitride und eine beliebige Kombination davon. Zu Beispielen von Materialien mit hohem k-Wert (mit einer Dielektrizitätskonstante von höher als 7,0) gehören, ohne darauf beschränkt zu sein, Metalloxide, wie z.B. Hafniumoxid, Hafnium-Siliciumoxid, Hafnium-Siliciumoxynitrid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliciumoxid, Zirkonium-Siliciumoxynitrid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zinkniobat. Das Material mit hohem k-Wert kann ferner Dotierstoffe, wie z.B. Lanthan und Aluminium, enthalten.
  • Das Material der Gate-Dielektrikumschicht 1375L/1375U kann durch geeignete Abscheidungsverfahren gebildet werden, beispielsweise CVD, PECVD, ALD, Verdampfen, physikalische Gasphasenabscheidung (PVD), chemische Lösungsabscheidung und andere derartige Verfahren. Die Dicke des Gate-Dielektrikummaterials (1375L, 1375U) kann abhängig von dem Abscheidungsverfahren und von der Zusammensetzung und der Anzahl der verwendeten Dielektrikummaterialien mit hohem k-Wert variieren.
  • Das Gate-Metallmaterial 1325L/1325U ist ein leitfähiges Metall, das über dem/den Material(ein) des Gate-Dielektrikums 1375L/1375U abgeschieden wird, um den Gate-Stapel zu bilden. Zu nichtbeschränkenden Beispielen von geeigneten Gate-Metallmaterialien 1325L/1325U gehören Aluminium (Al), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti), Cobalt (Co) und eine beliebige Kombination davon. Das Gate-Metallmaterial 1325L/1325U kann durch ein geeignetes Abscheidungsverfahren, beispielsweise CVD, PECVD, PVD, Plattierung, thermische oder E-Strahlen-Verdampfung und Sputtern, abgeschieden werden.
  • 14 zeigt einen vertikalen rekonfigurierbaren Feldeffekttransistor (VRFET) 1400 nach dem Bilden von externen elektrischen Anschlüssen 1405/1425L/1425U/1430.
  • Auf der Struktur 1300 wird eine Zwischenschichtdielektrikumschicht (ILD) 1490 abgeschieden. Die ILD 1490 wird aus einem dielektrischen Material mit niedrigem k-Wert (z.B. mit einem k < 4,0) hergestellt, einschließlich, aber nicht darauf beschränkt, Siliciumoxid, Aufschleuderglas, ein fließfähiges Oxid, ein High-Density-Plasma-Oxid, Borphosphosilicatglas (BPSG) und einer beliebigen Kombination davon. Die ILD 1490 wird durch ein Abscheidungsverfahren, einschließlich, aber nicht darauf beschränkt, CVD, PVD, PECVD, ALD, Verdampfung, chemische Lösungsabscheidung und ähnliche Verfahren, abgeschieden.
  • Bei manchen Ausführungsformen wird die ILD 1490 aus dem gleichen Material, das die Deckschicht 1190 bildet, z.B. Siliciumdioxid, hergestellt.
  • Externe elektrische Anschlüsse 1405/1425L/1425U/1430 können durch verschiedene bekannte Verfahren gebildet werden. Beispielsweise werden in der ILD 1490 Gräben durch eine strukturierte Ätzung (RIE), z.B. unter Verwendung eines strukturierten Photoresists, erzeugt. Zu alternativen Verfahren gehört Laserbohren von Durchkontaktlöchern durch die ILD 1490.
  • Die Gräben werden mit einem leitfähigen Material oder einer Kombination von leitfähigen Materialien 1405/1425L/1425U/1430 gefüllt. Das leitfähige Material kann ein leitfähiges Metall sein, beispielsweise Aluminium (Al), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti), Cobalt (Co) und eine beliebige Kombination davon.
  • Das leitfähige Material des kann durch ein geeignetes Abscheidungsverfahren, beispielsweise CVD, PECVD, PVD, Plattierung, thermische oder E-Strahlen-Verdampfung und Sputtern, abgeschieden werden.
  • Beispielsweise füllt der Anschluss 1405 einen Graben/ein Durchkontakloch, bildet Kontakt mit der Substrat-Silicidschicht 805 und bildet einen externen elektrischen Anschluss mit dem unteren Schottky-Übergang 850L, d.h. einen unteren Source/Drain(S/D)-Anschluss 1405.
  • Der Anschluss 1430 füllt einen Graben/ein Durchkontaktloch, bildet Kontakt mit dem obenliegenden/oberen Silicid-Bereich 830 und bildet einen externen elektrischen Anschluss mit dem oberen Schottky-Übergang 850U, d.h. einen oberen S/D-Anschluss 1430.
  • Es wird angemerkt, dass, da der untere Schottky-Übergang 850L und der obere Schottky-Übergang 850U die untere bzw. obere S/D des VRFET 1400 bilden, keine Dotierung der unteren und oberen S/Ds notwendig ist.
  • Anschließend füllt der Anschluss 1425U einen Graben/ein Durchkontaktloch und bildet über das obere Metall-Gate 1325U Kontakt mit dem oberen Gate-Stapel 1325U/1375U.
  • Bei manchen Ausführungsformen füllt der Anschluss 1425I einen Graben/ein Durchkontaktloch, der/das mit einer elektrisch isolierenden Verkleidung 1426 verkleidet ist. Die Verkleidung 1426 kann durch eine konforme Abscheidung wie ALD gebildet werden. Die Verkleidung ist nicht vorhanden, wo der Anschluss 1425 über das untere Metall-Gate 1375L eine elektrische Verbindung 1427L mit dem unteren Gate-Stapel 1325L/1375L bildet. Die isolierende Verkleidung 1426 verhindert aber elektrischen Kontakt des Anschlusses 1425L mit dem oberen Gate-Stapel 1325U/1375U.
  • Die elektrisch isolierende Verkleidung 1426 bewahrt die elektrische Isolation zwischen dem unteren 1325L/1375L und dem oberen 1325U/1375U Gate-Stapel.
  • Ferner wird angemerkt, dass die Grundfläche der Einheit 1400 kleiner gemacht werden könnte, indem die eine oder mehreren der externen elektrischen Anschlüsse (z.B. 1405) außerhalb der Bildebene angeordnet werden, z.B. vor oder hinter dem gezeigten Schnitt 1400.
  • 15 zeigt einen Ablaufplan eines Verfahrens 1500 zur Herstellung eines vertikalen rekonfigurierbaren Feldeffekttransistors (VRFET).
  • Schritt 1505 des Verfahrens 1500 bildet einen einzelnen vertikalen Kanal 850. Ausführungsformen dieses Schritts werden in der Beschreibung der 1 bis 8 beschrieben.
  • Schritt 1510 des Verfahrens bildet den unteren 850L und den oberen 850U Schottky-Übergang, die mit dem entsprechenden untenliegenden/unteren Silicid-Bereich 825 bzw. obenliegenden/oberen Silicid-Bereich 830 verbunden sind. Ausführungsformen dieses Schritts werden in der Beschreibung der 6 bis 10 beschrieben.
  • Schritt 1515 des Verfahrens bildet die gestapelten und elektrisch (voneinander) isolierten unteren 1325L/1375L und oberen 1325U/1375U Gate-Stapel. Ausführungsformen dieses Schritts werden in der Beschreibung der 11 bis 13 beschrieben.
  • Schritt 1520 erzeugt die externen elektrischen Anschlüsse zu der unteren S/D 1405, der oberen S/D 1430, dem unteren Gate-Stapel 1425L und dem oberen Gate-Stapel 1425U. Ausführungsformen dieses Schritts werden in der Beschreibung von 14 beschrieben.
  • Der untere 1325L/1375L und der obere 1325U/1375U Gate-Stapel sind elektrisch isoliert und arbeiten daher unabhängig. Mit anderen Worten wird der untere Schottky-Übergang 850L von einer unteren Spannung gesteuert, die an dem Anschluss 1425L des unteren Gate-Stapels 1325L/1375L anliegt. Der obere Schottky-Übergang 850U wird von einer oberen Spannung gesteuert, die an dem Anschluss 1425U des oberen Gate-Stapels 1325U/1375U anliegt. Demgemäß werden der untere Schottky-Übergang 850L und der obere Schottky-Übergang 850U getrennt und unabhängig gesteuert.
  • Bei einer Ausführungsform wird ein erster Schottky-Übergang (850L oder 850U) gesteuert, um Strom, der durch den Kanal 850 fließt, ein- oder auszuschalten. Der andere Schottky-Übergang, ein zweiter Schottky-Übergang (850U oder 850L), wird gesteuert, um zu bestimmen, ob die Einheit 1400 die elektrischen Charakteristika eines p-FET oder eines n-FET aufweist.
  • Bei einem Beispiel wird die Einheit 1400 als ein n-FET vorgespannt, indem eine positive Spannung (z.B. von einer positiven Versorgungsspannung VDD) an den Anschluss des Gate-Stapels (1425U oder 1425L) angelegt wird, die den zweiten Schottky-Übergang (850U oder 850L) steuert, während eine logische Low- (LOW) Spannung an den ersten S/D-Anschluss (1405 oder 1430) angelegt wird und eine logisch High- (HIGH) Spannung an den zweiten S/D-Anschluss (1430 oder 1405) angelegt wird; während der Strom, der durch den Kanal 850 fließt, durch Anlegen einer HIGH- (oder LOW)-Spannung an den Anschluss des Gate-Stapels (1425L oder 1425U), die den ersten Schottky-Übergang (850L oder 850U) steuert, ein- (oder aus)-geschaltet werden kann.
  • Bei einem weiteren Beispiel, bei dem die Einheit 1400 als p-FET betrieben wird, wird die Einheit 1400 eingeschaltet, indem eine negative Spannung (z.B. von einer negativen Versorgungsspannung, VSS) oder Massespannung (GND) an den Anschluss des Gate-Stapels (1425U oder 1425L) angelegt wird, die den zweiten Schottky-Übergang (850U oder 850L) steuert, während eine HIGH-Spannung an den ersten S/D-Anschluss (1405 oder 1430) angelegt wird und eine LOW-Spannung an den zweiten S/D-Anschluss (1430 oder 1405) angelegt wird; während der Strom, der durch den Kanal 850 fließt, durch Anlegen einer LOW- (oder HIGH)-Spannung an den Anschluss des Gate-Stapels (1425L oder 1425U), die den ersten Schottky-Übergang (850L oder 850U) steuert, ein- (oder aus)-geschaltet werden kann.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung sind zum Zweck der Veranschaulichung gegeben worden und sind nicht als erschöpfend oder auf die offenbarten Ausführungsformen beschränkt vorgesehen. Dem Fachmann werden zahlreiche Modifikationen und Variationen nahe liegen, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Beispielsweise können die gemäß Ausführungsformen der vorliegenden Erfindung offenbarten Halbleitereinheiten, Strukturen und Verfahren bei Anwendungen, Hardware und/oder Elektroniksystemen eingesetzt werden. Zu geeigneter Hardware und geeigneten Systemen zum Implementieren von Ausführungsformen der Erfindung können, ohne darauf beschränkt zu sein, Personalcomputer, Datenübertragungsnetze, kommerzielle elektronische Systeme, tragbare Kommunikationseinheiten (z.B. Mobiltelefone und Smartphones), Solid-State-Medien-Speichereinheiten, Expert- und Artificial-Intelligence-Systeme, funktionelle Schaltungen usw. gehören. Systeme und Hardware, die die Halbleitereinheiten und Strukturen enthalten, werden als Ausführungsformen der Erfindung angesehen.
  • Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen und die praktische Anwendung oder die technische Verbesserung gegenüber Technologien auf dem Markt zu erklären oder um anderen Fachleuten das Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen. Mit anderer Terminologie beschriebene Einheiten, Komponenten, Elemente, Merkmale, Vorrichtungen, Systeme, Strukturen, Techniken und Verfahren, die im Wesentlichen die gleiche Funktion ausüben, auf die im Wesentlichen gleiche Weise arbeiten, im Wesentlichen die gleiche Verwendung haben und/oder ähnliche Schritte durchführen, werden als Ausführungsformen der vorliegenden Erfindung angesehen.

Claims (20)

  1. Rekonfigurierbarer Feldeffekttransistor (RFET), aufweisend: ein Substrat; einen vertikalen Kanal, wobei der vertikale Kanal aus einem Halbleitermaterial hergestellt ist, wobei der vertikale Kanal in Kontakt mit einem unteren Silicid-Bereich steht, der einen unteren Schottky-Übergang mit dem vertikalen Kanal bildet, und einem oberen Silicid-Bereich, der einen oberen Schottky-Übergang mit dem vertikalen Kanal bildet, wobei der untere Silicid-Bereich und der obere Silicid-Bereich jeweils eine Source/Drain (S/D) des Transistors sind; einen unteren Gate-Stapel, der den vertikalen Kanal umgibt und eine untere Überlappung aufweist, die den unteren Schottky-Übergang umschließt; und einen oberen Gate-Stapel, der den vertikalen Kanal umgibt und eine obere Überlappung aufweist, die den oberen Schottky-Übergang umschließt, wobei der untere Gate-Stapel von dem oberen Gate-Stapel elektrisch isoliert ist.
  2. RFET nach Anspruch 1, wobei der obere Gate-Stapel über den unteren Gate-Stapel gestapelt ist und ein Inter-Gate-Abstandshalter zwischen dem oberen Gate-Stapel und dem unteren Gate-Stapel angeordnet ist, wobei der Inter-Gate-Abstandshalter aus elektrisch isolierendem Material hergestellt ist, das den unteren Gate-Stapel elektrisch von dem oberen Gate-Stapel isoliert.
  3. RFET nach Anspruch 1, wobei der obere Gate-Stapel an eine externe obere Spannung angeschlossen ist und der untere Gate-Stapel an eine externe untere Spannung angeschlossen ist, wobei die externe obere Spannung eine von der externen unteren Spannung verschiedene Spannung ist.
  4. RFET nach Anspruch 1, wobei eine externe untere Spannung an den unteren Gate-Stapel angelegt ist, die den unteren Schottky-Übergang steuert, und eine externe obere Spannung an den oberen Gate-Stapel angelegt ist, die den oberen Schottky-Übergang steuert, und der untere Schottky-Übergang und der obere Schottky-Übergang getrennt und unabhängig gesteuert werden.
  5. RFET nach Anspruch 4, wobei eine an einen ersten Gate-Stapel angelegte externe Spannung Stromfluss durch den Kanal steuert.
  6. RFET nach Anspruch 5, wobei eine an einen zweiten Gate-Stapel angelegte externe Spannung bestimmt, ob der RFET elektrische Charakteristika eines p-FET oder eines n-FET aufweist.
  7. RFET nach Anspruch 1, wobei die untere Überlappung zwischen 1 Nanometer (nm) und 10 nm beträgt.
  8. RFET nach Anspruch 1, wobei die obere Überlappung zwischen 1 Nanometer (nm) und 10 nm beträgt.
  9. Rekonfigurierbarer Feldeffekttransistor (RFET), aufweisend: ein Halbleitersubstrat; einen vertikalen Kanal, wobei der vertikale Kanal aus Silicium hergestellt ist, wobei der vertikale Kanal in Kontakt mit einem unteren Silicid-Bereich steht, der einen unteren Schottky-Übergang mit dem vertikalen Kanal bildet, und einem oberen Silicid-Bereich, der einen oberen Schottky-Übergang mit dem vertikalen Kanal bildet, wobei der untere Silicid-Bereich und der obere Silicid-Bereich jeweils eine Source/Drain (S/D) sind; einen unteren Gate-Stapel, der den vertikalen Kanal umgibt und eine untere Überlappung aufweist, die den unteren Schottky-Übergang umschließt; und einen oberen Gate-Stapel, der den vertikalen Kanal umgibt und eine obere Überlappung aufweist, die den oberen Schottky-Übergang umschließt; und wobei ein Inter-Gate-Abstandshalter zwischen dem unteren Gate-Stapel und dem oberen Gate-Stapel abgeschieden ist, wobei der Inter-Gate-Abstandshalter den unteren Gate-Stapel elektrisch von dem oberen Gate-Stapel isoliert, wobei der obere Gate-Stapel über den unteren Gate-Stapel gestapelt ist, so dass der obere Gate-Stapel und der untere Gate-Stapel die gleiche vertikale Projektion auf das Halbleitersubstrat aufweisen.
  10. RFET nach Anspruch 9, wobei der vertikale Kanal undotiert ist.
  11. RFET nach Anspruch 9, ferner aufweisend einen unteren Abstandshalter zwischen dem Substrat und dem unteren Gate-Stapel und einen oberen Abstandshalter über dem oberen Gate-Stapel.
  12. Verfahren zur Herstellung eines rekonfigurierbaren Feldeffekttransistors (RFET), aufweisend die Schritte: Bilden eines einzelnen vertikalen Kanals senkrecht zu einem Substrat, wobei der einzelne vertikale Kanal aus einem Halbleitermaterial hergestellt wird, wobei der einzelne vertikale Kanal eine Kanaloberfläche, eine Kanalunterseite und eine Kanaloberseite aufweist; Abscheiden einer Metallschicht, die die Kanaloberfläche an der Kanalunterseite und der Kanaloberseite umgibt; Tempern, um einen unteren Silicid-Bereich und einen oberen Silicid-Bereich zu erzeugen, wobei der untere Silicid-Bereich eine erste S/D und einen unteren Schottky-Übergang zwischen der ersten S/D und dem vertikalen Kanal bildet und der obere Silicid-Bereich eine zweite S/D und einen oberen Schottky-Übergang zwischen der zweiten S/D und der Kanaloberseite bildet; Bilden eines unteren Gate-Stapels, der den unteren Schottky-Übergang umschließt; Bilden eines oberen Gate-Stapels, der den oberen Schottky-Übergang umschließt; und Erzeugen eines externen elektrischen Anschlusses zu jedem von dem unteren Silicid-Bereich, dem oberen Silicid-Bereich, dem unteren Gate-Stapel und dem oberen Gate-Stapel.
  13. Verfahren nach Anspruch 12, wobei das Tempern fortgesetzt wird, bis sich der untere Schottky-Übergang an einer unteren Position befindet, an der der untere Gate-Stapel den unteren Schottky-Übergang mit einer unteren Überlappung umschließt.
  14. Verfahren nach Anspruch 12, wobei das Tempern fortgesetzt wird, bis sich der obere Schottky-Übergang an einer oberen Position befindet, an der der obere Gate-Stapel den oberen Schottky-Übergang mit einer oberen Überlappung umschließt.
  15. Verfahren nach Anspruch 12, wobei der untere Gate-Stapel und der obere Gate-Stapel elektrisch voneinander isoliert sind.
  16. Verfahren nach Anspruch 15, ferner aufweisend den Schritt des Bildens eines Inter-Gate-Abstandshalters zwischen dem unteren Gate-Stapel und dem oberen Gate-Stapel.
  17. Verfahren nach Anspruch 12, wobei der externe elektrische Anschluss an den unteren Gate-Stapel elektrisch von dem oberen Gate-Stapel isoliert ist.
  18. Verfahren nach Anspruch 12, ferner aufweisend den Schritt des Anlegens einer ersten Spannung an einen ersten Gate-Stapel, der einer von dem oberen und dem unteren Gate-Stapel ist, und einer zweiten Spannung an einen zweiten der Gate-Stapel, der ebenfalls einer von dem oberen und dem unteren Gate-Stapel ist.
  19. Verfahren nach Anspruch 18, wobei die erste Spannung einen Strom steuert, der durch den einzelnen vertikalen Kanal fließt.
  20. Verfahren nach Anspruch 18, wobei die zweite Spannung steuert, ob der RFET die Charakteristika eines p-FET oder eines n-FET aufweist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502105B2 (en) * 2021-04-06 2022-11-15 Macronix International Co., Ltd. Semiconductor structure and a method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083747B2 (en) 2014-04-23 2018-09-25 University Of Connecticut Tube-shaped reconfigurable phase change device having multiple sets of contacts
DE102016111237B3 (de) 2016-06-20 2017-11-23 Namlab Ggmbh Rekonfigurierbarer Nanodraht-Feldeffekt-Transistor und dessen Herstellung sowie ein Nanodraht-Array und dessen Rekonfigurierung
KR101881068B1 (ko) 2017-07-17 2018-07-23 아주대학교산학협력단 재구성 가능한 전계 효과 트랜지스터 및 재구성 가능한 전계 효과 트랜지스터의 제조 방법
US10276714B2 (en) 2017-08-09 2019-04-30 International Business Machines Corporation Twin gate field effect diode
US10553708B2 (en) * 2017-08-29 2020-02-04 International Business Machines Corporation Twin gate tunnel field-effect transistor (FET)
CN110164958B (zh) 2019-04-25 2020-08-04 华东师范大学 一种非对称型的可重构场效应晶体管

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