DE112020006238T5

DE112020006238T5 - Resistive speicherzellen mit wahlfreiem zugriff, integriert mit vertikalen feldeffekttransistoren mit gemeinsam genutztem gate

Info

Publication number: DE112020006238T5
Application number: DE112020006238.4T
Authority: DE
Inventors: Alexander Reznicek; Bahman Hekmatshoartabari; Takashi Ando
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2019-12-20
Filing date: 2020-12-04
Publication date: 2022-11-17
Also published as: JP2023506943A; CN114846621A; AU2020410300B2; KR20220092535A; US20210193737A1; US11222922B2; AU2020410300A1; KR102644159B1; GB202208675D0; WO2021124003A1; GB2605327A

Abstract

Eine Zwei-Transistoren-Zwei-Widerstände(2T2R)-Struktur eines resistiven Speichers mit wahlfreiem Zugriff (ReRAM) und ein Verfahren für ein Bilden derselben weist zwei vertikale Feldeffekttransistoren (VFETs) auf, die auf einem Substrat (102) ausgebildet sind, wobei jeder VFET einen epitaxialen Bereich (410) aufweist, der sich über einem Kanalbereich (302) und unter einer dielektrischen Abdeckung (308) befindet. Der epitaxiale Bereich (410) weist zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form auf, die sich horizontal über den Kanalbereich (302) hinaus erstrecken. Ein Metall-Gate-Material (602) ist auf und um den Kanalbereich (302) herum angeordnet. Ein Teilbereich des Metall-Gate-Materials (602) befindet sich zwischen den zwei VFETs. Ein ReRAM-Stapel ist innerhalb von zwei Öffnungen (1010) benachbart zu einer Seite jedes VFET abgeschieden, die dem Teilbereich des Metall-Gate-Materials (602) gegenüberliegt, der sich zwischen den zwei VFETs befindet. Ein Teilbereich des epitaxialen Bereichs (410), der sich in einem direkten Kontakt mit dem ReRAM-Stapel befindet, wirkt als eine untere Elektrode für die ReRAM-Struktur.

Description

HINTERGRUND
Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet magnetischer Speichereinheiten und spezieller auf ein Integrieren von Einheiten resistiver Speicher mit wahlfreiem Zugriff (ReRAMs) mit vertikalen Feldeffekttransistoren (VFETs) mit gemeinsam genutztem Gate.
Bei ReRAMs handelt es sich um eine der vielversprechendsten Technologien für nicht-flüchtige Speichereinheiten. Dank des Betriebs mit geringer Leistung und hoher Geschwindigkeit, der CMOS-kompatiblen Integration mit hoher Dichte und der hohen Zyklus-Beständigkeit wird die ReRAM-Technologie zur Hauptoption für Speicheranordnungen mit hoher Dichte und neuartige In-Memory-Datenverarbeitungssysteme.
Der wesentliche ReRAM-Mechanismus beruht auf der Bildung und einem Reißen eines leitenden Filaments im Nanobereich, das üblicherweise zwischen zwei Elektroden ausgebildet ist, was in einem wiederholbaren resistiven Schalten zwischen einem Zustand mit einem hohen Widerstand und einem Zustand mit einem niedrigen Widerstand resultiert. Ein Nachteil des ReRAM-Mechanismus liegt darin, dass er auf Zufälligkeit beruht und sich die Position des leitenden Filaments nicht unter Kontrolle befindet. Daher sind verbesserte Auslegungen und Techniken für die Bildung von ReRAM-Einheiten wünschenswert.
KURZDARSTELLUNG
Durch die Bereitstellung eines Verfahrens für ein Bilden einer Halbleitereinheit, das ein Bilden von zwei vertikalen Feldeffekttransistoren auf einem Substrat aufweist, wobei jeder der vertikalen Feldeffekttransistoren einen epitaxialen Bereich aufweist, der sich über einem Kanalbereich und unter einer dielektrischen Abdeckung befindet, werden Nachteile des Stands der Technik überwunden und werden zusätzliche Vorteile bereitgestellt. Der epitaxiale Bereich weist zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form auf, die sich horizontal über den Kanalbereich hinaus erstrecken. Ein Metall-Gate-Material wird auf und um den Kanalbereich herum angeordnet, wobei sich ein Teilbereich des Metall-Gate-Materials zwischen den zwei vertikalen Feldeffekttransistoren befindet. Eine dielektrische Zwischenebenen-Schicht über dem Metall-Gate-Material wird zurückgesetzt, um zwei Öffnungen zu bilden, wobei sich jede Öffnung benachbart zu einer Seite jedes vertikalen Feldeffekttransistors befindet, die dem Teilbereich des Metall-Gate-Materials gegenüberliegt, der sich zwischen den zwei vertikalen Feldeffekttransistoren befindet. Jede Öffnung legt einen Teilbereich des epitaxialen Bereichs jedes vertikalen Feldeffekttransistors frei. In jeder Öffnung wird ein Stapel eines resistiven Speichers mit wahlfreiem Zugriff abgeschieden, wobei der Stapel des resistiven Speichers mit wahlfreiem Zugriff eine Oxidschicht, die sich direkt über dem freiliegenden Teilbereich des epitaxialen Bereichs befindet, eine obere Elektrodenschicht direkt über der Oxidschicht sowie eine Metallfüllung über der oberen Elektrodenschicht aufweist. Der freiliegende Teilbereich des epitaxialen Bereichs wirkt als eine untere Elektrode für den Stapel des resistiven Speichers mit wahlfreiem Zugriff.
Eine weitere Ausführungsform der vorliegenden Erfindung stellt ein Verfahren für ein Bilden einer Halbleitereinheit bereit, das ein Bilden einer dotierten Source auf einem Substrat, ein Bilden eines Dummy-Gates auf der dotierten Source, wobei das Dummy-Gate zwischen einem ersten Abstandshalter, der auf der dotierten Source angeordnet ist, und einem zweiten Abstandshalter angeordnet wird, der auf dem Dummy-Gate angeordnet ist. In dem Dummy-Gate, dem ersten Abstandshalter und dem zweiten Abstandshalter werden zwei Gräben gebildet, um die dotierte Source freizulegen und eine epitaxiale Schicht innerhalb jedes Grabens weg von der dotierten Source aufzuwachsen, um zwei Fins zu bilden. Jeder Fin weist einen Kanalbereich auf, der sich von der dotierten Source aus und durch das Dummy-Gate hindurch erstreckt. Ein oberer Teilbereich von jedem der Fins wird zurückgesetzt, um eine dielektrische Abdeckung zu bilden. Auf einem Teilbereich der Fins wird ein epitaxialer Bereich aufgewachsen, um einen Source-/Drain-Bereich über dem Dummy-Gate und unter der dielektrischen Abdeckung zu bilden, wobei der epitaxiale Bereich zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form aufweist, die sich horizontal über die Fins hinaus erstrecken. Das Dummy-Gate wird durch einen Gate-Stapel ersetzt, der ein Metall-Gate-Material aufweist, das den Kanalbereich umgibt, wobei sich ein Teilbereich des Gate-Stapels zwischen den zwei Fins befindet. Das Metall-Gate-Material wird geätzt, um den epitaxialen Bereich freizulegen. Eine dielektrische Zwischenebenen-Schicht wird gebildet, um den epitaxialen Bereich von dem Metall-Gate-Material zu trennen. Die dielektrische Zwischenebenen-Schicht wird dann zurückgesetzt, um zwei Öffnungen zu bilden, wobei jede Öffnung einen Teilbereich des epitaxialen Bereichs freilegt, der dem Teilbereich des Gate-Stapels gegenüberliegt, der sich zwischen den zwei Fins befindet. Innerhalb jeder Öffnung wird eine Oxidschicht konform abgeschieden, und eine obere Elektrodenschicht wird direkt über der Oxidschicht gebildet.
Eine weitere Ausführungsform der vorliegenden Erfindung stellt eine Halbleitereinheit bereit, die zwei vertikale Feldeffekttransistoren aufweist, wobei jeder vertikale Feldeffekttransistor einen epitaxialen Bereich aufweist, der sich über einem Kanalbereich und unter einer dielektrischen Abdeckung befindet. Der epitaxiale Bereich weist zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form auf, die sich horizontal über den Kanalbereich hinaus erstrecken. Auf und um den Kanalbereich herum ist ein Metall-Gate-Material angeordnet, wobei sich ein Teilbereich des Metall-Gate-Materials zwischen den zwei vertikalen Feldeffekttransistoren befindet. Über dem Metall-Gate-Material und zwei Strukturen von resistiven Speichern mit wahlfreiem Zugriff befindet sich eine dielektrische Zwischenebenen-Schicht. Jeder resistive Speicher mit wahlfreiem Zugriff befindet sich benachbart zu einer Seite eines vertikalen Feldeffekttransistors der zwei vertikalen Feldeffekttransistoren, die dem Teilbereich des Metall-Gate-Materials gegenüberliegt, der sich zwischen den zwei vertikalen Feldeffekttransistoren befindet. Jede der Strukturen von resistiven Speichern mit wahlfreiem Zugriff weist eine Oxidschicht, die sich direkt über dem epitaxialen Bereich befindet, eine obere Elektrodenschicht direkt über der Oxidschicht sowie eine Metallfüllung über der oberen Elektrodenschicht auf. Der epitaxiale Bereich wirkt als eine untere Elektrode für die Struktur des resistiven Speichers mit wahlfreiem Zugriff.
Figurenliste
Die folgende detaillierte Beschreibung, die als ein Beispiel angegeben ist und die Erfindung nicht nur auf diese beschränken soll, wird am besten in Verbindung mit den beigefügten Zeichnungen betrachtet, in denen:

1 eine Querschnittsansicht einer Halbleitereinheit in einem Zwischenschritt während eines Verfahrens für ein Herstellen von zwei vertikalen Feldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Erfindung ist.
2 eine Querschnittsansicht der Halbleitereinheit ist, die ein Bilden von Gräben durch eine dielektrische Deckschicht, einen zweiten Abstandshalter, ein Dummy-Gate sowie einen ersten Abstandshalter hindurch zum Freilegen einer dotierten Source gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
3 eine Querschnittsansicht der Halbleitereinheit nach einem Aufwachsen einer epitaxialen Schicht weg von der dotierten Source zur Bildung eines epitaxialen Kanalbereichs in jedem der Gräben gemäß einer Ausführungsform der vorliegenden Erfindung ist.
4 eine Querschnittsansicht der Halbleitereinheit nach einem Entfernen einer dielektrischen Deckschicht und einem Bilden eines epitaxialen Bereichs auf dem Kanalbereich gemäß einer Ausführungsform der vorliegenden Erfindung ist.
5 eine Querschnittsansicht der Halbleitereinheit nach einem Entfernen einer dünnen Oxidschicht und einem konformen Abscheiden eines dielektrischen Gate-Materials und eines Austrittsarbeits-Metalls gemäß einer Ausführungsform der vorliegenden Erfindung ist.
6 eine Querschnittsansicht der Halbleitereinheit nach einem Füllen mit einem Metall-Gate-Material und einem Durchführen eines Planarisierungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung ist.
7 eine Querschnittsansicht der Halbleitereinheit nach einem teilweisen Zurücksetzen des Metall-Gate-Materials gemäß einer Ausführungsform der vorliegenden Erfindung ist.
8 eine Querschnittsansicht der Halbleitereinheit nach einem Abscheiden einer dielektrischen Zwischenebenen-Schicht auf dem Metall-Gate-Material und einem Durchführen eines Planarisierungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung ist.
9 eine Querschnittsansicht der Halbleitereinheit nach einem Bilden einer Maske auf der dielektrischen Zwischenebenen-Schicht gemäß einer Ausführungsform der vorliegenden Erfindung ist.
10 eine Querschnittsansicht der Halbleitereinheit nach einem Zurücksetzen von Teilbereichen der dielektrischen Zwischenebenen-Schicht und eines Abstandshalters gemäß einer Ausführungsform der vorliegenden Erfindung ist.
11 eine Querschnittsansicht der Halbleitereinheit nach einem Entfernen der Maske gemäß einer Ausführungsform der vorliegenden Erfindung ist.
12 eine Querschnittsansicht der Halbleitereinheit nach einem Abscheiden einer Oxidschicht gemäß einer Ausführungsform der vorliegenden Erfindung ist.
13 eine Querschnittsansicht der Halbleitereinheit nach einem Abscheiden einer Elektrode gemäß einer Ausführungsform der vorliegenden Erfindung ist.
14 eine Querschnittsansicht der Halbleitereinheit nach einem Abscheiden einer Metallfüllung gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
15 eine Querschnittsansicht der Halbleitereinheit nach einem Bilden von ReRAM-Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung ist.

Die Zeichnungen sind nicht zwangsläufig maßstabsgetreu. Die Zeichnungen sind lediglich schematische Darstellungen, die keine spezifischen Parameter der Erfindung zeichnerisch darstellen sollen. Die Zeichnungen sollen nur typische Ausführungsformen der Erfindung darstellen. In den Zeichnungen stellt eine gleiche Bezifferung gleiche Elemente dar.
DETAILLIERTE BESCHREIBUNG
Hierin sind detaillierte Ausführungsformen der beanspruchten Strukturen und Verfahren offenbart; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich illustrativ für die beanspruchten Strukturen und Verfahren sind, die in verschiedenen Formen ausgeführt werden können. Diese Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die exemplarischen Ausführungsform beschränkt ausgelegt werden, die hierin dargelegt sind. In der Beschreibung können Details allgemein bekannter Merkmale und Techniken weggelassen sein, um eine unnötige Verschleierung der dargestellten Ausführungsformen zu vermeiden.
Zu Zwecken der Beschreibung beziehen sich Begriffe, wie beispielsweise „oberer/obere/oberes“, „unterer/untere/unteres“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ sowie Ableitungen derselben im Folgenden auf die offenbarten Strukturen und Verfahren, wie sie in den Zeichnungsfiguren orientiert sind. Mit Begriffen, wie beispielsweise „über“, „darüber liegend“, „oben auf“, „auf der Oberseite“, „positioniert auf“ oder „positioniert oben auf“, ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, auf einem zweiten Element vorhanden ist, wie beispielsweise auf einer zweiten Struktur, wobei dazwischenliegende Elemente, wie beispielsweise eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Mit dem Begriff „in einem direkten Kontakt mit“ ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, und ein zweites Element, wie beispielsweise eine zweite Struktur, ohne irgendwelche dazwischenliegenden leitenden Schichten, isolierenden Schichten oder Halbleiterschichten an der Grenzfläche der zwei Elemente verbunden sind.
Es versteht sich, dass, wenngleich die Begriffe erster/erste/erstes, zweiter/zweite/zweites etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe werden lediglich dazu verwendet, ein Element von einem anderen Element zu unterscheiden. Somit kann ein nachstehend erörtertes erstes Element als ein zweites Element bezeichnet werden, ohne von dem Umfang des vorliegenden Konzepts abzuweichen.
Im Interesse, die Darstellung von Ausführungsformen der vorliegenden Erfindung nicht zu verschleiern, können in der folgenden detaillierten Beschreibung einige Prozessschritte oder Arbeitsgänge, die auf dem Fachgebiet bekannt sind, zur Präsentation und zu Darstellungszwecken miteinander kombiniert sein und können in einigen Fällen nicht im Detail beschrieben sein. In anderen Fällen ist es möglich, dass einige Prozessschritte oder Arbeitsgänge, die auf dem Fachgebiet bekannt sind, überhaupt nicht beschrieben sind. Es versteht sich, dass die folgende Beschreibung vielmehr auf die charakteristischen Merkmale oder Elemente von verschiedenen Ausführungsformen der vorliegenden Erfindung ausgerichtet ist.
ReRAM-Strukturen weisen üblicherweise eine obere Elektrode, eine untere Elektrode sowie eine Oxidschicht auf, die zwischen den zwei Elektroden positioniert ist. Bei Oxid-ReRAMs ist eine Galvanoformung für ein stromführendes Element notwendig. Dieser Prozess beruht auf Zufälligkeit, so dass ein Steuern der Position des stromführenden Filaments des Oxid-ReRAM erschwert wird. Dadurch resultiert eine höhere Bildungsspannung, wenn die ReRAM-Zelle skaliert wird, sowie eine höhere Variabilität der Einheit.
Darüber hinaus zeigen die Widerstandszustände nach dem Bilden (d.h. der Zustand mit einem niedrigen Widerstand (LRS) und der Zustand mit einem hohen Widerstand (HRS)) aufgrund der Zufälligkeit bei dem Galvanoformungs-Prozess breite Verteilungen, die das Speicherfenster einengen. Ein Oxid-ReRAM erfordert üblicherweise einen Stromsteuerungs-Feldeffekttransistor (FET), um eine Ein-Transistor-Ein-Widerstand(1T1R)-Struktur zu bilden. Dieser Prozess geht üblicherweise mit einer Einbuße in Bezug auf die Fläche der Einheit einher.
Daher stellen Ausführungsformen der vorliegenden Erfindung ein Verfahren und eine zugehörige Struktur für ein Herstellen einer Zwei-Transistoren-Zwei-Widerstände(2T2R)-ReRAM-Struktur bereit, bei der zwei Feldeffekttransistoren ein Metall-Gate gemeinsam nutzen. Die vorgeschlagenen Ausführungsformen können die Zufälligkeit bei der Galvanoformung des stromführenden Filaments reduzieren, wobei sie bewirken, dass die Einheit weniger anfällig in Bezug auf die Variabilität von ReRAM-Zuständen ist, und wobei sie die Skalierbarkeit der Einheit verbessern. Insbesondere stellen die vorgeschlagenen Ausführungsformen eine vertikal gestapelte nicht flüchtige 2T2R-Speicherzelle für feldprogrammierbare Gate-Arrays (FPGAs) bereit, bei der zwei Oxid-ReRAMs mit zwei vertikalen Feldeffekttransistoren co-integriert sind, die ein Metall-Gate gemeinsam nutzen, wobei Teilbereiche der oberen Source-/Drain-Bereiche der VFETs als untere Elektrode für die ReRAM-Strukturen verwendet werden.
Eine Weise, die Zwei-Transistoren-Zwei-Widerstände-ReRAM-Struktur zu bilden, weist ein Bilden von zwei VFET-Einheiten mit einem gemeinsam genutzten Metall-Gate, wobei jede VFET-Einheit einen (facettierten) epitaxialen Bereich mit hervorstehenden äußeren Teilbereichen aufweist, ein Bilden eines ReRAM-Stapels direkt über den epitaxialen Bereichen der VFET-Einheiten auf, wobei der ReRAM-Stapel eine Oxidschicht über einer Elektrodenschicht sowie eine Metallfüllung über der Elektrodenschicht aufweist, wobei sich die Oxidschicht in einem direkten Kontakt mit den hervorstehenden äußeren Teilbereichen der (facettierten) epitaxialen Bereiche befindet, die als die untere Elektrode für jedes der ReRAM-Elemente wirkt. Eine Ausführungsform, durch welche die Zwei-Transistoren-Zwei-Widerstände-ReRAM-Struktur gebildet werden kann, ist nachstehend durch Bezugnahme auf die beigefügten Zeichnungen in den 1 bis 15 detailliert beschrieben.
Nunmehr bezugnehmend auf 1 ist eine Querschnittsansicht einer Halbleitereinheit 100 in einem Zwischenschritt während eines Verfahrens für ein Herstellen eines vertikalen Feldeffekttransistors (VFET) gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt.
An diesem Punkt des Herstellungsprozesses weist die Halbleitereinheit 100 ein Dummy-Gate 120 und eine dielektrische Deckschicht 140 auf, die auf einem Halbleitersubstrat 120 (im Folgenden „Substrat“) angeordnet sind. Das Substrat 102 weist zum Beispiel ein Bulk-Halbleitersubstrat auf. Das Substrat 102 weist ein oder mehrere Halbleitermaterialien auf. Nicht beschränkende Beispiele für geeignete Halbleitermaterialien für das Substrat 102 können Silicium (Si), gestrecktes Si, Siliciumcarbid (SiC), Germanium (Ge), Siliciumgermanium (SiGe), Siliciumgermaniumkohlenstoff (SiGeC), Si-Legierungen, Ge-Legierungen, III-V-Materialien (z.B. Galliumarsenid (GaAs), Indiumarsenid (InAs), Indiumphosphid (InP) oder Aluminiumarsenid (AlAs)), II-VI-Materialien (z.B. Cadmiumselenid (CdSe), Cadmiumsulfid (CdS), Cadmiumtellurid (CdTe), Zinkoxid (ZnO), Zinkselenid (ZnSe), Zinksulfid (ZnS) oder Zinktellurid (ZnTe)) oder irgendeine Kombination derselben umfassen. Bei einer Ausführungsform kann das Substrat 102 Germanium aufweisen.
Eine dotierte Source 108 ist auf dem Substrat 102 über einer gegendotierten Schicht 104 angeordnet. Die dotierte Source 108 und die gegendotierte Schicht 104 werden durch Einbauen von Dotierstoffen in das Substrat 102 oder über epitaxiales Aufwachsen auf dem Substrat 102 gebildet. Gemäß einer Ausführungsform ist die dotierte Source 108 mit einem Dotierstoff hoch dotiert, bei dem es sich um einen Dotierstoff vom p-Typ (z.B. Bor oder Gallium) oder um einen Dotierstoff vom n-Typ (z.B. Phosphor oder Arsen) handeln kann. Die gegendotierte Schicht 104 weist einen Dotierstoff auf, der anders als der Dotierstoff in der dotierten Source 108/gegenteilig zu diesem ist. Wenn die dotierte Source 108 zum Beispiel einen Dotierstoff vom p-Typ aufweist, weist die gegendotierte Schicht 104 einen Dotierstoff vom n-Typ auf, und wenn die dotierte Source 108 einen Dotierstoff vom n-Typ aufweist, weist die gegendotierte Schicht 104 einen Dotierstoff vom p-Typ auf. Die dotierte Source 108 ist hoch dotiert, wobei sie eine Dotierstoffkonzentration aufweist, die zwischen etwa 10¹⁹ Atome/cm³ und etwa 10²² Atome/cm³ variiert. Eine Dicke der gegendotierten Schicht kann in einem Bereich liegen, der von etwa 5 nm bis etwa 50 nm oder von etwa 10 nm bis etwa 20 nm variiert. Eine Dicke der dotierten Source 108 kann in einem Bereich liegen, der von etwa 50 nm bis etwa 250 nm oder von etwa 100 nm bis etwa 200 nm variiert.
Das Dummy-Gate 120 ist auf der dotierten Source 108 zwischen einem ersten Abstandshalter 116 und einem zweiten Abstandshalter 118 angeordnet. Der erste Abstandshalter 116 ist auf der dotierten Source 108 abgeschieden, das Dummy-Gate 120 ist auf dem ersten Abstandshalter 116 abgeschieden und der zweite Abstandshalter 118 ist auf dem Dummy-Gate 120 abgeschieden. Der erste Abstandshalter 116 und der zweite Abstandshalter 118 können ein isolierendes Material aufweisen, zum Beispiel Siliciumdioxid, Siliciumnitrid, SiOCN oder SiBCN. Weitere nicht beschränkende Beispiel von Materialien für den ersten Abstandshalter 116 und den zweiten Abstandshalter 118 weisen dielektrische Oxide (z.B. Siliciumoxid), dielektrische Nitride (z.B. Siliciumnitrid), dielektrische Oxynitride oder irgendeine Kombination derselben auf. Materialien für ein Bilden des ersten Abstandshalters 116 und des zweiten Abstandshalters 118 werden durch einen üblichen Abscheidungsprozess abgeschieden, darunter zum Beispiel chemische Gasphasenabscheidung (CVD) oder physikalische Gasphasenabscheidung (PVD). Der erste Abstandshalter 116 und der zweite Abstandshalter 118 können jeweils eine Dicke aufweisen, die zwischen etwa 3 nm und etwa 15 nm oder zwischen etwa 5 nm und etwa 10 nm variiert.
Das Dummy-Gate 120 weist ein Opfer-Gate-Material auf, zum Beispiel amorphes Silicium (aSi) oder polykristallines Silicium (Polysilicium). Das Opfer-Gate-Material kann durch einen Abscheidungsprozess abgeschieden werden, darunter PVD, CVD, plasmaunterstützte chemische Gasphasenabscheidung (PECVD), induktiv gekoppelte plasmachemische Gasphasenabscheidung (ICP CVD) oder irgendeine Kombination derselben, jedoch nicht beschränkt auf diese. Das Opfer-Gate-Material, aus dem das Dummy-Gate 120 gebildet wird, weist eine Dicke auf, die zwischen etwa 8 nm und etwa 100 nm oder zwischen etwa 10 nm und etwa 30 nm variiert.
Die dielektrische Deckschicht 140 wird auf dem zweiten Abstandshalter 118 über dem Dummy-Gate 120 abgeschieden. Nicht beschränkende Beispiele von Materialien für die dielektrische Deckschicht 140 umfassen Siliciumdioxid, ein Tetraethylorthosilicat(TEOS)-Oxid, ein Oxid aus einem Plasma mit hohem Aspektverhältnis (HARP, High Aspect Ratio Plasma), ein Hochtemperatur-Oxid (HTO), ein Oxid aus einem Plasma mit hoher Dichte (HDP), Oxide (z.B. Siliciumoxide), die durch einen atomaren Schichtabscheidungs(ALD)-Prozess gebildet werden, oder irgendeine Kombination derselben. Die dielektrische Deckschicht 140 weist eine Dicke in einem Bereich auf, der zwischen etwa 30 nm und etwa 200 nm oder zwischen etwa 50 nm und etwa 100 nm variiert.
Nunmehr bezugnehmend auf 2 ist eine Querschnittsansicht der Halbleitereinheit 100 gezeigt, die ein Bilden von Gräben 204 durch die dielektrische Deckschicht 140, den zweiten Abstandshalter 118 und das Dummy-Gate 120 hindurch zum Freilegen des ersten Abstandshalters 116 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
Die Gräben 204 erstrecken sich von einer oberen Oberfläche der dielektrischen Deckschicht 140 aus bis zu einer oberen Oberfläche des ersten Abstandshalters 116, wobei sie den ersten Abstandshalter 116 freilegen. Die Gräben 204 werden mittels Durchführens eines Ätzprozesses gebildet, der selektiv in Bezug auf das den ersten Abstandshalter 116 bildende Material ist (dieses nicht wesentlich entfernt). Bei dem Ätzprozess kann es sich zum Beispiel um reaktives lonenätzen (RIE) handeln. Wie einem Fachmann bekannt ist, können mehrere Ätzprozesse durchgeführt werden, um die Gräben 204 zu bilden. Zum Beispiel wird ein in Bezug auf das Material des zweiten Abstandshalters 118 selektiver erster Ätzprozess durchgeführt, um einen Teilbereich der dielektrischen Deckschicht 140 zu entfernen. Danach wird ein in Bezug auf das Material des Dummy-Gates 120 selektiver zweiter Ätzprozess durchgeführt, um einen Teilbereich des zweiten Abstandshalters 118 zu entfernen, der unter dem Teilbereich der Gräben 204 liegt, der durch den ersten Ätzprozess gebildet wurde. Anschließend wird ein in Bezug auf das Material des ersten Abstandshalters 116 selektiver dritter Ätzprozess durchgeführt, um einen Teilbereich des Dummy-Gates 120 zu entfernen, der unter dem Teilbereich der Gräben 204 liegt, der durch den zweiten Ätzprozess gebildet wurde. Wie in der Figur gezeigt, erstrecken sich die resultierenden Gräben 204 durch eine obere Oberfläche der dielektrischen Deckschicht 130 hindurch bis hinunter zu einer oberen Oberfläche eines freigelegten Teilbereichs des ersten Abstandshalters 116. Die Breite der Gräben 204 kann von etwa 3 nm bis etwa 20 nm oder von etwa 5 nm bis etwa 10 nm variieren. Die Tiefe der Gräben 204 kann von etwa 50 nm bis etwa 300 nm oder von etwa 100 nm bis etwa 200 nm variieren.
Unter weiterer Bezugnahme auf 2 kann der erste Abstandshalter 116 nach dem Bilden der Gräben 204 unter Verwendung eines Prozesses, der selektiv in Bezug auf das Material der dotierten Source 108 ist (dieses nicht wesentlich entfernt) ebenfalls geätzt werden. Der erste Abstandshalter 116 kann zum Beispiel durch reaktives lonenätzen geätzt werden. Der freigelegte Teilbereich des ersten Abstandshalters 116 wird durch einen Ätzprozess entfernt, um einen Teilbereich der darunterliegenden Source-Kontaktschicht (d.h. der dotierten Source 108) freizulegen. Dadurch wird ein (nicht gezeigter) selbstausgerichteter Übergang erzeugt, da eine Source-Erweiterung von der dotierten Source 108 aus bis zu einer oberen Oberfläche des ersten Abstandshalters 116 epitaxial aufgewachsen werden kann, wie nachstehend im Detail beschrieben wird.
Danach kann ein Oxidationsprozess an der Halbleitereinheit 100 durchgeführt werden, um innere Teilbereiche der Seitenwände des Dummy-Gates 120 zu oxidieren und eine dünne Oxidschicht 210 zu bilden. Die Oxidation kann mittels eines Plasmaoxidationsprozesses oder eines anderen Oxidationsprozesses durchgeführt werden, durch den die dünne Oxidschicht 210 gebildet wird. Bei einigen Ausführungsformen kann ein Teilbereich des ersten Abstandshalters 116 oder die dotierte Source 108 ebenfalls oxidiert werden. Bei derartigen Ausführungsformen wird jegliches Oxid, das in diesen Bereichen gebildet wurde, vor einem Durchführen des epitaxialen Aufwachsens entfernt, das nachstehend in 3 beschrieben ist.
Es ist anzumerken, dass die vorstehenden Schritte eine beträchtliche Reduktion des Abstands zwischen nachfolgend gebildeten Fins ermöglichen, die für Skalierungszwecke vorteilhaft sein kann. Wie einem Fachmann bekannt ist, wird nachfolgend innerhalb jedes Grabens 204 ein Fin gebildet.
Nunmehr bezugnehmend auf 3 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Aufwachsen einer epitaxialen Schicht weg von der dotierten Source 108 zur Bildung eines epitaxialen Kanalbereichs 302 (im Folgenden „Kanalbereich“) in jedem der Gräben 204 (2) gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie einem Fachmann bekannt ist, weist das epitaxiale Aufwachsen des Kanalbereichs 302 ein epitaxiales Halbleitermaterial auf, und das epitaxiale Aufwachsen und/oder die Abscheidungsprozesse sind selektiv in Bezug auf ein Bilden auf einer Halbleiteroberfläche und scheiden kein Material auf anderen Oberflächen ab, wie beispielsweise auf der dünnen Oxidschicht 210, dem ersten Abstandshalter 116 oder dem zweiten Abstandshalter 118. Das epitaxiale Aufwachsen des Kanalbereichs 302 kann sich über die dielektrische Deckschicht 140 hinaus erstrecken (nicht gezeigt).
Der Kanalbereich 302 kann unter Verwenden eines geeigneten epitaxialen Aufwachsprozesses aufgewachsen werden, darunter zum Beispiel unter Verwenden von chemischer Gasphasenabscheidung (aus der Flüssigphase (LP)) oder von chemischer Gasphasenabscheidung bei reduziertem Druck (RPCVD), Gasphasen-Epitaxie (VPE), Molekularstrahlepitaxie (MBE), Flüssigphasen-Epitaxie (LPE), metallorganischer chemischer Gasphasenabscheidung (MOVCD) oder unter Verwendung anderer geeigneter Prozesse.
Bei Quellen für das epitaxiale Kanalmaterial kann es sich zum Beispiel um Silicium, Germanium oder eine Kombination derselben handeln. Die Gasquelle für die Abscheidung des epitaxialen Halbleitermaterials kann eine Silicium enthaltende Gasquelle, eine Germanium enthaltende Gasquelle oder eine Kombination derselben umfassen. Eine epitaxiale Silicium-Schicht kann zum Beispiel aus einer Silicium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan und Kombination derselben besteht. Eine epitaxiale Germanium-Schicht kann aus einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die aus German, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen derselben besteht. Eine epitaxiale Siliciumgermanium-Legierungsschicht kann unter Verwendung einer Kombination derartiger Gasquellen gebildet werden. Es können Trägergase verwendet werden, wie Wasserstoff, Stickstoff, Helium und Argon.
An der Halbleitereinheit 100 wird ein Planarisierungsprozess durchgeführt, um ein übermäßiges epitaxiales Aufwachsen (nicht gezeigt) über die dielektrische Deckschicht 140 hinaus zu entfernen. Bei dem Planarisierungsprozess kann es sich um einen chemischmechanischen Planarisierungs(CMP)-Prozess handeln. Wie einem Fachmann bekannt ist, bildet jeder Kanalbereich 302 den Kanalbereich von nachfolgend gebildeten vertikalen Feldeffekttransistoren.
Anschließend kann der Kanalbereich 302 teilweise zurückgesetzt und mit einem dielektrischen Material gefüllt werden, um eine dielektrische Abdeckung 308 zu bilden. Insbesondere wird der Kanalbereich 302 teilweise auf eine Ebene zurückgesetzt, die noch innerhalb der dielektrischen Deckschicht 140 und über dem zweiten Abstandshalter 118 liegt. Der Kanalbereich 302 wird zum Beispiel unter Verwendung eines reaktiven Ionenätz- oder eines Nassätz-Prozesses zurückgesetzt.
Die (nicht gezeigte) Zurücksetzung, die über dem Kanalbereich 302 gebildet wurde, wird mit dem dielektrischen Material zur Bildung der dielektrischen Abdeckung 308 über dem Kanalbereich 302 gefüllt. Bei dem dielektrischen Material, durch das die dielektrische Abdeckung 308 gebildet wird, kann es sich um ein dielektrisches Oxid (z.B. Siliciumoxid), ein dielektrisches Nitrid (z.B. Siliciumnitrid), ein dielektrisches Oxynitrid oder irgendeine Kombination derselben handeln. Das dielektrische Material, durch das die dielektrische Abdeckung 308 gebildet wird, wird durch übliche Abscheidungsprozesse abgeschieden, wie zum Beispiel durch CVD oder PVD. Nach der Abscheidung wird das überschüssige dielektrische Material zum Beispiel durch CMP planarisiert.
Nunmehr bezugnehmend auf 4 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Entfernen der dielektrischen Deckschicht 140 und einem Bilden eines epitaxialen Bereichs 410 auf dem Kanalbereich 302 zur Bildung eines Source-/Drain-Bereichs für einen ersten vertikalen Feldeffekttransistor (VFET1) und einen zweiten vertikalen Feldeffekttransistor (VFET2) gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt.
Sowohl für den VFET1 als auch für den VFET2 wird der epitaxiale Bereich 410 zwischen der dielektrischen Abdeckung 308 und dem Kanalbereich 302 angeordnet. Wie für einen Fachmann bekannt ist, kann ein Teilbereich des Kanalbereichs 302 über dem zweiten Abstandshalter 118 entlang von Seitenwänden vor einem Bilden des epitaxialen Bereichs 410 zurückgesetzt werden. Der epitaxiale Bereich 410 bildet den Source-/Drain-Bereich des VFET1 und den Source-/Drain-Bereich des VFET 2. Das epitaxiale Aufwachsen des epitaxialen Bereichs 410 kann durchgeführt werden, wie vorstehend in 3 beschrieben.
Es ist anzumerken, dass der diamantförmige Facettierungs-Effekt, der in dem epitaxialen Bereich 410 beobachtet wird, das Resultat eines differentiellen Aufwachsens eines Halbleiters entlang unterschiedlicher kristallographischer Ebenen ist. Das facettierte epitaxiale Aufwachsen verlangsamt sich schließlich bis zu sehr geringen Aufwachsraten und „endet“ bei dem Satz von Kristallebenen mit der geringsten Aufwachsrate (d.h. <111>-Ebenen), und daher weisen die resultierenden Halbleiterstrukturen Oberflächen auf, die in derartigen Kristallebenen mit der geringsten Halbleiter-Aufwachsrate orientiert sind. Der epitaxiale Bereich 410, wie in der Figur dargestellt, weist zwei (gegenüberliegende) hervorstehende Bereiche oder Teilbereiche mit einer dreieckigen Form auf (begrenzt durch <111>-Ebenen), die sich horizontal über den Kanalbereich 302 in jedem von dem VFET1 und dem VFET2 hinaus erstrecken. Wie nachstehend beschrieben wird, kann diese Geometrie die Löcher-/Elektronen-Beweglichkeit in Richtung zu den hervorstehenden Bereichen oder Spitzenbereichen erhöhen, was für das Leistungsvermögen des ReRAM vorteilhaft sein kann. Verschiedene Prozessparameter, darunter die Aufwachstemperatur, der Aufwachsdruck, die Strömungsraten der Prozessgase etc., können problemlos eingestellt werden, um die relativen Aufwachsraten entlang verschiedener Sätze von Kristallebenen zu modulieren und dadurch die Oberflächenorientierungen der resultierenden Halbleiterstrukturen zu steuern.
Unter weiterer Bezugnahme auf 4 ist ein Abstandshalter 420 auf gegenüberliegenden Seiten jedes epitaxialen Bereichs 410 abgeschieden, um den (die) epitaxialen Bereich(e) 410 während nachfolgender Prozessschritte zu schützen. Der Abstandshalter 420 wird außerdem auf einer Seitenwand der dielektrischen Abdeckung 308 angeordnet. Der Abstandshalter 420 weist ein isolierendes Material auf, zum Beispiel dielektrische Oxide (z.B. Siliciumoxid), dielektrische Nitride (z.B. Siliciumnitrid), dielektrische Oxynitride oder irgendeine Kombination derselben. Das Material des Abstandshalters 420 wird durch übliche Abscheidungsprozesse abgeschieden, wie zum Beispiel durch CVD oder PVD. Das Abstandshaltermaterial kann durch einen Trockenätz-Prozess derart geätzt werden, zum Beispiel durch einen RIE-Prozess, dass es den (die) epitaxialen Bereich(e) 410 bedeckt und von einer Oberfläche der dielektrischen Abdeckung 308 und des ersten Abstandshalters 116 entfernt ist. Der Abstandshalter 420 weist eine Breite auf, die von etwa 5 nm bis etwa 50 nm oder von etwa 15 nm bis etwa 30 nm variiert.
Nach dem Bilden des Abstandshalters 420 werden Teilbereiche des zweiten Abstandshalters 118 und das Dummy-Gate 120 bis zu entfernten Teilbereichen zurückgesetzt, die sich horizontal über den Abstandshalter 420 hinaus erstrecken. Es wird ein Ätzprozess durchgeführt, der selektiv in Bezug auf den ersten Abstandshalter 116 ist (diesen nicht wesentlich entfernt). Bei dem Ätzprozess kann es sich um einen Trockenätz-Prozess handeln, wie beispielsweise einen RIE-Prozess.
Verbliebene Teilbereiche des Dummy-Gates 120 können durch einen Nassätz-Prozess entfernt werden, wie zum Beispiel mittels eines Prozesses, der heißen Ammoniak aufweist.
Nunmehr bezugnehmend auf 5 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Entfernen der dünnen Oxidschicht 210 und einem konformen Abscheiden eines dielektrischen Gate-Materials 504 und eines Austrittsarbeits-Metalls 508 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie einem Fachmann bekannt ist, bilden das dielektrische Gate-Material 504 und das Austrittsarbeits-Metall 508 einen Teilbereich des Gate-Stapels, der das Dummy-Gate 120 in jedem von dem VFET1 und dem VFET2 ersetzt. Das dielektrische Gate-Material 504 und das Austrittsarbeits-Metall 508 werden auf dem ersten Abstandshalter 116, dem Kanalbereich 302 sowie verbliebenen Bereichen des zweiten Abstandshalters 118 unterhalb des epitaxialen Bereichs 410 angeordnet.
Bei dem (den) dielektrischen Gate-Material(ien) 504 kann es sich um ein dielektrisches Material mit einer Dielektrizitätskonstante größer als 3,9, 7,0 oder 10,0 handeln. Nicht beschränkende Beispiele von geeigneten Materialien für das dielektrische Gate-Material 504 umfassen Oxide, Nitride, Oxynitride, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder irgendeine Kombination derselben. Beispiele für Materialien mit einem hohen k (mit einer Dielektrizitätskonstante höher als 7,0) umfassen Metalloxide, wie beispielsweise Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, sind jedoch nicht auf diese beschränkt. Das Material mit einem hohen k kann des Weiteren Dotierstoffe aufweisen, wie zum Beispiel Lanthan und Aluminium. Das dielektrische Gate-Material 504 kann durch geeignete Abscheidungsprozesse gebildet werden, darunter zum Beispiel CVD, PVD, PECVD, ALD, Aufdampfung, Abscheidung aus einer chemischen Lösung oder andere ähnliche Prozesse. Die Dicke des dielektrischen Gate-Materials 504 kann in Abhängigkeit von dem Abscheidungsprozess ebenso wie von der Zusammensetzung und der Anzahl von dielektrischen Materialien mit einem hohen k variieren, die verwendet werden.
Das (die) Austrittsarbeits-Metall(e) 508 kann (können) über dem dielektrischen Gate-Material 504 angeordnet werden. Die Art des Austrittsarbeits-Metalls (der Austrittsarbeits-Metalle) 508 ist von der Art des Transistors abhängig. Nicht beschränkende Beispiele für geeignete Austrittsarbeits-Metalle 508 umfassen Austrittsarbeits-Metallmaterialien vom p-Typ sowie Austrittsarbeits-Metallmaterialien vom n-Typ. Austrittsarbeits-Materialien vom p-Typ umfassen Zusammensetzungen, wie beispielsweise Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide oder irgendeine Kombination derselben. Metallmaterialien vom n-Typ umfassen Zusammensetzungen, wie beispielsweise Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallcarbide (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid und Aluminiumcarbid), Aluminide oder irgendeine Kombination derselben. Das (die) Austrittsarbeits-Metall(e) 508 kann (können) durch einen geeigneten Abscheidungsprozess abgeschieden werden, zum Bespiel durch CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahl-Aufdampfung sowie Sputtern.
Das dielektrische Gate-Material 504 und das Austrittsarbeits-Metall 508 werden dann bis zu entfernten Teilbereichen zurückgesetzt, die sich horizontal über den Abstandshalter 420 hinaus erstrecken, wie in der Figur dargestellt. Es wird ein Ätzprozess durchgeführt, der selektiv in Bezug auf den ersten Abstandshalter 116 ist (diesen nicht wesentlich entfernt). Bei dem Ätzprozess kann es sich zum Beispiel um einen anisotropen Ätzprozess handeln.
Nunmehr bezugnehmend auf 6 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Füllen mit einem Metall-Gate-Material 602 und einem Durchführen eines Planarisierungsprozesses an dem Metall-Gate-Material 602 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Bei dem Metall-Gate-Material 602 handelt es sich um ein leitfähiges Gate-Metall, das über dem (den) dielektrischen Gate-Material(ien) 504 und den Austrittsarbeits-Metallen 508 abgeschieden wird, um einen Gate-Stapel für jeden von dem VFET1 und dem VFET2 zu bilden. Bei dieser Ausführungsform wird das Metall-Gate-Material 602 zwischen dem VFET1 und dem VFET2 derart abgeschieden, dass ein Teilbereich des Metall-Gate-Materials 602 von den zwei Feldeffekttransistoren gemeinsam genutzt wird, wie vorstehend erwähnt, kann dies zu einer Verbesserung der Skalierbarkeit der Einheit beitragen.
Nicht beschränkende Beispiele für geeignete leitfähige Metalle umfassen Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeine Kombination derselben. Das leitfähige Metall, welches das Metall-Gate-Material 602 bildet, kann durch einen geeigneten Abscheidungsprozess abgeschieden werden, wie zum Beispiel durch CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahl-Aufdampfung sowie Sputtern. Es wird ein Planarisierungsprozess durchgeführt, zum Beispiel CMP, um die Oberfläche des Metall-Gate-Materials 602 zu polieren.
Nunmehr bezugnehmend auf 7 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem teilweisen Zurücksetzen des Metall-Gate-Materials 602 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Das Metall-Gate-Material 602 wird durch einen Ätzprozess, wie zum Beispiel durch einen reaktiven lonenätzprozess, teilweise zurückgesetzt.
Nunmehr bezugnehmend auf 8 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Abscheiden einer dielektrischen Zwischenebenen(ILD)-Schicht 804 auf dem Metall-Gate-Material 602 und einem Durchführen eines Planarisierungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die ILD-Schicht 804 kann zum Beispiel aus einem dielektrischen Material mit einem niedrigen k (mit k < 4,0) gebildet werden, darunter Siliciumoxid, ein Spin-on-Glas, ein fließfähiges Oxid, ein Oxid aus einem Plasma mit einer hohen Dichte, ein Borphosphosilicat-Glas (BPSG) oder irgendeine Kombination derselben, jedoch nicht auf diese beschränkt. Die ILD-Schicht 804 wird durch einen Abscheidungsprozess abgeschieden, darunter CVD, PVD, PECVD, ALD, Aufdampfung, Abscheidung aus einer chemischen Lösung oder ähnliche Prozesse, jedoch nicht auf diese beschränkt.
Nunmehr bezugnehmend auf 9 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Bilden einer Maske 920 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die Maske 920 wird auf oberen Oberflächen der Halbleitereinheit 100 abgeschieden. Wie in der Figur gezeigt, bedeckt die Maske 920 einen Bereich zwischen dem VFET1 und dem VFET2 einschließlich eines mittleren Teilbereichs der ILD-Schicht 804 über dem Metall-Gate-Material 602. Die Maske 920 kann außerdem äußere Bereiche der ersten ILD-Schicht 804 bedecken. Ein Teilbereich des Abstandshalters 420 jedes vertikalen Transistors sowie ein Teilbereich der ersten ILD-Schicht 804 verbleiben unbedeckt. Die Maske 920 kann aus einem Material hergestellt sein, das beständig gegenüber Ätzprozessen ist, so dass Teilbereiche der Halbleitereinheit 100, die mit der Maske 920 bedeckt sind, geschützt werden können. Die Maske 920 wird abgeschieden, um die bedeckten Oberflächen zu schützen, wenn die Halbleitereinheit 100 weiter bearbeitet wird, um die in 14 gezeigte ReRAM-Strukturen zu bilden.
Nunmehr bezugnehmend auf 10 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Zurücksetzen von Teilbereichen der ILD-Schicht 804 und des Abstandshalters 420 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Das Zurücksetzen der Teilbereiche der ILD-Schicht 804 und des Abstandshalters 420, die nicht mit der Maske 920 bedeckt sind, erzeugt Öffnungen 1010 in der Halbleitereinheit 100. Die Öffnungen 1010 legen Teilbereiche des epitaxialen Bereichs 410 in jedem von dem VFET1 und dem VFET2 frei, wie in der Figur gezeigt. Die Öffnungen 1010 können außerdem den zweiten Abstandshalter 118 sowie Seitenwände der dielektrischen Abdeckung 308 in jedem von dem VFET1 und dem VFET2 freilegen.
Die Teilbereiche der ILD-Schicht 804 benachbart zu dem VFET1 und dem VFET2, die nicht mit der Maske 920 bedeckt sind, können mittels Durchführens eines Ätzprozesses entfernt werden, der selektiv in Bezug auf den Abstandshalter 420 und die dielektrische Abdeckung 308 ist (diese nicht wesentlich entfernt). Bei dem Ätzprozess kann es sich zum Beispiel um reaktives lonenätzen handeln. Nach einem Zurücksetzen der ersten ILD-Schicht 804 können Teilbereiche des Abstandshalters 420, die nicht durch die Maske 920 geschützt sind (d.h. Gebiete des Abstandshalters 420 auf der gegenüberliegenden Seite des gemeinsam genutzten Teilbereichs des Metall-Gate-Materials 602), von dem VFET1 beziehungsweise dem VFET2 entfernt werden, wie in der Figur gezeigt. Gemäß einer Ausführungsform kann irgendein geeigneter Ätzprozess verwendet werden, um die Teilbereiche des Abstandshalters 420 zu entfernen, die nicht mit der Maske 920 bedeckt sind. Die Öffnungen 1010 können nachfolgend mit anderen Materialien rückgefüllt werden, um die ReRAM-Strukturen mit jedem von dem VFET1 und dem VFET2 zu integrieren, wie nachstehend im Detail beschrieben wird.
Nach dem Entfernen der freigelegten Teilbereiche des Abstandshalters 420 kann die Maske 920 mittels Durchführens irgendeiner geeigneten Ätztechnik entfernt werden, die auf dem Fachgebiet bekannt ist, wie in 11 gezeigt.
Nunmehr bezugnehmend auf 12 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Abscheiden einer Oxidschicht 1220 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die Oxidschicht 1220 wird konform in den Öffnungen 1010 (11) entlang freigelegter Seitenwände der ILD-Schicht 804 und freigelegter Oberflächen des epitaxialen Bereichs 410, des zweiten Abstandshalters 118 und der dielektrischen Abdeckung 308 in jedem von dem VFET1 und dem VFET2 abgeschieden. Die Oxid-Schicht 1220 kann unter Verwendung bekannter Abscheidungstechniken, wie zum Beispiel ALD, konform abgeschieden werden. Die Oxidschicht 1220 kann aus einem MetallOxid-Material oder Materialien mit einem hohen k hergestellt werden. Nicht beschränkende Beispiele von geeigneten Materialien für die Oxidschicht 1220 können Titanoxid, Tantaloxid sowie Hafniumoxid umfassen. Die Oxidschicht 1220 dient als eine dielektrische Schicht für die ReRAM-Strukturen von 15, die den epitaxialen Bereich 410 von einer nachfolgend gebildeten oberen Elektrode trennt.
Nunmehr bezugnehmend auf 13 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Abscheiden einer Elektrodenschicht 1310 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die Elektrodenschicht 1310 ist möglicherweise auch als die obere Elektrode der ReRAM-Struktur bekannt. Die Elektrodenschicht 1310 wird konform auf der Oberseite der Oxidschicht 1220 abgeschieden. Die Elektrodenschicht 1310 kann unter Verwendung bekannter Abscheidungstechniken abgeschieden werden, wie zum Beispiel unter Verwendung von ALD. Die Elektrodenschicht 1310 kann aus Materialien wie beispielsweise aus Titannitrid und aus mit Aluminium dotiertem Titannitrid hergestellt werden. Die Elektrodenschicht 1310 dient als die obere Elektrode für die nachfolgend gebildeten ReRAM-Strukturen, während der epitaxiale Bereich 410 zwei Funktionen dient. Bei dem epitaxialen Bereich 410 sowohl in dem VFET1 als auch in dem VFET2 handelt es sich um den oberen Source-/Drain-Bereich von jedem VFET, wobei die dotierte Source 108 als die/der untere Source/Drain des VFET1 beziehungsweise des VFET2 wirkt. Bei dem epitaxialen Bereich 410 handelt es sich außerdem um die untere Elektrode in der ReRAM-Struktur.
Nunmehr bezugnehmend auf 14 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Abscheiden einer Metallfüllung 1460 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Nach einem konformen Abscheiden der Elektrodenschicht 1310 direkt über der Oxidschicht 1220 werden die Öffnungen 1010 (11) mit der Metallfüllung 1460 gefüllt, wobei die Halbleitereinheit 100 danach einem CMP-Prozess unterzogen wird. Die Metallfüllung 1460 kann aus einem geeigneten Material mit einem geringen spezifischen elektrischen Widerstand hergestellt werden, wie zum Beispiel aus Wolfram oder Kupfer. Die Metallfüllung 1460 dient als ein Elektrizitätsleiter zwischen der Elektrodenschicht 1310 und Kontakten, die auf der oberen Oberfläche der Metallfüllung 1460 gebildet werden. Die Oxidschicht 1220, die Elektrodenschicht 1310 über der Oxidschicht 1220 und die Metallfüllung 1460 über der Elektrodenschicht 1310 bilden einen ReRAM-Stapel für die zwei ReRAM-Strukturen ReRAM1 und ReRAM2, die mit dem VFET1 beziehungsweise dem VFET2 co-integriert werden.
Nunmehr bezugnehmend auf 15 ist eine Querschnittsansicht der Halbleitereinheit 100 nach einem Bilden von ReRAM-Kontakten 1520 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Es ist anzumerken, dass, wenngleich in der Figur nicht dargestellt, außerdem Source-/Drain-Kontakte und Gate-Kontakte in der Halbleitereinheit 100 gebildet werden können. Der Prozess für ein Bilden eines ReRAM, von Source-/Drain- und Gate-Kontakten ist üblich und auf dem Fachgebiet allgemein bekannt. Der Prozess weist üblicherweise ein Bilden von Gräben (nicht gezeigt) bis zu den Zielbereichen (d.h. der Metallfüllung 1460, der dotierten Source 108 und dem Metall-Gate-Material 602) sowie ein Füllen der Gräben mit einem leitfähigen Material oder einer Kombination von leitfähigen Materialien auf.
Die (nicht gezeigten) Source-/Drain-Kontakte können sich durch die erste ILD-Schicht 804 und den ersten Abstandshalter 116 bis zu der dotierten Source 108 erstrecken und werden in einem (nicht gezeigten) Graben gebildet. Das leitfähige Material, das die Source-/Drain-Kontakte füllt, weist ein leitfähiges Metall auf, zum Beispiel Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeine Kombination derselben. Das leitfähige Material kann durch einen geeigneten Abscheidungsprozess abgeschieden werden, zum Beispiel durch CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahl-Aufdampfung oder Sputtern. Es wird ein Planarisierungsprozess durchgeführt, zum Beispiel CMP, um irgendein leitfähiges Material von der Oberfläche der ILD-Schicht 804 zu entfernen.
Die (nicht gezeigten) Gate-Kontakte erstrecken sich von einer Oberfläche der ILD-Schicht 804 durch das Metall-Gate-Material 602 hindurch. Bei dem leitfähigen Material, das die Gate-Kontakte bildet, kann es sich um ein leitfähiges Metall handeln, zum Beispiel um Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeine Kombination derselben, das durch einen geeigneten Abscheidungsprozess abgeschieden wird, zum Beispiel durch CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahl-Aufdampfung oder Sputtern. Es wird ein Planarisierungsprozess durchgeführt, zum Beispiel CMP, um irgendein leitfähiges Material von der Oberfläche der ILD-Schicht 804 zu entfernen.
Die ReRAM-Kontakte 1520 können nachfolgend über und in einem direkten Kontakt mit der Metallfüllung 1460 gebildet werden. Die ReRAM-Kontakte 1520 können aus einem leitfähigen Metall hergestellt werden, darunter zum Beispiel aus Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeiner Kombination derselben.
Daher stellen Ausführungsformen der vorliegenden Erfindung eine Halbleitereinheit sowie ein Verfahren für ein Herstellen derselben bereit, die zwei ReRAM-Elemente (ReRAM1 und ReRAM2) aufweist, die jeweils vertikal auf einem äußeren oberen Teilbereich einer ersten VFET-Einheit (VFET1) und einem äußeren oberen Teilbereich einer zweiten VFET-Einheit (VFET2) integriert sind. Die erste VFET-Einheit und die zweite VFET-Einheit nutzen ein Metall-Gate gemeinsam, so dass eine wesentliche Reduktion (eine Skalierung) des Abstands zwischen den Einheiten ermöglicht werden kann. Bei den vorgeschlagenen Ausführungsformen weist jede Speicherzelle in der endgültigen Halbleitereinheit zwei resistive Speicherelemente und zwei Selektoren auf (2T2R) auf, wobei die Oxid-ReRAMs in den facettierten Epitaxie-Drain-Bereichen ausgebildet sind, um das elektrische Feld an einer Spitze der (dreieckförmigen) facettierten Epitaxie-Bereiche zu erhöhen, wobei dies außerdem eine reduzierte Basisfläche der Einheit ermöglichen kann. Bei der unteren Elektrode jedes resistiven Speicherelements (ReRAM1 und ReRAM2) handelt es sich um einen dreieckförmigen hervorstehenden Teilbereich des oberen Source-/Drain-Bereichs jedes vertikalen Feldeffekttransistors. Spezifischer weist der epitaxiale Bereich 410 einen diamantförmigen Facettierungs-Effekt auf, der die Folge eines differentiellen Aufwachsens entlang verschiedener kristallographischer Ebenen ist, das die zwei gegenüberliegenden hervorstehenden Bereiche des epitaxialen Bereichs 410 verursacht, die durch <111>-Ebenen begrenzt sind. Die vorgeschlagene Halbleitereinheit weist außerdem einen Kanalbereich auf, der aus einem einkristallinen Halbleitermaterial hergestellt ist, so dass das Leistungsvermögen der Einheit weiter erhöht wird.
Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sollen jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Für einen Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt zu findenden Technologien am besten zu erläutern oder andere Fachleute in die Lage zu versetzen, die hierin offenbarten Ausführungsformen zu verstehen.
Bei einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren für ein Bilden einer Halbleitereinheit bereitgestellt, das aufweist: Bilden einer dotierten Source auf einem Substrat; Bilden eines Dummy-Gates auf der dotierten Source, wobei das Dummy-Gate zwischen einem ersten Abstandshalter, der auf der dotierten Source angeordnet ist, und einem zweiten Abstandshalter angeordnet wird, der auf dem Dummy-Gate angeordnet ist; Bilden von zwei Gräben in dem Dummy-Gate, dem ersten Abstandshalter und dem zweiten Abstandshalter, wobei jeder Graben die dotierte Source freilegt; epitaxiales Aufwachsen einer epitaxialen Schicht innerhalb jedes Grabens weg von der dotierten Source, um zwei Fins zu bilden, wobei jeder Fin einen Kanalbereich aufweist, der sich von der dotierten Source und durch das Dummy-Gate hindurch erstreckt; Zurücksetzen eines oberen Teilbereichs der Fins, um eine dielektrische Abdeckung zu bilden; epitaxiales Aufwachsen eines epitaxialen Bereichs auf einem Teilbereich der Fins, um einen Source-/Drain-Bereich über dem Dummy-Gate und unter der dielektrischen Abdeckung zu bilden, wobei der epitaxiale Bereich zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form aufweist, die sich horizontal über die Fins hinaus erstrecken; Ersetzen des Dummy-Gates durch einen Gate-Stapel, der ein Metall-Gate-Material aufweist, das den Kanalbereich umgibt, wobei sich ein Teilbereich des Gate-Stapels zwischen den zwei Fins befindet; Ätzen des Metall-Gate-Materials, um den epitaxialen Bereich freizulegen; Bilden einer dielektrischen Zwischenebenen-Schicht, die den epitaxialen Bereich von dem Metall-Gate-Material trennt; Zurücksetzen der dielektrischen Zwischenebenen-Schicht, um zwei Öffnungen zu bilden, wobei jede Öffnung einen Teilbereich des epitaxialen Bereichs freilegt, der dem Teilbereich des Gate-Stapels gegenüberliegt, der sich zwischen den zwei Fins befindet; sowie konformes Abscheiden einer Oxidschicht innerhalb jeder Öffnung; und Bilden einer oberen Elektrodenschicht direkt über der Oxidschicht. Das Verfahren weist des Weiteren bevorzugt auf: Abscheiden einer Metallfüllung über der oberen Elektrodenschicht, wobei die Oxidschicht, die obere Elektrodenschicht und die Metallfüllung eine Struktur eines resistiven Speichers mit wahlfreiem Zugriff aufweisen, die auf dem freigelegten Teilbereich des epitaxialen Bereichs angeordnet ist, der dem Teilbereich des Gate-Stapels gegenüberliegt, der sich zwischen den zwei Fins befindet. Der freigelegte Teilbereich des epitaxialen Bereichs wirkt bevorzugt als eine untere Elektrode der Struktur des resistiven Speichers mit wahlfreiem Zugriff. Das Verfahren weist des Weiteren bevorzugt auf: Bilden einer gegendotierten Schicht zwischen dem Substrat und der dotierten Source, wobei die dotierte Source einen ersten Dotierstoff aufweist und die gegendotierte Schicht einen zweiten Dotierstoff aufweist, der sich von dem ersten Dotierstoff unterscheidet. Das Verfahren weist des Weiteren bevorzugt auf: Bilden eines Source-/Drain-Kontakts, der sich in Kontakt mit der dotierten Source befindet. Das Verfahren weist des Weiteren bevorzugt auf: Bilden eines Gate-Kontakts, der sich in Kontakt mit dem Gate-Stapel befindet. Das Verfahren weist des Weiteren bevorzugt auf: Bilden eines Kontakts eines resistiven Speichers mit wahlfreiem Zugriff, der sich in Kontakt mit einem oberen Teilbereich der Metallfüllung befindet.

Claims

Verfahren für ein Bilden einer Halbleitereinheit, das aufweist: Bilden von zwei vertikalen Feldeffekttransistoren auf einem Substrat, wobei jeder der vertikalen Feldeffekttransistoren einen epitaxialen Bereich aufweist, der sich über einem Kanalbereich und unter einer dielektrischen Abdeckung befindet, wobei der epitaxiale Bereich zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form aufweist, die sich horizontal über den Kanalbereich hinaus erstrecken; Abscheiden eines Metall-Gate-Materials, das auf und um den Kanalbereich herum angeordnet wird, wobei sich ein Teilbereich des Metall-Gate-Materials zwischen den zwei vertikalen Feldeffekttransistoren befindet; Abscheiden einer dielektrischen Zwischenebenen-Schicht über dem Metall-Gate-Material; Zurücksetzen der dielektrischen Zwischenebenen-Schicht, um zwei Öffnungen zu bilden, wobei sich jede Öffnung benachbart zu einer Seite jedes vertikalen Feldeffekttransistors befindet, die dem Teilbereich des Metall-Gate-Materials gegenüberliegt, der sich zwischen den zwei vertikalen Feldeffekttransistoren befindet, wobei jede Öffnung einen Teilbereich des epitaxialen Bereichs jedes vertikalen Feldeffekttransistors freilegt; und innerhalb jeder der zwei Öffnungen Abscheiden eines Stapels eines resistiven Speichers mit wahlfreiem Zugriff, der eine Oxidschicht, die sich direkt über dem freigelegten Teilbereich des epitaxialen Bereichs befindet, eine obere Elektrodenschicht direkt über der Oxidschicht und eine Metallfüllung über der oberen Elektrodenschicht aufweist, wobei der freigelegte Teilbereich des epitaxialen Bereichs als eine untere Elektrode für den Stapel des resistiven Speichers mit wahlfreiem Zugriff wirkt.
Verfahren nach Anspruch 1, wobei das Bilden der zwei vertikalen Feldeffekttransistoren des Weiteren aufweist: Bilden einer dotierten Source auf dem Substrat; Bilden des Kanalbereichs, der sich von der dotierten Source aus erstreckt; Bilden der dielektrischen Abdeckung über dem Kanalbereich; und Bilden des epitaxialen Bereichs weg von einem Teilbereich des Kanalbereichs.
Verfahren nach Anspruch 2, das des Weiteren aufweist: Bilden einer gegendotierten Schicht zwischen dem Substrat und der dotierten Source, wobei die dotierte Source einen ersten Dotierstoff aufweist und die gegendotierte Schicht einen zweiten Dotierstoff aufweist, der sich von dem ersten Dotierstoff unterscheidet.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Ätzen des Stapels des resistiven Speichers mit wahlfreiem Zugriff in Vorbereitung auf eine Kontaktbildung.
Verfahren nach Anspruch 4, das des Weiteren aufweist: Bilden eines Kontakts eines resistiven Speichers mit wahlfreiem Zugriff, der sich in Kontakt mit einem oberen Teilbereich der Metallfüllung in jedem der zwei vertikalen Feldeffekttransistoren befindet.
Verfahren nach Anspruch 2, das des Weiteren aufweist: Bilden eines Source-/Drain-Kontakts, der sich in Kontakt mit der dotierten Source befindet.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Bilden eines Gate-Kontakts, der sich in Kontakt mit dem Metall-Gate-Material befindet.
Halbleitereinheit, die aufweist: zwei vertikale Feldeffekttransistoren, wobei jeder vertikale Feldeffekttransistor einen epitaxialen Bereich aufweist, der sich über einem Kanalbereich und unter einer dielektrischen Abdeckung befindet, wobei der epitaxiale Bereich zwei gegenüberliegende hervorstehende Bereiche mit einer dreieckigen Form aufweist, die sich horizontal über den Kanalbereich hinaus erstrecken; ein Metall-Gate-Material, das auf und um den Kanalbereich herum angeordnet ist, wobei sich ein Teilbereich des Metall-Gate-Materials zwischen den zwei vertikalen Feldeffekttransistoren befindet; eine dielektrische Zwischenebenen-Schicht über dem Metall-Gate-Material; und zwei Strukturen von resistiven Speichern mit wahlfreiem Zugriff, wobei sich jeder resistive Speicher mit wahlfreiem Zugriff benachbart zu einer Seite eines vertikalen Feldeffekttransistors der zwei vertikalen Feldeffekttransistoren befindet, die dem Teilbereich des Metall-Gate-Materials gegenüberliegt, der sich zwischen den zwei vertikalen Feldeffekttransistoren befindet, wobei jede der Strukturen der resistiven Speicher mit wahlfreiem Zugriff eine Oxidschicht, die sich direkt über dem epitaxialen Bereich befindet, eine obere Elektrodenschicht direkt über der Oxidschicht und eine Metallfüllung über der oberen Elektrodenschicht aufweist, wobei der epitaxiale Bereich als eine untere Elektrode für die Struktur des Speichers mit wahlfreiem Zugriff wirkt.
Halbleitereinheit nach Anspruch 8, wobei die zwei vertikalen Feldeffekttransistoren des Weiteren aufweisen: eine dotierte Source auf einem Substrat, wobei sich der Kanalbereich von der dotierten Source aus erstreckt.
Halbleitereinheit nach Anspruch 9, die des Weiteren aufweist: eine gegendotierte Schicht zwischen dem Substrat und der dotierten Source, wobei die dotierte Source einen ersten Dotierstoff aufweist und die gegendotierte Schicht einen zweiten Dotierstoff aufweist, der sich von dem ersten Dotierstoff unterscheidet.
Halbleitereinheit nach Anspruch 10, die des Weiteren aufweist: einen Source-/Drain-Kontakt, der sich in Kontakt mit der dotierten Source befindet.
Halbleitereinheit nach Anspruch 8, die des Weiteren aufweist: einen Gate-Kontakt, der sich in Kontakt mit dem Metall-Gate-Material befindet.
Halbleitereinheit nach Anspruch 8, die des Weiteren aufweist: einen Kontakt eines resistiven Speichers mit wahlfreiem Zugriff, der sich in Kontakt mit einem oberen Teilbereich der Metallfüllung in jedem vertikalen Feldeffekttransistor befindet.