KR102644159B1 - 공유-게이트 수직 전계 효과 트랜지스터들에 집적된 저항 변화 랜덤 액세스 메모리 셀들 - Google Patents

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Abstract

공유-게이트 수직 전계 효과 트랜지스터들에 집적된 저항 변화 랜덤 액세스 메모리 셀들(RESISTIVE RANDOM ACCESS MEMORY CELLS INTEGRATED WITH SHARED-GATE VERTICAL FIELD EFFECT TRANSISTORS)
2-트랜지스터-2-저항(two-transistor-two-resistor: 2T2R) 저항 변화 랜덤 액세스 메모리(ReRAM) 구조, 및 상기 구조를 형성하는 방법이 제공된다. 상기 구조는 기판 상에 형성된 두 개의 수직 전계 효과 트랜지스터들(VFETs)을 포함하고, 각 VFET는 채널 영역 위에 그리고 유전체 캡 아래에 위치하는 에피택시 영역을 포함한다. 상기 에피택시의 영역은 상기 채널 영역 너머 수평으로 연장하는 삼각형 모양의 두 개의 대향하는 돌출 영역들을 포함한다. 금속 게이트 재료가 상기 채널 영역 상에 그리고 주위에 배치된다. 상기 금속 게이트 재료의 일 부분은 상기 두 개의 VFET들 사이에 위치한다. ReRAM 스택은 상기 두 개의 VFET들 사이에 위치한 금속 게이트 재료의 일부분과 대향하는 각 VFET의 측면에 인접한 두 개의 개구부들 내에 증착된다. 상기 ReRAM 스택과 직접 접촉하는 상기 에피택시의 영역의 부분은 상기 ReRA 구조를 위한 하단 전극으로써 기능한다.

Description

공유-게이트 수직 전계 효과 트랜지스터들에 집적된 저항 변화 랜덤 액세스 메모리 셀들
[0001] 본 발명은 일반적으로 자기 저장 디바이스들의 분야에 관한 것이고, 더 구체적으로는 저항 변화 랜덤 액세스 메모리(resistive random access memory: ReRAM) 디바이스들을 공유 게이트를 갖는 수직 전계 효과 트랜지스터들(VFETs)에 집적하는 것(integrating)에 관한 것이다.
[0002] ReRAM은 비-휘발성(non-volatile) 메모리 디바이스들을 위한 가장 유망한 기술들 중 하나이다. 저전력 및 고속 작동, 고밀도 CMOS-호환(CMOS-compatible) 집적, 및 높은 사이클링 내구성 덕분에, ReRAM 기술은 고-밀도(high-density) 스토리지 어레이들 및 신규한 메모리-내(in-memory) 컴퓨팅 시스템들을 위한 주요 선택이 되고 있다.
[0003] ReRAM의 핵심 메커니즘은 고-저항(high-resistance) 상태 및 저-저항(low-resistance) 상태 사이에서 반복 가능한 저항 스위칭(repeatable resistive switching)을 일으키는 두 전극들 사이에 전형적으로 형성된 나노 전도성 필라멘트의 형성 및 파열(the formation and rupture of a nanoscale conducting filament)에 기초한다. ReRAM 메커니즘의 문제점은 랜덤성에 의존하고, 전도성 필라멘트의 포지션이 컨트롤 아래에 있지 않는다는 점이다. 그러므로, ReRAM 디바이스들의 형성을 위한 향상된 디자인들 및 기술들이 필요하다.
[0004] 채널 영역 위에 그리고 유전체 캡 아래에 위치한 에피택시의 영역을 포함하는 두 개의 수직 전계 효과 트랜지스터들을 기판 상에 형성하는 것을 포함하는 반도체 디바이스의 형성 방법의 제공을 통해 종래 기술의 단점들을 극복하고 추가적인 장점들이 제공된다. 상기 캡 에피택시의 영역은 상기 채널 영역을 넘어 수평으로 연장하는 삼각형 모양의 두 개의 대향하는(opposing) 돌출 영역들을 포함한다. 금속 게이트 재료는 상기 채널 상에 그리고 주변에 배치되고, 상기 금속 게이트 재료의 일부분은 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치한다. 상기 금속 게이트 재료 위의 레벨간 유전체 층(an interlevel dielectric layer)은 두 개의 개구부들을 형성하기 위해 리세스 되고(recessed), 각 개구부는 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치하는 상기 금속 게이트 재료의 부분과 대향하는 각 수직 전계 효과 트랜지스터의 측면에 인접한다. 각 개구부는 각 수직 전계 효과 트랜지스터의 상기 에피택시 영역의 일부분을 노출시킨다. 저항 변화 랜덤 액세스 메모리 스택이 각 개구부 내에 증착되며, 상기 저항 변화 랜덤 액세스 메모리 스택은 상기 에피택시 영역의 노출된 부분 바로 위에 위치한 산화물 층, 상기 산화물 층 바로 위에 위치한 상단 전극 층(a top electrode layer) 및 상기 상단 전극 층 위의 금속 필(a metal fill)을 포함한다. 에피택시의 영역의 노출된 부분은 상기 저항 변화 랜덤 액세스 메모리 스택을 위한 하단 전극(a bottom electrode)으로 기능한다.
[0005] 본 발명의 다른 실시 예는 반도체 디바이스를 형성하는 방법을 제공하고, 상기 방법은 기판 상에 도핑된 소스를 형성하는 단계, 상기 도핑된 소스 상에 더미 게이트를 형성하는 단계를 포함하고, 상기 더미 게이트는 상기 도핑된 소스 상에 배치된 제 1 스페이서와 상기 더미 게이트 상에 배치된 제 2 스페이서 사이에 배열된다. 두 개의 트렌치들이 상기 도핑된 소스를 노출시기 위해 상기 더미 게이트, 상기 제 1 스페이서, 및 상기 제 2 스페이서 내에 형성된다. 두 개의 핀들을 형성하기 위해 상기 도핑된 소스로부터 각 트렌치 내에 에피택시 층이 성장된다. 각 핀은 상기 도핑된 소스로부터 상기 더미 게이트를 통해 연장하는 채널 영역을 포함한다. 유전체 캡을 형성하기 위해 상기 핀들의 상단 부분이 리세스 된다. 상기 더미 게이트 위에 그리고 상기 유전체 캡 아래에 소스/소스 영역을 형성하기 위해 에피택시 영역이 상기 핀들의 일부분 상에 성장되고, 상기 에피택시 영역은 상기 핀들을 넘어 수평으로 연장하는 삼각형 모양의 두 개의 대향하는 돌출 영역들을 포함한다. 상기 더미 게이트는 상기 채널 영역을 둘러싸는 금속 게이트 재료를 포함하는 게이트 스택으로 대체되고, 상기 게이트 스택의 일부분은 상기 두 개의 핀들 사이에 위치한다. 상기 에피택시 영역을 노출시키기 위해 상기 금속 게이트 재료는 에칭 된다. 상기 에피택시 영역을 상기 금속 게이트 재료로부터 분리하기 위해 레벨 간 유전 층(an interlevel dielectric layer)이 형성된다. 두 개의 개구부들을 형성하기 위해 상기 레벨 간 유전체 층이 리세스 되고, 각 개구부는 상기 두 개의 핀들 사이에 위치한 상기 게이트 스택의 일부분과 대향하는 상기 에피택시 영역의 일부분을 노출시킨다. 산화물 층이 각 개구부 내에 균일하게 증착되고, 상단 전극 층이 상기 산화물 층 바로 위에 형성된다.
[0006] 본 발명의 또 다른 실시 예는 반도체 디바이스를 제공하고, 상기 반도체 디바이스는 두 개의 수직 전계 효과 트랜지스터들을 포함하며, 상기 수직 전계 효과 트랜지스터들 각각은 채널 영역 위에 그리고 유전체 캡 아래에 위치하는 에피택시 영역을 포함한다. 상기 에피택시 영역은 상기 채널 영역 너머 수평으로 연장하는 삼각형 모양의 두 개의 대향하는 돌출 영역들을 포함한다. 금속 게이트 재료가 상기 채널 영역 상에 그리고 주변에 배치되고, 상기 금속 게이트 재료의 일 부분은 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치한다. 레벨간 유전체 층(an interlevel dielectric layer)이 상기 금속 게이트 재료 위에 위치하고, 두 개의 저항 변화 랜덤 액세스 메모리 구조들이 포함된다. 각각의 저항 변화 랜덤 액세스 메모리는 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치하는 금속 게이트 재료의 일부분을 대향하는 상기 두 개의 수직 전계 효과 트랜지스터들 중 하나의 수직 전계 효과 트랜지스터의 측면(side)에 인접한다. 상기 저항 변화 랜덤 액세스 메모리 구조들 각각은 상기 에피택시 영역 바로 위에 위치하는 산화물 층, 상기 산화물 층 바로 위에 위치하는 상단 전극 층(a top electrode layer) 그리고 상기 상단 전극 층 위에 위치하는 금속 필(a metal fill)을 포함한다. 상기 에피택시 영역은 상기 저항 변화 랜덤 액세스 메모리 구조를 위한 하단 전극(a bottom electrode)으로써 기능한다(act).
[0007] 다음의 상세한 설명은, 예시적으로만 제공되고 본 발명을 예로만 제한하기 위한 것으로 의도되지 않으며, 첨부 도면들을 참조하여 가장 잘 이해될 수 있다:
[0008] 도 1은 본 발명의 일 실시 예에 따라, 두 개의 수직 전계 효과 트랜지스터들을 만드는 방법을 수행하는 중의 중간 단계에서 반도체 디바이스의 단면도이다.
[0009] 도 2는 본 발명의 일 실시 예에 따라, 도핑된 소스를 노출시키기 위해 유전체 캡핑 층, 제 2 스페이서, 더미 게이트, 및 제 1 스페이서를 관통하여 트렌치들을 형성하는 것을 예시하는 반도체 디바이스의 단면도이다.
[0010] 도 3은 본 발명의 일 실시 예에 따라, 상기 트렌치들 각각 내에 에피택시 채널 영역을 형성하기 위해 상기 도핑된 소스로부터 에피택시의 층을 성장시킨 후의 반도체 디바이스의 단면도이다.
[0011] 도 4는 본 발명의 일 실시 예에 따라, 유전체 캡핑 층을 제거하고 상기 채널 영역 상에 에피택시의 영역을 형성한 후의 반도체 디바이스의 단면도이다.
[0012] 도 5는 본 발명의 일 실시 예에 따라, 얇은 산화물 층을 제거하고 게이트 유전체 재료 및 작업 기능 금속(a work function metal)을 균일하게 증착한 후의 반도체 디바이스의 단면도이다.
[0013] 도 6은 본 발명의 일 실시 예에 따라, 금속 게이트 재료로 채우고 평탄화 프로세스를 실시한 후의 반도체 디바이스의 단면도이다.
[0014] 도 7은 본 발명의 일 실시 예에 따라, 상기 금속 게이트 재료를 부분적으로 리세스 한 후의 반도체 디바이스의 단면도이다.
[0015] 도 8은 본 발명의 일 실시 예에 따라, 상기 금속 게이트 재료 상에 레벨간 유전체 층을 증착하고 평탄화 프로세스를 실시한 후의 반도체 디바이스의 단면도이다.
[0016] 도 9는 본 발명의 일 실시 예에 따라, 상기 레벨간 유전체 층 상에 마스크를 형성한 후의 반도체 디바이스의 단면도이다.
[0017] 도 10은 본 발명의 일 실시 예에 따라, 상기 레벨간 유전체 층의 일부분들이 리세스 한 후 스페이서가 보여지는 반도체 디바이스의 단면도이다.
[0018] 도 11은 본 발명의 일 실시 예에 따라, 마스크를 제거한 후의 반도체 디바이스의 단면도이다.
[0019] 도 12는 본 발명의 일 실시 예에 따라, 산화물 층을 증착 한 후의 반도체 디바이스의 단면도이다.
[0020] 도 13은 본 발명의 일 실시 예에 따라, 전극을 증착 한 후의 반도체 디바이스의 단면도이다.
[0021] 도 14는 본 발명의 일 실시 예에 따리, 금속 필을 증착 한 후의 반도체 디바이스의 단면도이다.
[0022] 도 15는 본 발명의 일 실시 예에 따라, ReRAM 접점들을 형성한 후의 반도체 디바이스의 단면도이다.
[0023] 상기 도면들은 반드시 실제 축적을 나타내는 것은 아니다. 상기 도면들은 단지 개략적인 표현들일 뿐, 본 발명의 특정 파라미터들을 기술하려고 한 건 아니다. 상기 도면들은 본 발명의 오직 전형적인 실시 예들을 묘사하려고 한 것이다. 상기 도면들에서, 동일 번호 부여는 동일 엘리멘트들을 나타낸다.
[0024] 청구된 구조들 및 방법들의 상세한 실시 예들은 본 명세서에 개시되어 있다; 그러나, 개시된 실시 예들은 단지 청구된 구조들 및 방법들을 예시하며, 상기 청구된 구조들 및 방법들은 다양한 형태들에 구현될 수 있을 것이라는 점을 이해할 수 있다. 본 발명은, 그러나, 많은 서로 다른 형태들로 구현될 수 있고 여기에서 설명된 모범적인 실시 예들에 대해서 국한되는 것으로 해석되어서는 안 된다. 상세한 설명에서, 잘 알려진(well-known) 특징들 및 기술들의 세부사항들은 본 발명의 실시 예들이 불필요하게 모호해지는 것을 피하기 위해 생략될 수 있다.
[0025] 이후 설명의 목적들을 위해, "상부", "하부", "오른쪽", "왼쪽", "수직", "수평", "상단", "하단", 및 이들의 파생어들과 같은 용어들은 개시된 구조들 및 방법들의 도면들에서 방향을 나타내는 것과 관련된다. "위에", "위에 놓인", "맨 위에", "상단에", "상에 위치하는" 또는 "맨 위에 위치하는"과 같은 용어들은 제 1 구조와 같은, 제 1 엘리멘트는, 제 2 구조와 같은, 제 2 엘리멘트 상에 존재하며, 인터페이스 구조와 같은, 개재하는 엘리멘트들이 상기 제 1 엘리멘트 및 상기 제 2 엘리멘트 사이에 존재할 수 있음을 의미한다. "직접 접촉하는"이란 용어는 제 1 구조와 같은, 제 1 엘리멘트 및, 제 2 구조와 같은, 제 2 엘리멘트가 연결되는데, 상기 두 개의 엘리멘트들의 경계면에 어떠한 중간의 전도 층, 절연 층 또는 반도체 층이 없이 연결된다는 것을 의미한다.
[0026] 비록 제 1, 제 2, 등의 용어들이 다양한 엘리멘트들을 설명하기 위해 본 명세서에서 사용될 수 있을지라도, 이들 엘리멘트들은 이들 용어들에 의해서 제한되어서는 안 된다는 점을 이해해야 할 것이다. 이들 용어들은 오직 하나의 엘리멘트를 다른 엘리멘트와 구별하는 데만 사용된다. 따라서, 아래에서 논의된 제 1 엘리멘트는 본 발명의 개념의 범위로부터 벗어남 없이 제 2 엘리멘트라고 칭해질 수 있다.
[0027] 본 발명의 실시 예들의 설명을 모호하게 하지 않기 위하여, 다음 상세한 설명에서, 선행 기술에서 알려진 일부 처리 단계들 또는 동작들은 설명 및 예시적인 목적을 위해서 함께 조합될 있고 일부 경우들에서 상세히 설명되지 않을 수 있다. 다른 경우들에서, 선행 기술에서 알려진 일부 처리 단계들 또는 동작들은전혀 설명되지 않을 수 있다. 다음 설명은 오히려 본 발명의 다양한 실시 예들의 독특한 특징들 또는 엘리멘트들에 초점이 맞추어져 있음을 이해해야 할 것이다.
[0028] ReRAM 구조들은 전형적으로 상단 전극(a top electrode), 하단 전극(a bottom electrode), 및 상기 두 개의 전극들 사이에 위치하는 산화물 층(an oxide layer)을 포함한다. 산화물 ReRAM들에서, 전류 전도성 필라멘트의 전기주형(electroforming of current conducting filament)이 필요하다. 이 프로세스는 랜덤성(randomness)에 의존하며, 이는 산화물 ReRAM의 전류 전도성 필라멘트의 포지션을 컨트롤하는 것을 방해한다. 이는 상기 ReRAM 셀이 스케일 됨에 따라 더 높은 형성 전압(a higher forming voltage)과 더 높은 디바이스 가변성(higher device variability)을 야기한다.
[0029] 또한, 전기 주형 프로세스에서의 랜덤성으로 인해, 포스트 형성 저항 상태들(the post forming resistance states)(즉, 저 저항 상태(LRS) 및 고 저항 상태(HRS))은 넓은 분포들을 보이며, 이는 메모리 윈도우를 좁힌다. 산화물 ReRAM은 전형적으로 1-트랜지스터 1-저항(one-transistor one-resistor: 1T1R) 구조를 형성하기 위해 전류 컨트롤 전계 효과 트랜지스터(FET)를 필요로 한다. 이 프로세스는 전형적으로 디바이스 영역에서 패널티(a penalty)와 함께 온다.
[0030] 그러므로, 본 발명의 실시 예들은 두 개의 전계효과 트랜지스터들이 금속 게이트를 공유하는 2-트랜지스터-2-저항(two-transistor-two-resistor: 2T2R) ReRAM 구조를 제조하기 위한 방법 및 관련 구조를 제공한다. 상기 제안된 실시 예들은 전류 전도성 필라멘트의 전기 주형의 랜덤성을 감소시키는 동시에, 상기 디바이스가 ReRAM 상태들의 가변성에 덜 민감할 수 있도록 하고 디바이스 확장성을 향상시킨다. 구체적으로, 상기 제안된 실시 예들은 필드 프로그램 가능 게이트 어레이들(FPGAs)을 위해 수직-스택된 2T2R 비-휘발성(vertically-stacked 2T2R non-volatile) 메모리 셀을 제공하며, 상기 필드 프로그램 가능 게이트 어레이들(FPGAs)에는 두 개의 산화물 ReRAM들이 수직 전계 효과 트랜지스터들(VFET들)의 상단 소스/드레인 영역들의 부분들을 RERAM 구조들을 위한 하단 전극으로 사용하여 금속 게이트를 공유하는 두 개의 VFET들과 함께-집적된다(co-integrated).
[0031] 상기 2-트랜지스터-2-저항 ReRAM 구조를 형성하는 한 가지 방법은 공유 금속 게이트를 갖는 두 개의 VFET 디바이스들을 형성하는 단계를 포함하는 것이며, 상기 단계에서 각각의 VFET 디바이스는 돌출 외부 부분들을 갖는 (면체형(faceted))에피택시의 영역을 포함하고, 상기 VFET 디바이스들의 에피택시 영역들 바로 위에 ReRAM 스택을 형성하며, 상기 ReRAM 스택은 하나의 전극 층 위에 산화물 층을 그리고 상기 전극 층 위에 금속 필(a metal fill)을 포함하고, 상기 산화물 층은 상기 (면체형)에피택시 영역들의 돌출 외부 부분들과 직접 접촉하며, 상기 (면체형)에피택시의 영역들의 돌출 외부 부분들은 상기 ReRAM 엘리멘트들 각각을 위해서 하단 전극으로 기능한다. 상기 2-트랜지스터-2-저항 ReRAM 구조가 형성될 수 있는, 일 실시 예는 도면 1-15에 첨부한 도면들을 참조하여 아래에 상세히 설명된다.
[0032] 이제 도 1을 참조하면, 본 발명의 일 실시 예에 따라, 수직 전계 효과 트랜지스터(VFET)를 만드는 방법을 수행하는 중의 중간 단계에서의 반도체 디바이스(100)의 단면도가 도시된다.
[0033] 상기 제조 프로세스의 이 지점에서, 반도체 디바이스(100)는 반도체 기판(102)(이하 "기판") 상에 배열된 더미 게이트(120)와 유전체 캡핑 층(140)을 포함한다. 상기 기판(102)은, 예를 들어, 벌크 반도체 기판을 포함한다. 상기 기판(102)은 하나 또는 그 이상의 반도체 재료들을 포함한다. 상기 기판(102)을 위해 적합한 반도체 재료들의 비-제한적인(Non-limiting) 예들은 실리콘(Si), 스트레인드 Si, 실리콘 탄화물(SiC), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘-게르마늄-탄소(SiGeC), Si 합금, Ge 합금, III-V 재료들(예: 게르마늄 비화물(GaAs)), 인듐 비화물(InAs), 인듐 인화물(InP), 또는 알루미늄 비화물(AlAs), II-VI 재료들(예: 카드뮴 셀렌화물(CdSe)), 카드뮴 황화물(CdS), 카드뮴 텔루르화물(CdTe), 아연 산화물(ZnO), 아연 셀렌화물(ZnS), 아연 황화물(ZnS), 또는 아연 텔루르화물(ZnTe), 또는 이들의 모든 조합을 포함할 수 있다. 일 실시 예에서, 상기 기판(102)은 게르마늄을 포함할 수 있다.
[0034] 도핑된 소스(108)는 기판(102) 상에 배열되는데, 반대-도핑된(counter-doped) 층(104) 위에 배열된다. 도핑된 소스(108) 및 반대-도핑된 층(104)은 도펀트들을 기판(102)에 침투함으로써 또는 에피택시의 성장을 통해 기판(102) 상에 형성된다. 일 실시 예에 따라, 도핑된 소스(108)는, p형 도펀트(p-type dopant)(예: 붕소 또는 갈륨) 또는 n형 도펀트(n-type dopant)(예: 인 또는 비소)일 수 있는, 도펀트로 심하게(heavily) 도핑 된다. 반대-도핑된 층(104)은 도핑된 소스(108)의 도펀트와 다른/반대인 도펀트를 포함한다. 예를 들어, 도핑된 소스(108)가 p형 도펀트를 포함하는 경우, 반대-도핑된 층(104)은 n형 도펀트를 포함하고, 도핑된 소스(108)가 n형 도펀트를 포함하는 경우, 반대-도핑된 층(104)은 p형 도펀트를 포함한다. 도핑된 소스(108)는 심하게 도핑되어, 약 1019 원자들/cm3 내지 약 1022 원자들/cm3 사이에서 변화하는 도펀트 농도를 포함한다. 상기 반대-도핑된 층의 두께는 약 5 내지 약 50 nm, 또는 약 10 내지 약 20 nm로부터의 변화하는 범위 내에 있을 수 있다. 도핑된 소스(108)의 두께는 약 50 내지 약 250 nm, 또는 약 100 내지 약 200 nm로부터의 변화하는 범위 안에 있을 수 있다.
[0035] 더미 게이트(120)는 도핑된 소스(108) 상에서 제 1 스페이서(116) 및 제 2 스페이서(118) 사이에 배치된다. 제 1 스페이서(116)는 도핑된 소스(108) 상에 증착되고, 더미 게이트(120)는 제 1 스페이서(116) 상에 증착되며, 제 2 스페이서(118)는 더미 게이트(120) 상에 증착된다. 상기 제 1 스페이서(116) 및 상기 제 2 스페이서(118)는 절연성 재료, 예를 들어, 실리콘 이산화물, 실리콘 질화물, SiOCN, 또는 SiBCN을 포함할 수 있다. 제 1 스페이서(116) 및 제 2 스페이서(118)를 위한 재료들의 다른 비-제한적인 예들은 유전체 산화물들(예: 실리콘 산화물), 유전체 질화물들(예: 실리콘 질화물), 유전체 산화질화물들, 또는 이들의 모든 조합을 포함할 수 있다. 제 1 스페이서(116) 및 제 2 스페이서(118)를 형성하는 재료들은, 예를 들어, 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)을, 포함한 표준 증착 프로세스들에 의해서 증착된다. 상기 제 1 스페이서(116) 및 상기 제 2 스페이서(118)는 약 3 nm 내지 약 15 nm 사이에, 또는 약 5 nm 내지 약 10 nm 사이에 변화하는 두께를 각각 가질 수 있다.
[0036] 더미 게이트(120)는 희생 게이트 재료, 예를 들어, 비정질 실리콘(aSi) 또는 다결정질 실리콘(폴리실리콘)을 포함한다. 상기 희생 게이트 재료는 PVD, CVD, 플라즈마 개선 화학 기상 증착(PECVD), 유도 결합 플라즈마 화학 기상 증착(ICP CVD), 또는 이들의 모든 조합을, 포함하는, 증착 프로세스에 의해서 증착될 수 있지만, 이에 국한되지는 않는다. 더미 게이트(120)를 형성하는 희생 게이트 재료는 약 8 nm 내지 약 100 nm 사이에, 또는 약 10 nm 내지 약 30 nm 사이에 변화하는 두께를 가진다.
[0037] 유전체 캡핑 층(140)은 더미 게이트(120) 위의 제 2 스페이서(118) 상에 증착된다. 유전체 캡핑 층(140)을 위한 재료들의 비-제한적인 예들은 실리콘 이산화물, 테트라에틸오르토실리케이트(tetraethylorthosilicate: TEOS) 산화물, 고 종횡비 플라즈마(high aspect ratio plasma: HARP) 산화물, 고온 산화물(HTO), 고밀도 플라즈마(HDP) 산화물, 원자 층 증착(ALD) 프로세스에 의해서 형성된 산화물들(예: 실리콘 산화물들), 또는 이들의 모든 조합을 포함할 수 있다. 상기 유전체 캡핑 층(140)은 약 30 nm 내지 약 200 nm으로부터, 또는 약 50 nm 내지 약 100 nm으로부터 변화하는 범위 안에서 두께를 갖는다.
[0038] 이제 도 2를 참조하면, 본 발명의 일 실시 예에 따라, 제 1 스페이서(116)를 노출시키기 위해 유전체 캡핑 층(140), 제 2 스페이서(118), 및 더미 게이트(120)를 관통하는 트렌치들(204)을 형성하는 예시적인 반도체 디바이스(100)의 단면도가 도시된다.
[0039] 트렌치들(204)은 유전체 캡핑 층(140)의 상단 표면(a top surface)으로부터 제 1 스페이서(116)의 상단 표면까지 연장하여, 제 1 스페이서(116)를 노출시킨다. 트렌치들(204)은 제 1 스페이서(116)를 형성하는 재료에 대해 선택적인(실질적으로 제거하지 않는) 에칭 프로세스를 수행함으로써 형성된다. 상기 에칭 프로세스는, 예를 들어, 반응성 이온 에칭(RIE)일 수 있다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 다수의 에칭 프로세스들이 상기 트렌치들(204)을 형성하기 위해 수행될 수 있다. 예를 들어, 유전체 캡핑 층(140)의 일 부분을 제거하기 위해 제 1 에칭 프로세스가 수행되는데, 제 2 스페이서(118)의 재료에 대해 선택적으로 수행된다. 그 다음에, 제 1 에칭 프로세스로부터 형성된 트렌치들(204)의 일 부분 아래에 위치하는, 제 2 스페이서(118)의 일 부분을 제거하기 위해, 제 2 에칭 프로세스가 수행되는데, 더미 게이트(120)의 재료에 대해 선택적으로 수행된다. 그 다음에, 제 2 에칭 프로세스로부터 형성된 트렌치들(204)의 일 부분 아래에 위치하는, 더미 게이트(120)의 일 부분을 제거하기 위해, 제 3 에칭 프로세스가 수행되는데, 제 1 스페이서(116)의 재료에 대해 선택적으로 수행된다. 도면에서 도시된 바와 같이, 최종 트렌치들(204)은 유전체 캡핑 층(140)의 상단 표면을 관통하여 제 1 스페이서(116)의 노출된 부분의 상단 표면까지 아래로 연장한다. 상기 트렌치들(204)의 폭은 약 3 nm 내지 약 20 nm로부터, 또는 약 5 nm 내지 약 10 nm로부터 변화할 수 있다. 상기 트렌치들(204)의 깊이는 약 50 nm 내지 약 300 nm로부터, 또는 약 100 nm 내지 약 200 nm로부터 변화할 수 있다.
[0040] 도 2를 계속 참조하면, 트렌치들(204)을 형성한 후, 제 1 스페이서(116)는 또한 도핑된 소스(108) 재료에 대해 선택적인(실질적으로 제거하지 않음) 프로세스를 사용하여 에칭될 수 있다. 제 1 스페이서(116)는, 예를 들어, 반응성 이온 에칭에 의해서 에칭될 수 있다. 제 1 스페이서(116)의 노출된 부분은 아래의 소스 접점 층의 일 부분(즉, 도핑된 소스(108))을 노출시키기 위해 에칭 프로세스에 의해서 제거된다. 이 것은 셀프-정렬 접합부(self-aligned junction)(도시되지 않음)를 생성하는데, 이는 소스 연장이 도핑된 소스(108)로부터 제 1 스페이서(116)의 상단 표면까지 에피택시의 방식으로 성장될 수 있기 때문이며, 이에 관하여는 아래에서 상세하게 설명한다.
[0041] 그 다음에, 산화 프로세스가 더미 게이트(120) 측벽들의 내부 부분들을 산화시켜 얇은 산화물 층(210)을 형성하기 위해 반도체 디바이스(100)에 관해 수행될 수 있다. 상기 산화 프로세스는 상기 얇은 산화물 층(210)을 형성하는 플라즈마 산화 프로세스 또는 다른 산화 프로세스에 의해서 수행될 수 있다. 일부 실시 예들에서, 제 1 스페이서(116) 또는 도핑된 소스(108)의 일 부분도 또한 산화될 수 있다. 그러한 실시 예들에서, 이들 영역들에 형성된 모든 산화물은 도 3에서 아래에 설명하는 에피택시의 성장을 수행하는 단계 전에 모두 제거된다.
[0042] 상기 단계들은 나중에 형성되는 핀들 사이의 피치에서 상당한 감소를 허용하는데, 이는 스케일링 목적들을 위해 유리할 수 있다는 점을 유의해야 한다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 핀은 나중에 각 트렌치(204) 내에서 성장할 것이다.
[0043] 이제 도 3을 참조하면, 본 발명의 일 실시 예에 따라, 도핑된 소스(108)에서 에피택시 층(an epitaxial layer)을 성장시켜 각각의 트렌치들(204)(도 2)에 에피택시 채널 영역(302)(이하 "채널 영역")을 형성한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 채널 영역(302)의 에피택시 성장(epitaxial growth)은 에피택시 반도체 재료를 포함하고, 에피택시 성장 및/또는 증착 프로세스들은 반도체 표면 상에 형성하는 단계에 대해서 선택적이므로, 따라서, 얇은 산화물 층(210), 제 1 스페이서(116) 또는 제 2 스페이서(118)와 같은, 다른 표면들 상에 재료를 증착하지는 않는다. 채널 영역(302)의 에피택시 성장은 유전체 캡핑 층(140)(도시되지 않음) 위로 연장할 수 있다.
[0044] 채널 영역(302)은, 예를 들어, 화학 기상 증착(CVD)(액상(liquid phase: LP) 또는 환원 압력 화학 기상 증착(reduced pressure chemical vapor deposition: RPCVD), 기상 에피택시(vapor-phase epitaxy: VPE), 분자-빔 에피택시(molecular-beam epitaxy: MBE), 액상 에피택시(liquid-phase epitaxy: LPE), 금속 유기 화학 기상 증착(MOCVD), 또는 기타 적절한 프로세스 들을, 포함하는 적절한 에피택시의 성장 프로세스를 사용하여 성장될 수 있다.
[0045] 에피택시의 채널 재료를 위한 소스들은, 예를 들어, 실리콘, 게르마늄, 또는 이들의 조합일 수 있다. 에피택시 반도체 재료의 증착을 위한 가스 소스는 실리콘-함유(silicon-containing) 가스 소스, 게르마늄-함유(germanium-containing) 가스 소스, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 에피택시 실리콘 층은 다음으로부터 구성되는 그룹으로부터 선택된 실리콘 가스 소스로부터 증착될 수 있다: 실란, 디실란, 트리실란, 테트라실란, 헥사클로로디실란, 테트라클로로실란, 디클로로실란, 트리클로로실란(of silane, disilane, trisilane, tetrasilane, hexachlorodisilane, tetrachlorosilane, dichlorosilane, trichlorosilane), 및 이들의 조합들. 에피택시 게르마늄 층이 다음으로부터 구성되는 그룹으로부터 선택된 게르마늄 가스 소스로부터 증착될 수 있다: 게르만, 디게르만, 할로게르만, 디클로로게르만, 트리클로로게르만, 테트라클로로게르만(germane, digermane, halogermane, dichlorogermane, trichlorogermane, tetrachlorogermane) 및 이들의 조합들. 에피택시 실리콘 게르마늄 합금 층이 그러한 가스 소스들의 조합을 이용하여 형성될 수 있다. 수소, 질소, 헬륨 및 아르곤(hydrogen, nitrogen, helium and argon)과 같은 운반 가스들(Carrier gases)이 사용될 수 있다.
[0046] 평탄화 프로세스는 유전체 캡핑 층(140) 위에 여분의 에피택시 성장(excess epitaxial growth)(도시되지 않음)을 제거하기 위해 반도체 디바이스(100)에 관해 수행된다. 상기 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스일 수 있다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 각 채널 영역(302)은 나중에 형성되는 수직 전계 효과 트랜지스터의 채널 영역을 구성한다.
[0047] 나중에, 채널 영역(302)은 부분적으로 리세스되고 유전체 재료로 채워져 유전체 캡(308)을 형성할 수 있다. 구체적으로, 채널 영역(302)은 유전체 캡핑 층(140) 내에 그리고 제 2 스페이서(116) 위에 여전히 위치하는 레벨까지 부분적으로 리세스 된다. 채널 영역(302)은, 예를 들어, 반응성 이온 에칭 또는 습식 에칭 프로세스를, 사용하여 리세스 된다.
[0048] 채널 영역(302) 위에 형성된 리세스(도시되지 않음)는 유전체 재료로 채워져 채널 영역(302) 위에 유전체 캡(308)을 형성한다. 유전체 캡(308)을 형성하는 상기 유전체 재료는 유전체 산화물(예: 실리콘 산화물), 유전체 질화물(예: 실리콘 질화물), 유전체 산화질화물(dielectric oxide (e.g., silicon oxide), a dielectric nitride (e.g., silicon nitride), a dielectric oxynitride), 또는 이들의 모든 조합일 수 있다. 유전체 캡(308)을 형성하는 상기 유전체 재료는, 예를 들어, CVD나 PVD과 같은, 표준 증착 프로세스들에 의해서 증착된다. 증착 후, 여분의 유전체 재료는, 예를 들어, CMP에 의해서 평탄화 된다.
[0049] 이제 도 4를 참조하면, 본 발명의 일 실시 예에 따라, 제 1 수직 전계 효과 트랜지스터(VFET1) 및 제 2 수직 전계 효과 트랜지스터(VFET2)를 위한 소스/드레인 영역을 형성하기 위해 유전체 캡핑 층(140)을 제거하고 채널 영역(302) 위에 에피택시 영역(410)을 형성한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다.
[0050] 상기 VFET1 및 VFET2 모두를 위해, 에피택시 영역(410)은 유전체 캡(308)과 채널 영역(302) 사이에 배열된다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 제 2 스페이서(118) 위의 채널 영역(302)의 일 부분은 에피택시 영역(410)을 형성하기 전에 측벽들을 따라 리세스 될 수 있다. 에피택시 영역(410)은 VFET1의 소스/드레인 영역 및 VFET2의 소스/드레인 영역을 형성한다. 에피택시의 영역(410)의 에피택시의 성장은 도 3에서의 설명한 바와 같이 수행될 수 있다.
[0051] 에피택시의 영역(410)에서 관찰된 다이아몬드-모양의 패싯 효과(diamond-shaped faceting effect)가 서로 다른 결정 평면들(different crystallographic planes)을 따른 차동 반도체 성장(differential semiconductor growth)의 결과라는 점에 주목해야 한다. 면체형 에피택시 성장(The faceted epitaxial growth)은 결국 매우 낮은 성장률로 느려져서 가장 느린 성장률을 가진 크리스털 평면들의 세트(즉, <111> 평면들)에서 "종료"되며, 따라서 최종 반도체 구조들은 가장 느린 반도체 성장률을 갖는 그러한 결정 평면들 내 배향된 표면들을 갖는다. 에피택시의 영역(410)은, 도면에서 도시된 바와 같이, 두 개의 (대향하는) 돌출 영역들(protruding regions) 또는 삼각형 모양(<111> 평면들에 의해서 제한된)의 부분들을 포함하며, 상기 두 개의 돌출 영역들 또는 삼각형 모양의 부분들은 VFET1 및 VFET2 각각에서 채널 영역(302) 너머 수평으로 연장한다. 아래에서 설명되는 바와 같이, 이 형상(geometry)은 돌출부 또는 팁 영역들을 향한 홀/전자 이동성을 향상시킬 수 있으며, 이는 ReRAM 성능을 위해 유리할 수 있다. 성장 온도, 성장 압력, 처리 가스들의 유동률(the flow rates of the processing gases), 등을 포함하는, 다양한 처리 파라미터들은, 다양한 세트들의 결정 평면들을 따라 상대적인 성장률을 조절하도록 항상 조정될 수 있고 그렇게 함으로써 최종 반도체 구조들의 표면 방향들(the surface orientations)을 컨트롤할 수 있다.
[0052] 도 4를 계속 참조하면, 스페이서(420)는 후속 처리 단계들 동안 에피택시의 영역(들)(410)을 보호하기 위해 각 에피택시의 영역(410)의 대향하는 측면들(opposing sides) 상에 증착된다. 스페이서(420)는 또한 유전체 캡(308)의 측벽 상에도 배치된다. 스페이서(420)는 절연성 재료, 예를 들어, 유전체 산화물들(예: 실리콘 산화물), 유전체 질화물들(예: 실리콘 질화물), 유전체 산화질화물들(dielectric oxides (e.g., silicon oxide), dielectric nitrides (e.g., silicon nitride), dielectric oxynitrides), 또는 이들의 모든 조합을 포함한다. 스페이서(420) 재료는, 예를 들어, CVD 또는 PVD과 같은, 표준 증착 프로세스들에 의해서 증착된다. 상기 스페이서 재료는 에피택시의 영역(들)(410)은 커버하고 유전체 캡(308) 및 제 2 스페이서(118)의 표면으로부터는 제거되도록 드라이 에칭 프로세스, 예를 들어, RIE 프로세스에 의해서, 에칭 될 수 있다. 상기 스페이서(420)는 약 5 nm 내지 약 50 nm으로부터, 또는 약 15 nm 내지 약 30 nm으로부터 변화하는 폭을 갖는다.
[0053] 스페이서(420)을 형성한 후, 제 2 스페이서(118) 및 더미 게이트(120)의 부분들은 스페이서(420) 너머 수평으로 연장하는 제거된 부분들로 리세스 된다. 제 1 스페이서(116)에 대해 선택적인(실질적으로 제거되지 않는) 에칭 프로세스가 수행된다. 에칭 프로세스는 RIE 프로세스와 같은, 건식 에칭 프로세스일 수 있다.
[0054] 더미 게이트(120)의 남아있는 부분들은, 예를 들어, 뜨거운 암모니아(hot ammonia)를 포함하는 프로세스와 같은, 습식 프로세스에 의해서 제거될 수 있다.
[0055] 이제 도 5를 참조하면, 본 발명의 일 실시 예에 따라, 얇은 산화물 층(210)을 제거하고 게이트 유전체 재료(504) 및 작업 기능 금속(508)을 균일하게 증착한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 상기 기술분야에 숙련된 이들에 의해서 알려진 바와 같이, 게이트 유전체 재료(504) 및 작업 기능 금속(508)은 게이트 스택의 일 부분을 형성하며, 상기 게이트 스택의 일 부분은 VFET1 및 VFET2 각각에서 더미 게이트(120)를 대체한다. 게이트 유전체 재료(504) 및 작업 기능 금속(508)은 제 1 스페이서(116), 채널 영역(302), 및 에피택시 영역(410) 아래의 제 2 스페이서(118)의 남아있는 부분들 상에 배치된다.
[0056] 게이트 유전체 재료(들)(504)는 유전체 상수가 3.9, 7.0, 또는 10.0보다 큰 유전체 재료일 수 있다. 게이트 유전체 재료(504)에 적합한 재료들의 비-제한적인 예들은 산화물들, 질화물들, 산화질화물들, 실리케이트들(예: 금속 실리케이트들), 알루미네이트들, 티타네이트들, 질화물들(oxides, nitrides, oxynitrides, silicates (e.g., metal silicates), aluminates, titanates, nitrides), 또는 이들의 모든 조합을 포함 수 있다. 하이-k(high-k) 재료들(유전체 상수가 7.0보다 큰 것)의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산화질화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸, 및 납 아연 니오브산염(hafnium oxide, hafnium silicon oxide, hafnium silicon oxynitride, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, zirconium silicon oxynitride, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, and lead zinc niobite)과 같은 금속 산화물을 포함하지만, 이에 국한되지는 않는다. 상기 하이-k 재료는 예를 들어, 란타늄 및 알루미늄(lanthanum and aluminum)과 같은, 도펀트들을 더 포함할 수 있다. 게이트 유전체 재료(504)는, 예를 들어, CVD, PVD, PECVD, ALD, 증발, 화학 용액 증착, 또는 기타 유사 프로세스들을 포함한, 적절한 증착 프로세스에 의해서 형성될 수 있다. 게이트 유전체(504)의 두께는 증착 프로세스뿐만 아니라 사용되는 하이-k 유전체 재료들의 구성 및 개수에 따라 달라질 수 있다.
[0057] 작업 기능 금속(508)은 상기 게이트 유전체 재료(504) 위에 배치될 수 있다. 작업 기능 금속(508)의 유형은 트랜지스터 유형에 달려있다. 적절한 작업 기능 금속들(508)의 비-제한적인 예들은 p형 작업 기능 금속 재료들 및 n형 작업 기능 금속 재료들을 포함 수 있다. P형 작업 기능 재료들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들(ruthenium, palladium, platinum, cobalt, nickel, and conductive metal oxides), 이들의 모든 조합과 같은, 구성들을 포함한다. N형 금속 재료들은 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 금속 탄화물들(예: 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 및 알루미늄 탄화물), 알루미늄들(hafnium, zirconium, titanium, tantalum, aluminum, metal carbides (e.g., hafnium carbide, zirconium carbide, titanium carbide, and aluminum carbide), aluminides), 또는 이들의 모든 조합과 같은, 구성들을 포함한다. 작업 기능 금속(들)(508)은 적절한 증착 프로세스, 예를 들어, CVD, PECVD, PVD, 도금, 열 또는 전자빔(e-beam) 증발, 및 스퍼터링(sputtering)에 의해서 증착될 수 있다.
[0058] 그 다음에, 게이트 유전체 재료(504) 및 작업 기능 금속(508)은, 도면에서 예시된 바와 같이, 스페이서(420) 너머 수평으로 연장하는 제거된 부분들에 대해 리세스 된다. 제 1 스페이서(116)에 대해 선택적인(실질적으로 제거되지 않는) 에칭 프로세스가 수행된다. 상기 에칭 프로세스는, 예를 들어, 이방성 에칭 프로세스 일 수 있다.
[0059] 이제 도 6을 참조하면, 본 발명의 일 실시 예에 따라, 금속 게이트 재료(602)로 채우고 금속 게이트 재료(602)에 관해 탄화 프로세스를 수행한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 금속 게이트 재료(602)는 전도성 게이트 금속이며, 상기 전도성 게이트 금속은 각각의 VFET1 및 VFET2에 대한 게이트 스택을 형성하기 위해 게이트 유전체 재료(들)(504) 및 작업 기능 금속들(508)을 위에 증착된다. 이 실시 예에서, 금속 게이트 재료(602)는 VFET1 및 VFET2 사이에 증착된다, 그래서 금속 게이트 재료(602)의 일 부분은 두 개의 전계 효과 트랜지스터들에 의해서 공유되며, 위에서 언급한 바와 같이, 이는 디바이스 확장성(device scalability) 향상에 도움이 될 수 있다.
[0060] 적절한 전도성 금속들의 비-제한적인 예들은 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 티타늄(Ti), 또는 이들의 모든 조합을 포함할 수 있다. 금속 게이트 재료(602)를 형성하는 전도성 금속은, 예를 들어, CVD, PECVD, PVD, 도금, 열 또는 전자빔 증발, 및 스퍼터링과 같은, 적절한 증착 프로세스에 의해서 증착될 수 있다. 평탄화 프로세스, 예를 들어, CMP는, 금속 게이트 재료(602)의 표면을 연마하기 위해 수행된다.
[0061] 이제 도 7을 참조하면, 본 발명의 일 실시 예에 따라, 금속 게이트 재료(602)를 부분적으로 리세스 한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 금속 게이트 재료(602)는, 예를 들어, 반응성 이온 에칭 프로세스와 같은, 에칭 프로세스에 의해서 부분적으로 리세스 된다.
[0062] 이제 도 8을 참조하면, 본 발명의 일 실시 예에 따라, 금속 게이트 재료(602) 위에 레벨간 유전체(ILD) 층(804)을 증착하고 평탄화 프로세스를 수행한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. ILD 층(804)은, 예를 들어, 실리콘 산화물, 스핀 온 글래스(spin-on-glass), 유동성 산화물(a flowable oxide), 고밀도 플라즈마 산화물, 붕소인규산염 글래스(borophosphosilicate glass: BPSG), 또는 이들의 모든 조합을 포함하지만 이에 국한되지는 않는, 로우-k(low-k) 유전체 재료(k <4.0를 갖는)로부터 형성될 수 있다. ILD 층(804)은 CVD, PVD, PECVD, ALD, 증발, 화학 용액 증착, 또는 유사 프로세스들을 포함하는, 증착 프로세스에 의해서 증착되지만, 이에 국한되지 않는다.
[0063] 이제 도 9를 참조하면, 본 발명의 일 실시 예에 따라, 마스크(920)를 형성 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 마스크(920)는 반도체 디바이스(100)의 상단 표면들(top surfaces) 위에 증착된다. 도면에 도시된 바와 같이, 마스크(920)는 금속 게이트 재료(602) 위의 ILD 층(804)의 중앙 부분을 포함하는 VFET1 및 VFET2 사이의 영역을 커버한다. 상기 마스크(920)는 또한 제 1 ILD 층(804)의 외부 영역들을 커버할 수 있다. 각 수직 트랜지스터의 스페이서(420)의 일 부분 및 제 1 ILD 층(804)의 일 부분은 덮이지 않은 상태(uncovered)로 남아 있다. 상기 마스크(920)는 상기 마스크(920)에 의해서 커버된 반도체 디바이스(100)의 부분들을 보호할 수 있도록, 에칭 프로세스들에 저항하는 재료로 이루어질 수 있다. 마스크(920)는, 반도체 디바이스(100)가 도 14에 도시된 ReRAM 구조들을 형성하기 위해 더 프로세스될 때, 커버된 표면들을 보호하기 위해 증착된다.
[0064] 이제 도 10을 참조하면, 본 발명의 일 실시 예에 따라, ILD 층(804) 및 스페이서(420)의 부분들을 리세스 한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 마스크(920)에 의해서 덮이지 않은 ILD 층(804) 및 스페이서(420) 부분들을 리세스 하는 단계는 반도체 디바이스(100)에서 개구부들(1010)을 생성한다. 개구부들(1010)은, 도면에서 도시된 바와 같이, VFET1 및 VFET2 각각에서 에피택시의 영역(410)의 일부분들을 노출시킨다. 개구부들(1010)은 또한 VFET1, VFET2 각각에서 제 2 스페이서(118)와 유전체 캡(308)의 측벽들을 노출시킬 수 있다.
[0065] 마스크(920)에 의해서 덮이지 않은 VFET1 및 VFET2에 인접한 ILD 층(804)의 부분들은 스페이서(420) 및 유전체 캡(308)에 대해서 선택적인(실질적으로 제거되지 않는) 에칭 프로세스를 수행함으로써 제거될 수 있다. 상기 에칭 프로세스는, 예를 들어, 반응성 이온 에칭일 수 있다. 제 1 ILD 층(804)을 리세스 한 후, 도면에서 도시된 바와 같이, 마스크(920)에 의해서 보호되지 않는 스페이서(420)의 부분들(즉, 금속 게이트 재료(602)의 공유된 부분의 대향하는 측면 상의 스페이서(420)영역들)은 VFET1 및 VFET2로부터, 각각, 제거될 수 있다. 일 실시 예에 따라, 모든 적절한 에칭 프로세스는 마스크(920)에 의해서 덮이지 않은 스페이서(420)의 부분들을 제거하기 위해 사용될 수 있다. 개구부들(1010)은 나중에 다른 재료들로 다시 채워져 ReRAM 구조들을 각각의 VFET1 및 VFET2에 집적시킬 수 있으며, 이에 관해서는 아래에서 상세히 설명될 것이다.
[0066] 스페이서(420)의 노출된 부분들을 제거한 후, 상기 마스크(920)는, 도 11에 도시된 바와 같이, 상기 기술분야에 알려진 모든 적합한 에칭 기술을 수행함으로써 제거될 수 있다.
[0067] 이제 도 12를 참조하면, 본 발명의 일 실시 예에 따라, 산화물 층(1220)을 증착한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 산화물 층(1220)은 VFET1 및 VFET2 각각에서 ILD 층(804)의 노출된 측벽들 및 에피택시 영역(410), 제 2 스페이서(118) 및 유전체 캡(308)의 노출된 표면들을 따라, 상기 개구부들(1010)(도 11)에서 균일하게 증착된다. 산화물 층(1220)은, 예를 들어, ALD와 같은, 알려진 증착 기술들을 사용하여 균일하게 증착될 수 있다. 산화물 층(1220)은 금속 산화물 재료 또는 하이-k 재료들이루어질 수 있다. 산화물 층(1220)을 위한 적합한 재료들의 비-제한적인 예들은 티타늄 산화물, 탄탈룸 산화물, 및 하프늄 산화물을 포함할 수 있다. 산화물 층(1220)은 도 15의 ReRAM 구조들을 위한 유전체 층으로서 기능하여, 에피택시의 영역(410)을 나중에 형성되는 상단 전극으로부터 분리시킨다.
[0068] 이제 도 13을 참조하면, 본 발명의 일 실시 예에 따라, 전극 층(1310)을 증착한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 전극 층(1310)은 또한 상기 ReRAM 구조의 상단 전극으로도 알려져 있을 수 있다. 전극 층(1310)은 산화물 층(1220)의 상단에 균일하게 증착된다. 전극 층(1310)은, 예를 들어, ALD와 같은, 알려진 증착 기술을 사용하여 증착될 수 있다. 전극 층(1310)은 티타늄 질화물 및 알루미늄 도핑된 티타늄 질화물과 같은 재료들로 이루어질 수 있다. 전극 층(1310)은 나중에 형성되는 상기 ReRAM 구조들을 위한 상단 전극으로서 기능하는 반면, 에피택시 영역(410)은 두 개의 기능들을 제공한다. VFET1 및 VFET2 각각에서, 에피택시 영역(410)은, 각 VFET의 상단 소스/드레인 영역이고, 도핑된 소스(108)는 VFET1 및 VFET2의 하단 소스/드레인으로서, 각각, 기능한다. 에피택시의 영역(410)은 또한 상기 ReRAM 구조에서 하단 전극이다.
[0069] 이제 도 14를 참조하면, 본 발명의 일 실시 예에 따라, 금속 필(1460)을 증착한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 전극 층(1310)을 산화물 층(1220) 바로 위에 균일하게 증착한 후, 개구부들(1010)(도 11)은 금속 필(1460)로 채우고, 그 후, 상기 반도체 디바이스(100)는 CMP 프로세스를 거친다. 금속 필(1460)은, 예를 들어, 텅스텐 또는 구리와 같은, 적절한 저 저항성 금속으로 이루어질 수 있다. 금속 필(1460)은 전극 층(1310) 및 금속 필(1460)의 상단 표면에 형성된 접점들 사이에서 전기의 전도체로서 기능한다. 산화물 층(1220), 산화물 층(1220) 위의 전극 층(1310), 및 전극 층(1310) 위의 금속 필(1460)은 VFET1 및 VFET2에, 각각, 함께 집적된 두 개의 ReRAM 구조들 ReRAM1 및 ReRAM2를 위한 ReRAM 스택을 형성한다.
[0070] 이제 도 15를 참조하면, 본 발명의 일 실시 예에 따라, ReRAM 접점들(1520)을 형성한 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 비록 도면에 도시되어 있지 않지만, 소스/드레인 접점들 및 게이트 접점들도 또한 반도체 디바이스(100)에서 형성될 수 있다는 점을 유의해야 한다. ReRAM, 소스/드레인 및 게이트 접점들을 형성하는 프로세스는 표준적이고 상기 기술분야에서 잘 알려져(well-known) 있다. 상기 프로세스는 전형적으로 타겟 영역들(즉, 금속 필(1460), 도핑된 소스(108), 및 금속 게이트 재료(602))에 대해 트렌치들(도시되지 않음)을 형성하는 단계 및 상기 트렌치들을 전도성 재료 또는 전도성 재료들의 조합으로 채우는 단계를 포함한다.
[0071] 소스/드레인 접점들(도시되지 않음)은 제 1 ILD 층(804) 및 제 1 스페이서(116)를 관통하여 도핑된 소스(108)로 연장할 수 있고 트렌치들(도시되지 않음) 내에 형성된다. 상기 소스/드레인 접점들을 채우는 전도성 재료는 전도성 금속, 예를 들어, 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 티타늄(Ti), 또는 이들의 모든 조합을 포함한다. 상기 전도성 재료는 적절한 증착 프로세스, 예를 들어, CVD, PECVD, PVD, 도금, 열 또는 전자빔 증발, 또는 스퍼터링에 의해서 증착될 수 있다. 평탄화 프로세스, 예를 들어, CMP는, ILD 층(804)의 표면으로부터 모든 전도성 재료를 제거하기 위해 수행된다.
[0072] 게이트 접점들(도시되지 않음)은 ILD 층(804)의 표면으로부터 금속 게이트 재료(602)를 관통하여 연장한다. 상기 게이트 접점들을 형성한 전도성 재료는 전도성 금속, 예를 들어, 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 티타늄(Ti), 또는 이들의 모든 조합을 포함한다. 상기 전도성 재료는 적절한 증착 프로세스, 예를 들어, CVD, PECVD, PVD, 도금, 열 또는 전자빔 증발 또는 스퍼터링에 의해서 증착될 수 있다. 평탄화 프로세스, 예를 들어, CMP는, ILD 층(804)의 표면으로부터 모든 전도성 재료를 제거하기 위해 수행된다.
[0073] ReRAM 접점들(1520)은 금속 필(1460) 위에 그리고 직접 접촉하여 나중에 형성될 수 있다. ReRAM 접점들(1520)은, 예를 들어, 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 티타늄(Ti), 또는 이들의 모든 조합을 포함하는, 전도성 금속으로 이루어질 수 있다.
[0074] 그러므로, 본 발명의 실시 예들은 두 개의 ReRAM 디바이스들(ReRAM1 및 ReRAM2)을 포함하는 반도체 디바이스, 및 이를 제조하는 방법을 제공하며, 상기 두 개의 ReRAM 디바이스들(ReRAM1 및 ReRAM2) 각각은 제 1 VFET 디바이스(VFET1)의 외부 상단 부분(an outer top portion) 및 제 2 VFET 디바이스(VFET2)의 외부 상단 부분 상에 수직으로 집적된다. 상기 제 1 VFET 디바이스 및 상기 제 2 VFET 디바이스는 금속 게이트를 공유하며, 이는 디바이스들 사이의 피치(pitch)를 실질적으로 감소(스케일링)시키도록 한다. 상기 제안된 실시 예들에서, 최종 반도체 디바이스의 각 메모리 셀은 두 개의 저항 변화 메모리 엘리멘트들 및 두 개의 선택 기들(2T2R)을 포함하고, 이 들에는 상기 산화물 ReRAM들이 면체성 에피택시 드레인 영역들(the facetted epitaxy drain regions)에 형성되어 (삼각형-모양의(triangular-shaped)) 면체성 에피택시 영역들의 팁(tip)에서의 전계를 향상시키고, 이는 또한 디바이스의 크기(footprint)도 감소시킬 수 있다. 각 저항 변화 메모리 엘리멘트(ReRAM1 및 ReRAM2)의 하단 전극은 각 수직 전계 효과 트랜지스터의 상단 소스/드레인 영역의 삼각형-모양의 돌출 부분이다. 보다 구체적으로, 에피택시 영역(410)은 서로 다른 결정 평면들을 따른 차동 성장의 다이아몬드-모양의 면체성 효과 결과(a diamond-shaped faceting effect consequence of a differential growth along different crystallographic planes)를 포함하며, 이는 에피택시의 영역(410)의 두 개의 대향하는 돌출 영역들이 <111> 평면들에 의해서 제한되게 한다(bounded). 상기 제안된 반도체 디바이스는 또한 단결정(single-crystalline) 반도체 재료로 만들어진 채널 영역을 포함하며, 이는 디바이스 성능을 더욱 향상시킨다.
[0075] 본 발명의 다양한 실시 예들에 대한 설명들은 예시의 목적들을 위해서 제시되었지만, 본 발명의 개시된 실시 예들이 전부라거나 또는 이들로 한정된다고 의도된 것이 아니다. 많은 수정들 및 변형들이 상기 설명된 실시 예들의 범위로부터 벗어나지 않으면서 가능하다는 것이 당업자들에게 명백할 것이다. 본 명세서에 사용된 용어는 실시 예들의 원리들, 시장에서 발견되는 기술들을 통해 실용적 적용 또는 기술적 향상을 가장 잘 설명하거나, 본 명세서에 개시된 실시 예들을 당업자들이 이해할 수 있도록 하기 위해 선택되었다.
[0076] 본 발명의 바람직한 일 실시 예에서, 반도체 디바이스를 형성하는 방법이 제공되고, 상기 방법은: 기판 상에 도핑된 소스를 형성하는 단계; 상기 도핑된 소스 상에 더미 게이트를 형성하는 단계 - 상기 더미 게이트는 상기 도핑된 소스 상에 배치된 제 1 스페이서와 상기 더미 게이트 상에 배치된 제 2 스페이서 사이에 배열됨-; 상기 더미 게이트, 상기 제 1 스페이서, 및 상기 제 2 스페이서 내에 두 개의 트렌치들을 형성하는 단계 - 각 트렌치는 상기 도핑된 소스를 노출시킴-; 두 개의 핀들을 형성하기 위해 상기 도핑된 소스로부터 각 트렌치 내에 에피택시 층을 에피텍셜로 성장시키는 단계 - 각 핀은 상기 도핑된 소스로부터 상기 더미 게이트를 통해 연장하는 채널 영역을 포함함-; 유전체 캡을 형성하기 위해 상기 핀들의 상단 부분을 리세스하는 단계; 상기 더미 게이트 위에 그리고 상기 유전체 캡 아래에 소스/소스 영역을 형성하기 위해 상기 핀들의 일부분 상에 에피택시 영역을 에피택셜로 성장시키는 단계 - 상기 에피택시 영역은 상기 핀들을 넘어 수평으로 연장하는 삼각형 모양의 두 개의 대향하는 돌출 영역들을 포함함-; 상기 채널 영역을 둘러싸는 금속 게이트 재료를 포함하는 게이트 스택으로 상기 더미 게이트를 대체하는 단계 - 상기 게이트 스택의 일부분은 상기 두 개의 핀들 사이에 위치함-; 상기 에피택시 영역을 노출시키기 위해 상기 금속 게이트 재료를 에칭하는 단계; 상기 에피택시 영역을 상기 금속 게이트 재료로부터 분리하는 레벨 간 유전 층을 형성하는 단계; 두 개의 개구부들을 형성하기 위해 상기 레벨 간 유전체 층을 리세스하는 단계 - 각 개구부는 상기 두 개의 핀들 사이에 위치한 상기 게이트 스택의 일부분과 대향하는 상기 에피택시 영역의 일부분을 노출시킴-; 각 개구부 내에 산화물 층을 균일하게 증착하는 단계; 및 상기 산화물 층 바로 위에 상단 전극 층을 형성하는 단계를 포함한다. 상기 방법은 바람직하게는: 상기 상단 전극 층 위에 금속 필을 증착하는 단계를 더 포함하고, 상기 산화물 층, 상기 상단 전극 층 및 상기 금속 필은 상기 두 개의 핀들 사이에 위치하는 게이트 스택의 일부분을 대향하는 상기 에피택시 영역의 노출된 부분 상에 배치되는 저항 변화 랜덤 액세스 메모리 구조를 포함한다. 상기 에피택시 영역의 노출된 부분은 바람직하게는 상기 저항 변화 랜덤 액세스 메모리 구조의 하단 전극으로 기능한다. 상기 방법은 바람직하게는 상기 기판과 상기 도핑된 소스 사이에 반대-도핑된 층을 형성하는 단계를 더 포함하고, 상기 도핑된 소스는 제 1 도펀트를 포함하고, 상기 반대-도핑된 층은 상기 제 1 도펀트와 다른 제 2 도펀트를 포함한다. 상기 방법은 바람직하게는: 상기 도핑된 소스에 접촉하는 소스/드레인 접점을 형성하는 단계를 더 포함한다. 상기 방법은 바람직하게는: 상기 게이트 스택에 접촉하는 게이트 접점을 형성하는 단계를 더 포함한다. 상기 방법은 바람직하게는: 상기 금속 필의 상단 부분에 접촉하는 저항 변화 랜덤 액세스 메모리 접점을 형성하는 단계를 더 포함한다.

Claims (13)

  1. 반도체 디바이스를 형성하는 방법에 있어서, 상기 방법은:
    기판 상에 두 개의 수직 전계 효과 트랜지스터들을 형성하는 단계 - 상기 수직 전계 효과 트랜지스터들 각각은 채널 영역 위에 그리고 유전체 캡 아래에 위치하는 에피택시 영역(an epitaxial region)을 포함하고, 상기 에피택시 영역은 상기 채널 영역 너머 수평으로 연장되는 삼각형 모양의 두 개의 대향하는 돌출 영역들(opposing protruding regions)을 포함함-;
    상기 채널 영역 상에 그리고 주변에 배치되는 금속 게이트 재료를 증착하는 단계-상기 금속 게이트 재료의 일 부분은 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치함-;
    상기 금속 게이트 재료 위에 레벨간 유전체 층(an interlevel dielectric layer)을 증착하는 단계;
    두 개의 개구부들을 형성하기 위해 상기 레벨간 유전체 층을 리세스 하는 단계(recessing) - 각 개구부는 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치하는 금속 게이트 재료의 일부분을 대향하는 각 수직 전계 효과 트랜지스터의 측면(side)에 인접하고, 각 개구부는 각 수직 전계 효과 트랜지스터의 상기 에피택시 영역의 일 부분을 노출시킴-; 및
    저항 변화 랜덤 액세스 메모리 스택을, 상기 두 개의 개구부들 각각 내에, 증착하는 단계 - 상기 저항 변화 랜덤 액세스 메모리 스택은 상기 에피택시 영역 바로 위에 위치하는 산화물 층, 상기 산화물 층 바로 위에 위치하는 상단 전극 층 그리고 상기 상단 전극 층 위에 위치하는 금속 필을 포함하고, 상기 에피택시의 영역의 노출된 부분은 상기 저항 변화 랜덤 액세스 메모리 스택을 위한 하단 전극으로써 기능함(act)-를 포함하는
    방법.
  2. 제 1항에 있어서, 상기 두 개의 수직 전계 효과 트랜지스터들을 형성하는 단계는:
    상기 기판 상에 도핑된 소스를 형성하는 단계;
    상기 도핑된 소스로부터 연장하는 상기 채널 영역을 형성하는 단계;
    상기 채널 영역 위에 상기 유전체 캡을 형성하는 단계; 및
    상기 채널 영역의 부분으로부터(off) 상기 에피택시의 영역을 형성하는 단계를 포함하는
    방법.
  3. 제 2항에 있어서, 상기 방법은:
    상기 기판과 상기 도핑된 소스 사이에 반대-도핑된(counter-doped) 층을 형성하는 단계-상기 도핑된 소스는 제 1 도펀트를 포함하고, 상기 반대-도핑된 층은 제 2 도펀트를 포함하며, 상기 제 2 도펀트는 상기 제 1 도펀트와 다름-를 더 포함하는
    방법.
  4. 제 1항에 있어서, 상기 방법은:
    접점 형성을 위한 준비로서 상기 저항 변화 랜덤 액세스 메모리 스택을 에칭하는 단계를 더 포함하는
    방법.
  5. 제 4항에 있어서, 상기 방법은:
    상기 두 개의 수직 전계 효과 트랜지스터들 각각에서 상기 금속 필의 상단 부분에 접촉하는 저항 변화 랜덤 액세스 메모리 접점을 형성하는 단계를 더 포함하는
    방법.
  6. 제 2항에 있어서, 상기 방법은:
    상기 도핑된 소스에 접촉하는 소스/드레인 접점을 형성하는 단계를 더 포함하는
    방법.
  7. 제 1항에 있어서, 상기 방법은:
    상기 금속 게이트 재료에 접촉하는 게이트 접점을 형성하는 단계를 더 포함하는
    방법.
  8. 반도체 디바이스에 있어서, 상기 반도체 디바이스는:
    두 개의 수직 전계 효과 트랜지스터들 - 상기 수직 전계 효과 트랜지스터들 각각은 채널 영역 위에 그리고 유전체 캡 아래에 위치하는 에피택시 영역을 포함하고, 상기 에피택시 영역은 상기 채널 영역 너머 수평으로 연장하는 삼각형 모양의 두 개의 대향하는 돌출 영역들을 포함함-;
    상기 채널 영역 상에 그리고 주변에 배치되는 금속 게이트 재료-상기 금속 게이트 재료의 일 부분은 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치함-;
    상기 금속 게이트 재료 위의 레벨간 유전체 층(an interlevel dielectric layer); 및
    두 개의 저항 변화 랜덤 액세스 메모리 구조들을 포함하고, 각각의 저항 변화 랜덤 액세스 메모리는 상기 두 개의 수직 전계 효과 트랜지스터들 사이에 위치하는 금속 게이트 재료의 일부분을 대향하는 상기 두 개의 수직 전계 효과 트랜지스터들 중 하나의 수직 전계 효과 트랜지스터의 측면(side)에 인접하며, 상기 저항 변화 랜덤 액세스 메모리 구조들 각각은 상기 에피택시 영역 바로 위에 위치하는 산화물 층, 상기 산화물 층 바로 위에 위치하는 상단 전극 층 그리고 상기 상단 전극 층 위에 위치하는 금속 필을 포함하고, 상기 에피택시 영역은 상기 저항 변화 랜덤 액세스 메모리 구조를 위한 하단 전극으로써 기능하는
    반도체 디바이스.
  9. 제 8항에 있어서, 상기 두 개의 수직 전계 효과 트랜지스터들은:
    기판 상에 도핑된 소스를 포함하고, 상기 채널 영역은 상기 도핑된 소스로부터 연장하는
    반도체 디바이스.
  10. 제 9항에 있어서, 상기 반도체 디바이스는:
    상기 기판과 상기 도핑된 소스 사이에 반대-도핑된(counter-doped) 층을 더 포함하고, 상기 도핑된 소스는 제 1 도펀트를 포함하며, 상기 반대-도핑된 층은 제 2 도펀트를 포함하고, 상기 제 2 도펀트는 상기 제 1 도펀트와 다른
    반도체 디바이스.
  11. 제 10항에 있어서, 상기 반도체 디바이스는:
    상기 도핑된 소스에 접촉하는 소스/드레인 접점을 더 포함하는
    반도체 디바이스.
  12. 제 8항에 있어서, 상기 반도체 디바이스는:
    상기 금속 게이트 재료에 접촉하는 게이트 접점을 더 포함하는
    반도체 디바이스.
  13. 제 8항에 있어서, 상기 반도체 디바이스는:
    각 수직 전계 효과 트랜지스터에서 상기 금속 필의 상단 부분에 접촉하는 저항 변화 랜덤 액세스 메모리 접점을 더 포함하는
    반도체 디바이스.
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