DE112016002287T5 - Leiterbahnen durch Dielektrikum mit hohem Aspektverhältnis für Halbleitervorrichtungen - Google Patents

Leiterbahnen durch Dielektrikum mit hohem Aspektverhältnis für Halbleitervorrichtungen Download PDF

Info

Publication number
DE112016002287T5
DE112016002287T5 DE112016002287.5T DE112016002287T DE112016002287T5 DE 112016002287 T5 DE112016002287 T5 DE 112016002287T5 DE 112016002287 T DE112016002287 T DE 112016002287T DE 112016002287 T5 DE112016002287 T5 DE 112016002287T5
Authority
DE
Germany
Prior art keywords
pins
forming
connection pads
over
subset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112016002287.5T
Other languages
English (en)
Inventor
Thorsten Meyer
Andreas Wolter
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tahoe Research Ltd
Original Assignee
Intel IP Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel IP Corp filed Critical Intel IP Corp
Publication of DE112016002287T5 publication Critical patent/DE112016002287T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

Beschrieben werden Leiterbahnen durch ein Dielektrikum, die ein hohes Aspektverhältnis für Halbleitervorrichtungen aufweisen. In einem Beispiel werden mehrere leitfähige Verbindungspads auf einem Halbleitersubstrat gebildet, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen. Ein Stift wird auf jedem eines Teilsatzes der Verbindungspads gebildet, wobei die Stifte aus einem leitfähigen Material gebildet werden. Eine Dielektrikumschicht wird über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften, gebildet. Löcher werden durch das Entfernen der Dielektrikumschicht direkt über den Stiften gebildet. Die gebildeten Löcher werden mit einem leitfähigen Material ausgefüllt und ein Verbinder wird über jedem ausgefüllten Loch gebildet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Beschreibung bezieht sich auf das Bilden von Leiterbahnen durch ein Dielektrikum auf einer Halbleitervorrichtung und insbesondere auf eine solche Bahn, die unter Verwendung eines leitfähigen Stifts gebildet wird.
  • HINTERGRUND
  • Halbleiter- und mikromechanische Dies oder Chips werden häufig zum Schutz vor einer externen Umgebung gekapselt. Das Gehäuse bietet physischen Schutz, Stabilität, externe Verbindungen und in manchen Fällen Kühlung des Dies im Gehäuse. In der Regel wird der Die an einem Substrat angebracht und dann wird eine am Substrat befestigte Abdeckung über den Die platziert. Alternativ wird der Die an einer Abdeckung angebracht und dann wird ein Gehäusesubstrat oder eine Umverdrahtungsschicht auf dem Die gebildet. In manchen Fällen erstreckt sich eine Die-Abdeckung seitlich über die Die-Fläche hinaus und die Umverdrahtungsschicht wird auf die Die-Fläche und die seitliche Erweiterung aufgetragen, um ein Fan-Out-Gehäuse zu bilden.
  • Wafer Level Ball Grid Array(WLB)-Gehäuse und andere Gehäuse verwenden oft eine Dielektrikumschicht zwischen der Chipoberfläche und den Umverdrahtungsschichten. Die Dielektrikumschicht schützt die Die-Oberfläche mechanisch und fungiert als ein Spannungspuffer. Dies trägt zur Gewährleistung bei, dass Spannungen von einer Leiterplatte nicht das Gehäuse oder die Gehäuseverbindungen zur Platine beschädigen. Die Dielektrikumschicht definiert außerdem einen Spalt oder Abstand zwischen den funktionalen Metallstrukturen des Dies und der Umverdrahtungsschichten, die mit der Platine verbunden sind. Dieser Spalt verbessert die elektrische Leistungsfähigkeit, indem er eine kapazitive Kopplung zwischen der RDL und der Die-Oberfläche begrenzt. Darüber hinaus gestattet ein definierter Spalt zwischen der RDL und der Chipoberfläche die Bildung von Übertragungsleitungen zwischen den beiden mit einer klar definierten Leitungsimpedanz. Andere Gehäusearten verwenden eine Dielektrikumschicht zwischen der Chipoberfläche und dem Gehäusesubstrat.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen werden beispielhaft und nicht beschränkend in den Figuren der beigefügten Zeichnungen dargestellt, in denen gleiche Bezugszeichen auf ähnliche Elemente verweisen.
  • 1 ist ein Querschnitt-Seitenansichtsdiagramm eines Teils eines Dies, der leitfähige Pads mit Stiften gemäß einer Ausführungsform aufweist.
  • 2 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 1, auf den eine Dielektrikumschicht gemäß einer Ausführungsform aufgetragen ist.
  • 3 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 2, der gebildete Durchkontaktierungen gemäß einer Ausführungsform aufweist.
  • 4 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 3, auf den eine strukturierte Lötstoppschicht gemäß einer Ausführungsform aufgetragen ist.
  • 5 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 4, auf den Lotkugeln gemäß einer Ausführungsform aufgetragen sind.
  • 6 ist ein Querschnitt-Seitenansichtsdiagramm eines Teils eines anderen Dies, der große Pads und kleine Pads mit Stiften gemäß einer Ausführungsform aufweist.
  • 7 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 6, der gemäß einer Ausführungsform zerteilt ist.
  • 8 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 7, der gemäß einer Ausführungsform in einen rekonstituierten Wafer eingebettet ist, der an einem temporären Träger angebracht ist.
  • 9 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des rekonstituierten Wafers von 8, auf den eine Dielektrikumschicht gemäß einer Ausführungsform aufgetragen ist.
  • 10 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des rekonstituierten Wafers von 9, der gebildete Durchkontaktierungen gemäß einer Ausführungsform aufweist.
  • 11 ist ein Querschnitt-Seitenansichtsdiagramm eines Dies in einem rekonstituierten Wafer, der eine Schutzschicht über den Pads gemäß einer Ausführungsform aufweist.
  • 12 ist ein Querschnitt-Seitenansichtsdiagramm eines Dies, der Stifte und eine Formrinne gemäß einer Ausführungsform aufweist.
  • 13 ist ein Querschnitt-Seitenansichtsdiagramm des Dies von 12, nachdem sich ein Formwerkzeug über dem Die gemäß einer Ausführungsform geschlossen hat.
  • 14 ist ein Querschnitt-Seitenansichtsdiagramm des Dies von 13, nachdem das Formwerkzeug und ein Film gemäß einer Ausführungsform entfernt worden sind.
  • 15 ist ein Blockdiagramm einer Datenverarbeitungsvorrichtung, die einen gekapselten Die gemäß einer Ausführungsform enthält.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Dicke der Dielektrikumschicht zwischen einem Die und der RDL oder dem Gehäusesubstrat steht in direktem Zusammenhang mit der mechanischen Festigkeit und der HF-Leistung. Wird das Dielektrikum dünner gemacht, dann kann die HF-Leistung des Gehäuses durch die kapazitive Kopplung zwischen dem Pad oder den Umverdrahtungs-Metallisierungsschichten und dem Die reduziert werden. Um eine bestimmte Leitungsimpedanz unter Verwendung eines Dielektrikums mit reduzierter Dicke zu erzielen, müsste auch die Leitungsbreite reduziert werden. Dies ist wegen Herstellungsbeschränkungen oft nicht möglich. Außerdem sind bei geringen Dielektrikumdicken und reduzierten Leitungsbreiten die relativen Toleranzen von Breite, Dicke und Impedanz schwieriger zu kontrollieren. Gleichzeitig sind größere Metallstrukturen für Strom- und Massekontakte erwünscht. Gegenwärtige Herstellungsverfahren erfordern entsprechend dickere Dielektrikumschichten für solche Strom- und Massekontakte. Die Durchmesser von beschichteten oder ausgefüllten Öffnungen in den Dielektrikummaterialien, die in der Regel für WLB verwendet werden, werden durch die Dicke der Dielektrikumschicht bestimmt. Konventionell erfordert eine höhere Dielektrikumdicke eine größere Öffnung. Dies liegt daran, dass das Aspektverhältnis zwischen dem Durchmesser der Öffnung und der Tiefe der Durchkontaktierung für Photolithographie durch die photoabbildbare Komponente des Dielektrikums oder für Laserbohren durch die Leistungsfähigkeit des Lasers eingeschränkt ist. Die größeren Metallstrukturen weisen dagegen eine erhöhte kapazitive Kopplung auf, welche die HF-Leistung des Gehäuses reduziert.
  • Ein wichtiger Beitrag zu der kapazitiven Kopplung zwischen Strukturen innerhalb des RDL-Stapels und zwischen solchen Strukturen und dem Die kommt von den Durchkontaktierungen und von den Die-Pads und den RDL-Pads, die durch diese Durchkontaktierungen verbunden sind. Sehr kleine Durchkontaktierungen erzeugen eine geringere kapazitive Kopplung. Darüber hinaus ermöglichen kleinere Durchkontaktierungsdurchmesser kleinere Pad-Durchmesser auf dem Die und innerhalb der RDL. Kleinere Pads reduzieren eine kapazitive Kopplung weiter. Reduzierte Durchkontaktierungs- und Pad-Abmessungen ermöglichen außerdem eine erhöhte Verdrahtungsdichte. Für Signalverbindungen kann eine kleinere Durchkontaktierung verwendet werden. Dagegen wird eine bestimmte Stromtragfähigkeit oft für Strom- und Masseverbindungen verwendet. Diese Durchkontaktierungen können größer sein und werden hier eventuell als standardmäßige Pad-Abmessungen und Durchkontaktierungsdurchmesser aufweisend bezeichnet.
  • Die Tiefe der Durchkontaktierungen kann durch die Anbringung eines Stifts an einem Die-Pad oder einer anderen Pad-Oberfläche reduziert werden, ohne die Dicke der Dielektrikumschicht zu beeinträchtigen. Der Stift ermöglicht es, eine Durchkontaktierung zwischen einem Pad auf dem Die und einem Pad auf der RDL sehr klein zu halten, weil sich die Durchkontaktierung nur zwischen dem Stift und dem RDL-Pad erstreckt. Dies ist eine flachere Tiefe an den Positionen der Stifte. Gleichzeitig können für Strom- und Masseverbindungen große Durchkontaktierungen ohne Stifte oder mit sehr kurzen Stiften auf größeren Pads für eine höhere Stromtragfähigkeit hergestellt werden. Das dicke Dielektrikum und die schmalen Durchkontaktierungen verbessern die HF-Leistung für WLB-Gehäuse sowohl von Fan-In- als auch Fan-Out-Typen und für andere Gehäuse.
  • Wie hier beschrieben, können Stifte nur für jene Durchkontaktierungen verwendet werden, die den kleinen Durchmesser haben, oder Stifte können für alle Pads oder für einige Pads unterschiedlicher Arten verwendet werden. Die Stifte auf kleinen Pads ermöglichen es der Durchkontaktierung, ein geeignetes Aspektverhältnis durch ein Reduzieren der Tiefe der Durchkontaktierung aufrechtzuerhalten. Andere Durchkontaktierungen mit größerem Durchmesser und größerer Dielektrikumdicke können parallel dazu durch Weglassen des Stifts mit dem gleichen Aspektverhältnis hergestellt werden. Die größeren Durchkontaktierungen können unter anderem für Strom- und Masseverbindungen verwendet werden. Aufgrund des Stifts ist die für die Durchkontaktierung erforderliche Tiefe viel geringer. Der Stift ermöglicht es, ein konstantes Aspektverhältnis für kleine und große Durchkontaktierungsdurchmesser aufrechtzuerhalten. Dies verbessert die Herstellbarkeit. Die großen Durchkontaktierungen können auch unter Verwendung von Stiften hergestellt werden. Es muss jedoch Sorgfalt verwendet werden, um zu gewährleisten, dass die auf die Die-Pads einwirkende mechanische Spannung der Stifte nicht die Die-Pads beschädigt.
  • 1 ist ein Querschnitt-Seitenansichtsdiagramm eines Teils eines Halbleiter-Dies 102, der auf einem Wafer gebildet worden ist. Der Wafer wird viele weitere Dies enthalten, obgleich der Einfachheit halber nur ein Teil eines einzelnen Dies gezeigt ist. Der Die 102 enthält eine beliebige gewünschte Art von Logik-, HF-, Leistungs- oder optischen Schaltungen (nicht gezeigt) oder eine Kombination davon. Die Vorderseite 110 des Dies weist Verbindungspads 104, 106 von unterschiedlichen Größen auf. Die Größe jedes Verbindungspads kann durch den Strombetrag, den das Verbindungspad tragen muss, bestimmt werden, kann aber auch durch andere Faktoren, wie z. B. Verbindungen innerhalb der Schaltungen des Dies, bestimmt werden. Die Rückseite des Dies ist ein Teil des Wafers (nicht gezeigt).
  • Ein Stift 108 ist auf jedem der kleinen Pads gebildet. Die Stifte sind aus einem leitfähigen Material, wie z. B. Kupfer oder Nickel, gebildet, aber es kann auch ein beliebiges anderes geeignetes elektrisch leitfähiges Material verwendet werden. In einem Beispiel wird eine Schutzschicht, wie TiN, auf die Oberfläche der Chip-Pads aufgebracht. Eine Keimschicht wird dann über der vollen Waferoberfläche gebildet. Dann wird eine Photolackschicht aufgetragen und strukturiert, um die kleinen Pads freizulegen, und die Stifte werden durch Elektroplattieren gebildet. Nachdem der Photolack entfernt worden ist, wird die Keimschicht abgeätzt, so dass die Struktur von 1 übrig bleibt. Der Stiftdurchmesser kann klein genug gewählt werden, so dass der Stift vollständig innerhalb des Pads liegt. Dies führt dazu, dass das Pad teilweise freigelegt wird, wenn die Keimschicht und der Photolack abgeätzt werden. Daher wird eine Schutzschicht aufgetragen, um eine Beschädigung des Pads zu verhindern. Im endgültigen Stapel trennt die Schutzschicht den Stift vom Die-Pad. Daher wird die Schutzschicht als leitfähig gewählt.
  • 2 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 1, nachdem eine Dielektrikumschicht 112 auf die Pads und die Stifte aufgetragen worden ist. Die Dielektrikumschicht schützt die Die-Oberfläche mechanisch und fungiert als ein Spannungspuffer zwischen dem Die und der Platine. Die Dielektrikumschicht definiert außerdem einen Spalt zwischen den funktionalen Metallstrukturen des Dies (nicht gezeigt), die innerhalb der Schaltungen liegen, die auf der Vorderseite des Dies und den in 4 gezeigten Umverdrahtungsschichten gebildet werden. Die Dielektrikumschicht definiert außerdem den Abstand zwischen den Umverdrahtungsschichten und dem Die-Substrat. Daher kann eine bestimmte minimale Dicke des Dielektrikums verwendet werden.
  • Würde die Dicke der Dielektrikumschicht reduziert werden, dann würde die Gehäuseleistung beeinträchtigt werden. Zunächst wäre die Dielektrikumschicht weniger fähig, mechanische Spannungen zu puffern, was die Zuverlässigkeit auf Platinenebene reduzieren würde. Für WLB- und eWLB-Gehäuse wird die Dielektrikumschicht als eine strukturelle Komponente verwendet, so dass die schwächere Dielektrikumschicht ein katastrophales Versagen zulassen kann. Zweitens würde der Abstand zwischen der Umverdrahtungsschicht und den Metallstrukturen des Dies oder des Die-Substrats reduziert werden, was zu einer reduzierten elektrischen Leistung für das Gehäuse führen würde, besonders bei höheren Frequenzen.
  • 3 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 2, nachdem Durchkontaktierungen gebildet worden sind. Die Durchkontaktierungen können in einer beliebigen gewünschten Weise gebildet werden. Beispielsweise kann das Dielektrikummaterial ein photostrukturierbares Material sein. Einige photostrukturierbaren Materialien nehmen die Form von photoempfindlichen polymeren Dielektrikummaterialien, wie z. B. Epoxiden, Polyimiden, Benzocyclobuten oder Polybenzoxazol usw., an. Dieses Dielektrikummaterial wirkt wie ein Photolack zur Bildung von Öffnungen, wird aber nicht entfernt, nachdem die Durchkontaktierungsöffnungen gebildet und elektroplattiert worden sind. Durchkontaktierungsöffnungen über den Verbindungspads 104, 106 können durch Photolithographie erzeugt werden. Normalerweise kann eine gute Durchkontaktierungsdefinition nur bis zu einem bestimmten Aspektverhältnis (Verhältnis der Höhe zum Durchmesser) der Durchkontaktierungen erzielt werden. Für eine beliebige gegebene Dielektrikumschichttiefe erfordert das Aspektverhältnis einen minimalen Durchkontaktierungsdurchmesser. Das spezielle maximale Aspektverhältnis hängt von dem verwendeten Material und den Prozessen zum Bilden von Öffnungen und Ausfüllen oder Plattieren der Öffnungen ab.
  • Wie gezeigt, gestatten die breiten Verbindungspads 104 eine tiefe Durchkontaktierung 116, die sich von der Oberseite des Dielektrikums bis zu dem Pad an der Unterseite des Dielektrikums erstreckt. Dagegen sind die Öffnungen für die kleineren Pads 106 nicht breit genug, dass die Durchkontaktierung 120 die Unterseite des Dielektrikums erreicht. Aufgrund der Stifte muss die engere Durchkontaktierung nur den Stift erreichen, um eine Verbindung mit den kleineren Pads herzustellen. Infolgedessen können die Aspektverhältnisse von großen und kleinen Durchkontaktierungen ungefähr gleich sein. Die Aspektverhältnisse können auch sehr unterschiedlich sein, vorausgesetzt, dass jede Durchkontaktierung breit oder groß genug ist, um die gewünschte Tiefe zu erreichen.
  • Nachdem die Durchkontaktierungen gebildet worden sind, werden leitfähige Verdrahtungsschichten 122 über dem Dielektrikum und den Durchkontaktierungen gebildet, um jegliche gewünschten Verbindungen zwischen den Durchkontaktierungen und den Pads herzustellen. Zusätzliche Dielektrikum- und Verdrahtungsschichten können gebildet werden, um eine mehrschichtige Umverdrahtungsschicht und jegliche anderen gewünschten Strukturen zu bilden. Die Verdrahtungsschichten können wunschgemäß mittels flacher Durchkontaktierungen durch jede Dielektrikumschicht hindurch verbunden werden. Verbindungen zwischen Schichten innerhalb eines mehrschichtigen RDL-Stapels können auch aus einem Stift mit einer Durchkontaktierung bestehen, wie für die Verbindungen mit dem Chip beschrieben. Das leitfähige Material, das die Löcher ausfüllt, kann das gleiche Material sein, das die Schichten der RDL bildet, und es kann auf die gleiche Weise aufgetragen werden, in der die Stifte gebildet wurden. Alternativ dazu können die Stifte, die leitfähigen Schichten und die Durchkontaktierungen nach einer beliebigen Art von unterschiedlichen Prozessen erzeugt werden, die gleich oder voneinander unterschiedlich sein können. Bei einigen Ausführungsformen wird eine Keimschicht auf den Die abgeschieden. Eine Photolackschicht wird auf die Keimschicht abgeschieden und dann durch Belichtung und Ätzen strukturiert. Die Öffnungen im Photolack werden elektroplattiert und dann werden der Photolack und die Keimschicht abgeätzt.
  • 4 ist ein Querschnitt-Seitenansichtsdiagramm des Teils des Dies von 3, nachdem die Umverdrahtungsschicht gebildet worden ist. Eine Lötstoppschicht 124 wird über dem Die gebildet und strukturiert, um Öffnungen 126 zu erzeugen, welche die Pads in der Umverdrahtungsschicht freilegen. In 5 werden Lotkugeln in diese Öffnungen abgeschieden und an den freigelegten RDL-Pads angebracht. Die Dies können jeweils von dem Wafer zertrennt oder vereinzelt werden und eine jegliche zusätzliche Verarbeitung oder Fertigung kann angewendet werden, um jedes Die fertigzustellen.
  • 6 ist ein Querschnittsdiagramm eines Teils eines Dies auf einem Wafer ähnlich dem Die von 1. In diesem Beispiel ist ein eWLB(embedded Wafer Level Ball Grid Array)-Prozess gezeigt. In einem eWLB-Prozess werden die Dies zuerst vereinzelt und dann in einem Formträger eingebettet. Die RDL wird auf die Dies und den umgebenden Gussmassenbereich aufgetragen. Dann werden die aus Dies und umgebender Gussmasse gebildeten Gehäuse durch Sägen des rekonstituierten Wafers voneinander getrennt. Dies wird im nächsten Figurensatz gezeigt. Die RDL für ein eWLB-Gehäuse kann auf die gleiche Weise, wie oben hinsichtlich des WLB-Gehäuses gezeigt, von der Leiterstifttechnik profitieren.
  • In 6 wird ein Teil eines Dies 202 gezeigt, der auf einem Siliziumsubstrat (nicht gezeigt) hergestellt wird. Der Die weist interne Schaltungen auf, die auf seiner Vorderseite 210 gebildet werden, ähnlich denjenigen von 1. Die Schaltungen sind mit externen Verbindungspads bestückt, von denen einige 204 breit oder von großem Durchmesser sind und andere 206 schmal oder von kleinerem Durchmesser sind. Wie in jedem dargestellten Beispiel werden die Die-Pads als rund erörtert, können aber abhängig von der Art der Schaltung und des zu verwendenden RDL-Designs eine beliebige geeignete Form annehmen. Ein Stift 208 wird über den kleinen Pads gebildet.
  • Der Stift wird von einer Größe gezeigt, die nur etwas kleiner als das Pad ist, aber der Stift kann kleiner oder größer als das Pad sein. Der Stift kann einen kreisförmigen Querschnitt haben, wie das Pad, oder einen beliebigen anderen geeigneten Querschnitt. Wie gezeigt, hat der Stift etwa die halbe Höhe der Dielektrikumschicht. Die Höhe des Stifts kann jedoch an ein beliebiges bestimmtes Design angepasst werden. Sie wird durch das maximale Aspektverhältnis der Öffnungen in dem Plattierresist begrenzt. In den beschriebenen Beispielen werden die Stifte und die Durchkontaktierungen mit einem ähnlichen Aspektverhältnis gebildet, was aber nicht erforderlich ist. Wie in den Beispielen der Figuren gezeigt, hat der Stift etwa die gleiche Höhe wie die Durchkontaktierung. Dadurch ist es möglich, die Leiterbahn des Stifts und der Durchkontaktierung mit dem zweifachen Aspektverhältnis entweder des Stifts oder der Durchkontaktierung allein zu bilden. Mit anderen Worten ist in diesen Beispielen die endgültige Leiterbahn, einschließlich des Stifts, halb so breit oder zweimal so hoch oder lang, wie die Fertigungsprozesse für die Durchkontaktierung allein gestatten würden. Die Größen der Stifte, der Öffnungen und anderer Aspekte der Struktur können modifiziert werden, um ein anderes Aspektverhältnis und unterschiedliche Beträge des Stifts relativ zur gesamten Durchkontaktierung zu erhalten. Alternativ dazu kann für eine längere Bahn ein Plattierresist verwendet werden, der zu höheren Aspektverhältnissen fähig ist. Stifte können auch gestapelt werden, d. h. ein zweiter Stift kann über dem ersten Stift gebildet werden. Dies kann durchgeführt werden, bevor der erste Photolack entfernt wird.
  • 7 ist ein Querschnittsdiagramm des Teils des Dies von 6, in welchem der Wafer gesägt worden ist. Der Wafer wird durch Sägen oder auf eine beliebige andere gewünschte Weise zerteilt, um viele kleine Dies von dem einen Wafer zu bilden. Dies wird durch Sägeschnittlinien 212 angezeigt.
  • 8 ist ein Querschnitt-Seitenansichtsdiagramm von zwei vereinzelten Dies 202, 203. Diese sind in ein Ablöseband 220 eingepresst worden, wobei die Vorderseite 210 mit dem Band in Kontakt ist. Das Trennband ist an einem temporären Träger 222 angebracht worden, um die Dies zu tragen und ihre relative Position zueinander aufrechtzuerhalten. Die Stifte werden in das Trennband eingepresst, aber die Stifte sind nicht so lang, dass sie die Haftung oder die Position der Dies auf dem Band beeinträchtigen. Die auf dem Band in Position gehaltenen Dies werden in eine Gussmasse 224 eingehüllt. In diesem Beispiel umhüllt die Gussmasse die Dies und liegt auch zwischen den Dies, um die Dies sicher in Position zu halten.
  • 9 ist eine Querschnitt-Seitenansicht des Dies von 6, nachdem die Gussmasse ausgehärtet ist. Das Trennband 220 wird gelöst, und der temporäre Träger 222 wird entfernt. Die Dies werden durch die Gussmasse in Position gehalten. Während nur ein Die 202 gezeigt ist, können viele weitere Dies vorhanden sein, die gleichzeitig verarbeitet werden. Ähnlich dem Prozess von 2, wird eine Dielektrikumschicht 226 auf die freiliegende Vorderseite 210 der Dies und die umgebende Gussmassenoberfläche aufgetragen.
  • 10 ist eine Querschnitt-Seitenansicht des Dies von 9, nachdem Öffnungen durch Lithographie in dem photostrukturierbaren Dielektrikum gebildet worden sind, wie hier beschrieben. Alternativ dazu können die Öffnungen auf eine beliebige andere gewünschte Weise gebildet werden.
  • Nachdem die Öffnungen in dem Dielektrikum gebildet worden sind, kann das Dielektrikum auf die gleiche Weise wie oben beschrieben verarbeitet werden. Die RDL wird abgeschieden und in demselben Schritt werden die Durchkontaktierungen ausgefüllt. Abhängig von der speziellen Implementierung können viele weitere RDL-Schichten gebildet werden. Eine strukturierte Lötstoppschicht wird abgeschieden und strukturiert, wie in 4, um ein Lotkugelgitter zu bilden, wie in 5. Die Dies werden dann durch Sägen oder Durchschneiden der RDL und der Gussmasse voneinander getrennt, um einzelne Die-Gehäuse zu erhalten.
  • Die hier beschriebenen Stifte sind oben in 1 als auf einem Fan-In-Gehäuse auf Waferebene und auch auf einem Fan-Out-Gehäuse auf Waferebene angebracht gezeigt worden, zum Beispiel einem eWLB-Gehäuse in 6. Im Falle eines eWLB-Gehäuses können Stifte an dem Siliziumwafer vor dem Zerteilen oder an dem rekonstituierten Wafer in einem ersten Schritt des RDL-Fertigungsprozesses angebracht werden. Bei Anbringung der Stifte auf dem Siliziumwafer werden die relativen Positionen der Pads viel genauer gesteuert als auf dem rekonstituierten Wafer. Eine genaue Stiftpositionierung ist wichtig, um die Durchkontaktierungen auszurichten und Pads von kleinerem Durchmesser auf der Die-Oberfläche zuzulassen.
  • Wenn die Dies, wie in 8 gezeigt, vereinzelt und eingekapselt werden, was auch als Rekonstitution bezeichnet wird, kann sich die Position der Dies verlagern. Bei dieser Die-Verlagerung bewegt sich der Die von seiner Nennlage im ursprünglichen Siliziumwafer weg zu einer anderen Position in dem rekonstituierten Gussmassenwafer. Dies kann Probleme bei der genauen Positionierung eines Stifts auf einem Pad verursachen. Genauigkeit ist besonders wichtig bei kleinen Pads und wenn die Pads dicht zusammen liegen. Nachdem die Stifte vor der Vereinzelung für die Rekonstitution auf einer Siliziumwaferebene angebracht worden sind, können die Dies dann aufgenommen und auf den Klebstoff auf dem Formträger platziert werden. Da die Stifte in dem Klebstoff des Bands eingebettet sind, werden sie nicht von dem Prozess negativ beeinträchtigt.
  • 11 zeigt, wie eine andere Technik zum Bilden der Durchkontaktierungsöffnungen aufgenommen werden kann. 11 ist ein Querschnitt-Seitenansichtsdiagramm des in die Gussmasse 224 eingekapselten Dies 202. Die Dielektrikumschicht 226 ist aufgetragen worden. Vor dem Auftragen der Dielektrikumschicht wird jedoch jedes Verbindungspad mit einem Schutzmaterial 230 beschichtet. Das Schutzmaterial schützt die Pads, während die Öffnungen gebildet werden. Beispielsweise kann Laserablation zur Bildung der Öffnungen verwendet werden, wobei jedoch die dünnen Pads beschädigt werden können. Eine Schicht aus Schutzmaterial bietet eine zusätzliche Opferabschirmung gegen den Laser, während das Dielektrikum abgetragen wird.
  • Das Schutzmaterial kann gleichzeitig mit dem Bilden der Stifte aufgetragen werden, wie in den 1 und 6 gezeigt. Das Material kann das gleiche Material wie die Stifte sein, z. B. Kupfer. Dies ermöglicht die Bildung des Schutzmaterials, ohne einen zusätzlichen Prozessschritt hinzuzufügen. Die Stifte auf den breiteren Pads haben normalerweise eine geringere Höhe aufgrund der höheren Stromdichte an den kleineren Pads während des Elektroplattierens. Während die kürzeren Stifte auf den breiteren Pads nicht zum Bilden der Durchkontaktierungen notwendig sein mögen, schaden sie aber auch nicht dem Prozess und können eine bessere elektrische Verbindung zwischen den Pads und den Durchkontaktierungen bieten.
  • Wie gezeigt, kann bei einer plattenbasierten oder einer anderen ähnlichen Technologie ein Laser zum Öffnen der Durchkontaktierungen verwendet werden. In diesem Fall können die großen Durchkontaktierungspads auch mit einem Stift bedeckt werden. Die Stifte schützen die Chip-Pads vor der Laserablation, d. h. sie wirken als ein Stopp für den Durchkontaktierungs-Öffnungsprozess durch den Laser. Die Höhe dieser großen Stifte kann geringer als für die Stifte von kleinen Durchkontaktierungspads sein.
  • Die Freisetzung der Stifte, bei der die Oberseiten der Stifte für eine Umverdrahtungsschicht oder eine andere elektrische Verbindung zugänglich gemacht werden, kann auf eine beliebige von einer Vielfalt an unterschiedlichen Weisen erfolgen. Bei einigen Ausführungsformen wird eine Vollfeldbeseitigung des Dielektrikums auf der gesamten Oberfläche des Dies oder Wafers angewendet, bis die Stifte freigelegt sind. Diese Beseitigung kann durch Plasmaätzen, Schleifen, Schneiden (z. B. mit Diamantscheibe, Schlagfräsen) usw. erfolgen. Diese Beseitigungsprozesse mögen billiger als Laser- und Photolithographieprozesse zum Öffnen der Durchkontaktierungen sein.
  • Bei anderen Ausführungsformen kann ein foliengestütztes Spritzen verwendet werden. Bei dieser Ausführungsform wird eine Gussmasse als ein Dielektrikum verwendet, das die Vorderseite des Dies mit den Stiften abdeckt. Sie kann als eine Folie, in flüssiger Form oder in körniger Form aufgetragen werden.
  • 12 ist ein Querschnitt-Seitenansichtsdiagramm der Anbringung von Stiften an der Oberseite eines Dies, um Durchkontaktierungen unter Verwendung einer Gussmasse zu bilden. Ein Die mit integrierten Schaltungen oder anderen Strukturen ist auf einem Siliziumsubstrat 302 gebildet worden. Die Schaltungen oder anderen Strukturen haben externe Verbindungen durch mehrere leitfähige Pads 304. Diese Pads können unterschiedliche Größen haben und angeordnet sein, um die Verbindungen zu erleichtern. Bei mindestens einigen der Pads sind Stifte 306 über den Pads installiert worden. Außerdem ist eine Gussmasse 308 über den Die aufgetragen worden. In diesem Beispiel ist die Gussmasse eine Flüssigkeit, die über den Die verteilt wird, es können aber auch andere Formen verwendet werden. Eine obere Formrinne 312 wird mit einem weichen Film 310 überzogen, der dem Die zugewandt ist.
  • 13 ist eine seitliche Querschnittsansicht des Dies und der Formrinne von 12, nachdem die Formrinne über der Gussmasse, den Stiften und der Oberseite des Dies geschlossen worden ist. Infolgedessen werden die Stifte nach oben durch die Gussmasse in den Film 310 gedrückt, während der Film nach unten gedrückt wird.
  • 14 ist eine seitliche Querschnittsansicht des Dies mit entferntem Formwerkzeug. Nachdem die Formrinne 312 geöffnet und der Film 310 entfernt worden ist, sind die Stifte bereits über der Gussmasse freigelegt. Dies tritt zum Teil deswegen auf, weil die Stifte in den Film gedrückt wurden, wie in 13 gezeigt. Wenn der Film entfernt wird, werden die Stifte freigelegt. Demgemäß erübrigt sich ein separater Durchkontaktierungs-Öffnungsschritt, wie zum Beispiel in 9 gezeigt.
  • Die Verarbeitung des Dies kann dann mit der Erzeugung einer Umverdrahtungsschicht und mit den anderen oben beschriebenen Vorgängen für die anderen Die-Typen fortgesetzt werden. Die Umverdrahtungsschicht kann beispielsweise durch Sputtern einer Keimschicht, Auftragen und Strukturieren eines Plattierresists, Elektroplattieren von leitfähigen Umverdrahtungsleitungen, Abtragen des Resists und Ätzen der Keimschicht hergestellt werden. Dieser Vorgang kann mehrere Male wiederholt werden, um so viele Verdrahtungsschichten wie gewünscht zu bilden. Die Verdrahtungsschichten können durch kurze Durchkontaktierungen verbunden werden.
  • Während sich die hier beschriebenen Beispiele auf WLB-Gehäuse beziehen, können ähnliche Techniken für eine Vielfalt von anderen Arten von Die- und Kapselungstechnologien verwendet werden. Stifte können ungeachtet des Wafer- oder Die-Typs über Die-Kontakten auf einer Waferebene oder einer Die-Ebene gebildet werden und dann kann ein dickes Dielektrikum, wie hier beschrieben, über den Kontakten und Stiften gebildet werden, so dass Durchkontaktierungen gebildet werden können, die nur so tief wie notwendig sind, um die Stifte zu erreichen.
  • 15 ist ein Blockdiagramm einer Datenverarbeitungsvorrichtung 100 gemäß einer Implementierung. Die Datenverarbeitungsvorrichtung 100 beherbergt eine Systemplatine 2. Die Platine 2 kann eine Anzahl von Komponenten beinhalten, einschließlich unter anderem einen Prozessor 4 und mindestens ein Kommunikationspaket 6. Das Kommunikationspaket ist mit einer oder mehreren Antennen 16 gekoppelt. Der Prozessor 4 ist physisch und elektrisch mit der Platine 2 gekoppelt. Mindestens eine Antenne 16 ist mit einem Kommunikationspaket 6 integriert und physisch und elektrisch durch das Paket mit der Platine 2 gekoppelt. Bei einigen Implementierungen werden eine oder mehrere der Komponenten, Steuerungen, Hubs oder Schnittstellen unter Verwendung von Silizium-Durchkontaktierungen auf Dies gebildet, wie oben beschrieben.
  • In Abhängigkeit von ihren Anwendungen kann die Datenverarbeitungsvorrichtung 100 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 2 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem einen flüchtigen Speicher (z. B. DRAM) 8, einen nicht flüchtigen Speicher (z. B. ROM) 9, einen Flash-Speicher (nicht gezeigt), einen Grafikprozessor 12, einen Digitalsignalprozessor (nicht gezeigt), einen Kryptoprozessor (nicht gezeigt), einen Chipsatz 14, eine Antenne 16, ein Display 18, wie z. B. ein Touchscreen-Display, eine Touchscreen-Steuerung 20, eine Batterie 22, einen Audiocodec (nicht gezeigt), einen Videocodec (nicht gezeigt), einen Leistungsverstärker 24, eine Global Positioning System(GPS)-Vorrichtung 26, einen Kompass 28, einen Beschleunigungsmesser (nicht gezeigt), ein Gyroskop (nicht gezeigt), einen Lautsprecher 30, eine Kamera 32 und eine Massenspeichervorrichtung (wie z. B. ein Festplattenlaufwerk) 10, eine Compact Disk (CD) (nicht gezeigt), eine Digital Versatile Disk (DVD) (nicht gezeigt) und so weiter. Diese Komponenten können mit der Systemplatine 2 verbunden, an der Systemplatine montiert oder mit einer beliebigen der anderen Komponenten kombiniert sein.
  • Eine beliebige oder mehrere dieser Komponenten können als gekapselte Halbleiter-Dies umgesetzt sein, wie hier beschrieben. Hier gezeigte Komponenten können in einen einzelnen IC(Integrated Circuit – Integrierte Schaltung)-Die integriert oder in einem einzelnen Gehäuse kombiniert sein. Andere Komponenten können als mehrfache Dies in einem oder mehreren Gehäusen umgesetzt sein. Die Gehäuse können direkt miteinander oder über die Systemplatine verbunden sein.
  • Das Kommunikationspaket 6 ermöglicht drahtlose und/oder drahtgebundene Kommunikationen für die Übertragung von Daten zu und von der Datenverarbeitungsvorrichtung 100. Der Begriff „drahtlos“ und dessen Ableitungen kann verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff unterstellt nicht, dass die assoziierten Vorrichtungen nicht irgendwelche Drähte enthalten, obwohl sie in manchen Ausführungsformen keine enthalten könnten. Das Kommunikationspaket 6 kann ein beliebiges einer Reihe von drahtlosen oder drahtgebundenen Standards oder Protokollen umsetzen, einschließlich unter anderem Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ethernet-Ableitungen davon sowie beliebige andere drahtlose und drahtgebundene Protokolle, die als 3G, 4G, 5G und darüber hinaus vorgesehen sind. Die Datenverarbeitungsvorrichtung 100 kann mehrere Kommunikationspakete 6 beinhalten. Beispielsweise kann ein erstes Kommunikationspaket 6 kürzerreichweitigen drahtlosen Kommunikationen gewidmet sein, wie etwa Wi-Fi und Bluetooth, und ein zweites Kommunikationspaket 6 kann längerreichweitigen drahtlosen Kommunikationen gewidmet sein, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen.
  • Der Prozessor 4 der Datenverarbeitungsvorrichtung 100 beinhaltet einen IC-Die, der innerhalb des Prozessors 4 gekapselt ist. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speichern gespeichert werden können.
  • In verschiedenen Implementierungen kann die Datenverarbeitungsvorrichtung 100 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. In weiteren Implementierungen kann die Datenverarbeitungsvorrichtung 100 ein tragbares Gerät, wie z. B. eine Armbanduhr, eine Brille, ein Headset oder ein Fitnessgerät, ein Knoten für das Internet der Dinge oder eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Ausführungsformen können als Teil eines oder mehrerer Speicherchips, Steuerungen, CPUs (Central Processing Units – Zentralverarbeitungseinheiten), Mikrochips oder integrierter Schaltungen, die über eine Hauptplatine miteinander verbunden sind, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder ein feldprogrammierbares Gate-Array (FPGA) umgesetzt sein.
  • Verweise auf „eine Ausführungsform“, „Ausführungsbeispiel“, „verschiedene Ausführungsformen“ und dergleichen zeigen an, dass die so beschriebene(n) Ausführungsform(en) bestimmte Merkmale, Strukturen oder Charakteristiken beinhalten kann/können, wobei allerdings nicht jede Ausführungsform notwendigerweise die bestimmten Merkmale, Strukturen oder Charakteristiken beinhaltet. Ferner können manche Ausführungsformen einige, alle oder keine der für andere Ausführungsformen beschriebenen Merkmale aufweisen.
  • In der folgenden Beschreibung und in den Ansprüchen kann der Begriff „gekoppelt“ zusammen mit seinen Ableitungen verwendet werden. „Gekoppelt“ wird verwendet, um anzuzeigen, dass zwei oder mehrere Elemente kooperieren oder miteinander interagieren, aber sie weisen möglicherweise dazwischenliegende physische oder elektrische Komponenten zwischen ihnen auf oder nicht.
  • Wie in den Ansprüchen verwendet, wenn nicht anders angegeben, zeigt der Gebrauch der Ordnungsadjektive „erste“, „erster“, „erstes“ „zweite“, „zweiter“, „zweites“, „dritte“, dritter“, „drittes“ usw. zum Beschreiben eines gemeinsamen Elements lediglich an, dass unterschiedliche Instanzen von gleichen Elementen genannt werden, und es ist nicht beabsichtigt zu unterstellen, dass die so beschriebenen Elemente in einer gegebenen Folge, sei es zeitlich, räumlich, in Rang oder in irgendeiner anderen Weise, angeordnet sein müssen.
  • Die Zeichnungen und die vorangehende Beschreibung geben Beispiele von Ausführungsformen. Es versteht sich für Fachleute, dass eines oder mehrere der beschriebenen Elemente durchaus zu einem einzelnen funktionalen Element kombiniert werden können. Alternativ dazu können bestimmte Elemente in mehrere funktionale Elemente aufgeteilt werden. Elemente von einer Ausführungsform können zu einer anderen Ausführungsform hinzugefügt werden. Beispielsweise können Reihenfolgen von hier beschriebenen Prozessen geändert werden und sind nicht auf die hier beschriebene Weise beschränkt. Außerdem müssen die Aktionen eines beliebigen Ablaufdiagramms nicht unbedingt in der gezeigten Reihenfolge umgesetzt werden; es müssen auch nicht alle diese Handlungen unbedingt ausgeführt werden. Jene Handlungen, die nicht von anderen Handlungen abhängig sind, können auch parallel zu den anderen Handlungen durchgeführt oder mit ihnen kombiniert werden. Der Schutzumfang von Ausführungsformen wird keineswegs durch diese spezifischen Beispiele begrenzt. Zahlreiche Variationen, ob ausdrücklich in der Spezifikation gegeben oder nicht, wie z. B. Unterschiede in Struktur, Dimension und Gebrauch von Material, sind möglich. Der Schutzumfang von Ausführungsformen ist mindestens so breit, wie durch die folgenden Ansprüche gegeben.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Die verschiedenen Merkmale der unterschiedlichen Ausführungsformen können verschiedenartig mit einigen eingeschlossenen und anderen ausgeschlossenen Merkmalen kombiniert werden, um sich für eine Vielfalt von unterschiedlichen Anwendungen zu eignen. Manche Ausführungsformen betreffen ein Verfahren, das Folgendes beinhaltet: Bilden mehrerer leitfähiger Verbindungspads auf einem Halbleitersubstrat, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen, Bilden eines Stifts auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet werden, Bilden einer Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften, Bilden von Löchern durch Entfernen der Dielektrikumschicht direkt über den Stiften, Ausfüllen der gebildeten Löcher mit einem leitfähigen Material und Bilden eines Verbinders über jedem ausgefüllten Loch.
  • In weiteren Ausführungsformen erstrecken sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht.
  • In weiteren Ausführungsformen haben die Stifte und die gebildeten Löcher eine Querschnittsfläche und die Stifte haben eine größere Querschnittsfläche als die Löcher.
  • In weiteren Ausführungsformen ist das leitfähige Material der Stifte und das leitfähige Material der Füllung der Löcher das gleiche leitfähige Material.
  • In weiteren Ausführungsformen ist das leitfähige Material Kupfer.
  • In weiteren Ausführungsformen umfasst das Bilden mehrerer leitfähiger Verbindungspads das Bilden des ersten Teilsatzes der Verbindungspads mit einem ersten Durchmesser und eines zweiten Teilsatzes der Verbindungspads mit einem zweiten größeren Durchmesser und wobei das Bilden eines Stifts das Bilden eines Stifts nur auf den Pads des ersten Teilsatzes der Verbindungspads umfasst.
  • In weiteren Ausführungsformen umfasst das Bilden von Löchern das Bilden von Löchern unter Verwendung eines strukturierten Photolacks und das Ätzen der Dielektrikumschicht über den leitfähigen Verbindungspads.
  • In weiteren Ausführungsformen umfasst das Bilden von Löchern das Verwenden eines photostrukturierbaren Dielektrikums, wobei ein Teil des Dielektrikums über den leitfähigen Verbindungspads freigelegt und das nicht freiliegende Dielektrikum entfernt wird.
  • In weiteren Ausführungsformen umfasst das Füllen der gebildeten Löcher das Elektroplattieren von Kupfer in die Löcher.
  • In weiteren Ausführungsformen umfasst das Bilden mehrerer leitfähiger Verbindungspads das Bilden des ersten Teilsatzes der Verbindungspads mit einem ersten Durchmesser und eines zweiten Teilsatzes der Verbindungspads mit einem zweiten größeren Durchmesser und wobei das Bilden eines Stifts das Bilden eines Stifts auf den Pads des ersten Teilsatzes und des zweiten Teilsatzes der Verbindungspads umfasst und wobei das Bilden von Löchern das Bilden von Löchern durch Laserablation umfasst.
  • Weitere Ausführungsformen beinhalten Zerteilen des Halbleitersubstrats nach dem Bilden der Stifte, um mehrere Dies zu bilden, und das Einbetten zumindest eines Teils der mehreren Dies in einer Gussmasse mit freiliegenden Stiften und wobei das Bilden einer Dielektrikumschicht nach der Einbettung durchgeführt wird.
  • In weiteren Ausführungsformen umfasst die Einbettung ferner das Platzieren zumindest eines Teils der Dies auf ein Band, so dass die Stifte in das Band eingebettet sind, wobei das Band an einem temporären Träger angebracht ist, das Auftragen der Gussmasse auf die Dies und den temporären Träger und das Entfernen des Bands und des temporären Trägers, um die Stifte freizulegen.
  • Weitere Ausführungsformen beinhalten das Bilden einer Umverdrahtungsschicht über der Dielektrikumschicht während des Ausfüllens der Löcher und wobei das Bilden eines Verbinders das Bilden einer Lotkugelanordnung umfasst.
  • In weiteren Ausführungsformen umfasst das Bilden von Löchern das Sputtern einer Keimschicht über dem Dielektrikum, das Abscheiden und Strukturieren eines Photolacks auf die Keimschicht und wobei das Ausfüllen der Löcher das Elektroplattieren über Öffnungen im strukturierten Photolack, das Abtragen des Photolacks und das Ätzen der Keimschicht umfasst.
  • In weiteren Ausführungsformen umfasst das Bilden von Löchern das Reduzieren der Höhe des Dielektrikums, um die Stifte über den Stiften und auch über dem gesamten Substrat freizulegen.
  • In weiteren Ausführungsformen umfasst das Reduzieren die Anwendung eines Prozesses, der aus dem Satz von Schleifen, Polieren, Schneiden und Ätzen ausgewählt wird.
  • In weiteren Ausführungsformen umfasst das Bilden eines Stifts das Auftragen einer Schutzschicht auf jeden der Teilsätze der Verbindungspads, das Auftragen einer Keimschicht auf das Halbleitersubstrat, das Strukturieren eines Photolacks über dem Halbleitersubstrat mit Öffnungen über dem Teilsatz der Verbindungspads, das Elektroplattieren der Öffnungen mit einem leitfähigen Material zum Bilden der Stifte und das Entfernen des strukturierten Photolacks.
  • Manche Ausführungsformen betreffen ein Halbleitervorrichtungsgehäuse, das Folgendes beinhaltet: mehrere leitfähige Verbindungspads auf einem Halbleitersubstrat, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen, einen Stift auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet sind, eine Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften, ausgefüllte Durchkontaktierungen über jedem Verbindungspad, das nicht dem Teilsatz angehört, und über jedem Stift des Teilsatzes der Verbindungspads und einen Verbinder über jeder ausgefüllten Durchkontaktierung.
  • In weiteren Ausführungsformen erstrecken sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht.
  • In weiteren Ausführungsformen haben die Stifte und die gebildeten Löcher eine Querschnittsfläche und die Stifte haben eine größere Querschnittsfläche als die Löcher.
  • In weiteren Ausführungsformen ist das leitfähige Material der Stifte und der Durchkontaktierungen das gleiche leitfähige Material.
  • In weiteren Ausführungsformen hat der erste Teilsatz der Verbindungspads einen ersten Durchmesser und ein zweiter Teilsatz der Verbindungspads hat einen zweiten größeren Durchmesser und die Stifte befinden sich nur auf den Pads des ersten Teilsatzes der Verbindungspads.
  • Weitere Ausführungsformen beinhalten eine Umverdrahtungsschicht über der Dielektrikumschicht, wobei die Verbinder eine Lotkugelanordnung umfassen.
  • Manche Ausführungsformen betreffen ein System, das Folgendes beinhaltet: eine Systemplatine, einen mit der Systemplatine verbundenen Speicher und einen Prozessor, der mit der Systemplatine verbunden und über die Systemplatine mit dem Speicher gekoppelt ist, wobei der Prozessor einen Halbleiter-Die aufweist, der mehrere leitfähige Verbindungspads auf einem Halbleitersubstrat aufweist, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen, einen Stift auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet sind, eine Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften, ausgefüllte Durchkontaktierungen über jedem Verbindungspad, das nicht dem Teilsatz angehört, und über jedem Stift des Teilsatzes der Verbindungspads und einen Verbinder über jeder ausgefüllten Durchkontaktierung.
  • In weiteren Ausführungsformen erstrecken sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht.
  • In weiteren Ausführungsformen hat der erste Teilsatz der Verbindungspads einen ersten Durchmesser und ein zweiter Teilsatz der Verbindungspads hat einen zweiten größeren Durchmesser und die Stifte befinden sich nur auf den Pads des ersten Teilsatzes der Verbindungspads.

Claims (26)

  1. Verfahren, das Folgendes umfasst: Bilden mehrerer leitfähiger Verbindungspads auf einem Halbleitersubstrat, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen; Bilden eines Stifts auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet werden; Bilden einer Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften; Bilden von Löchern durch Entfernen der Dielektrikumschicht direkt über den Stiften; Ausfüllen der gebildeten Löcher mit einem leitfähigen Material und Bilden eines Verbinders über jedem ausgefüllten Loch.
  2. Verfahren nach Anspruch 1, wobei sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht erstrecken.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Stifte und die gebildeten Löcher eine Querschnittsfläche haben und die Stifte eine größere Querschnittsfläche als die Löcher haben.
  4. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–3, wobei das leitfähige Material der Stifte und das leitfähige Material der Füllung der Löcher das gleiche leitfähige Material ist.
  5. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–4, wobei das leitfähige Material Kupfer ist.
  6. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–5, wobei das Bilden mehrerer leitfähiger Verbindungspads das Bilden des ersten Teilsatzes der Verbindungspads mit einem ersten Durchmesser und eines zweiten Teilsatzes der Verbindungspads mit einem zweiten größeren Durchmesser umfasst und wobei das Bilden eines Stifts das Bilden eines Stifts nur auf den Pads des ersten Teilsatzes der Verbindungspads umfasst.
  7. Verfahren nach Anspruch 6, wobei das Bilden von Löchern das Bilden von Löchern unter Verwendung eines strukturierten Photolacks und ein Ätzen der Dielektrikumschicht über den leitfähigen Verbindungspads umfasst.
  8. Verfahren nach Anspruch 6, wobei das Bilden von Löchern das Verwenden eines photostrukturierbaren Dielektrikums umfasst, wobei ein Teil des Dielektrikums über den leitfähigen Verbindungspads freigelegt und das nicht freiliegende Dielektrikum entfernt wird.
  9. Verfahren nach Anspruch 8, wobei das Ausfüllen der gebildeten Löcher das Elektroplattieren von Kupfer in die Löcher umfasst.
  10. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–9, wobei das Bilden mehrerer leitfähiger Verbindungspads das Bilden des ersten Teilsatzes der Verbindungspads mit einem ersten Durchmesser und eines zweiten Teilsatzes der Verbindungspads mit einem zweiten größeren Durchmesser umfasst und wobei das Bilden eines Stifts das Bilden eines Stifts auf den Pads des ersten Teilsatzes und des zweiten Teilsatzes der Verbindungspads umfasst und wobei das Bilden von Löchern das Bilden von Löchern durch Laserablation umfasst.
  11. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–10, das ferner Folgendes umfasst: Zerteilen des Halbleitersubstrats nach dem Bilden der Stifte, um mehrere Dies zu bilden; und Einbetten zumindest eines Teils der mehreren Dies in eine Gussmasse mit freiliegenden Stiften und wobei das Bilden einer Dielektrikumschicht nach der Einbettung durchgeführt wird.
  12. Verfahren nach Anspruch 10, wobei die Einbettung ferner Folgendes umfasst: Platzieren zumindest eines Teils der Dies auf ein Band, so dass die Stifte in das Band eingebettet werden, wobei das Band an einem temporären Träger angebracht ist; Auftragen der Gussmasse auf die Dies und den temporären Träger und Entfernen des Bands und des temporären Trägers, um die Stifte freizulegen.
  13. Verfahren nach Anspruch 1, das ferner das Bilden einer Umverdrahtungsschicht über der Dielektrikumschicht während des Ausfüllens der Löcher umfasst und wobei das Bilden eines Verbinders das Bilden einer Lotkugelanordnung umfasst.
  14. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–13, wobei das Bilden von Löchern das Sputtern einer Keimschicht über dem Dielektrikum, das Abscheiden und Strukturieren eines Photolacks über die Keimschicht umfasst und wobei das Ausfüllen der Löcher das Elektroplattieren über Öffnungen im strukturierten Photolack, das Abtragen des Photolacks und das Ätzen der Keimschicht umfasst.
  15. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–14, wobei das Bilden von Löchern das Reduzieren der Höhe des Dielektrikums umfasst, um die Stifte über den Stiften und auch über dem gesamten Substrat freizulegen.
  16. Verfahren nach Anspruch 15, wobei das Reduzieren die Anwendung eines Prozesses umfasst, der aus dem Satz von Schleifen, Polieren, Schneiden und Ätzen ausgewählt wird.
  17. Verfahren nach einem beliebigen oder mehreren der Ansprüche 1–16, wobei das Bilden eines Stifts Folgendes umfasst: Auftragen einer Schutzschicht auf jeden der Teilsätze der Verbindungspads; Auftragen einer Keimschicht auf das Halbleitersubstrat; Strukturieren eines Photolacks über dem Halbleitersubstrat mit Öffnungen über dem Teilsatz von Verbindungspads; Elektroplattieren der Öffnungen mit einem leitfähigen Material, um die Stifte zu bilden; und Entfernen des strukturierten Photolacks.
  18. Halbleitervorrichtungsgehäuse, das Folgendes umfasst: mehrere leitfähige Verbindungspads auf einem Halbleitersubstrat, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen; einen Stift auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet sind; eine Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften; ausgefüllte Durchkontaktierungen über jedem Verbindungspad, das nicht dem Teilsatz angehört, und über jedem Stift des Teilsatzes der Verbindungspads und einen Verbinder über jeder ausgefüllten Durchkontaktierung.
  19. Gehäuse nach Anspruch 18, wobei sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht erstrecken.
  20. Gehäuse nach Anspruch 18 oder 19, wobei die Stifte und die gebildeten Löcher eine Querschnittsfläche haben und die Stifte eine größere Querschnittsfläche als die Löcher haben.
  21. Gehäuse nach einem beliebigen oder mehreren der Ansprüche 18–20, wobei das leitfähige Material der Stifte und der Durchkontaktierungen das gleiche leitfähige Material ist.
  22. Gehäuse nach einem beliebigen oder mehreren der Ansprüche 18–21, wobei der erste Teilsatz der Verbindungspads einen ersten Durchmesser und ein zweiter Teilsatz der Verbindungspads einen zweiten größeren Durchmesser hat und die Stifte sich nur auf den Pads des ersten Teilsatzes von Verbindungspads befinden.
  23. Gehäuse nach einem beliebigen oder mehreren der Ansprüche 18–22, das ferner eine Umverdrahtungsschicht über der Dielektrikumschicht umfasst und wobei die Verbinder eine Lotkugelanordnung umfassen.
  24. System, das Folgendes umfasst: eine Systemplatine; einen mit der Systemplatine verbundenen Speicher und einen Prozessor, der mit der Systemplatine verbunden und über die Systemplatine mit dem Speicher gekoppelt ist, wobei der Prozessor einen Halbleiter-Die, der mehrere leitfähige Verbindungspads auf einem Halbleitersubstrat aufweist, um Verbindungen mit auf dem Substrat gebildeten Schaltungen herzustellen, einen Stift auf jedem eines Teilsatzes der Verbindungspads, wobei die Stifte aus einem leitfähigen Material gebildet sind, eine Dielektrikumschicht über dem Halbleitersubstrat, einschließlich über den Verbindungspads und den Stiften, ausgefüllte Durchkontaktierungen über jedem Verbindungspad, das nicht dem Teilsatz angehört, und über jedem Stift des Teilsatzes von Verbindungspads und einen Verbinder über jeder ausgefüllten Durchkontaktierung aufweist.
  25. System nach Anspruch 24, wobei sich die Stifte von dem Substrat zu einer Höhe von etwa der Hälfte der Dielektrikumschicht erstrecken.
  26. System nach Anspruch 24 oder 25, wobei der erste Teilsatz der Verbindungspads einen ersten Durchmesser und ein zweiter Teilsatz der Verbindungspads einen zweiten größeren Durchmesser hat und die Stifte sich nur auf den Pads des ersten Teilsatzes von Verbindungspads befinden.
DE112016002287.5T 2015-05-20 2016-04-19 Leiterbahnen durch Dielektrikum mit hohem Aspektverhältnis für Halbleitervorrichtungen Pending DE112016002287T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/717,169 2015-05-20
US14/717,169 US9576918B2 (en) 2015-05-20 2015-05-20 Conductive paths through dielectric with a high aspect ratio for semiconductor devices
PCT/US2016/028305 WO2016186788A1 (en) 2015-05-20 2016-04-19 Conductive paths through dielectric with a high aspect ratio for semiconductor devices

Publications (1)

Publication Number Publication Date
DE112016002287T5 true DE112016002287T5 (de) 2018-03-15

Family

ID=57320119

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016002287.5T Pending DE112016002287T5 (de) 2015-05-20 2016-04-19 Leiterbahnen durch Dielektrikum mit hohem Aspektverhältnis für Halbleitervorrichtungen

Country Status (7)

Country Link
US (2) US9576918B2 (de)
JP (1) JP6859569B2 (de)
KR (1) KR102510359B1 (de)
CN (1) CN107548519B (de)
DE (1) DE112016002287T5 (de)
TW (1) TWI711140B (de)
WO (1) WO2016186788A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658287B2 (en) * 2018-05-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a tapered protruding pillar portion
US11398441B2 (en) * 2020-09-14 2022-07-26 Nanya Technology Corporation Semiconductor device with slanted conductive layers and method for fabricating the same
US11922967B2 (en) 2020-10-08 2024-03-05 Gracenote, Inc. System and method for podcast repetitive content detection
US11855017B2 (en) * 2021-01-14 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2825083B2 (ja) 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
JP2004165234A (ja) 2002-11-11 2004-06-10 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP4052237B2 (ja) 2003-12-12 2008-02-27 ソニー株式会社 半導体装置およびその製造方法
JP4613304B2 (ja) * 2004-09-07 2011-01-19 独立行政法人産業技術総合研究所 量子ナノ構造半導体レーザ
TW200611612A (en) * 2004-09-29 2006-04-01 Unimicron Technology Corp Process of electrically interconnect structure
TWI260060B (en) 2005-01-21 2006-08-11 Phoenix Prec Technology Corp Chip electrical connection structure and fabrication method thereof
TWI307613B (en) * 2005-03-29 2009-03-11 Phoenix Prec Technology Corp Circuit board formed conductor structure method for fabrication
JP2006287270A (ja) * 2006-07-27 2006-10-19 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
TWI442530B (zh) * 2009-10-14 2014-06-21 Advanced Semiconductor Eng 封裝載板、封裝結構以及封裝載板製程
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
TWI527170B (zh) * 2012-05-11 2016-03-21 矽品精密工業股份有限公司 半導體封裝件及其製法
CN103635035B (zh) * 2012-08-29 2016-11-09 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US9401337B2 (en) * 2013-12-18 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Molding structure for wafer level package
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture

Also Published As

Publication number Publication date
KR20180002637A (ko) 2018-01-08
WO2016186788A1 (en) 2016-11-24
CN107548519B (zh) 2021-12-10
TWI711140B (zh) 2020-11-21
US20170148698A1 (en) 2017-05-25
JP2018517281A (ja) 2018-06-28
US9576918B2 (en) 2017-02-21
US20160343677A1 (en) 2016-11-24
US10229858B2 (en) 2019-03-12
CN107548519A (zh) 2018-01-05
JP6859569B2 (ja) 2021-04-14
TW201705406A (zh) 2017-02-01
KR102510359B1 (ko) 2023-03-14

Similar Documents

Publication Publication Date Title
DE102014116417B4 (de) Paket integrierter Schaltungen mit eingebetteter Brücke, Verfahren zum Zusammenbau eines solchen und Paketzusammensetzung
DE102014019978B3 (de) Bridge-verbindung mit geschichteten verbindungsstrukturen
DE112013000494B4 (de) Bumpless Build-Up-Layer-Paket einschliesslich eines integrierten Wärmeverteilers
DE112016007304T5 (de) Eingebetteter die in interposer-gehäusen
DE102014109096B4 (de) Mehrstufige Umverdrahtungsschicht für die Integration mehrerer Chips
DE102020112887A1 (de) Substratlose, doppelseitige, eingebettete multi-die-verbindungsbrücke
DE112016007567T5 (de) Gehäusesubstrat mit hochdichte-zwischenverbindungsschicht mit säulen- und via-verbindungen zur fan-out-skalierung
DE202014011554U1 (de) Vorrichtungen für mehrschwellige Spannung sowie zugehörige Konfigurationen
DE112019003303T5 (de) Hybride fan-out-architektur mit emib und glaskern für heterogene die-integrations-anwendungen
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE112013005582T5 (de) Kontaktfleckstruktur für eine Silicium-Durchkontaktierung
DE112013002916T5 (de) Hochleitende, hochfrequente Durchkontaktierung für elektronische Anlagen
DE102013223846A1 (de) Logikchip und andere in Aufbauschichten eingebettete Komponenten
DE102020002273B4 (de) Package-oberseiten-eingebettete multi-die-verbindungs-brücke
DE112015006904T5 (de) Kostenreduktion bei hochentwickeltem Knoten durch ESD-Zwischenschalter
DE112016002287T5 (de) Leiterbahnen durch Dielektrikum mit hohem Aspektverhältnis für Halbleitervorrichtungen
DE112017006496T5 (de) Skalierbare eingebettete siliziumbrücken-via-säulen in lithographisch definierten vias und verfahren zum herstellen derselben
DE112016004298T5 (de) Hybrid-Pitch-Package mit Fähigkeit zur Ultra High Density-Verbindung
DE112015007234T5 (de) Vertikale masseebenenisolierung, masseleiter-koaxialisolierung und impedanzabstimmung von durch gehäusevorrichtungen geführten horizontalen datensignalübertragungsleitungen
DE112016006659T5 (de) Damaszierte Stopfen- und Zungenstrukturbildung mittels Photobuckets für auf Abstandhalter basierende Back-End-of-Line (BEOL)-Verbindungen
DE112012006409T5 (de) Mehrfachstapel-BBUL-Paket
DE102020122314A1 (de) Koaxiale magnetische induktivitäten mit vorgefertigten ferritkernen
DE102020117971A1 (de) Ultradünn-brücken- und ultrafein-multi-die-patch-abstandarchtitektur und verfahren zur herstellung
DE102015101952A1 (de) IC-Gehäuse
DE102020113775A1 (de) Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen

Legal Events

Date Code Title Description
R081 Change of applicant/patentee

Owner name: TAHOE RESEARCH, LTD., IE

Free format text: FORMER OWNER: INTEL IP CORPORATION, SANTA CLARA, CA, US

Owner name: INTEL CORPORATION, SANTA CLARA, US

Free format text: FORMER OWNER: INTEL IP CORPORATION, SANTA CLARA, CA, US

R081 Change of applicant/patentee

Owner name: TAHOE RESEARCH, LTD., IE

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CA, US

R082 Change of representative

Representative=s name: VOSSIUS & PARTNER PATENTANWAELTE RECHTSANWAELT, DE

R012 Request for examination validly filed