DE112016004298T5 - Hybrid-Pitch-Package mit Fähigkeit zur Ultra High Density-Verbindung - Google Patents

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Mathew J. Manusharow
Daniel N. Sobieski
Mihir K. Roy
William J. Lambert
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Abstract

Ein Hybrid-Pitch-Package enthält eine Zone des Package mit Standard-Package-Pitch, die nur Merkmale mit Standard-Package-Pitch-Größe aufweist, die sich benachbart zu einer Zone des Package mit kleinerer Prozessoren-Pitch-Größe befindet, die Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweist. Das Package kann gebildet werden, indem ein Package bezogen wird (wie zum Beispiel von einem anderen Ort oder aus einer Package-Verarbeitungsanlage), das Merkmale mit Standard-Package-Pitch-Größe aufweist, eine schützende Maske über einer Zone des Package mit Standard-Package-Pitch gebildet wird, die sich benachbart zu einer Zone mit kleinerer Prozessoren-Pitch-Größe auf dem Package befindet, und dann Merkmale mit kleinerer Prozessoren-Pitch-Größe (wie zum Beispiel Kontakte, Leiterbahnen und Verbindungen) in der Zone mit kleinerer Prozessoren-Pitch-Größe in einer Chip-Produktionsanlage gebildet werden. Die Merkmale mit kleinerer Prozessoren-Pitch-Größe können direkt mit einem Chip oder einer Einrichtung verbunden werden (reduzieren somit die benötigte Package-Verbindungsfläche), die die Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweisen (z. B. freiliegende Kontakte).

Description

  • HINTERGRUND
  • Erfindungsgebiet
  • Ausführungsformen der Erfindung beziehen sich im Allgemeinen auf das Packaging von Halbleitereinrichtungen und im Besonderen auf Substrat-Packages und Leiterplatten- (Printed Circuit Board, PCB-) Substrate, auf denen ein integrierter Schaltungs- (Integrated Circuit, IC-) Chip direkt angebracht werden kann, und Verfahren für ihre Herstellung. Das Package kann ein Hybrid-Pitch-Package sein, das eine obere Verbindungsschicht mit Merkmalen mit Standard-Package-Pitch aufweist, die in einer Zone eines Substrats gebildet sind, die sich benachbart zu einer „Hybrid“-Zone befindet, die Merkmale mit Standard-Package-Pitch und obere Schichten mit Merkmalen mit reduziertem Pitch aufweist, an denen ein IC-Chip direkt angebracht werden kann.
  • Beschreibung verwandter Technik
  • Integrierte Schaltungs- (IC-) Chips (z. B. „Chips“, „Dies“, „ICs“ oder „IC-Chips“), wie zum Beispiel Mikroprozessoren, Coprozessoren und andere mikroelektronische Einrichtungen verwenden häufig Package-Einrichtungen („Packages“), um den IC-Chip physikalisch und/oder elektronisch an eine Leiterplatte, wie zum Beispiel ein Motherboard (oder eine Motherboard-Schnittstelle), anzubringen. Der IC-Chip (z. B. der „Die“) ist typischerweise in einem mikroelektronischen Substrat-Package montiert, das, neben anderen Funktionen, elektrische Verbindungen zwischen dem Die und einem Sockel, einem Motherboard oder einer anderen Komponente der nächsten Ebene ermöglicht.
  • Es besteht auf diesem Gebiet ein Bedarf an einem preiswerten Prozess mit hohem Durchsatz zum Herstellen solcher Packages. Zusätzlich könnte der Prozess zu einer hohen Package-Ausbeute und einem Package mit hoher mechanischer Stabilität führen. Ebenfalls wird auf diesem Gebiet ein Package benötigt, das bessere Komponenten aufweist, um stabile und saubere Leistungs-, Masse- und Hochfrequenzsignale zwischen seinen oberen und unteren Oberflächen bereitzustellen, wie zum Beispiel für Kontakte auf den Oberflächen, die elektrisch mit einem IC oder Motherboard verbunden werden.
  • Die Ausführungsformen der Erfindung werden als Beispiel und nicht einschränkend in den Figuren der zugehörigen Zeichnungen veranschaulicht, in denen gleiche Bezugszeichen ähnliche Elemente bezeichnen. Es sei angemerkt, dass sich Bezugnahmen auf „eine“ Ausführungsform der Erfindung in dieser Offenbarung nicht notwendigerweise auf die gleiche Ausführungsform beziehen, und sie bedeuten wenigstens eins.
    • 1 ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann.
    • 2A ist eine schematische Querschnittsseitenansicht und eine Querschnittsdraufsicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (Integrated Circuit-, IC) Chip oder „Die“ direkt angebracht werden kann.
    • 2B zeigt das Package der Figur 2A, nachdem ein Kontakt mit Standard-Package-Pitch über einem Via-Kontakt in einer Zone mit reduziertem Pitch entfernt worden ist.
    • 2C zeigt das Package der 2B nach dem Bilden einer ersten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 2D zeigt das Package der 2C nach dem Bilden einer zweiten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 2E zeigt das Substrat der 2D nach dem Bilden einer dritten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 2F zeigt das Substrat der 2E nach dem Bilden einer abschließenden Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 2G zeigt das Package der 2F nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch.
    • 3A ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann.
    • 3B zeigt das Package der 3A nach dem Bilden einer ersten Schicht aus dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 3C zeigt das Package der 3B nach dem Bilden von wechselnden Schichten aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 3D zeigt das Package der 3C nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch.
    • 3E zeigt das Package der 3D nach dem Bilden von Lot in Öffnungen in einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch.
    • 4A ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann.
    • 4B zeigt das Package der Figur 4A, nachdem eine Höhe, aber nicht der gesamte Kontakt mit Standard-Package-Pitch über Via-Kontakten in einer Zone mit reduziertem Pitch entfernt worden ist.
    • 4C zeigt das Package der 4B nach dem Bilden einer ersten Schicht aus dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 4D zeigt das Package der 4C nach dem Bilden von wechselnden Schichten aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch.
    • 4E zeigt das Package der 4D nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch.
    • 5 zeigt einige Beispiele für die Höhe oder Stärke der verschiedenen Schichten der verschiedenen Ausführungsformen, wie sie in der 1-4 gezeigt werden.
    • 6 ist ein Flussdiagramm, das einen Prozess zum Bilden eines Hybrid-Pitch-Package gemäß hier beschriebenen Ausführungsformen veranschaulicht.
    • 7 veranschaulicht eine Computereinrichtung gemäß einer Umsetzungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Mehrere Ausführungsformen der Erfindung werden jetzt unter Bezugnahme auf die beigefügten Zeichnungen erklärt. Immer wenn die Formen, die relativen Positionen und andere Aspekte der in den Ausführungsformen beschriebenen Teile nicht klar definiert sind, ist der Schutzbereich der Ausführungsformen der Erfindung nicht nur auf die gezeigten Teile beschränkt, die lediglich zur Veranschaulichung bestimmt sind. Während zahlreiche Details dargelegt werden, versteht es sich auch, dass einige Ausführungsformen der Erfindung ohne diese Details betrieben werden können. In anderen Beispielen werden allgemein bekannte Schaltungen, Strukturen und Techniken nicht ausführlich gezeigt, um so das Verständnis dieser Beschreibung nicht unverständlich zu machen.
  • Mit der Verkleinerung von IC- oder Die-Größen und der Zunahme der Verbindungsdichten ist Skalierung der physikalischen und elektrischen Verbindungen zwischen dem integrierte Schaltungs- (IC-) Chip und einem Sockel, einem Motherboard oder einer anderen Komponente der nächsten Ebene erforderlich, damit die kleineren Pitches, die typischerweise auf dem Die zu finden sind, und die größeren Pitches, die typischerweise an der Komponente der nächsten Ebene anzutreffen sind, zusammenpassen. Der IC-Chip kann in oder auf einem mikroelektronischen Substrat-Package montiert werden, das auch physikalisch und elektronisch auch mit der Komponente der nächsten Ebene verbunden ist. Somit können solche Packages auf Probleme der Very High Density-Verbindungen stoßen. In einigen Fällen können High Density-Verbindungs-Packages für ein System on Chip (SoC) verwendet werden. In vielen Fällen muss das Package hier über Client und Server Hunderte oder sogar Tausende von Signalen zwischen zwei Dies weiterleiten.
  • Einige Ausführungsformen zum Bereitstellen solch eines Package sind die Verwendung einer Silicium-Interposer-, einer Silicium-Brücken- oder einer organischen Interposer-Technologie. Jede dieser Technologien weist wenigstens ein Problem auf, und das gemeinsame Problem aller sind ihre hohen Kosten. Weil sowohl Client als auch SoC keinerlei angepassten Technologien für den Bedarf an High Density-Verbindungen aufweisen, wird für diese Segmente eine preiswertere Lösung für die High Density-Verbindungen benötigt. Bei gewissen Fällen ist bei geringeren Kosten sogar eine etwas geringere Verbindungsdichte als in der Spitze möglich eine adäquate Lösung.
  • Um diese und andere Probleme zu lösen, beschreiben einige Ausführungsformen hier Halbleiter-Packages (z. B. Einrichtungen, Systeme und Prozesse zum Bilden) mit „Hybrid-Pitch-Package“, die alle Vorteile eines Silicium-Interposers und einer Silicium-Brücke bereitstellen, während ihr Herstellungsprozess geringere Kosten aufweist, der Computer-Prozessor-Herstellungsverarbeitung, -Prozesse und -Anlagen verwenden kann, um Ultra High Density-Verbindungen über das Package (z. B. die Leiterplatte) zu ermöglichen, von Merkmalen mit Standard-Package-Pitch-Größe bis zu Merkmalen von kleinerer Prozessoren- oder reduzierter Pitch-Größe. Das Hybrid-Package kann eine obere Verbindungsschicht mit einer Zone 102 mit Standard-Package-Pitch benachbart zu einer Zone mit reduziertem Pitch aufweisen, die auf dem gleichen Substrat gebildet ist. In einigen Fällen ist die Zone mit reduziertem Pitch eine „Hybrid“-Zone, die untere Schichten mit Merkmalen des Standard-Package-Pitch und obere Schichten mit Merkmalen mit reduziertem Pitch aufweist, an denen ein IC-Chip direkt angebracht werden kann.
  • Die 1 ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann. Die 1 zeigt das Package 100 mit dem Package-Substrat 101, auf dem die obere oder oberste Verbindungsschicht 105 gebildet ist. Die Schicht 105 kann als eine obere Schicht gelten, wie zum Beispiel eine obere oder freiliegende Schicht (z. B. eine abschließende Build-Up- (BU-) Schicht, eine BGA-, LGA- oder Die-Backend-ähnliche Schicht), an die ein IC-Chip, ein Sockel, ein Interposer, ein Motherboard oder eine andere Komponente der nächsten Ebene montiert oder direkt angebracht wird. Das Substrat 101 kann Folgendes sein oder enthalten: verschiedene Packaging-Schichten, Merkmale von Standard-Package-Pitch-Größe, Merkmale von kleinerer Prozessoren- (oder reduzierter) Pitch-Größe, leitfähige Merkmale (z. B. elektronische Einrichtungen, Verbindungen, Schichten mit leitfähigen Leiterbahnen, Schichten mit leitfähigen Vias), Schichten mit dielektrischem Material und andere Schichten, wie sie in der Industrie für ein Halbleitereinrichtungs-Package bekannt sind.
  • Gemäß Ausführungsformen weist das Package 100 die Verbindungsschicht 105 mit einer Zone 102 mit Standard-Package-Pitch benachbart zur Zone 104 mit reduziertem Pitch auf, die auf dem gleichen Substrat 101 gebildet ist. In einigen Fällen ist die Zone 104 eine „Hybrid“-Zone, die untere Schichten mit Merkmalen vom Standard-Package-Pitch 109 und obere Schichten mit Merkmalen von reduziertem Pitch 111 aufweist, an denen ein IC-Chip direkt angebracht werden kann. Die Verbindungsschicht 105 kann Folgendes sein oder enthalten: eine oder mehrere Verbindungsschichten, leitfähige Merkmale (z. B. elektronische Einrichtungen, Verbindungen, Schichten mit leitfähigen Leiterbahnen, Schichten mit leitfähigen Vias), Schichten mit dielektrischem Material und andere Schichten, wie sie in der Industrie für eine Verbindungsschicht oder ein Halbleitereinrichtungs-Package bekannt sind, das an oder über dem Substrat 101 gebildet ist. In einigen Fällen sind die leitfähigen Merkmale der Schicht 105 elektrisch mit den leitfähigen Merkmalen des Substrats 101 verbunden (z. B. physikalisch angebracht an oder gebildet auf).
  • Die Schicht 105 weist eine Zone 102 mit Standard-Package-Pitch (z. B. eine Fläche von oben, siehe 2) benachbart zu einer Zone 104 mit reduziertem Pitch (z. B. eine andere Fläche von oben, siehe 2) auf. Die Zonen 102 und 104 können auf dem gleichen Substrat 101 gebildet sein. Die Schicht 105 weist eine Schicht aus Dielektrikum 103 und den leitfähigen oberen Kontakt 110 oder Schichten 107 mit reduziertem Pitch, die auf einem leitfähigen Via-Kontakt 112 gebildet sind, die auf einem leitfähigen unteren Kontakt 114 gebildet ist, auf. Die Zone 102 kann nur Merkmale von Standard-Package-Pitch-Größe aufweisen, während die Zone 104 einige Merkmale von Standard-Package-Pitch-Größe ebenso wie Merkmale von kleinerer Prozessoren-(oder reduzierter) Pitch-Größe aufweist. Weil die Zone 104 Merkmale mit mehreren Pitches aufweist, kann sie als eine „Hybrid“-Zone oder durch einen Hybridprozess gebildete Zone (z. B. Standard-Packaging ebenso wie Chip-Verarbeitung) beschrieben werden. Zu solchen Merkmalen können leitfähige obere Kontakte, Via-Kontakte und untere Kontakte, leitfähige Leiterbahnen, Schichten aus leitfähigem Material, Schichten aus dielektrischem Material, Schichten aus kombiniertem leitfähigen und dielektrischen Material, Schichten, die Kondensatoren bilden, und Ähnliches zählen.
  • Die Schicht 105 kann eine abschließende Build-Up- (BU-) Schicht, BGA-, LGA- oder eine Die-Backend-ähnliche Schicht sein und die Zone 104 (z. B. Schichten 107) aufweisen, an der Schichten oder Merkmale in (z. B. mit einem kleineren Pitch als dem eines Chip-Package) einem Die oder Chip direkt angebracht werden können (z. B. daran angelötet oder physikalisch und elektronisch direkt angebracht). Diese Merkmale können (z. B. mit einem Pitch) kleiner als diejenigen sein (und z. B. nicht sein), die sich typischerweise auf der Außenseite, einer freiliegenden Oberfläche, einer abschließenden Build-Up- (BU-) Schicht, einem Ball Grid Array (BGA), einem Land Grid Array (LGA) oder einer „Die-Backend-ähnlichen“ Schicht eines Die oder Chip befinden. Sie können um eine Größenordnung von zwischen 5 und 15 Malen kleiner sein. Sie können den Pitch 111 zum direkten Anbringen am Pitch eines Die (z. B. IC, Chip, Prozessor oder Hauptprozessoreinheit) aufweisen.
  • Die Schicht 105 kann einen oberen Kontakt 110 oder Schichten 107 aufweisen, die über einer oberen Oberfläche 106 des Dielektrikums 103 verlaufen. Die Schicht 105 kann einen oberen Kontakt 110 oder Schichten 107 über dem und elektrisch verbunden mit dem leitfähigen Via-Kontakt 112 aufweisen, der elektrisch mit einem leitfähigen unteren Kontakt 114 verbunden ist. Die Kontakte 112 und 114 können im Dielektrikum 103 unter der Oberfläche 106 angeordnet sein. Die Zone 104 kann untere Schichten mit Standard-Packaging-Pitch 109 ebenso wie obere Schichten 107 mit reduziertem Pitch 111 enthalten. Somit kann die Zone 104 auch als eine „Hybrid“-Zone (z. B. mit Schichten mit Pitch 109 und 111) im gleichen Substrat wie die Zone 102 mit Standard-Package-Pitch beschrieben werden. In einigen Fällen wird das Package 100 als ein Semi-Additive Processing- oder Packaging- (SAP-) Hybrid-Pitch-Package mit der Fähigkeit zur Ultra High Density-Verbindung (z. B. in der Zone 104) beschrieben, da es die Zone 104 mit reduziertem Pitch benachbart zur Zone 102 aufweist (z. B. auf einer anderen Fläche).
  • Die Schicht 105 wird so gezeigt, dass sie die Schicht 103 aus dielektrischem Material aufweist, in der der Kontakt 112, der in den Zonen 102 und 104 auf dem Kontakt 114 gebildet ist, gebildet ist und sie ihn aufweist. Die 1 zeigt auch die leitfähigen Leiterbahnen 115, die andere leitfähige Package-Leiterbahnen oder Schichten, die sich möglicherweise in den Zonen 102 und 104 befinden, darstellen können. Der untere Kontakt 114 (und optional die Leiterbahnen 115) können die verschiedenen Elektroniken des Substrats 101 kontaktieren. In einigen Fällen können die Kontakte 114 (und die Leiterbahnen 115) Kontakte zu leitfähigen Verdrahtungen, Leitungen oder Leiterbahnen, die zu anderen Verbindungen, Kontakten oder elektronischen Einrichtungen auf oder im Substrat 101 verlaufen (z. B. im Substrat 101), sein oder darstellen.
  • Die 1 zeigt die Verbindungen 132 und 134, die über dem Package-Substrat 101 in der Zone 102 gebildet sind, und die Verbindungen 136, die über dem Package-Substrat 101 in der Zone 104 gebildet sind. Die Verbindungen 132 und 134 weisen obere Kontakte 110, leitfähige Via-Kontakte 112 und leitfähige untere Kontakte 114 auf. Die Verbindung 136 weist Schichten 107 mit reduziertem Pitch, den leitfähigen Via-Kontakt 112 und den leitfähigen unteren Kontakt 114 auf.
  • Der obere Kontakt 110 weist eine Höhe (z. B. die vertikale Stärke des festen Materials) H1 und eine Breite W1 auf. Der obere Kontakt 110 ist auf dem elektrisch leitenden Via-Kontakt 112 gebildet und elektrisch mit ihm verbunden (z. B. in Berührung oder in direktem Kontakt mit ihm). Der Via-Kontakt 112 weist die Höhe H2, die obere Breite W2 und die untere Breite W3 auf. Der Via-Kontakt 112 ist auf dem Kontakt 114 gebildet und elektrisch mit ihm verbunden. Der Kontakt 114 weist die Höhe H3 und die Breite W4 auf. Die Schichten 107 weisen die Höhe H5 und die Breite W7 auf. Die Schichten 107 werden nachstehend weiter beschrieben.
  • Der Lotresist 116 wird so gezeigt, dass er über der oberen Oberfläche 106 des Dielektrikums 103 gebildet ist. Der Lotresist 116 kann die Höhe (z. B. vertikale Stärke) H4 über der oberen Oberfläche der Kontakte 110 der Verbindungen 132 und 134 aufweisen. Der Lotresist 116 kann eine Gesamthöhe über der Oberfläche 106 aufweisen, die H1 + H4 ist. Die Öffnungen 117 werden so gezeigt, dass sie durch den Lotresist 116 über einer oberen Oberfläche der Kontakte 110 der Verbindungen 132 und 134 gebildet sind und diese freilegen. Die Öffnungen 117 können eine untere Breite von W5 und eine obere Breite von W6 aufweisen. In einigen Fällen ist W5 gleich W1.
  • Der Lotresist 119 wird so gezeigt, dass er über der oberen Oberfläche der Schichten 107 gebildet ist. Der Lotresist 119 kann die Höhe (z. B. Stärke) H8 über der oberen Oberfläche der Schicht 132 der Verbindung 136 aufweisen. Die Öffnungen 118 werden so gezeigt, dass sie durch den Lotresist 119 (und der Seite des Resist 116) über einer oberen Oberfläche der Schicht 132 der Verbindungen 136 (z. B. der Schichten 107) gebildet sind und diese freilegen. Die Öffnungen 118 können eine untere Breite von W8 und eine obere Breite von W9 aufweisen.
  • In einigen Fällen liegt die Breite W7 zwischen 1 Millimeter (mm) und 20 mm. In einigen Fällen kann die Breite W7 eine Gesamtbreite eines Die oder Chip überspannen. In einigen Fällen liegt die Breite W8 zwischen 10 und 50 Mikrometer (µm). In einigen Fällen liegt die Breite W9 zwischen 20 und 70 Mikrometer. Die Breiten W7, W8 und W9 können den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet sein.
  • Die Resists 116 und 119 und die Öffnungen 117 und 118 können zur gleichen Zeit oder während des gleichen Verarbeitungsprozesses gebildet werden. In einigen Fällen können sowohl der Resist 116, der Resist 119, die Öffnungen 117 als auch die Öffnungen 118 alle durch einen Prozess, der zur Bildung des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden; allerdings können der Resist 116 und die Öffnungen 117 mit dem Pitch 109 gebildet werden, während der Resist 119 und die Öffnungen 118 mit dem Pitch 111 gebildet werden.
  • Die Schicht 105 weist eine Zone 102 mit Standard-Package-Pitch benachbart zur Zone 104 mit reduziertem Pitch auf. Die Zone 102 weist einen Standard-Package-Pitch 109 auf, und die Zone 104 weist einen kleineren, reduzierten Pitch 111 auf. Die Zone 102 mit Standard-Pitch kann Merkmale von Standard-Package-Pitch-Größe aufweisen (z. B. mit Pitch 109), und die Zone 104 mit reduziertem Pitch kann Merkmale von kleinerer Prozessoren-Die-Pitch-Größe aufweisen (z. B. mit Pitch 111). In einigen Fällen können die Merkmale der Zone 102 und 104 Kontakte, Verbindungen, Leiterbahnen, Lotresistöffnungen und Lot sein oder enthalten, die eine Höhe (z. B. Stärke), eine Breite (z. B. Durchmesser), eine Länge (z. B. in die Seite hinein) oder einen Zwischenraum aufweisen, die einen Pitch definieren (z. B. den Pitch 109 und 111 aufweisen). In einigen Ausführungsformen kann der Pitch 109 oder 111 als Breite und Länge eines Merkmals in der Zone 102 bzw. der Zone 104 (oder den Schichten 107, 307 oder 407) definiert sein. In einigen Fällen bezieht er sich auf die Höhe eines solchen Merkmals. In einigen Fällen bezieht er sich auf eine Kombination aller drei. In einigen Fällen bezieht er sich auf eine Leitungsbreite, einen Leitungszwischenraum oder ein Leitungs-Pitch eines Merkmals. Solch ein Pitch kann von der Mitte einer Leitung oder Leiterbahn bis zur Mitte der benachbarten Leitung oder Leiterbahn gebildet sein. Solch ein Pitch kann der Mindest-Pitch sein, der nach der (Standard-Packaging- für die Zone 102 oder Chip- für die Zone 104) Design-Regel gebildet werden kann.
  • In einigen Ausführungsformen kann der Pitch 109 als der Abstand zwischen den Mittelpunkten benachbarter oberer (z. B. freiliegender) Kontakte 110 oder Öffnungen 117, als ein Mittelwert der Höhe der Kontakte oder Schichten der Zone 102 oder als ein Pitch, der durch eine Standard-Package-Design-Regel (DR) für die Kontakte oder Schichten der Zone 102 bestimmt ist, definiert sein. In einigen Fällen ist der Pitch 109 ein Leitungszwischenraum (z. B. der tatsächliche Wert der Leitungsbreiten und der Zwischenräume zwischen Leitungen auf den Schichten) oder die Design-Regeln (DR) eines Merkmals (z. B. leitfähiger Kontakt oder Leiterbahn), die zwischen 9 und 12 Mikrometer liegen. In einigen Fällen ermöglicht der Pitch 109 „Flip-Chip“-Bonden (z. B. unter Verwendung von Lot in den Öffnungen 117), auch bekannt als Controlled Collapse Chip Connection- (C4-) Höckerskalierung, wie zum Beispiel zum Verbinden von Halbleitereinrichtungen, wie zum Beispiel IC-Chips und mikroelektromechanischen Systemen (MicroElectroMechanical System, MEMS), mit externen Schaltungsanordnungen mit Lothöcker, die auf den Chip-Pads abgeschieden worden sind. In einigen Fällen ist der Pitch 109 ein Höcker-Pitch (z. B. unter Verwendung von Lot in den Öffnungen 117) zwischen 130 Mikrometer und 200 Mikrometer. In einigen Fällen ist der Pitch 111 ein Höcker-Pitch zwischen 30 Mikrometer und 70 Mikrometer. In einigen Fällen weisen die Merkmale von Prozessor-Pitch-Größe der Zone 104 (oder der Schichten 107, 307 oder 407) einen Höcker-Pitch 111 zwischen 10 und 50 Mikrometer auf, und die Merkmale von Standard-Package-Pitch-Größe der Zone 102 weisen einen Höcker-Pitch 109 zwischen 100 Mikrometer und 200 Mikrometer auf. In einigen Fällen weisen die Merkmale von Prozessor-Pitch-Größe der Zone 104 (oder der Schichten 107, 307 oder 407) einen Höcker-Pitch 111 auf, der gemäß einem Chip-POR gebildet ist und eine Höhe von weniger als 10 Mikrometer aufweist, und die Merkmale von Standard-Package-Pitch-Größe der Zone 102 weisen einen Höcker-Pitch 109 auf, der gemäß dem Standard-Package-POR gebildet ist und leitfähige obere Kontakte mit einer Höhe von wenigstens 10 Mikrometer enthält. In einigen Fällen weisen die Merkmale von Prozessor-Pitch-Größe der Zone 104 (oder der Schichten 107, 307 oder 407) einen Höhen-Pitch 111 für dielektrische Schichten mit einer Stärke zwischen 0,1 und 0,3 Mikrometer und für Schichten leitfähigen Materials mit einer Stärke zwischen 1 und 3 Mikrometer auf.
  • In einigen Ausführungsformen kann der Pitch 111 als der Abstand zwischen den Mittelpunkten einander benachbarter oberer (z. B. freiliegender) Kontakte in der Zone 104 oder der Öffnungen 118, als ein Mittelwert der Höhe der Kontakte oder Schichten der Zone 104 oder als ein Pitch, der durch eine Chip-Verarbeitungs-Design-Regel (DR) für die Kontakte oder Schichten der Zone 104 bestimmt ist, definiert sein. In einigen Fällen ist der Pitch 111 ein Leitungszwischenraum (z. B. der tatsächliche Wert der Leitungsbreiten und der Zwischenräume zwischen Leitungen auf den Schichten) oder die Design-Regeln (DR) eines Merkmals (z. B. leitfähiger Kontakt oder Leiterbahn der Schichten 107, 307 oder 407), die zwischen 2 und 4 Mikrometer liegen. Der Pitch 111 kann ein Pitch sein, der durch Verarbeitung gebildet wird, die verwendet wird, um eine aktive Halbleitereinrichtung (z. B. einen Transistor), einen Mikroprozessor, Die oder Chip auszubilden.
  • In einigen Fällen ist der Pitch 111 klein genug, um direkt (z. B. unter Verwendung von Lot in den Öffnungen 118) mit kleinen Pitches auf Teilen wie einem Speicher mit hoher Bandbreite (HBM, High Bandwidth Memory) oder Wide I/O Version 2- (Wide Input/Output Version 2, WIO2-) Speicher oder irgendetwas anderem verbunden zu werden, das den sehr kleinen Pitch ausnutzen kann. In einigen Fällen ist der Pitch 111 klein genug, um direkte Die-zu-Die-Verbindungen zu bilden, die massive Bandbreiten benötigen, wie zum Beispiel, indem er der gleiche Pitch ist wie der einer innenliegenden Schicht eines Die. In einigen Fällen ist der Pitch 111 ein Höcker-Pitch (z. B. unter Verwendung von Lot in den Öffnungen 118) zwischen 10 Mikrometer und 70 Mikrometer. In einigen Fällen ist der Pitch 111 ein Höcker-Pitch von 100 Mikrometer oder kleiner.
  • In einigen Fällen ist der Pitch 111 zwischen 20 und 90 Prozent kleiner als der Pitch 109. In einigen Fällen ist er zwischen 40 und 70 Prozent kleiner. In einigen Fällen ist er wenigstens drei Mal so klein. In einigen Fällen ist der Pitch 111 zwischen 2 und 4 Mal kleiner als der Pitch 109. In einigen Fällen enthält der Pitch 111 Merkmale, die 5, 10 oder 15 Mal kleiner als der Pitch 109 sind. In einigen Fällen sind sie 5 - 10 Mal kleiner.
  • Die Zone 102 kann Merkmale mit einem Standard-Package Pitch 109 aufweisen, wie sie für ein Halbleiter-Die-Package, ein Chip-Package oder eine andere Einrichtung (z. B. eine Schnittstelle, ein PCB oder einen Interposer), die typischerweise einen Die (z. B. ein IC, einen Chip, einen Prozessor oder eine Hauptprozessoreinheit) mit einem Sockel, einem Motherboard oder einer anderen Komponente der nächsten Ebene verbinden, bekannt sind. In einigen Fällen weist die Zone 102 Merkmale mit einem Pitch 109 auf, die zum Anschließen (z. B. physikalisch und elektronisch Verbinden) der Zone 102 an ein Die-Package, einen Sockel, ein Motherboard oder eine andere Komponente der nächsten Ebene verwendet werden sollen. Der Pitch 109 kann gemäß einem Standard für Chip- und Die-Packages bekannt sein. Der Pitch 109 kann so sein, wie es gemäß den Industriestandards für ein Die-Package bekannt ist, wie zum Beispiel, dass ein oberer Kontakt 110 eine Höhe H1 von ungefähr 15 Mikrometer (15 × 10-6 Meter - „µm“) und eine Breite W1 zwischen 70 und 120 µm aufweist. In einigen Fällen ist H2 ungefähr 25 Mikrometer, W2 ist zwischen 40 und 100 µm, und W3 ist zwischen 30 und 70 µm. In einigen Fällen ist H3 ungefähr 15 Mikrometer, und W4 ist zwischen 50 und 100 µm. In einigen Fällen ist H4 ungefähr 18 Mikrometer, W5 ist zwischen 60 und 100 µm, und W6 ist zwischen 70 und 100 µm.
  • Die Zone 102 wird mit folgenden Merkmalen gezeigt: dem Dielektrikum 103, den leitfähigen oberen Kontakten 110, den leitfähigen Via-Kontakten 112, den leitfähigen unteren Kontakten 114, den Leiterbahnen 115, dem Resist 116 und den Öffnungen 117, die alle einen Pitch 109 gemäß den Industriestandards für ein Die-Package aufweisen. Gemäß einigen Ausführungsformen werden die oberen Kontakte 110, das Dielektrikum 113, die leitfähigen Via-Kontakte 112, die leitfähigen unteren Kontakte 114, die Leiterbahnen 115 und der Resist 116 gemäß einem Package-Bildungsprozess, -Rezeptur oder „-Plan Of Record“ (-POR) gebildet, wie zum Beispiel zum Bilden des Standard-Package-Pitch 109. Dieser Package-POR kann das Bilden von Masken (Maskieren) und das Bilden von Öffnungen in diesen Merkmalen oder den Masken beinhalten, wie hier erwähnt wird, um die Merkmale mit dem Pitch 109 auszubilden. Gemäß einigen Ausführungsformen kann sich dieser Package-POR auf die Verarbeitung, eine Design-Regel (DR), Vias, Verbindungen, Verbindungsschichten, Merkmalsgrößen oder Pitch zum Bilden der Merkmale in der Zone 102 beziehen, wie hier beschrieben wird.
  • Der Kontakt 110, 112 und 114 und die Leiterbahn 115 können jeweils eine Höhe (z. B. Stärke) aus festem leitfähigen Material haben. Ein solches Material kann Kupfer (Cu), Gold, Silber, Bronze, Nickel, Aluminium, Molybdän, eine Legierung oder Ähnliches sein oder enthalten, wie es für solche Kontakte bekannt ist. In einigen Fällen sind sie alle aus Kupfer.
  • Die Kontakte und Leiterbahnen können eine Deckschicht sein, die maskiert und geätzt wird, um die Kontakte zu bilden, oder sie können eine Schicht sein, die in den Öffnungen in einer Maske gebildet wird, und wobei die Maske dann entfernt wird (z. B. abgelöst oder abgebrannt), um die Kontakte zu bilden. In einigen Fällen können die Kontakte und Leiterbahnen durch einen Prozess gebildet werden, der für das Bilden solcher Kontakte und Leiterbahnen eines Package oder einer Package-Pitch-Einrichtung bekannt ist.
  • Das Dielektrikum 103 kann jeweils eine Höhe (z. B. Stärke) aus festem, nicht leitfähigem Material haben. Ein solches Material kann Siliciumnitrid, Siliciumdioxid, Porzellan, Glas, Kunststoff oder Ähnliches sein oder enthalten, wie es für solch ein Dielektrikum bekannt ist. In einigen Fällen ist es Siliciumnitrid.
  • Das Dielektrikum kann eine Deckschicht sein, die maskiert und geätzt wird, um Öffnungen zu bilden, wobei die Kontakte abgeschieden, gezüchtet oder gebildet werden. Alternativ kann das Dielektrikum eine Schicht sein, die auf einer strukturierten Maske gebildet ist, und wobei die Maske dann entfernt wird (z. B. abgelöst oder abgebrannt), um Öffnungen zu bilden, wo die Kontakte abgeschieden, gezüchtet oder gebildet werden. In einigen Fällen kann das Dielektrikum durch einen Prozess gebildet werden, der für das Bilden solch eines Dielektrikums eines Package bekannt ist.
  • Der Resist 116 kann jeweils eine Höhe (z. B. Stärke) aus festem, nicht leitfähigem Lotresistmaterial haben. Solches Material kann ein Epoxid, eine Tinte, ein Harzmaterial, eine Trockenresistmaterial, ein Material auf Faserbasis, ein Material auf Glasfaserbasis, ein Cyanatharz und/oder ein Prepolymer davon, ein Epoxidharz, ein Phenoxyharz, eine Imidazolverbindung, ein arylalkylenartiges Epoxidharz oder Ähnliches sein oder enthalten, wie es für solch einen Lotresist bekannt ist. In einigen Fällen ist es ein Epoxid oder ein Harz.
  • Der Resist kann eine Deckschicht sein, die maskiert und geätzt wird, um Öffnungen zu bilden, worauf das Lot gebildet werden und an den oberen Kontakten angebracht werden kann oder wo Teile an die oberen Kontakte gelötet werden können. Alternativ kann der Resist eine Schicht sein, die auf einer Maske gebildet ist, und wobei die Maske dann entfernt wird, um die Öffnungen zu bilden. In einigen Fällen kann der Resist ein Flüssigmaterial (z. B. Epoxid) sein, das per Siebdruck auf eine Struktur (z. B. eine Maske) gedruckt oder darauf gesprüht wird, die auf dem Package gebildet ist, und wobei die Maske dann entfernt wird (z. B. abgelöst oder abgebrannt), um die Öffnungen zu bilden. In einigen Fällen kann der Resist eine flüssige fotostrukturierbare Lotmasken- (Liquid Photoimageable Solder Mask-, LPSM-) Tinte oder eine auf das Package gesprühte fotostrukturierbare Trockenfilm-Lotmasken- (Dry Film Photoimageable Solder Mask-, DFSM-) Deckschicht sein, und die dann maskiert und einer Struktur ausgesetzt und entwickelt wird, um die Öffnungen zu bilden. In einigen Fällen durchläuft der Resist eine Art thermische Behandlung, nachdem die Öffnungen (z. B. die Struktur) definiert sind. In einigen Fällen wird der Resist per Laser strukturiert, um die Öffnungen zu bilden. In einigen Fällen kann der Resist durch einen Prozess gebildet werden, der für das Bilden solch eines Resist eines Package bekannt ist.
  • Die Zone 104 kann Merkmale mit einem Pitch (z. B. einen reduzierten Pitch 111) enthalten, wie es für ein IC, einen Die, einen Prozessor, eine Hauptprozessoreinheit oder eine Chip-Einrichtung bekannt ist. Dieser Pitch kann kleiner sein als ein Pitch für die Zone 102 und diesen ausschließen, wie zum Beispiel, indem er der Pitch vor der abschließenden Build-Up-Schicht zum Kontaktieren eines Die-Package ist (z. B. die Schnittstelle oder Kontakte dazu). Der Pitch 111 kann ein Pitch für ein System on Chip (SoC), für das elektrische Verbinden über Client und Server, für das elektrische Verbinden von Hunderten oder sogar Tausenden von Signalen, die zwischen zwei Dies weitergeleitet werden, sein. In einigen Fällen weist die Zone 104 Merkmale auf (z. B. mit der Höhe H2 - H3, wie zum Beispiel das Dielektrikum 103, der Kontakt 112, der Kontakt 114 und die Leiterbahn 115) mit dem Pitch 109, wie oben für die Zone 2 erwähnt wird, und andere Merkmale (z. B. die Höhe H5 und optional H8, wie zum Beispiel die Schichten 107 und optional der Resist 119) mit dem Pitch 111.
  • In einigen Fällen weisen die Schichten 107 einen reduzierten Pitch 111 auf, der zum Anschließen (z. B. zum physikalischen und elektronischen Verbinden) zwischen oder innerhalb von Schichten (z. B. nicht einer abschließenden, freiliegenden, abschließenden Build-Up- (BU-) Schicht, BGA-, LGA- oder Die-Backend-ähnlichen Schicht) eines IC, eines Die, eines Prozessors, einer Hauptprozessoreinheit oder einer Chip-Einrichtung verwendet wird. Der Pitch 111 kann gemäß einem Standard für Chip- oder Die-Einrichtungen bekannt sein. Der Pitch 111 kann gemäß den Industriestandards bekannt sein, wie zum Beispiel, indem einige Schichten Dielektrikum und Leitermaterial mit einer Höhe von ungefähr 0,2 bzw. 2 Mikrometer (× 10-6 Meter), einer Breite W8 eines freiliegenden Kontakts oder Fläche einer Schicht 123 zwischen 10 und 50 µm und einer Breite W9 zwischen 15 und 70 µm enthalten sind. In einigen Fällen ist H5 ungefähr 17 Mikrometer. In einigen Fällen ist sie zwischen 6 und 20 µm. In einigen Fällen ist sie zwischen 6 und 15 µm. In einigen Fällen ist H6 ungefähr 11 Mikrometer. In einigen Fällen ist sie zwischen 4 und 15 µm. In einigen Fällen ist sie zwischen 4 und 10 µm. In einigen Fällen ist H7 ungefähr 6 Mikrometer. In einigen Fällen ist sie zwischen 2 und 8 µm. In einigen Fällen ist sie zwischen 4 und 6 µm. In einigen Fällen ist H8 ungefähr 16 Mikrometer. In einigen Fällen ist sie zwischen 6 und 25 µm. In einigen Fällen ist sie zwischen 10 und 20 µm.
  • Die Zone 104 wird mit folgenden Merkmalen gezeigt: dem Dielektrikum 103, den leitfähigen Via-Kontakten 112, den leitfähigen unteren Kontakten 114, den Leiterbahnen 115, dem Lotresist 116, die alle einen Pitch 109 aufweisen können. In einigen Fällen weisen diese Merkmale einen Pitch auf und werden gemäß einer Verarbeitungsrezeptur oder -Plan Of Record (-POR) gebildet, wie oben für die Zone 102 beschrieben wird. Die Zone 104 wird ebenfalls mit den folgenden Merkmalen gezeigt: den Schichten 107 mit reduziertem Pitch, dem Resist 119 und den Öffnungen 118, die alle gemäß dem Industriestandard für Schichten in einem Die oder Chip den Pitch 111 aufweisen können.
  • Gemäß einigen Ausführungsformen werden die Schichten 107 mit reduziertem Pitch, der Resist 119 und die Öffnungen 118 gemäß einem Chip-Bildungsprozess, -Rezeptur oder -Plan Of Record (-POR) gebildet, wie zum Beispiel zum Bilden des reduzierten Pitch 111. Dieser Prozess oder POR kann einen Prozess zum Bilden eines integrierte Schaltungs-Chip, Die, Prozessors, Hauptprozessoreinheit beinhalten. In einigen Fällen werden die Schichten 107 (und optional der Resist 119 und die Öffnungen 118) nach dem Entfernen des oberen Kontakts 110 vom Verbindungskontakt 112 in der Zone 104 gebildet. Dieser Chip-POR kann das Bilden von Masken (z. B. Maskieren) und das Bilden von Öffnungen in diesen Merkmalen oder den Masken beinhalten, wie hier erwähnt wird, um die Merkmale mit dem Pitch 111 auszubilden. Gemäß einigen Ausführungsformen kann sich dieser Chip-POR auf die Verarbeitung, eine Design-Regel (DR), Vias, Verbindungen, Verbindungsschichten, Merkmalsgrößen oder Pitch zum Bilden der Merkmale in der Schicht 107 (und optional dem Resist 119) beziehen, wie hier beschrieben wird. Die Schichten 107 mit reduziertem Pitch weisen die Höhe H5 (z. B. über der Oberfläche 106 oder der Oberseite des Kontakts 112) und die Breite W7 auf. Die Höhe H5 kann eine Gesamtstärke einer Reihe unterschiedlicher Schichten sein (z. B. wenigstens 4 oder 5 Schichten insgesamt, und bis zu 30 Schichten insgesamt), wobei jede Schicht eines oder mehrere unterschiedliche Materialien aufweist und über der Oberfläche 106 und der oberen Oberfläche 126 des Kontakts 112 gebildet ist. In einigen Fällen können die Schichten 107 zwischen 6 und 12 Schichten aufweisen, wobei jede Schicht ein, zwei oder drei unterschiedliche Materialien aufweist. In einigen Ausführungsformen kann die Zone 104 Schichten aus nur dielektrischem Material, aus nur Leitermaterial oder aus einer Kombination von Dielektrikum und Leitermaterial aufweisen (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Flächen mit nur Leitermaterial aufweist, wie in der 2 gezeigt wird). In einigen Ausführungsformen weist jede dieser Schichten (z. B. jede der Schichten 107) einen Pitch gemäß den Industriestandards für Schichten in einem Die oder Chip auf. In einigen Ausführungsformen weist jede dieser Schichten (z. B. jede der Schichten 107) einen Pitch 111 auf oder wird durch einen Chip-Bildungsprozess, -Rezeptur oder -Plan Of Record (-POR) gebildet.
  • In einigen ersten Ausführungsformen ist jede Schicht der Schichten 107 eine Schicht aus nur dielektrischem oder Leitermaterial (z. B. Deckschichten). Ein Beispiel dafür ist der Wechsel von Schichten 122 aus nur dielektrischem Material und Schichten 121 aus nur Leitermaterial der Ausführungsformen der 1. Hier können die Schichten 122 aus nur dielektrischem Material und die Schichten 121 aus nur Leitermaterial in einer wechselnden vertikalen Abfolge an der Oberseite voneinander und einander berührend gebildet sein. Es versteht sich, dass in einigen Fällen andere Materialien in dem nur dielektrischen oder Leitermaterial vorhanden sein können, so lange die Schicht aus nur dielektrischem Material kein Leitermaterial enthält und die Schicht aus nur Leitermaterial kein dielektrisches Material enthält.
  • In einigen zweiten Ausführungsformen ist jede Schicht der Schichten 107 eine Schicht aus nur Dielektrikum und Leitermaterial. Einige Ausführungsformen dieser Schichten können Schichten sein, die eine Kombination aus Dielektrikum und Leitermaterial sind (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Flächen mit nur Leitermaterial aufweist). Ein Beispiel dafür sind die dielektrisches und leitfähiges Material enthaltenden Schichten 212 - 220 der Ausführungsformen der 2. Hier kann jede der Schichten 212, 214, 216, 218 und 220 an der Oberseite der vorherigen Schicht in der Abfolge und diese berührend gebildet sein. Es versteht sich, dass in einigen Fällen andere Materialien in dem nur dielektrischen oder Leitermaterial vorhanden sein können, so lange sie kein Leitermaterial im dielektrischen Material und kein dielektrisches Material im Leitermaterial enthalten.
  • In einigen dritten Ausführungsformen sind Schichten jeder Schicht der Schichten 107 eine Schicht aus nur Dielektrikum, aus nur Leitermaterial oder aus nur Dielektrikum und Leitermaterial. Ein Beispiel dafür ist eine Kombination des (1) Wechsels von Schichten 122 aus nur dielektrischem Material und Schichten 121 aus nur Leitermaterial der Ausführungsformen der 1 mit (2) den dielektrisches und leitfähiges Material enthaltenden Schichten 212 - 220 der Ausführungsformen der 2. Hier kann jede (a) der Schichten 122 aus nur dielektrischem Material, (b) der Schichten 121 aus nur Leitermaterial und (c) jede der Schichten 212, 214, 216, 218 und 220 in der vertikalen Abfolge an der Oberseite der vorherigen Schicht und diese berührend gebildet sein.
  • In einigen Ausführungsformen weisen die Schichten 107 eine Gesamthöhe (z. B. kombiniert) H5 „dieser Schichten“ auf (z. B. der für irgendeine der drei Ausführungsformen oben beschriebenen). In einigen Ausführungsformen enthält die Gesamthöhe H5 der Schichten 107 eine untere „Passivierungs“-Schicht (z. B. die Schicht 120), die zum Beispiel auf den Oberflächen 104 und 126 gebildet ist und auf der „diese Schichten“ gebildet werden. Diese Passivierungsschicht kann eine feste Deckschicht aus dielektrischem Material sein (wie z. B. für die Schichten 122 aus nur dielektrischem Material beschrieben wird). Diese Passivierungsschicht kann aus einem dielektrischen Material gebildet sein und eine Höhe aufweisen, die ausreicht oder dazu konzipiert ist, „diese Schichten“ elektrisch (und optional chemisch und physikalisch) von den Signalen in den (und optional Material von den) Oberflächen 104 und 126 zu trennen. In einigen Ausführungsformen können die Schichten 107 eine Gesamthöhe (z. B. kombiniert) H6 dieser Schichten aufweisen (siehe z. B. die Schichten (optional 120) 121 und 122), und die Schichten 107 werden mit einer „oberen Schicht“ bedeckt oder abgedeckt, die die Höhe H7 aufweist (siehe z. B. die Schicht 123 oder 218). Diese obere Schicht kann eine feste Deckschicht aus Leitermaterial sein (wie z. B. für die Schichten 121 aus nur Leitermaterial beschrieben wird, jedoch die Höhe H7 aufweisen). Diese obere Schicht kann ein Leitermaterial sein und eine Höhe aufweisen, damit sie ein darauf gebildetes Lot oder einen Kontakt eines darauf gelöteten Chip oder Die aufweisen kann.
  • Gemäß einigen Ausführungsformen werden die Schichten 120, 121, 122 und 123 (optional) gemäß einem Chip-Bildungsprozess, -Rezeptur oder -Plan Of Record (-POR) gebildet, wie zum Beispiel zum Bilden des reduzierten Pitch 111. Dieser Prozess oder POR kann einen Prozess beinhalten, wie er oben für Folgendes beschrieben wird: Bilden der Schichten 107, Bilden von Masken und Öffnungen, um Merkmale mit dem Pitch 111 zu bilden, und sich auf das Verarbeiten, eine Design-Regel (DR), Vias, Verbindungen, Verbindungsschichten, Merkmalsgrößen oder Pitch zum Bilden der Merkmale in der Schicht 107 (und optional dem Resist 119) beziehen. In einigen Ausführungsformen weist jede der Schichten 107 (z. B. jede „dieser Schichten“ für irgendeine der drei Ausführungsformen oben, jede Passivierungsschicht oder jede obere Schicht) (1) einen Pitch gemäß den Industriestandards für Schichten in einem Die oder Chip auf, weist (2) einen Pitch 111 auf oder wird (3) durch einen Chip-Bildungsprozess, -Rezeptur oder -Plan Of Record (-POR) gebildet.
  • Die 1 zeigt Ausführungsformen mit Schichten 107 mit reduziertem Pitch, zu denen Folgende zählen: die untere dielektrische (z. B. Nitrid-) Schicht 120, die wechselnden Leitermaterial- (z. B. Kupfer-) Schichten 121 und dielektrischen (z. B. Nitrid-) Schichten 122 und die obere Leitermaterial- (z. B. Kupfer-) Schicht 123. Die Schichten 107 können mit einer oberen leitfähigen Schicht oder Pad 123 bedeckt werden. In einigen Fällen weist die Zone 104 wechselnde Schichten aus Dielektrikum 122, wie zum Beispiel Siliciumnitrid, die 0,2 Mikrometer hoch sind, auf, die mit Schichten des Leitermaterials 121, wie zum Beispiel Kupfer, die 2,0 Mikrometer hoch sind, wechseln.
  • In anderen Fällen enthält jede „wechselnde“ Schicht (z. B. jede der Schichten 121 und 122) eine Struktur aus Leitermaterial in einer Struktur aus Dielektrikum. In diesem Fall ist oder enthält jede „wechselnde“ Schicht solche Schichten gleicher Höhe aus Kupfer und Nitrid, die in der gleichen Schicht strukturiert sind. In einem Fall kann jede „wechselnde“ Schicht eine 2,0 Mikrometer hohe Schicht aus strukturiertem Kupfer aufweisen, die mit einer 2,0 Mikrometer hohen Schicht aus strukturiertem (wo z. B. kein Kupfer ist) Nitrid gebildet ist (siehe z. B. die Schichten 212 - 220 der 2). In einigen Fällen ist oder enthält jede „wechselnde“ Schicht solche Schichten gleicher Höhe aus Kupfer und Nitrid, die in der gleichen Schicht strukturiert sind.
  • In noch anderen Fällen enthält die erste der „wechselnden“ Schichten (siehe z. B. die Leitermaterialschichten 121) eine Struktur aus Leitermaterial in einer Struktur aus Dielektrikum. In diesem Fall kann jede „wechselnde“ Schicht 121 eine 2,0 Mikrometer hohe Schicht aus strukturiertem Kupfer aufweisen, die mit einer 2,0 Mikrometer hohen Schicht aus strukturiertem (wo z. B. kein Kupfer ist) Nitrid gebildet ist (siehe z. B. die Schichten 212 - 220 der 2). In diesem Fall ist jede zweite der „wechselnden“ Schichten (siehe z. B. die dielektrischen Schichten 122) eine Schicht aus dielektrischem Deckmaterial, wie zum Beispiel Siliciumnitrid, die 0,2 Mikrometer hoch ist.
  • Der/die Leiter und Leiterbahnen, die für die Schichten 121, 122 (wenn z. B. die Schicht 122 Leitermaterial und Dielektrikum aufweist) und 123 (optional) beschrieben werden, können jeweils eine Höhe (z. B. Stärke) aus festem leitfähigen Material aufweisen. Ein solches Material kann Kupfer, Gold, Silber, Bronze, Nickel, Aluminium, Molybdän, eine Legierung oder Ähnliches sein oder enthalten, wie es für solche Kontakte bekannt ist. In einigen Fällen sind sie alle aus Kupfer.
  • Diese Leiter und Leiterbahnen können eine Deckschicht sein, die maskiert und geätzt wird, um die Kontakte zu bilden, oder sie können eine Schicht sein, die in den Öffnungen in einer Maske gebildet wird, und wobei die Maske dann entfernt wird (z. B. abgelöst oder abgebrannt), um die Kontakte zu bilden. In einigen Fällen ist die Maske das Dielektrikum der Schicht 121 oder 122 (z. B. wenn die Schicht 122 Leitermaterial und Dielektrikum aufweist). In einigen Fällen wird das Dielektrikum der Schicht 121 oder 122 (z. B. wenn die Schicht 122 Leitermaterial und Dielektrikum aufweist) nachfolgend um den Leiter und die Leiterbahnen der Schicht 121 oder 122 gebildet (z. B. wenn die Schicht 122 Leitermaterial und Dielektrikum aufweist). In einigen Fällen können diese Leiter und Leiterbahnen durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder einen POR für Dielektrikum, Masken, Strukturen, Leiter, Kontakte, Vias und Leiterbahnen in einem Die oder Chip gebildet werden (z. B. mit dem Pitch 111 und/oder einem Chip-POR). In einigen Fällen werden diese Leiter und Leiterbahnen durch chemische Gasphasenabscheidung (Chemical Vapor Deposition, CVD) gebildet. In einigen Fällen werden sie durch Atomlagenabscheidung (Atomic Layer Deposition, ALD) gebildet.
  • In einigen Fällen kann die Maske ein Material sein, das auf der Zone 104 gebildet wird und das dann eine Struktur der Maske aufweist, die zum Bilden der Öffnungen entfernt wird (z. B. abgelöst, entwickelt oder abgebrannt), wo das Leitermaterial der Leiterbahnen und Kontakte gebildet wird. In einigen Fällen kann die Maske unter Verwendung von Photolithografie strukturiert werden. In einigen Fällen kann die Maske eine flüssige fotostrukturierbare „Nass“-Maske oder eine auf das Package gesprühte fotostrukturierbare Trockenfilm-„Trocken“-Masken-Deckschicht sein, und die dann maskiert und einer Lichtstruktur ausgesetzt (z. B. wird die Maske Licht ausgesetzt, wo eine Schablone der über der Maske platzierten Struktur das Licht nicht blockiert) und entwickelt wird, um die Öffnungen zu bilden. Abhängig von der Art der Maske werden die freiliegenden oder die nicht freiliegenden Flächen entfernt. In einigen Fällen durchläuft die Maske eine Art thermische Behandlung, nachdem die Öffnungen (z. B. die Struktur) definiert sind. In einigen Fällen kann die Maske durch einen Prozess gebildet werden, der zum Formen einer Maske eines Chip, einer Einrichtung mit Chip-Pitch (die z. B. den Pitch 111 aufweist) oder einer Einrichtung, die unter Verwendung eines Chip-POR gebildet ist, bekannt ist.
  • Das Dielektrikum, das für die Schichten 121 (wenn z. B. die Schicht 121 Leitermaterial und Dielektrikum aufweist) und 122 beschrieben wird, kann jeweils eine Höhe (z. B. Stärke) aus festem nicht leitfähigen Material aufweisen. Ein solches Material kann Siliciumnitrid, Siliciumdioxid, Porzellan, Glas, Kunststoff oder Ähnliches sein oder enthalten, wie es für solch ein Dielektrikum bekannt ist. In einigen Fällen ist es Siliciumnitrid.
  • Diese Dielektrika können eine Deckschicht sein, die maskiert und geätzt wird, um Öffnungen zu bilden, wobei das Leitermaterial und die Leiterbahnen abgeschieden, gezüchtet oder gebildet werden. Alternativ können diese Dielektrika eine Schicht sein, die auf einer strukturierten Maske gebildet ist, und wobei die Maske dann entfernt wird (z. B. abgelöst oder abgebrannt), um Öffnungen zu bilden, wo das Leitermaterial und die Leiterbahnen abgeschieden, gezüchtet oder gebildet werden. In einigen Fällen kann das Dielektrikum durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder einen POR für Dielektrikum, Masken, Strukturen, Leiter, Kontakte, Vias und Leiterbahnen in einem Die oder Chip gebildet werden (z. B. mit dem Pitch 111 und/oder einem Chip-POR). In einigen Fällen wird das Dielektrikum durch Atomlagenabscheidung (ALD) gebildet. In einigen Fällen wird es durch chemische Gasphasenabscheidung (CVD) gebildet.
  • Der Resist 119 kann jeweils eine Höhe (z. B. Stärke) H8 aus festem, nicht leitfähigem Lotresistmaterial sein, wie es für den Resist 116 beschrieben wird.
  • Der Resist 119 kann eine Deckschicht sein, die maskiert und geätzt wird, um Öffnungen zu bilden, worauf das Lot gebildet werden und an den oberen Kontakten angebracht werden kann oder wo Leiter und Leiterbahnen in einem Die oder Chip (z. B. mit dem Pitch 111) an die oberen Kontakte 123 gelötet werden können. Der Resist 119 kann gebildet werden, wie es für den Resist 116 beschrieben wird, jedoch unter Verwendung eines Prozesses, der für das Bilden des Resist 119 und der Öffnungen 118 bekannt ist, die den Pitch 111 aufweisen, und/oder einem POR für Leiter, Kontakte, Vias und Leiterbahnen in einem Die oder Chip (z. B. mit dem Pitch 111 und/oder einem Chip-POR).
  • In einigen Fällen wird der Resist per Laser strukturiert, um die Öffnungen zu bilden. In einigen Fällen kann der Resist durch einen Prozess gebildet werden, der für das Bilden solch eines Resist eines Chip oder Die bekannt ist.
  • Die 2A ist eine schematische Querschnittsseitenansicht und eine Querschnittsdraufsicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC-) Chip oder „Die“ direkt angebracht werden kann. Die 2A zeigt das Package 200 mit dem Package-Substrat 101, auf dem die Verbindungsschicht 105 gebildet ist. Obwohl die Schicht 105 mit der Zone 102 mit Standard-Package-Pitch benachbart zur Zone 104 mit reduziertem Pitch gezeigt wird, sind in den Zonen 102 und 104 der 2A nur Merkmale mit Standard-Package-Pitch vorhanden, weil die Merkmale mit reduziertem Pitch noch nicht gebildet worden sind. In einigen Fällen zeigt die 2A das Package 200, das ein Package vor dem Bilden einer Ausführungsform des Package 100 der 1 sein kann.
  • Die 2A zeigt das Package 200 mit den Verbindungen 132 und 134 in der Zone 102 und der Verbindung 236 in der Zone 104. Die Verbindungen 132, 134 und 236 weisen möglicherweise nur Merkmale mit Standard-Package-Pitch auf. Die 2A zeigt die Maske 210, wie zum Beispiel eine Trockenfilmresist- (Dry Film Resist-, DFR-) Maske, die über der Zone 102 gebildet ist und die die Zone 104 und den Kontakt 110 der Verbindung 236 freiliegen lässt. Die Maske 210 kann die Zone 102 vor jedem Ätzvorgang oder dem Entfernen der Kontakte 110 in der Zone 102 während des Ätzens zum Entfernen des Kontakts 110 von der Verbindung 236 in der Zone 104 schützen. Die Maske 210 kann eine Maske sein, wie sie oben für eine Maske beschrieben wird, die beim Bilden der Kontakte 110 oder des Dielektrikums 103 verwendet wird.
  • Die 2B zeigt das Package der Figur 2A, nachdem ein Kontakt mit Standard-Package-Pitch über einem Via-Kontakt in einer Zone mit reduziertem Pitch entfernt worden ist. Die 2B zeigt das Substrat der 2A nach dem Entfernen des Kontakts 110 von der Verbindung 236. Der Kontakt 110 der Verbindung 236 kann für eine Zeit selektiv geätzt werden, um die obere Oberfläche 126 des Kontakts 112 freizulegen. Dieser Ätzvorgang kann selektiv in Bezug auf das Dielektrikum 103 sein, so dass er nicht die Oberfläche 106 ätzt und nur die Höhe H1 des Kontakts 110 nach einem vorbestimmten Ätzzeitraum entfernt. Somit liegen in der 2B die Oberflächen 106 und 126 in der Zone 104 frei, während die Maske 210 die Oberfläche 106 und die Verbindungen 132 und 134 in der Zone 102 schützt.
  • Die 2C zeigt das Package der 2B nach dem Bilden einer ersten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 2C zeigt das Package der 2B nach dem Bilden der Schicht 212 auf (z. B. über und in direktem Kontakt mit oder sie berührend) den Oberflächen 106 und 126 in der Zone 104. Die Maske 210 kann die Zone 102 vor jeder Bildung der Schicht 212 in der Zone 102 während des Bildens der Schicht 212 in der Zone 104 schützen. Die Schicht 212 enthält oder ist der Kontakt 221 aus leitfähigem Material, die Leiterbahn 222 und der Kontakt 223 und das dielektrische Material 225. Die Schicht 212, der Kontakt 221, die Leiterbahn 222 und der Kontakt 223 und das dielektrische Material 225 können alle durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. Sie können alle den Pitch 111 aufweisen.
  • Der Kontakt 223 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) der oberen Oberfläche 126 des Kontakts 112 gebildet werden und elektrisch mit dieser verbunden sein. In einigen Fällen wird der Kontakt 223 in (z. B. flächenmäßig kleiner als und innerhalb) der Fläche der Oberfläche 126 gebildet. In anderen Fällen wird er über den Kanten der Fläche der Oberfläche 126 gebildet und erstreckt sich darüber hinaus. In einigen Fällen sind der Kontakt 112 und 223 dazu konzipiert (sind z. B. aus einem Material gebildet, weisen eine geeignete Breite und Höhe auf) ein Leistungs- (z. B. Gleichstrom) oder Massesignal für einen Chip oder Die (z. B. an der Zone 104 angebracht oder angelötet) bereitzustellen.
  • Der Kontakt 221 und die Leiterbahn 222 können auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über der Oberfläche 106 gebildet werden und sind nicht physikalisch oder elektrisch mit der oberen Oberfläche 126 des Kontakts 112 verbunden. Der Kontakt 221 ist physikalisch und elektrisch mit der Leiterbahn 222 verbunden, wie zum Beispiel dadurch, dass er zur gleichen Zeit und aus dem gleichen Material in der gleichen Struktur (z. B. einer maskierten Fläche) gebildet wird. Die Leiterbahn 222 kann physikalisch oder elektrisch mit einem anderen leitfähigen Merkmal des Substrats 101 verbunden sein. Somit kann der Kontakt 221 ein anderes elektrisches Signal als der Kontakt 223 bereitstellen (z. B. ein zweites Signal). In einigen Fällen sind der Kontakt 221 und die Leiterbahn 222 dazu konzipiert (sind z. B. aus einem Material gebildet, weisen eine geeignete Breite und Höhe auf), ein Datensignal (z. B. High- und Low-Spannung und -strom) oder ein Speicherdatensignal für einen Chip oder Die (z. B. an der Zone 104 angebracht oder angelötet) bereitzustellen.
  • Das Dielektrikum 225 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über der Oberfläche 106 gebildet werden (und optional Teil der Oberfläche 126 sein) und verbindet nichts elektrisch, weil es ein nicht leitfähiges Dielektrikum ist. Das Dielektrikum 225 kann die Struktur (z. B. die Maske) zum Bilden des Kontakts 221 aus leitfähigem Material, der Leiterbahn 222 und des Kontakts 223 sein.
  • Der Kontakt 221 aus leitfähigem Material, die Leiterbahn 222 und der Kontakt 223 können jeweils eine Höhe oder Stärke des nur Leitermaterials haben. Das Dielektrikum 225 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Fällen hat der Kontakt 221 eine Breite W10 und eine Höhe zwischen 0,2 und 4 µm. In einigen Fällen liegt die Höhe zwischen 1 und 3 µm. In einigen Fällen hat der Kontakt 223 eine Breite W11 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen hat die Leiterbahn 222 eine Breite W12 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen ist W11 zwischen 30 und 70 µm. In einigen Fällen ist sie zwischen 10 und 70 µm. In einigen Fällen ist sie zwischen 25 und 50 µm. In einigen Fällen ist sie zwischen 20 und 40 µm. In einigen Fällen liegt W10 eines Pitch 111 des Prozessormerkmals mit kleinem Kontakt zwischen 5 und 20 µm. In einigen Fällen ist sie gleich oder weniger als 15 µm. In einigen Fällen ist sie zwischen 5 und 10 µm. In einigen Fällen liegt sie zwischen 10 und 70 µm. In einigen Fällen liegt W12 oder „Leiterbahn plus Zwischenraum“ eines Pitch 111 des Prozessormerkmals mit schmaler Leiterbahn zwischen 1 und 5 µm. In einigen Fällen ist sie gleich oder weniger als 3 µm. In einigen Fällen ist sie zwischen 1 und 3 µm. Die Breiten W10, W11 und W12 und die Höhe des Kontakts 221, des Kontakts 223, der Leiterbahn 222 und des Dielektrikums 225 können den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Ausführungsformen kann die Schicht 212 eine Schicht sein, die eine Kombination aus Dielektrikum und Leitermaterial ist (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material (z. B. dem Material 225) und Flächen mit nur Leitermaterial (z. B. der Kontakt 221 aus Material, die Leiterbahn 222 und der Kontakt 223) aufweist). Die Schicht 212 kann gebildet werden, wie es oben für das Bilden der Schicht 121 oder 122 beschrieben wird, falls diese Schicht dielektrisches und Leitermaterial enthält (z. B. eine der „wechselnden“ Schichten, die eine Leitermaterialstruktur in einer Dielektrikumsstruktur enthält). In einigen Fällen können der Kontakt 221, die Leiterbahn 222 und der Kontakt 223 so gebildet werden, wie oben das Bilden des Leitermaterials der Schichten 121 oder 122 beschrieben wird, falls die Schicht 122 Leitermaterial und Dielektrikum aufweist. In einigen Fällen kann das Dielektrikum 225 aus einem Material und unter Verwendung eines Prozesses gebildet werden, wie oben für das Bilden des Dielektrikums der Schichten 122 oder 121 beschrieben wird, falls die Schicht 121 Leiter- und dielektrisches Material aufweist.
  • Die 2D zeigt das Package der 2C nach dem Bilden einer zweiten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 2D zeigt das Package der 2C nach dem Bilden der Schicht 214 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Schicht 212 in der Zone 104. Die Maske 210 kann die Zone 102 vor jeder Bildung der Schicht 214 in der Zone 102 während des Bildens der Schicht 214 in der Zone 104 schützen. Die Schicht 214 enthält oder ist der Kontakt 231 aus leitfähigem Material und der Kontakt 233 und das dielektrische Material 235. Die Schicht 214, der Kontakt 241, der Kontakt 233 und das dielektrische Material 235 können alle durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Fällen können sie alle den Pitch 111 aufweisen.
  • Die Kontakte 231 und 233 können auf (z. B. über und in direktem Kontakt mit oder sie berührend) einer oberen Oberfläche der Kontakte 221 bzw. 223 gebildet werden und elektrisch mit dieser verbunden sein. In einigen Fällen werden die Kontakte 231 und 233 innerhalb der Kanten der Fläche der Kontakte 221 bzw. 223 gebildet oder sie erstrecken sich darüber hinaus, wie es für den Kontakt 223 beschrieben wird, der über der Oberfläche 126 gebildet wird. In einigen Fällen ist der Kontakt 231 dazu konzipiert, ein Datensignal oder ein Speicherdatensignal bereitzustellen, ähnlich wie der Kontakt 221. In einigen Fällen ist der Kontakt 233 dazu konzipiert, ein Leistungssignal bereitzustellen, ähnlich wie der Kontakt 223.
  • Das Dielektrikum 235 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche des Dielektrikums 225 und der Leiterbahn 222 gebildet werden und verbindet nichts elektrisch, weil es ein nicht leitfähiges Dielektrikum ist. Das Dielektrikum 235 kann die Struktur (z. B. die Maske) zum Bilden des Kontakts 231 aus leitfähigem Material und des Kontakts 233 sein.
  • Der Kontakt 231 aus leitfähigem Material und der Kontakt 233 können jeweils eine Höhe oder Stärke des nur Leitermaterials haben. Das Dielektrikum 235 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Fällen hat der Kontakt 231 eine Breite W10 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen hat der Kontakt 233 eine Breite W11 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. Die Breiten W10 und W11 und die Höhe des Kontakts 231, des Kontakts 223 und des Dielektrikums 235 können den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Ausführungsformen kann die Schicht 214 eine Schicht sein, die eine Kombination aus Dielektrikum und Leitermaterial ist, wie es für die Schicht 212 beschrieben wird.
  • Die 2E zeigt das Substrat der 2D nach dem Bilden einer dritten Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 2E zeigt das Substrat der 2D nach dem Bilden der Schicht 216 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Schicht 214 in der Zone 104. Die Maske 210 kann die Zone 102 vor jeder Bildung der Schicht 216 in der Zone 102 während des Bildens der Schicht 216 in der Zone 104 schützen. Die Schicht 216 enthält oder ist der Kontakt 241 aus leitfähigem Material, der Kontakt 243, die Leiterbahn 242 und der Kontakt 244 und das dielektrische Material 245. Die Schicht 216, der Kontakt 241, der Kontakt 243, die Leiterbahn 242 und der Kontakt 244 und das dielektrische Material 245 können alle durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. Sie können alle den Pitch 111 aufweisen.
  • Die Kontakte 241 und 243 können auf (z. B. über und in direktem Kontakt mit oder sie berührend) einer oberen Oberfläche der Kontakte 231 bzw. 243 gebildet werden und elektrisch mit dieser verbunden sein. In einigen Fällen werden die Kontakte 241 und 243 innerhalb der Kanten der Fläche der Kontakte 231 bzw. 233 gebildet oder sie erstrecken sich darüber hinaus, wie es für den Kontakt 223 beschrieben wird, der über der Oberfläche 126 gebildet wird. In einigen Fällen ist der Kontakt 241 dazu konzipiert, ein Datensignal oder ein Speicherdatensignal bereitzustellen, ähnlich wie der Kontakt 221. In einigen Fällen ist der Kontakt 243 dazu konzipiert, ein Leistungssignal bereitzustellen, ähnlich wie der Kontakt 223.
  • Der Kontakt 244 und die Leiterbahn 242 können auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche der dielektrischen Schicht 235 gebildet werden und sind nicht physikalisch oder elektrisch mit einer oberen Oberfläche der Kontakte 231 oder 233 verbunden. Der Kontakt 244 ist physikalisch und elektrisch mit der Leiterbahn 242 verbunden, wie zum Beispiel dadurch, dass er zur gleichen Zeit und aus dem gleichen Material in der gleichen Struktur (z. B. einer maskierten Fläche) gebildet wird. Die Leiterbahn 242 kann physikalisch oder elektrisch mit einem anderen leitfähigen Merkmal des Substrats 101 verbunden sein. Somit kann der Kontakt 244 ein anderes elektrisches Signal als der Kontakt 241 oder 243 bereitstellen (z. B. ein drittes Signal). In einigen Fällen sind der Kontakt 244 und die Leiterbahn 242 dazu konzipiert, ein Datensignal oder ein Speicherdatensignal bereitzustellen, ähnlich wie der Kontakt 221.
  • Das Dielektrikum 245 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche des Dielektrikums 235 gebildet werden und verbindet nichts elektrisch, weil es ein nicht leitfähiges Dielektrikum ist. Das Dielektrikum 245 kann die Struktur (z. B. die Maske) zum Bilden des Kontakts 241 aus leitfähigem Material, des Kontakts 243, der Leiterbahn 242 und des Kontakts 244 sein.
  • Der Kontakt 241 aus leitfähigem Material, der Kontakt 243, die Leiterbahn 242 und der Kontakt 244 können jeweils eine Höhe oder Stärke des nur Leitermaterials haben. Das Dielektrikum 245 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Fällen haben der Kontakt 241 und 244 eine Breite W10 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen hat der Kontakt 243 eine Breite W11 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen hat die Leiterbahn 242 eine Breite W12 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. Die Breiten W10, W11 und W12 und die Höhe des Kontakts 241, des Kontakts 243, der Leiterbahn 242, des Kontakts 244 und des Dielektrikums 245 können den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Ausführungsformen kann die Schicht 216 eine Schicht sein, die eine Kombination aus Dielektrikum und Leitermaterial ist, wie es für die Schicht 212 beschrieben wird.
  • Gemäß Ausführungsformen können verschiedene zusätzliche Schichten, ähnlich der Schicht 212, 214 oder 216, über der Schicht 216 gebildet werden. In einigen Fällen können auch Schichten ähnlich den Schichten 120, 121, 122 oder 123 unter oder über den Schichten 212, 214, 216 oder Schichten über der Schicht 216 gebildet werden.
  • Die 2F zeigt das Substrat der 2E nach dem Bilden einer abschließenden Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 2F zeigt das Substrat der 2E nach dem Bilden der Schicht 218 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Schicht 216 (oder einer Schicht über der Schicht 216, wie oben erwähnt wird) in der Zone 104. Die Maske 210 kann die Zone 102 vor jeder Bildung der Schicht 218 in der Zone 102 während des Bildens der Schicht 218 in der Zone 104 schützen. Die Schicht 218 enthält oder ist der Kontakt 251 aus leitfähigem Material, der Kontakt 253 und der Kontakt 254 und das dielektrische Material 255. Die Schicht 218, der Kontakt 251, der Kontakt 253 und der Kontakt 254 und das dielektrische Material 255 können alle durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. Sie können alle den Pitch 111 aufweisen.
  • Die Kontakte 251, 253 und 254 können auf (z. B. über und in direktem Kontakt mit oder sie berührend) einer oberen Oberfläche der Kontakte 241, 243 bzw. 244 gebildet werden und elektrisch mit dieser verbunden sein. In einigen Fällen werden die Kontakte 251, 253 und 254 innerhalb der Kanten der Fläche der Kontakte 241, 243 bzw. 244 gebildet oder sie erstrecken sich darüber hinaus, wie es für den Kontakt 223 beschrieben wird, der über der Oberfläche 126 gebildet wird. In einigen Fällen sind die Kontakte 251 und 254 dazu konzipiert, ein Datensignal oder ein Speicherdatensignal bereitzustellen, ähnlich wie der Kontakt 221. In einigen Fällen ist der Kontakt 253 dazu konzipiert, ein Leistungssignal bereitzustellen, ähnlich wie der Kontakt 223.
  • Das Dielektrikum 255 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche des Dielektrikums 245 und der Leiterbahn 242 gebildet werden und verbindet nichts elektrisch, weil es ein nicht leitfähiges Dielektrikum ist. Das Dielektrikum 255 kann die Struktur (z. B. die Maske) zum Bilden des Kontakts 251 aus leitfähigem Material, des Kontakts 253 und des Kontakts 254 sein.
  • Der Kontakt 251 aus leitfähigem Material, der Kontakt 253 und der Kontakt 254 können jeweils eine Höhe oder Stärke des nur Leitermaterials haben. Das Dielektrikum 255 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Fällen haben der Kontakt 251 und 254 eine Breite W10 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. In einigen Fällen hat der Kontakt 253 eine Breite W11 und eine Höhe, wie oben für den Kontakt 221 erwähnt wird. Die Breiten W10 und W11 und die Höhe des Kontakts 251, des Kontakts 253, des Kontakts 254 und des Dielektrikums 255 können den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Ausführungsformen kann die Schicht 218 eine Schicht sein, die eine Kombination aus Dielektrikum und Leitermaterial ist, wie es für die Schicht 212 beschrieben wird.
  • In einigen Ausführungsformen bilden die Schichten 212 - 216 einen Teil der Schichten 107 und weisen eine Gesamthöhe (z. B. kombiniert) H6 auf, und die Schicht 118 bildet ebenfalls einen Teil der Schichten 107 und ist die „obere Schicht“ mit der Höhe H7 (siehe z. B. 1). Die Kontakte 251, 253 und 254 der Schicht 118 können ein Leitermaterial sein und eine Höhe aufweisen, damit sie ein darauf gebildetes Lot oder einen Kontakt eines darauf gelöteten Chip oder Die aufweisen können.
  • Die 2A - 2F zeigen Ausführungsformen mit Schichten 107 mit reduziertem Pitch, zu denen die Schichten 212 - 218 zählen. Die Schichten 107 können mit einer oberen leitfähigen Schicht oder Pad 218 bedeckt werden. In einigen Fällen weist die Zone 104 die Schichten 212 - 216 des strukturierten Dielektrikums auf, wie zum Beispiel Siliciumnitrid, und des strukturierten Leitermaterials, wie zum Beispiel Kupfer, die jeweils 2,0 Mikrometer hoch sind. Die 2G zeigt das Package der 2F nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material und dielektrischem Material in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch. Die 2G zeigt das Package der 2F nach dem Bilden des Resist 116 auf (z. B. über und in direktem Kontakt mit oder sie berührend) den Kontakten 110 und der Oberfläche 106 in der Zone 102, und des Resist 119 auf dem Dielektrikum 255 in der Zone 104. Die Maske 210 wird vor dem Bilden des Resist 116 (und 119) entfernt. Die Resists 116 und 119 weisen die Öffnungen 117 bzw. 118 auf.
  • Der Lotresist 116 kann die Höhe (z. B. die Stärke) H4 über der oberen Oberfläche der Kontakte 110 der Verbindungen 132 und 134 aufweisen. Der Lotresist 116 kann eine Gesamthöhe über der Oberfläche 106 aufweisen, die H1 + H4 ist. Die Öffnungen 117 werden so gezeigt, dass sie durch den Lotresist 116 über einer oberen Oberfläche der Kontakte 110 der Verbindungen 132 und 134 gebildet sind und diese freilegen. Die Öffnungen 117 können eine untere Breite von W5 und eine obere Breite von W6 aufweisen (siehe 1).
  • Der Lotresist 119 wird so gezeigt, dass er über einer oberen Oberfläche der Schichten 107 gebildet ist. Der Lotresist 119 kann die Höhe (z. B. die Stärke) H8 über der oberen Oberfläche der Schicht 218 aufweisen. Die Öffnungen 118 werden so gezeigt, dass sie durch den Lotresist 119 (und der Seite des Resist 116) über einer oberen Oberfläche der Kontakte 251, 253 und 254 der Verbindung 136 (z. B. der Schichten 107) gebildet werden und diese freilegen. Die Öffnungen 118 können eine untere Breite von W8 und eine obere Breite von W9 aufweisen. In der 2 kann die Breite W8 die Breite W10 über oder an den Kontakten 251 und 254 sein, und sie kann die Breite W11 über oder am Kontakt 253 sein.
  • Die Resists 116 und 119 und die Öffnungen 117 und 118 können zur gleichen Zeit oder während des gleichen Verarbeitungsprozesses gebildet werden. In einigen Fällen können sowohl der Resist 116, der Resist 119, die Öffnungen 117 als auch die Öffnungen 118 alle durch einen Prozess, der zur Bildung des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden; allerdings können der Resist 116 und die Öffnungen 117 mit dem Pitch 109 gebildet werden, während der Resist 119 und die Öffnungen 118 mit dem Pitch 111 gebildet werden.
  • Die 3A ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann. Die 3A zeigt das Package 300 mit dem Package-Substrat 101, auf dem die Verbindungsschicht 105 gebildet ist. Obwohl die Schicht 105 mit der Zone 102 mit Standard-Package-Pitch benachbart zur Zone 104 mit reduziertem Pitch gezeigt wird, sind in den Zonen 102 und 104 der 3A nur Merkmale mit Standard-Package-Pitch vorhanden, weil die Merkmale mit reduziertem Pitch noch nicht gebildet worden sind. In einigen Fällen zeigt die 3A das Package 300, das ein Package vor dem Bilden einer Ausführungsform des Package 100 der 1 sein kann.
  • Die 3A zeigt das Package 300 mit den Verbindungen 132 und 134 in der Zone 102 und ohne Verbindungen in der Zone 104. In alternativen Ausführungsformen kann es Verbindungen in der Zone 104 geben, aber diese Verbindungen erstrecken sich nicht über die Oberfläche 106 oder weisen dort kein leitfähiges Material auf. Die Verbindungen 132 und 134 können Merkmale nur mit Standard-Package-Pitch aufweisen (wie es bei allen Merkmalen in der Zone 104 zu diesem Zeitpunkt der Fall sein wird). Die 3A zeigt die Maske 310, wie zum Beispiel für die Maske 210 beschrieben wird, die über der Zone 102 gebildet ist und die die Zone 104 freiliegen lässt.
  • Die 3B zeigt das Package der 3A nach dem Bilden der Schicht 320 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Oberfläche 106 in der Zone 104. Die Maske 310 kann die Zone 102 vor jeder Bildung der Schicht 320 in der Zone 102 während der Bildung der Schicht 320 in der Zone 104 schützen. In einigen Fällen enthält oder ist die Schicht 320 dielektrisches Material und weist eine Höhe auf, wie sie für die Schicht 120 beschrieben wird (ist z. B. eine Passivierungsschicht). Die Schicht 320 kann durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. Die Schicht 320 kann den Pitch 111 aufweisen.
  • In einigen Fällen wird die Schicht 320 aus dem gleichen Material, durch den gleichen Prozess und mit der gleichen Höhe wie die Schicht 120 gebildet. In einigen Fällen ist die Schicht 320 die gleiche wie die Schicht 120, mit der Ausnahme, dass sie sich über die gesamte Zone 104 erstreckt. Die Schicht 320 weist die Breite W14 auf. In einigen Fällen liegt die Breite W14 zwischen 1 Millimeter (mm) und 20 mm. In einigen Fällen kann die Breite W14 tatsächlich eine Gesamtbreite eines Die oder Chip überspannen. In einigen Fällen ist die Breite W14 die gleiche wie die Breite W7 der Schicht 120. In einigen Fällen ist die Breite W14 größer als die Breite W7, wie zum Beispiel 2, 3 oder 4 Mal größer.
  • Die Schicht 320 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über der Oberfläche 106 gebildet werden und verbindet nichts elektrisch, weil sie ein nicht leitfähiges Dielektrikum ist. Die Schicht 320 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Ausführungsformen kann die Schicht 320 gebildet werden, wie es oben für das Bilden der Schicht 120 oder 225 aus dem nur dielektrischen Material beschrieben wird.
  • Die 3C zeigt das Package der 3B nach dem Bilden von wechselnden Schichten aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 3C zeigt das Package der 3B nach dem Bilden der Schichten 307 mit reduziertem Pitch, die leitfähige Schichten 321 und dielektrische Schichten 322 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Schicht 320 in der Zone 104 aufweisen. Die Maske 310 kann die Zone 102 vor jeder Bildung von Schichten 321 und 322 in der Zone 102 während des Bildens der Schichten 321 und 322 in der Zone 104 schützen. Die Schichten 321 und 322 können durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Fällen können die Schichten 321 und 322 den Pitch 111 aufweisen.
  • Die Schichten 307 mit reduziertem Pitch der Figur 3C können die Schichten 320, 321 und 322 enthalten, den Pitch 111 aufweisen und die Höhe H5 (z. B. über der Oberfläche 106) aufweisen. Die Höhe H5 kann eine Gesamtstärke einer Reihe unterschiedlicher Schichten sein (z. B. wenigstens 4 oder 5 Schichten insgesamt, und bis zu 30 Schichten insgesamt), wobei jede Schicht eines oder mehrere unterschiedliche Materialien aufweist und über der Oberfläche 106 gebildet ist. In einigen Fällen können die Schichten 307 zwischen 6 und 12 Schichten aufweisen, wobei jede Schicht ein, zwei oder drei unterschiedliche Materialien aufweist. In einigen Ausführungsformen kann jede Schicht der Schichten 307 nur dielektrisches Material, nur Leitermaterial oder eine Kombination von Dielektrikum und Leitermaterial sein (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Flächen mit nur Leitermaterial aufweist, wie zum Beispiel für die 2 gezeigt wird).
  • In einigen Fällen werden die Schichten 321 und 322 zwischen den Masken 312 gebildet. In einigen Fällen bilden die Schichten 321 und 322 die Verbindungen 336, 337, 338 und 339 über der Schicht 320. Die Schichten 321 und 322 der Verbindung 336 werden zwischen den Masken 312 und 313 gebildet. Die Schichten 321 und 322 der Verbindung 337 werden zwischen den Masken 313 und 314 gebildet. Die Schichten 321 und 322 der Verbindung 338 werden zwischen den Masken 314 und 315 gebildet. Die Schichten 321 und 322 der Verbindung 339 werden zwischen den Masken 315 und 312 gebildet. Die Masken 312, 313, 314 und 315 können eine Maske sein, wie sie für die Maske 210 beschrieben wird, eine Maske zum Strukturieren des Kontakts 221 oder ein Dielektrikum 225.
  • In einigen Fällen weisen die Masken 312 in der Zone 104 eine Breite auf, die ausreicht, um die Stapel 336 - 339 elektronisch von benachbarten elektronischen Merkmalen zu trennen, wie zum Beispiel von denen in der Zone 102. In einigen Fällen weisen die Masken 313 - 315 jeweils in der Zone 104 eine Breite W16 auf, die ausreicht, um jeden der Stapel 336 - 339 elektronisch von einem benachbarten Stapel 336 - 339 in der Zone 104 zu trennen. In einigen Fällen liegt die Breite W16 oder „Leiterbahn plus Zwischenraum“ eines Pitch 111 des Prozessormerkmals mit einer Maske mit schmalen Leiterbahnen zwischen 3 und 8 µm. In einigen Fällen ist sie gleich oder weniger als 3 µm. In einigen Fällen liegt sie zwischen 3 und 5 µm.
  • In einigen Fällen sind die Schichten 321 und 322 aus dem gleichen Material, durch den gleichen Prozess und mit der gleichen Höhe gebildet, wie es für die Schichten 121 bzw. 122 beschrieben wird. In einigen Fällen sind die Schichten 321 und 322 die gleichen wie die Schichten 121 und 122, mit der Ausnahme, dass sie in der Zone 104 die Breite W15 aufweisen. In einigen Fällen liegt die Breite W15 oder „Leiterbahn plus Zwischenraum“ eines Pitch 111 des Prozessormerkmals mit schmalen Leiterbahnen zwischen 1 und 5 µm. In einigen Fällen ist sie gleich oder weniger als 3 µm. In einigen Fällen liegt sie zwischen 1 und 3 µm. In einigen Fällen ist die Breite W15 die gleiche wie die Breite W7 der Schichten 121 und 122. In einigen Fällen ist die Breite W14 kleiner als die Breite W7, wie zum Beispiel 2, 3 oder 4 Mal kleiner. In einigen Fällen ist die Breite W15 die gleiche wie die Breite W10 oder W11. In einigen Fällen ist die Breite W15 die gleiche wie die Breite W12 der Leiterbahn 222. In einigen Fällen können die Schichten 321 leitfähige Leiterbahnen sein oder enthalten. In einigen Fällen können die Schichten 321 Leiterbahnen sein oder enthalten, wie für die Leiterbahnen 222 beschrieben wird. In einigen Fällen können die Schichten 321 feine Verbindungen auf der Vorderseite des Package 300 sein oder enthalten.
  • Eine erste, unterste der Schichten 321 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) einer oberen Oberfläche der Schicht 320 des Dielektrikums gebildet werden. Jede der Schichten 322 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche der Schichten 321 gebildet werden und nichts elektrisch verbinden, weil jede ein nicht leitfähiges Dielektrikum ist. Jede der Schichten 321 über der untersten der Schichten 321 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche einer der Schichten 322 gebildet werden.
  • In einigen ersten Ausführungsformen können die Schichten 321 jeweils eine Höhe oder Stärke aus nur Leitermaterial sein, und die Schichten 322 können jeweils eine Höhe oder Stärke aus nur dielektrischem Material sein. Hier können die Schichten 322 aus nur dielektrischem Material und die Schichten 321 aus nur Leitermaterial in einer wechselnden vertikalen Abfolge an der Oberseite voneinander und einander berührend gebildet sein. Es versteht sich, dass in einigen Fällen andere (z. B. dritte) Materialien in dem nur dielektrischen oder Leitermaterial vorhanden sein können, so lange die Schicht aus nur dielektrischem Material kein Leitermaterial enthält und die Schicht aus nur Leitermaterial kein dielektrisches Material enthält. In diesen Fällen können die Schichten 321 leitfähige Leiterbahnen sein, wie zum Beispiel Leiterbahnen, die für die Leiterbahn 222 beschrieben werden. In diesen Fällen können die Schichten 321 leitfähige Kontakte sein, wie es zum Beispiel für den Kontakt 221 oder 223 beschrieben wird. In einigen Fällen können die Schichten 321 feine Verbindungen auf der Vorderseite des Package 300 sein (wie z. B. der Kontakt 221 oder 223, bedeckt mit dem Kontakt 251 oder 253).
  • In einigen zweiten Ausführungsformen können die Schichten 321 jeweils eine Höhe oder Stärke aus nur dielektrischem und Leitermaterial sein, und die Schichten 322 können jeweils eine Höhe oder Stärke aus nur dielektrischem Material sein. Einige Ausführungsformen dieser Schichten 321 können Schichten sein, die eine Kombination aus Dielektrikum und Leitermaterial sind (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Flächen mit nur Leitermaterial aufweist). Hier können die Schichten 322 aus nur dielektrischem Material und die Schichten 321 aus nur Leiter- und dielektrischem Material in einer wechselnden vertikalen Abfolge an der Oberseite voneinander und einander berührend gebildet sein. Ein Beispiel dafür sind die dielektrisches und leitfähiges Material enthaltenden Schichten 212 - 220 der Ausführungsformen der 2. Ein anderes Beispiel ist es, dass die Schichten 321 eine Kombination aus Dielektrikum und Leitermaterial sind, wobei das Leitermaterial horizontal in oder entlang der Schicht 321 Signalbahnen bildet (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Leiterbahnen mit nur Leitermaterial aufweist). In diesen Fällen enthalten die Schichten 321 (z. B. in einer dielektrischen Struktur jeder Schicht) eine Struktur aus leitfähigen Leiterbahnen, wie zum Beispiel für die Leiterbahn 222 beschrieben wird. In einigen Fällen können die Schichten 321 feine Verbindungen auf der Vorderseite des Package 300 sein.
  • In einigen Fällen können die Schichten 321, die leitfähigen Kontakte der Schichten 321 oder die Leiterbahnen der Schichten 321 physikalisch oder elektrisch mit einem leitfähigen Merkmal des Substrats 101 verbunden sein. In einigen Fällen kann jede der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321 physikalisch oder elektrisch mit einem anderen (als z. B. irgendeinem anderen der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321) leitfähigen Merkmal des Substrats 101 verbunden sein. In einigen Fällen können die Schichten 321, die leitfähigen Kontakte der Schichten 321 oder die Leiterbahnen der Schichten 321 jeder der Verbindungen 336 - 339 physikalisch oder elektrisch mit einem anderen (als z. B. irgendeinem anderen der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321) leitfähigen Merkmal des Substrats 101 verbunden sein. Somit kann jede der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321 andere elektrische Signale als irgendwelche anderen der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321 bereitstellen. In einigen Fällen können nur zwei oder drei der Schichten 321 physikalisch oder elektrisch mit einem anderen leitfähigen Merkmal des Substrats 101 verbunden sein.
  • In einigen Fällen sind die Schichten 321, leitfähige Kontakte der Schichten 321 oder Leiterbahnen der Schichten 321 dazu konzipiert (sind z. B. aus einem Material gebildet, weisen eine geeignete Breite und Höhe auf), ein Datensignal (z. B. High- und Low-Spannung und - strom) oder ein Speicherdatensignal für einen Chip oder Die bereitzustellen (z. B. an der Zone 104 angebracht oder angelötet). In einigen Fällen sind die Schichten 321, leitfähige Kontakte der Schichten 321 oder Leiterbahnen der Schichten 321 dazu konzipiert (sind z. B. aus einem Material gebildet, weisen eine geeignete Breite und Höhe auf), ein Leistungs- (z. B. Gleichstrom) oder Massesignal für einen Chip oder Die bereitzustellen (z. B. an der Zone 104 angebracht oder angelötet).
  • In einigen Fällen ist die oberste jeder Verbindungen 336 - 339 eine abschließende Schicht aus leitfähigem Material, wie zum Beispiel die Schicht 123 oder die Schicht 218, die auf (z. B. über und in direktem Kontakt oder sie berührend) einer obersten der Schichten 321 in der Zone 104 gebildet wird.
  • In einigen Fällen kann jede der Verbindungen 336 - 339 (und eine obere Schicht davon, falls vorhanden), der Schichten 321, der leitfähigen Kontakte der Schichten 321 oder der Leiterbahnen der Schichten 321 und die Masken 312, 313, 314 und 315 den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden.
  • Die 3D zeigt das Package der 3C nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch. Die 3D zeigt das Package der 3C nach dem Bilden des Resist 116 auf (z. B. über und in direktem Kontakt oder sie berührend) den Kontakten 110 (z. B. an seitlichen Oberflächen und teilweise eine obere Oberfläche der Kontakte 110 bedeckend) und der Oberfläche 106 in der Zone 102 und des Resist 119 auf den Verbindungen 336 - 339 (z. B. an seitlichen Oberflächen und teilweise eine obere Oberfläche der Verbindungen 336 - 339 bedeckend) und einer oberen Oberfläche des Dielektrikums 320 in der Zone 104. Die Masken 310 und 312 - 315 werden vor dem Bilden des Resist 116 (und 119) entfernt. Die Resists 116 und 119 weisen die Öffnungen 117 bzw. 118 auf. Der Lotresist 116, der Resist 119, die Öffnungen 117 und die Öffnungen 118 können so sein, wie sie für die 1 oder 2G beschrieben werden.
  • Der Lotresist 119 kann die Höhe (z. B. Stärke) H8 über der oberen Oberfläche der Verbindungen 336 - 339 aufweisen und diese freilegen. Die Öffnungen 118 können eine untere Breite von W8 und eine obere Breite von W9 aufweisen. In einigen Fällen kann in der 3C die Breite W8 gleich wie die Breite W10 über oder an den Kontakten 251 und 254 sein, oder sie kann die gleiche wie die Breite W11 über oder am Kontakt 253 sein.
  • Die Resists 116 und 119 und die Öffnungen 117 und 118 können zur gleichen Zeit oder während des gleichen Verarbeitungsprozesses gebildet werden. In einigen Fällen können sowohl der Resist 116, der Resist 119, die Öffnungen 117 als auch die Öffnungen 118 alle durch einen Prozess, der zur Bildung des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden; allerdings können der Resist 116 und die Öffnungen 117 mit dem Pitch 109 gebildet werden, während der Resist 119 und die Öffnungen 118 mit dem Pitch 111 gebildet werden.
  • Die 3E zeigt das Package der 3D nach dem Bilden von Lot in Öffnungen in einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch. Die 3E zeigt das Package der 3D nach dem Bilden des Lots 340 in den Öffnungen 117 auf (z. B. über und in direktem Kontakt oder sie berührend) einer oberen Oberfläche der Kontakte 110 in der Zone 102 und dem Bilden des Lots 342 in den Öffnungen 118 auf (z. B. über und in direktem Kontakt oder sie berührend) einer oberen Oberfläche der Verbindungen 336 - 339 in der Zone 104. Die Resists 116 und 119 können als Masken zum Bilden des Lots 340 bzw. 342 fungieren.
  • Das Lot 340 kann den Pitch 109 aufweisen oder kann gemäß einem Package-POR gebildet werden. Das Lot 342 kann den Pitch 111 aufweisen oder kann gemäß einem Chip-POR gebildet werden. Das Lot 342 kann Lot sein, das auf den oberen Kontakten der Verbindungen 336 - 339 gebildet wird und daran angebracht ist oder wobei die Leiter und Leiterbahnen innerhalb eines Die oder Chip (der z. B. den Pitch 111 aufweist) an die oberen Kontakte der Verbindungen 336 - 339 angelötet werden können. Der Resist 119 kann gebildet werden, wie es für den Resist 119 der 1 oder 2G beschrieben wird.
  • In einigen Fällen beschreiben die 3A - E einen schematischen Prozessablauf, um die feinen Verbindungen auf der Vorderseite (z. B. oben) des Substrat-Package 300 zu ermöglichen. Die 4A ist eine schematische Querschnittsseitenansicht eines Halbleitereinrichtungs-Package, auf dem ein integrierter Schaltungs- (IC) Chip oder „Die“ direkt angebracht werden kann. Die 4A zeigt das Package 400 mit dem Package-Substrat 101, auf dem die Verbindungsschicht 105 gebildet ist. Obwohl die Schicht 105 mit der Zone 102 mit Standard-Package-Pitch benachbart zur Zone 104 mit reduziertem Pitch gezeigt wird, sind in den Zonen 102 und 104 der 4A nur Merkmale mit Standard-Package-Pitch vorhanden, weil die Merkmale mit reduziertem Pitch noch nicht gebildet worden sind. In einigen Fällen zeigt die 4A das Package 400, das ein Package vor dem Bilden einer Ausführungsform des Package 100 der 1 sein kann.
  • Die 4A zeigt das Package 400 mit den Verbindungen 132 und 134 in der Zone 102 und den Verbindungen 436 und 437 in der Zone 104. Die Verbindung 132, 134, 436 und 437 weisen möglicherweise nur Merkmale mit Standard-Package-Pitch auf. Die 4A zeigt die Maske 410, wie sie zum Beispiel für die Maske 210 beschrieben wird, die über der Zone 102 gebildet ist und die die Zone 104 und die Kontakte 110 der Verbindungen 436 und 437 freiliegen lässt. Die Maske 410 kann die Zone 102 vor jedem Ätzvorgang oder dem Entfernen der Kontakte 110 in der Zone 102 während des Ätzens zum Entfernen der Kontakte 110 von den Verbindungen 436 und 437 in der Zone 104 schützen. Die Maske 410 kann eine Maske sein, wie sie oben für die Maske 210 beschrieben wird, die über der Zone 102 gebildet ist und die die Zone 104 freiliegen lässt.
  • Die 4B zeigt das Package der Figur 4A, nachdem eine Höhe, aber nicht der gesamte Kontakt mit Standard-Package-Pitch über Via-Kontakten in einer Zone mit reduziertem Pitch entfernt worden ist. Die 4B zeigt das Substrat der 4A nach dem Entfernen von Höhe, aber nicht aller Kontakte 110 von den Verbindungen 436 und 437 in der Zone 104. Eine Höhe, aber nicht alle Kontakte 110 der Verbindungen 436 und 437 können eine Zeit lang selektiv geätzt werden, um zu gestatten, dass die obere Oberfläche 426 der Kontakte 110 und die Höhe H9 der seitlichen Oberflächen 427 der Kontakte 110 über der oberen Oberfläche 106 vorhanden sind. In einigen Fällen ist H9 zwischen 2 und 7 µm. In einigen Fällen liegt sie zwischen 3 und 6 µm. Dieser Ätzvorgang kann in Bezug auf das Dielektrikum 103 selektiv sein, so dass er nicht die Oberfläche 106 ätzt und nur die Höhe H1 - H9 der Kontakte 110 nach einem vorbestimmten Ätzzeitraum entfernt, während die Maske 410 die Oberfläche 106 und die Verbindungen 132 und 134 in der Zone 102 schützt. Somit werden in der 4B die Kontakte 110 der Verbindungen 436 und 437 in der Zone 104 geätzt, um die Kontakte 412 zu bilden, die die freiliegenden oberen Oberflächen 426 und die Höhe H9 der seitlichen Oberflächen 427 aufweisen.
  • Die 4C zeigt das Package der 4B nach dem Bilden einer ersten Schicht aus dielektrischem Material in einer Zone mit reduziertem Pitch. Die 4C zeigt das Package der 4B nach dem Bilden der Schicht 420 auf (z. B. über und in direktem Kontakt mit oder sie berührend) den Oberflächen 106, 426 und 427 in der Zone 104. Die Maske 410 kann die Zone 102 vor jeder Bildung der Schicht 420 in der Zone 102 während der Bildung der Schicht 420 in der Zone 104 schützen. In einigen Fällen enthält oder ist die Schicht 420 dielektrisches Material und weist eine Höhe auf (ist z. B. eine Passivierungsschicht), wie sie für die Schicht 320 beschrieben wird, außer, dass sie eine Deckschicht ist, die ebenfalls auf den Oberflächen 426 und 427 in der Zone 104 gebildet wird. Die Schicht 420 kann durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. Die Schicht 420 kann den Pitch 111 aufweisen.
  • In einigen Fällen wird die Schicht 420 aus dem gleichen Material, durch den gleichen Prozess und mit der gleichen Höhe wie die Schicht 120 gebildet. In einigen Fällen ist die Schicht 420 die gleiche wie die Schicht 120, mit der Ausnahme, dass sie sich über die gesamte Zone 104 erstreckt. Die Schicht 420 weist die Breite W14 auf.
  • Die Schicht 420 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über den Oberflächen 106, 426 und 427 gebildet werden und verbindet nichts elektrisch, weil sie ein nicht leitfähiges Dielektrikum ist. Die Schicht 320 kann eine Höhe oder Stärke des nur dielektrischen Materials haben.
  • In einigen Ausführungsformen kann die Schicht 420 gebildet werden, wie es oben für das Bilden der Schicht 120 oder 225 aus dem nur dielektrischen Material beschrieben wird. In einigen Ausführungsformen ist die Schicht 420 (und optional 421) ein dielektrisches High-k-Material und weist eine Höhe (z. B. eine vertikale Stärke) auf, wie sie zum Bilden einer dielektrischen Schicht eines Kondensators bekannt ist.
  • 4D zeigt das Package der 4C nach dem Bilden von wechselnden Schichten aus leitfähigem Material und dielektrischem Material in einer Zone mit reduziertem Pitch. Die 4D zeigt das Package der 4C nach dem Bilden der Schichten 407 mit reduziertem Pitch, die leitfähige Schichten 421 und dielektrische Schichten 422 auf (z. B. über und in direktem Kontakt mit oder sie berührend) der Schicht 420 in der Zone 104 aufweisen. Die Maske 410 kann die Zone 102 vor jeder Bildung von Schichten 421 und 422 in der Zone 102 während des Bildens der Schichten 421 und 422 in der Zone 104 schützen. Die Schichten 421 und 422 können durch einen Prozess, der zum Bilden des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden. In einigen Fällen können die Schichten 421 und 422 den Pitch 111 aufweisen.
  • Die Schichten 407 mit reduziertem Pitch der Figur 4D können die Schichten 412, 421 und 422 enthalten, den Pitch 111 aufweisen und die Höhe H5 (z. B. über der Oberfläche 106) aufweisen. Die Höhe H5 kann eine Gesamtstärke einer Reihe unterschiedlicher Schichten sein (z. B. wenigstens 4 oder 5 Schichten insgesamt, und bis zu 30 Schichten insgesamt), wobei jede Schicht eines oder mehrere unterschiedliche Materialien aufweist und über der Oberfläche 106 gebildet ist. In einigen Fällen können die Schichten 407 zwischen 6 und 12 Schichten aufweisen, wobei jede Schicht ein, zwei oder drei unterschiedliche Materialien aufweist. In einigen Ausführungsformen kann jede Schicht der Schichten 407 nur dielektrisches Material, nur Leitermaterial oder eine Kombination von Dielektrikum und Leitermaterial sein (z. B. eine strukturierte Schicht, die aus einer Draufsicht Flächen mit nur dielektrischem Material und Flächen mit nur Leitermaterial aufweist, wie zum Beispiel für die 2 gezeigt wird).
  • In einigen Fällen werden die Schichten 421 und 422 zwischen den Masken 312 gebildet. In einigen Fällen bilden die Schichten 421 und 422 die Kondensatorstapel 436 und 437 und die Verbindungen 438 und 439 über der Schicht 420. Die Schichten 421 und 422 des Kondensatorstapels 436 werden zwischen den Masken 312 und 313 gebildet. Die Schichten 421 und 422 des Kondensatorstapels 437 werden zwischen den Masken 313 und 314 gebildet. Die Schichten 321 und 322 der Verbindung 438 werden zwischen den Masken 314 und 315 gebildet. Die Schichten 321 und 322 der Verbindung 439 werden zwischen den Masken 315 und 312 gebildet. Die Masken 312, 313, 314 und 315 können Masken sein, wie sie für die Maske 210 beschrieben werden, eine Maske zum Strukturieren des Kontakts 221 oder ein Dielektrikum 225. In einigen Fällen weisen die Masken 312 in der Zone 104 eine Breite auf, die ausreicht, um die Stapel 436 - 437 und die Verbindungen 438 - 439 elektronisch von benachbarten elektronischen Merkmalen zu trennen, wie zum Beispiel von denen in der Zone 102. In einigen Fällen weisen die Masken 313 - 315 jeweils in der Zone 104 die Breite W16 auf, die ausreicht, um jeden der Stapel 436 - 437 und der Verbindungen 438 - 439 elektronisch von einem der benachbarten Stapel 436 - 437 und Verbindungen 438 - 439 in der Zone 104 zu trennen.
  • In einigen Fällen sind die Schichten 421 und 422 aus dem gleichen Material, durch den gleichen Prozess und mit der gleichen Höhe gebildet, wie es für die Schichten 121 bzw. 122 beschrieben wird. In einigen Fällen sind die Schichten 421 und 422 die gleichen wie die Schichten 121 und 122, mit der Ausnahme, dass in der Zone 104 die Stapel 436 - 437 die Breite W17 und die Verbindungen 438 - 439 die Breite W15 aufweisen.
  • In einigen Fällen liegt die Breite W17 zwischen 10 und 100 Mikrometer. In einigen Fällen liegt sie zwischen 10 µm und 1 mm. In einigen Fällen ist die Breite W17 die gleiche wie die Breite W7 der Schichten 121 und 122. In einigen Fällen ist die Breite W17 kleiner als die Breite W7, wie zum Beispiel 2, 3 oder 4 Mal kleiner. In einigen Fällen ist die Breite W17 die gleiche wie die Breite W10 oder W11. In einigen Fällen ist die Breite W17 die gleiche wie die Breite W12 der Leiterbahn 222.
  • Eine erste, unterste der Schichten 421 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) einer oberen Oberfläche der Schicht 420 des Dielektrikums gebildet werden. Jede der Schichten 422 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche der Schichten 421 gebildet werden und nichts elektrisch verbinden, weil jede ein nicht leitfähiges Dielektrikum ist. Jede der Schichten 421 über der untersten der Schichten 421 kann auf (z. B. über und in direktem Kontakt mit oder sie berührend) oder über einer oberen Oberfläche einer der Schichten 422 gebildet werden.
  • In einigen Fällen ist der oberste jedes der Stapel 436 - 437 und der Verbindungen 438 - 439 eine abschließende Schicht aus leitfähigem Material, wie zum Beispiel die Schicht 123, 218 oder die oberste Schicht der Verbindung 336, die auf (z. B. über und in direktem Kontakt oder sie berührend) einer obersten der Schichten 421 in der Zone 104 gebildet wird.
  • In einigen ersten Ausführungsformen können die Schichten 421 jeweils eine Höhe oder Stärke aus nur Leitermaterial sein, und die Schichten 422 können jeweils eine Höhe oder Stärke aus nur dielektrischem Material sein, wie es für die Schichten 321 bzw. 322 beschrieben wird. In einigen zweiten Ausführungsformen können die Schichten 421 jeweils eine Höhe oder Stärke aus nur dielektrischem und Leitermaterial sein, und die Schichten 422 können jeweils eine Höhe oder Stärke aus nur dielektrischem Material sein, wie es für die Schichten 321 bzw. 322 beschrieben wird. In einigen Fällen können die Schichten 421, die leitfähigen Kontakte der Schichten 421 oder die Leiterbahnen der Schichten 421 physikalisch oder elektrisch mit einem leitfähigen Merkmal des Substrats 101 verbunden sein, wie es für die Schichten 321 beschrieben wird. In einigen Fällen sind die Schichten 421, die leitfähigen Kontakte der Schichten 421 oder die Leiterbahnen der Schichten 421 zu konzipiert, ein Datensignal, ein Speicherdatensignal oder ein Leistungssignal bereitzustellen, wie es für die Schichten 321 beschrieben wird.
  • In einigen Fällen kann jeder der Stapel 436 - 437 und der Verbindungen 438 - 439 (und eine obere Schicht davon, falls vorhanden), die Schichten 421, die leitfähigen Kontakte der Schichten 421 oder die Leiterbahnen der Schichten 421 den Pitch 111 aufweisen und/oder unter Verwendung eines Chip-POR gebildet werden.
  • In einigen Fällen sind die Verbindungen 438 - 439 die gleichen wie die Verbindungen 338 - 339. In einigen Fällen sind die Verbindungen 438 - 439 die gleichen wie die Verbindungen 338 - 339, mit der Ausnahme, dass die Verbindungen 438 - 439 eine weniger von den Schichten 431 und 432 (z. B. eine weniger von den Schichten 331 und 332) als die Verbindungen 338 - 339 aufweisen.
  • In einigen Fällen sind die Kondensatorstapel 436 - 437 die gleichen wie die Verbindungen 338 - 339, mit der Ausnahme, dass die Schicht 422 ein Kondensatordielektrikum und die Schichten 421 Kondensatorelektroden sind. In diesem Fall weisen die Schicht 422 und die Schichten 421 eine Höhe auf und sind ein Material zum Bilden der Stapel 436 - 437, die ein Entkopplungskondensator, ein Multilayer-Keramikkondensator (MLCC), ein im Package gebildeter Kondensator oder ein in einem Die oder Chip gebildeter Kondensator sind. In diesen Fällen kann die Schicht 422 ein Kondensatordielektrikummaterial sein, wie zum Beispiel ein Keramikmaterial der Klasse 2, BaTiO3, ein Dielektrikum der Klasse X5R, ein Dielektrikum der Klasse X7R oder Titandioxid (TiO2), modifiziert durch Additive von Zink, Zirconium, Niobium, Magnesium, Tantal, Cobalt oder Strontium. In einigen Ausführungsformen kann es eine Mischung daraus sein. In diesen Fällen kann die Schicht 421 ein Kondensatorelektrodenmaterial sein, wie zum Beispiel ein Leitermaterial, ein Metall, eine Legierung oder ein Leitermaterial, wie es für den Kontakt 110 beschrieben wird. In einigen Ausführungsformen kann es eine Mischung daraus sein. In diesen Fällen können die Schichten 422 und die Schichten 421 eine Stärke und Breite aufweisen, um eine Kapazität zwischen 0,1 Piko-Farad und 4,7 Mikro-Farad zu erzeugen. In diesen Fällen können die Schicht 422 und die Schichten 421 eine Kapazität von mehreren Hundert Piko-Farad je mm2 Fläche aus der Draufsicht bereitstellen (z. B. je mm von W17 × Länge). In diesen Fällen können die Schicht 422 und die Schichten 421 eine gesamte oder kombinierte Höhe (z. B. die Summe der beiden Platten plus dem Dielektrikum) zwischen 3 und 6 µm aufweisen. In einigen Fällen kann sie 4,2 µm sein.
  • In einigen Fällen kann die untere Schicht der Schichten 421 elektrisch mit Masse gekoppelt sein, wie zum Beispiel durch die Schicht 420, die eine Schicht wie die Schicht 212 ist und den Kontakt 223 aufweist, der die untere Schicht 421 an der Schicht 412 anbringt, die über die Verbindungen 112 und 114 unter dem Kontakt 223 mit Masse verbunden ist (siehe 2C). In einigen Fällen kann die obere Schicht der Schichten 421 eine Signalbahn sein oder enthalten, wie zum Beispiel dadurch, dass die obere Schicht eine Schicht wie die Schicht 321 (die z. B. eine Leiterbahn wie die Leiterbahn 222 ist oder aufweist) oder 212 (die z. B. die Leiterbahn 222 aufweist) ist (siehe z. B. 3C oder 2C). In einigen Fällen kann die obere Schicht der Schichten 421 elektrisch mit einem Leistungssignal gekoppelt sein, wie zum Beispiel dadurch, dass die obere Schicht eine Schicht wie die Schicht 218 ist (die z. B. ein Kontakt wie der Kontakt 253 ist oder aufweist, der elektrisch über die Kontakte 243, 233 und 223 mit dem Verbindungskontakt 112 verbunden ist, der mit einem Leistungssignal mit positiver Spannung verbunden ist, wie zum Beispiel durch den Kontakt 114) (siehe z. B. 2F).
  • In einigen Fällen kann die obere Schicht der Schichten 421 elektrisch mit Masse gekoppelt sein, wie zum Beispiel dadurch, dass die obere Schicht eine Schicht wie die Schicht 218 ist (die z. B. ein Kontakt wie der Kontakt 253 ist oder aufweist, der elektrisch über die Kontakte 243, 233 und 223 mit dem Verbindungskontakt 112 verbunden ist, der mit Masse verbunden ist, wie zum Beispiel über den Kontakt 114) (siehe z. B. 2F). In einigen Fällen kann die untere Schicht der Schichten 421 eine Signalbahn sein oder enthalten, wie zum Beispiel dadurch, dass die untere Schicht eine Schicht wie die Schicht 321 (die z. B. eine Leiterbahn wie die Leiterbahn 222 ist oder aufweist) oder 212 (die z. B. die Leiterbahn 222 aufweist) ist (siehe z. B. 3C oder 2C). In einigen Fällen kann die untere Schicht der Schichten 421 elektrisch mit einem Leistungssignal gekoppelt sein, wie zum Beispiel durch die untere Schicht, die eine Schicht wie die Schicht 212 ist und den Kontakt 223 aufweist, der die untere Schicht 421 an der Schicht 412 anbringt, die ein Leistungssignal mit positiver Spannung über die Verbindungen 112 und 114 unter dem Kontakt 223 bereitstellt (siehe z. B. 2C).
  • Die 4E zeigt das Package der 4D nach dem Bilden einer Lotresistschicht über einer abschließenden Schicht aus leitfähigem Material (und optional dielektrischem Material) in einer Zone mit Standard-Package-Pitch und einer Zone mit reduziertem Pitch. Die 4E zeigt das Package der 4D nach dem Bilden des Resist 116 auf (z. B. über und in direktem Kontakt oder sie berührend) den Kontakten 110 (z. B. an seitlichen Oberflächen und teilweise eine obere Oberfläche der Kontakte 110 bedeckend) und der Oberfläche 106 in der Zone 102 und des Resist 119 auf den Stapeln 436 - 437 und den Verbindungen 438 - 439 (z. B. an seitlichen Oberflächen und teilweise eine obere Oberfläche der Stapel 436 - 437 und der Verbindungen 438 - 439 bedeckend) und einer oberen Oberfläche des Dielektrikums 420 in der Zone 104. Die Masken 410 und 312 - 315 werden vor dem Bilden des Resist 116 (und 119) entfernt. Die Resists 116 und 119 weisen die Öffnungen 117 bzw. 118 auf. Der Lotresist 116, der Resist 119, die Öffnungen 117 und die Öffnungen 118 können so sein, wie sie für die 1, 2G oder 3D beschrieben werden.
  • Der Lotresist 119 kann die Höhe (z. B. Stärke) H8 über der oberen Oberfläche der Stapel 436 - 437 und den Verbindungen 438 - 439 aufweisen und diese freilegen. Die Öffnungen 118 können eine untere Breite von W8 und eine obere Breite von W9 aufweisen. In einigen Fällen kann in der 4E die Breite W8 gleich wie die Breite W10 über oder an den Kontakten 251 und 254 sein, oder sie kann die Breite W11 über oder am Kontakt 253 sein.
  • Die Resists 116 und 119 und die Öffnungen 117 und 118 können zur gleichen Zeit oder während des gleichen Verarbeitungsprozesses gebildet werden. In einigen Fällen können sowohl der Resist 116, der Resist 119, die Öffnungen 117 als auch die Öffnungen 118 alle durch einen Prozess, der zur Bildung des Pitch 111 bekannt ist, und/oder unter Verwendung eines Chip-POR gebildet werden; allerdings können der Resist 116 und die Öffnungen 117 mit dem Pitch 109 gebildet werden, während der Resist 119 und die Öffnungen 118 mit dem Pitch 111 gebildet werden.
  • In einigen Fällen beschreiben die 4A - E eine Ableitung der 3A - E, wobei einige Kondensatoren (z. B. die Stapel 436 - 437) auch auf einigen der Kontakte 110 (z. B. den C4-Pads) gebildet werden können, um zusätzlichen Leistungsabgabeimpuls bereitzustellen. In einigen Fällen beschreiben die 4A - E einen schematischen Prozessablauf, um die Kondensatoren der selektiven C4-Pads zusammen mit High Density-Leiterbahnen (z. B. den Verbindungen 438 - 439) zu ermöglichen.
  • In einigen Fällen können irgendwelche oder alle von den Höhen H1 - H9 zwischen 3 und 5 Prozent kleiner oder größer als die hier beschriebenen sein (siehe z. B. auch 5). In einigen Fällen können sie zwischen 5 und 10 Prozent kleiner oder größer als die hier beschriebenen sein. In einigen Fällen können irgendwelche oder alle der Breiten W1 - W17 einen Kreisdurchmesser oder die maximale Breite (von oben den maximalen Abstand von einer Kante zur anderen, am weitesten entfernten Kante) eines Ovals, eines Rechtecks, eines Quadrats, eines Dreiecks, einer Raute, eines Trapezes oder eines Polygons darstellen.
  • Die 5 zeigt einige Beispiele für die Höhe oder Stärke der verschiedenen Schichten der verschiedenen Ausführungsformen, wie sie in der 1 - 4 gezeigt werden. In einigen Fällen zeigt die 5 einige beispielhafte Höhen oder Stärken in Mikrometer der Merkmale oder Schichten mit Standard-Package-Pitch-Größe der Zone 102 und für die Merkmale mit Standard-Package-Pitch-Größe ebenso wie Merkmale mit kleinerer Prozessoren- oder reduzierter Pitch-Größe der Hybridzone 104. In einigen Fällen gelten die Höhen in der Figur 5 für Schichten der Schichten 105, 107, 305 und 405. In einigen Fällen gelten die Höhen in der Figur 5 für Schichten der Schichten 105. In einigen Fällen kann die 5 eine Stapelanalyse der letzten Build-Up- (BU-) Schicht im Package/Substrat und Backend beschreiben. In einigen Fällen wird für die Hybridfläche (-zone) 104 das Stapeln für vier Schichten bereitgestellt, jede aus Metall und mit einer Höhe von 2 Mikrometer und einem etwa 6 Mikrometer hohen Cu-Kontakt/-Lotpad.
  • In der Spalte „Zone 102“ beziehen sich die Höhen auf Merkmale, wie zum Beispiel Kontakte, Verbindungen, Schichten, Öffnungen, Lotresists, die den Pitch 109 aufweisen und in der Zone 102 und in bestimmten unteren Schichten der Hybridzone 104 gebildet sind. Allerdings beziehen sich die Höhen in der Spalte „Zone 104“ auf Merkmale, wie zum Beispiel Schichten, Kontakte, Leiterbahnen, Verbindungen, Kondensatorschichten, Kondensatorstapel und Lotresists, die nur in der Zone 104 gebildet sind und den Pitch 111 aufweisen. Die erste Zeile in der Tabelle ist ein Beispiel für die Höhe H1, wie zum Beispiel eine Höhe für den Kontakt 110, der eine Schicht aus Kupferaufbau mit dem Pitch 109 sein kann. Die zweite Zeile gibt ein Beispiel der Höhe H2 an, wie zum Beispiel der Höhe für den Verbindungskontakt 112, der eine Schicht ABF-Aufbau mit dem Pitch 109 sein kann. Die dritte Zeile gibt ein Beispiel einer Höhe einer untersten dielektrischen Schicht an, wie zum Beispiel einer Passivierungsschicht aus Nitridmaterial, die eine Ausführungsform der Schicht 120, 320 oder 420 mit dem Pitch 111 sein kann. Die vierte Zeile gibt ein Beispiel für eine Gesamthöhe für mehrere Schichten Leitermaterial an, wie zum Beispiel gesputterte Kupferschichten, die Ausführungsformen der Schichten, von Kontakten der Schichten, von Leiterbahnen der Schichten oder von Kondensatorelektroden der Schichten 121, 212 - 216, 321 und 421 mit dem Pitch 111 sein können. Die fünfte Zeile gibt Beispiele für eine Gesamthöhe für mehrere Schichten dielektrischen Materials an, wie zum Beispiel mit ALD oder CVD gebildeten Siliciumnitrid- (SiN-) oder Siliciumdioxid (SiO2-) Schichten, die Ausführungsformen der Schichten, von Masken der Schichten, von Isolierung der Schichten oder von Kondensatordielektrikum der Schichten 122, 322 und 422 mit dem Pitch 111 sein können. Die sechste Zeile gibt ein Beispiel für die Höhe H7 an, wie zum Beispiel eine Höhe einer oberen Schicht einer Verbindung oder eines Kondensatorstapels aus Leitermaterial mit dem Pitch 111 und auf der Lot gebildet wird oder auf die ein Kontakt eines Die oder Chip gelötet wird. H7 kann eine Höhe eines Kontakt-Pad in einer Zone mit reduziertem Pitch sein, an das auch ein Merkmal mit einem Pitch eines Merkmals in einem Chip angelötet werden kann. Die siebte Zeile gibt ein Beispiel für die Höhe H4 (die den Pitch 109 aufweisen kann) und H8 (die den Pitch 111 aufweisen kann) für den Lotresist an, der in der Zone 102 und 104 gebildet ist und eine Höhe aufweist, die sich über die Kontakte 110 oder eine Verbindung oder obere Kondensatorschicht, die in der Zone 104 gebildet ist, erstreckt.
  • In einigen Ausführungsformen ist die Gesamthöhe der Merkmale in der Zone 102 und 104 von der Unterseite der Schicht 110 (z. B. von der Oberfläche 106 des Dielektrikums 103) bis nach oben zur oberen Oberfläche des Lotresist (z. B. 116 und 119) die gleiche. Es ist anzumerken, dass die Höhe des Lotresist in der Zone 102 größer als die der Zone 104 sein kann. Es ist anzumerken, dass die Gesamthöhe in der Zone 102 und der Zone 104 von H1 minus (H4 oder H8) in einigen Ausführungsformen 58 Mikrometer sein kann.
  • Es versteht sich, dass die 5 ein Beispiel für solche Höhen angibt, während andere Ausführungsformen andere Höhen aufweisen können. In einigen Fällen weisen die Schichten der Schichten 105 eine Höhe (z. B. Stärke) auf, die innerhalb von 5 Prozent zu derjenigen liegt, die in der 5 beschrieben wird (z. B. 5 Prozent größer als oder 5 Prozent kleiner als). In einigen Fällen weisen die Schichten der Schichten 105 eine Höhe auf, die innerhalb von 10 Prozent zu derjenigen liegt, die in der 5 beschrieben wird. In einigen Fällen weisen die Schichten der Schichten 105 eine Höhe auf, die innerhalb von 20 Prozent zu derjenigen liegt, die in der 5 beschrieben wird.
  • Die 6 ist ein Flussdiagramm, das einen Prozess zum Bilden eines Hybrid-Pitch-Package gemäß hier beschriebenen Ausführungsformen veranschaulicht. Die 6 zeigt den Prozess 600, der ein Prozess zum Bilden von hier beschriebenen Ausführungsformen des Package 100 oder des Package 200 aus irgendwelchen von den Figuren 2C - 2G oder des Package 300 aus irgendwelchen von den Figuren 3B - 3E oder des Package aus irgendwelchen von den 4C - 4E sein kann. In einigen Fällen ist der Prozess 600 ein Prozess zum Bilden eines Hybrid-Pitch-Package, das eine Zone 102 des Package mit Standard-Package-Pitch enthält, das nur Merkmale mit Standard-Package-Pitch-Größe aufweist, die sich benachbart zu einer Zone 104 des Package mit kleineren Prozessoren-Pitch-Größen befindet, das Merkmale mit kleineren Prozessoren-Pitch-Größen aufweist.
  • Der Prozess 600 beginnt mit dem optionalen Block 610, bei dem ein Package bezogen wird, das Merkmale mit Standard-Package-Pitch-Größe aufweist. In einigen Fällen wird das bezogene Package nur mit Merkmalen mit Standard-Package-Pitch-Größe mit dem Pitch 109 oder mit Merkmalen, die anhand eines Standard-Package-POR gebildet sind, von einer Quelle, einem Hersteller oder Produzenten empfangen. Der Block 610 kann den Bezug des Package 100 vor dem Bilden irgendwelcher der Schichten 107 oder des Resist 119 oder des Package 200 irgendeiner der Figuren 2A - 2B oder dem Package 300 der Figur 3A oder dem Package 400 der Figur 4A beinhalten. In einigen Fällen kann das Package mit Kern oder kernlos sein. In einigen Fällen enthält das bezogene Package Merkmale, wie zum Beispiel obere leitfähige Package-Kontakte, die auf leitfähigen Via-Kontakten gebildet sind, die auf leitfähigen unteren Kontakten gebildet sind, die an anderen Merkmalen des Package angebracht oder elektrisch mit ihnen gekoppelt sein können. In einigen Fällen sind die Merkmale des bezogenen Package gemäß einem Standard-Package-POR gebildet worden und weisen den Pitch 109 auf. In einigen Fällen weist jedes Merkmal eine Höhe von wenigstens 10 Mikrometer auf.
  • Der Block 610 kann den Bezug eines Package beinhalten, wie zum Beispiel durch Empfangen eines Package an einem Ort, einem Gebäude, einem Häuserblock, einer Stadt oder einer Firma, das von einem anderen Ort, Gebäude, Häuserblock, Stadt bzw. Firma kommt. In einigen Fällen kann der Bezug des Package beinhalten, ein Package zu empfangen, das von einer Package-Quelle oder einem -Lieferanten erworben wurde. In einigen Fällen kann der Bezug des Package beinhalten, ein Package zu empfangen, das Merkmale mit Standard-Package-Pitch-Größe aufweist, von einer Package-Verarbeitungsanlage oder einem anderen Ort als dem, an dem der Block 630 durchgeführt wird, wie zum Beispiel von einem Ort, der keine Chip-Produktionsanlage ist. In einigen Fällen beinhaltet der Bezug eines Package, ein Package an einem Ort oder einem Gebäude einer Anlage zu empfangen, das an einem anderen Ort oder Gebäude der gleichen Anlage hergestellt worden ist. In einigen Fällen beinhaltet der Bezug eines Package, ein Package oder eine Platte von einem kostengünstigen Package-Zulieferer zu empfangen. In einigen Fällen enthält das bezogene Package nur Merkmale, die gemäß Standard-Package-Substratbildungsprozessen und -werkzeugen gebildet worden sind, wie zum Beispiel denjenigen, die Folgendes beinhalten oder verwenden: Laminierung von dielektrischen Schichten, wie zum Beispiel Ajinomoto-Aufbaufilme (Ajinomoto Build-up Films, ABF), Laser- oder mechanisches Bohren, um Vias in den dielektrischen Filmen zu bilden, Laminierung und fotolithografische Strukturierung von Trockenfilmresist (DFR), Metallisieren von leitfähigen Leiterbahnen (Conductive Traces, CT), wie zum Beispiel Kupfer- (Cu-) Leiterbahnen, und andere Build-Up-Schichten- und Oberflächenabschlussprozesse, um Schichten aus elektronisch leitfähigen Leiterbahnen, elektronisch leitfähigen Vias und dielektrischem Material auf einer oder beiden Oberflächen (z. B. oberer und unterer Oberfläche) einer Substratplatte oder einer abziehbaren Kernplatte zu bilden. Das Substrat kann ein Substrat sein, das in einem elektronischen Einrichtungs-Package oder einem Mikroprozessor-Package verwendet wird.
  • Nach dem Bezug eines solchen Package kann das Package verarbeitet werden, um die Hybrid- und Backend-Zone 104 zu bilden, wie zum Beispiel um die Schichten 107, 307 oder 407 zu bilden. Diese Verarbeitung kann das Bilden von Schichten, die den Pitch 111 aufweisen, in der Zone 104 unter Verwendung eines Chip-POR oder in einer Anlage oder einem Gebäude beinhalten, die Chip-Pitch-Verarbeitung bereitstellen.
  • Nach dem Block 610 wird im optionalen Block 620 eine schützende Maske über einer Zone mit Standard-Package-Pitch des Package gebildet, die sich benachbart zu einer Zone mit kleinerer Prozessoren-Pitch-Größe (oder einer Hybridzone) befindet, so dass sie auf dem Package vorhanden ist.
  • Der Block 620 kann das Bilden einer schützenden Maske, der Maske 210, der Maske 310 oder der Maske 410 über einer Oberfläche (und optional der Merkmale in) einer Zone 102 mit Standard-Package-Pitch beinhalten, wie zum Beispiel für die 1A, 2A, 3A bzw. 4A beschrieben wird. Die Maske kann die Zone mit Standard-Package-Pitch während der weiteren Verarbeitung zum Erzeugen von Merkmalen mit kleinerer Prozessoren-Pitch-Größe oder Schichten, die den Pitch 111 aufweisen, schützen, wie zum Beispiel unter Verwendung eines Chip-POR. In einigen Fällen enthält der Block 620 das Entfernen der gesamten oder eines Teils einer Höhe wenigstens eines oberen oder höchsten Kontakts (z. B. des Kontakts 110) in der Zone mit Standard-Pitch vor dem Bilden der schützenden Maske (siehe z. B. die 2B oder 4B). Nach dem Block 620 werden im Block 630 Merkmale mit kleinerem Prozessoren-Pitch in der Zone mit kleinerer Prozessoren-Pitch-Größe gebildet. In einigen Fällen beinhaltet der Block 630, irgendwelche oder alle Merkmale der Schichten 107, 307 oder 407 der 1 - 4E zu bilden. In einigen Fällen beinhaltet der Block 630, das im Block 610 bezogene Package zu verarbeiten, um die Hybrid- und Backend-Zone 104 zu bilden, wie zum Beispiel, um die Schichten 107, 307 oder 407 zu bilden. Diese Verarbeitung kann das Bilden von Schichten, die den Pitch 111 aufweisen, in der Zone 104 unter Verwendung eines Chip-POR oder in einer Anlage oder einem Gebäude beinhalten, die Chip-Pitch-Verarbeitung bereitstellen. In einigen Fällen beinhaltet der Block 630, irgendwelche oder alle der Merkmale 120, 121, 122 123 oder 119 der 1, irgendwelche oder alle der Schichten 212 - 218, des Resist 119 oder der Merkmale davon (z. B. die Kontakte, Leiterbahnen und Verbindungen) der 2C - G, irgendwelche oder alle der Schichten 320, der Verbindungen 336 - 339, des Resist 119 oder der Merkmale davon (z. B. die Kontakte, Leiterbahnen und Verbindungen) der 3B - E oder irgendwelche oder alle der Schicht 420, der Kondensatoren 436 - 437, der Verbindungen 438 - 439, des Resist 119 oder der Merkmale davon (z. B. die Kontakte, Leiterbahnen und Verbindungen) der 4C - E oder irgendwelche oder alle der Schicht 420, der Kondensatoren 436 - 437 zu bilden.
  • In einigen Fällen beinhaltet der Block 630, Merkmale mit kleinerer Prozessoren-Pitch-Größe, wie zum Beispiel Kontakte, Leiterbahnen und Verbindungen, in der Zone mit kleinerer Prozessoren-Pitch-Größe in einer Chip-Produktionsanlage zu bilden. Die Merkmale mit kleinerer Prozessoren-Pitch-Größe können direkt mit einem Chip oder einer Einrichtung verbunden werden (reduzieren somit die benötigte Package-Verbindungsfläche), die die Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweisen (z. B. freiliegende Kontakte).
  • In einigen Fällen beinhalten der Block 620 oder 630, eine glatte Oberfläche der Zone 104 auf der Oberseite der normalen ABF-Oberfläche (z. B. der oberen Oberfläche des Kontakts 112) bereitzustellen, die für feinere DR leitfähig ist, bevor im Block 630 die Schichten mit dem Pitch 111 gebildet werden. In einigen Fällen beinhalten der Block 620 oder 630 des Weiteren, die ABF-Oberfläche der Zone 104 unter Verwendung von zwei Arten von Dielektrika (DE) zu passivieren, wie zum Beispiel einer Schicht aus Siliciumnitrid, die 200 nm stark ist, bevor im Block 630 die Schichten mit dem Pitch 111 gebildet werden. In einigen Fällen ist die glatte Oberfläche oder die Passivierungsschicht SiN mit einer Rauheit von weniger als 10 nm oder einer Rauheit, die angemessen ist, um auf ihr Sputter-Kupferbahnen zu erzeugen.
  • In einigen Fällen beinhaltet der Block 630 das Bilden irgendwelcher oder aller leitfähigen oberen Kontakte, leitfähiger Leiterbahnen, Schichten aus leitfähigem Material, Schichten aus dielektrischem Material, Schichten aus kombiniertem leitfähigem und dielektrischen Material und Schichten, die Kondensatoren bilden. In einigen Fällen werden diese Merkmale gemäß einem Chip-POR gebildet und weisen den Pitch 111 auf. In einigen Fällen weist jedes Merkmal eine Höhe von weniger als 10 Mikrometer auf.
  • Das unterste von diesen kann direkt auf einen oberen Kontakt, einer oberen Oberfläche eines leitfähigen Via-Kontakts oder einer dielektrischen Schicht einer unteren Schicht (die z. B. den Pitch 109 aufweist) des Package gebildet werden oder einen Teil davon oder eine ursprüngliche Höhe davon berühren.
  • In einigen Fällen beinhaltet der Block 630, in der Zone 104 eine Kombination aus irgendwelchen oder allen der Merkmale mit dem Pitch 111 oder unter Verwendung eines Chip-POR zu bilden. Dazu kann zählen, in der Zone 104 eine Kombination (z. B. vertikal gestapelt und/oder horizontal benachbart) irgendwelcher oder aller der Merkmale 120, 121, 122 123 oder 119 der 1 mit irgendwelchen oder allen der Schichten 212 - 218, des Resist 119 oder der Merkmale davon (z. B. den Kontakten, Leiterbahnen und Verbindungen) aus den 2C-G, mit irgendwelchen oder allen von den Schichten 320, der Verbindungen 336 - 339, des Resist 119 oder der Merkmale davon (z. B. den Kontakten, Leiterbahnen und Verbindungen) aus den 3B - E, mit irgendwelchen oder allen der Schicht 420, der Kondensatoren 436 - 437, der Verbindungen 438 - 439, des Resist 119 oder der Merkmale davon (z. B. den Kontakten, den Leiterbahnen und Verbindungen) aus den 4C - E oder irgendwelchen oder allen der Schicht 420, der Kondensatoren 436 - 437 zu bilden.
  • In einigen Fällen kann die Zone 102 nach dem Block 630 nur Merkmale von Standard-Package-Pitch-Größe aufweisen, während die (Hybrid-) Zone 104 einige Merkmale von Standard-Package-Pitch-Größe ebenso wie Merkmale von kleinerer Prozessoren- oder reduzierter Pitch-Größe aufweist. In einigen Fällen können zu solchen Merkmalen in der Hybridzone 104 leitfähige obere Kontakte, Via-Kontakte und untere Kontakte, leitfähige Leiterbahnen, Schichten aus leitfähigem Material, Schichten aus dielektrischem Material, Schichten aus kombiniertem leitfähigem und dielektrischen Material, Schichten, die Kondensatoren bilden, und Ähnliches zählen.
  • In einigen Fällen wird nur der Block 630 durchgeführt. In anderen Fällen werden nur die Blöcke 620 - 630 durchgeführt. In einigen Fällen kann der Block 620 an der „anderen“ Stelle oder beim Lieferanten des Blocks 610 durchgeführt werden, und das im Block 610 bezogene Package wird mit der bereits gebildeten Maske empfangen. In diesem Fall werden nur die Blöcke 610 und 630 durchgeführt.
  • Es versteht sich, dass der Prozess 600 (oder die für die 1-5 beschriebenen Prozesse) eine größere Herstellungsflexibilität bereitstellen können, indem die Substratplatten zur letzten BU mit dem Pitch 109 in den Zonen 102 und 104 gebildet werden (z. B. Block 610 und optional Block 620) und sie dann zur Verarbeitung der Hybridfläche 104 in eine andere Anlage gebracht werden, um Merkmale mit dem Pitch 111 (Block 630) zu bilden.
  • Es versteht sich, dass der Prozess 600 (oder die für die 1-5 beschriebenen Prozesse) einen modifizierten Prozessablauf bereitstellen kann, der spezifisch angepasst und in zwei Teile aufgeteilt ist (z. B. zwischen dem Block 610 und 620 oder zwischen dem Block 620 und 630 aufgeteilt), um von zwei geografischen Standorten zu profitieren (z. B. den internen Herstellungsmöglichkeiten eines Chip-Verarbeitungsunternehmens für Hybridflächen und den Anlagen eines Package-Lieferanten für Standard-Packages).
  • In einigen Fällen können Ausführungsformen des Prozesses 600, eines Prozesses zum Bilden des Package 100, eines Prozesses zum Bilden des Package 200 irgendeiner der Figuren 2C - 2G, eines Prozesses zum Bilden des Package 300 irgendeiner der Figuren 3B - 3E, eines Prozesses zum Bilden des Package 400 irgendeiner der 4C - 4E Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ beschreiben. In einigen Fällen können Ausführungsformen einer Einrichtung, wie sie für das Package 100, das Package 200 irgendeiner der Figuren 2C - 2G, das Package 300 irgendeiner der Figuren 3B - 3E, das Package 400 irgendeiner der 4C - 4E beschrieben wird, Ausführungsformen eines „Hybrid-Pitch-Package“ beschreiben.
  • In einigen Fällen stellen Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen einer „Hybrid-Pitch-Package-“Einrichtung (z. B. Einrichtungen, Systeme und Prozesse zum Bilden) eine obere Verbindungsschicht mit einer Zone 102 mit Standard-Package-Pitch benachbart zu einer Zone 104 mit reduziertem Pitch bereit, die über dem gleichen Substrat gebildet werden und untere Schichten mit Standard-Package-Pitch-Merkmalen und obere Schichten mit Merkmalen mit reduziertem Pitch aufweisen, an denen direkt ein IC-Chip angebracht werden kann. In einigen Fällen stellen Ausführungsformen solcher Prozesse und Einrichtungen alle Vorteile eines Silicium-Interposers und einer Silicium-Brücke bereit, während ihr Herstellungsprozess geringere Kosten aufweist, der Computer-Prozessor-Herstellungsverarbeitung, -Prozesse und -Anlagen verwenden kann, um Ultra High Density-Verbindungen über das Package (z. B. die Leiterplatte) zu ermöglichen, von Merkmalen mit Standard-Package-Pitch-Größe bis zu Merkmalen von kleinerer Prozessoren- oder reduzierter Pitch-Größe.
  • In einigen Fällen stellen die Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen eines „Hybrid-Pitch-Package“ die Vorteile bereit, die in Computersystem-Architekturmerkmalen und -Schnittstellen ausgeführt werden, die in großen Stückzahlen hergestellt werden. In einigen Fällen stellen die Ausführungsformen solcher Prozesse und Einrichtungen alle die Vorteile bereit, um die Probleme von Very High Density-Verbindungen zu lösen, wie zum Beispiel über Client und Server (wo z. B. Hunderte oder sogar Tausende von Signalen zwischen zwei Dies weitergeleitet werden müssen), beim Finden tiefer Strecken oder für High Density-Verbindung in einem System on Chip (SoC). In einigen Fällen stellen die Ausführungsformen solcher Prozesse und Einrichtungen die angeforderte Lösung mit preiswerteren High Density-Verbindungen bereit, die über die oben genannten Segmente benötigt wird. Bei gewissen Fällen stellen Ausführungsformen bei geringeren Kosten sogar eine etwas geringere Verbindungsdichte als in der Spitze möglich bereit.
  • In einigen Fällen stellen die Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen eines „Hybrid-Pitch-Package“ Ultra High Density-Verbindungen in einem Standard-Package bereit, wie zum Beispiel ein Flip-Chip x Grid Array (FCxGA), wobei ‚x‘ ein Ball, Pin oder Land sein kann oder ein Flip-Chip Chip Scale Package (FCCSP usw.) sein kann, indem ein Hybridherstellungsprozess verwendet wird (z. B. Standard-Package- oder Chip-Verarbeitung), der im Wesentlichen das Packaging mit hoher Dichte und mit Standarddichte in einer einzigen Hybrid-Package-Instanz kombiniert. Zusätzlich dazu können solche Prozesse und Einrichtungen für lokale Leistungsabgabe direkt in die Hybridfläche über Vias sorgen, die mit BGA/LGA (siehe z. B. den Kontakt 123 oder 253) verbunden sind, während andere Technologien, wie zum Beispiel Silicium-Brücken, möglicherweise nicht in der Lage sind, Leistung in der Brückenfläche bereitzustellen. In einigen Fällen stellen Ausführungsformen solcher Prozesse und Einrichtungen einen Ansatz bereit, um feinere Leitung plus Zwischenraum (z. B. < 3 Mikrometer Leitung plus Zwischenraum) und Design-Regeln (DR) lokal bereitzustellen, indem das Hybrid-Package aus einem Standard-Package erzeugt wird.
  • In einigen Fällen beinhalten die Ausführungsformen solcher Prozesse und Einrichtungen den Bezug von Substraten (z. B. von Packages), die bis zu den abschließenden Build-Up- (BU-) Schichten (z. B. den Schichten 105) fertiggestellt sind, und dann wird der Hybridprozess nur auf eine selektive Hybridfläche (z. B. die Zone 104) angewendet. Die Hybridfläche wird sehr feine Leitung plus Zwischenraum enthalten (z. B. 2/2 Mikrometer). In einigen Fällen beinhalten Ausführungsformen solcher Prozesse und Einrichtungen, jedes der bezogenen Packages zu testen (z. B. in der Platte), um ein gutes Substrat sicherzustellen, bevor der Hybridprozess (z. B. Schichten mit dem Pitch 111 zu erzeugen) angewendet wird, um den Prozess kostengünstiger zu machen. In einigen Fällen ist dieser Prozess Die-Backend-ähnlich und ermöglicht sehr kleine Merkmale, die für Ultra High Density-Verbindungen erforderlich sind.
  • In einigen Fällen stellen Ausführungsformen solcher Prozesse und Einrichtungen die Integration von Platinen-ICs einschließlich Speicher, Modem, Grafikelementen und anderen Funktionalitäten bereit, die direkt am Package angebracht werden, das ursprünglich ein Standard-Package war. Diese Prozesse und Einrichtungen stellen erhöhte Eingabe-/Ausgabe-(I/O-) Dichte zu geringeren Kosten bereit.
  • Gemäß einigen Ausführungsformen kann ein Hybrid-Package zwei Zonen 104 enthalten, die für Die-zu-Die-Verbindungen verwendet werden, die massive Bandbreiten benötigen, anstatt die Zonen 102 zu verwenden. Zum Beispiel wird ein 1024-Bit-Bus des Package verwendet, um Signale zwischen den beiden Dies zu übertragen. Der Die könnte unter Verwendung der Zonen 102 mit einem Standard-Package-Pitch 109 mit einem Pitch von etwa 100 µm für die 1024 Höcker dieser 1024 Bits/Busse verbunden werden. Falls die 1024 Höcker für diese 1024 Bits/Busse in eine Struktur von 128 × 8 Feldhöckern gebracht werden, wäre die Abmessung dieses Höckerfelds 700 × 12700 µm von Höckermitte zu Höckermitte. Dies ist eine Fläche von 8,89 mm2.
  • Allerdings kann der Die unter Verwendung eines Hybrid-Package unter Verwendung der Zonen 104 mit einem reduzierten Pitch 111 von etwa 25 µm für die 1024 Höcker dieser 1024 Bits/Busse verbunden werden. In diesem Fall sind die 1024 Höcker, die in die Struktur von 128 × 8 Feldhöckern gebracht werden, jetzt ein Höckerfeld von nur 175 × 3175 µm, was eine Fläche von nur 0,56 mm2 ist. Dies spart wenigstens 10 Mal die Fläche ein, die unter Verwendung der Zonen 102 erforderlich wäre.
  • Die 7 veranschaulicht eine Computereinrichtung gemäß einer Umsetzungsform. Die 7 veranschaulicht die Computereinrichtung 700 gemäß einer Umsetzungsform. Die Computereinrichtung 700 nimmt die Leiterplatte 702 auf. Die Leiterplatte 702 kann eine Reihe von Komponenten enthalten, einschließlich, aber ohne darauf beschränkt zu sein, den Prozessor 704 und wenigstens einen Kommunikations-Chip 706. Der Prozessor 704 ist physikalisch und elektrisch mit der Leiterplatte 702 gekoppelt. In einigen Umsetzungsformen ist wenigstens ein Kommunikations-Chip 706 ebenfalls physikalisch und elektrisch mit der Leiterplatte 702 gekoppelt. In weiteren Umsetzungsformen ist der Kommunikations-Chip 706 Teil des Prozessors 704.
  • Abhängig von seinen Anwendungen kann die Computereinrichtung 700 andere Komponenten enthalten, die mit der Leiterplatte 702 physikalisch und elektrisch gekoppelt sein können oder nicht. Zu diesen anderen Komponenten zählen, aber ohne darauf beschränkt zu sein, flüchtiger Speicher (z. B. ein dynamischer Direktzugriffsspeicher, Dynamic Random Access Memory, DRAM), nichtflüchtiger Speicher (z. B. Nur-Lese-Speicher, Read-Only Memory, ROM), Flash-Speicher, ein Grafikprozessor, ein Digital-Signal-Prozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, eine Touchscreen-Steuerung, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine Global Positioning System-(GPS-) Einrichtung, ein Kompass, ein Beschleunigungsaufnehmer, ein Gyroskop, ein Lautsprecher, eine Kamera und eine Massenspeichereinrichtung (wie zum Beispiel ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter). Der Kommunikations-Chip 706 ermöglicht drahtlose Kommunikationen für das Übertragen von Daten zur oder aus der Computereinrichtung 700. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Einrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch das Verwenden von modulierter elektromagnetischer Strahlung über ein nicht massives Medium kommunizieren. Der Begriff impliziert nicht, dass die verknüpften Einrichtungen nicht irgendwelche Drähte umfassen, obwohl sie in einigen Ausführungsformen möglicherweise keine enthalten. Der Kommunikations-Chip 706 kann irgendwelche aus einer Reihe von Drahtlosstandards oder -protokollen umsetzen, einschließlich, aber nicht darauf beschränkt, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon ebenso wie irgendwelche anderen Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Computereinrichtung 700 kann mehrere Kommunikations-Chips 706 enthalten. Zum Beispiel kann der erste Kommunikations-Chip 706 für drahtlose Kommunikationen im näheren Bereich dediziert sein, wie zum Beispiel für Wi-Fi und Bluetooth, und der zweite Kommunikations-Chip 706 kann für drahtlose Kommunikation im weiteren Bereich dediziert sein, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 704 der Computereinrichtung 700 enthält einen integrierten Schaltungs-Die, der im Prozessor 704 gehäust ist. In einigen Umsetzungsformen enthält der integrierte Schaltungs-Die des Prozessors eine oder mehrere Einrichtungen, wie zum Beispiel Transistoren oder Metallverbindungen. In einigen Ausführungsformen enthält das Package des integrierten Schaltungs-Die oder des Prozessors 704 Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen eines „Hybrid-Pitch-Package“, wie hier beschrieben wird. Der Begriff „Prozessor“ kann sich auf irgendeine Einrichtung oder irgendeinen Teil einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuformen, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikations-Chip 706 enthält auch einen integrierten Schaltungs-Die, der im Kommunikations-Chip 706 gehäust ist. Gemäß anderen Umsetzungsformen enthält der integrierte Schaltungs-Die des Kommunikations-Chip eine oder mehrere Einrichtungen, wie zum Beispiel Transistoren oder Metallverbindungen. In einigen Ausführungsformen enthält das Package des integrierten Schaltungs-Die oder des Chip 706 Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen eines „Hybrid-Pitch-Package“, wie hier beschrieben wird.
  • In weiteren Umsetzungsformen kann eine andere Komponente, die in der Computereinrichtung 700 untergebracht ist, einen integrierten Schaltungs-Die enthalten, der eine oder mehrere Einrichtungen enthält, wie zum Beispiel Transistoren oder Metallverbindungen. In einigen Ausführungsformen enthält das Package des anderen integrierten Schaltungs-Die oder des Chip Ausführungsformen von Prozessen zum Bilden eines „Hybrid-Pitch-Package“ oder Ausführungsformen eines „Hybrid-Pitch-Package“, wie hier beschrieben wird.
  • In verschiedenen Umsetzungsformen kann die Computereinrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile-PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musik-Player oder ein digitaler Videorecorder sein. In weiteren Umsetzungsformen kann die Computereinrichtung 700 irgendeine andere elektronische Einrichtung sein, die Daten verarbeitet.
  • BEISPIELE
  • Die folgenden Beispiele gehören zu Ausführungsformen.
  • Das Beispiel 1 ist ein Verfahren zum Bilden eines Hybrid-Pitch-Package, das beinhaltet, das Package zu beziehen, das Merkmale mit Standard-Package-Pitch-Größe aufweist, eine schützende Maske über einer Zone des Package mit Standard-Package-Pitch zu bilden, die sich benachbart zu einer Zone mit kleinerer Prozessoren-Pitch-Größe auf dem Package befindet, und Merkmale mit kleinerer Prozessoren-Pitch-Größe in der Zone mit kleinerer Prozessoren-Pitch-Größe zu bilden.
  • Im Beispiel 2 kann der Gegenstand des Beispiels 1 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen wenigstens drei Mal kleineren Pitch aufweisen als der der Merkmale mit Standard-Package-Pitch-Größe.
  • Im Beispiel 3 kann der Gegenstand des Beispiels 1 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und dass die Merkmale von Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  • Im Beispiel 4 kann der Gegenstand des Beispiels 1 optional beinhalten, dass die Merkmale mit Standard-Package-Pitch-Größe obere leitfähige Package-Kontakte enthalten, die auf leitfähigen Via-Kontakten gebildet sind, die auf leitfähigen unteren Kontakten gebildet sind, und dass das Bilden der Merkmale mit kleinerer Prozessoren-Pitch-Größe beinhaltet, die gesamte oder einen Teil einer Höhe wenigstens eines oberen Kontakts über wenigstens einem leitfähigen Via-Kontakt in der Zone mit kleinerer Prozessoren-Pitch-Größe zu entfernen.
  • Im Beispiel 5 kann der Gegenstand des Beispiels 1 optional enthalten, dass die Merkmale mit Standard-Package-Pitch-Größe gemäß dem Standard-Package-POR gebildet sind und obere leitfähige Kontakte enthalten, die eine Höhe von wenigstens 10 Mikrometer aufweisen, und dass das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, Merkmale gemäß einem Chip-POR zu bilden und eine Höhe von weniger als 10 Mikrometer aufzuweisen.
  • Im Beispiel 6 kann der Gegenstand des Beispiels 5 optional beinhalten, dass das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, dielektrische Schichten, die eine Stärke zwischen 0,1 und 0,3 Mikrometer aufweisen, und Schichten leitfähigen Materials, die eine Stärke zwischen 1 und 3 Mikrometer aufweisen, zu bilden, und dass die dielektrischen Schichten durch Atomlagenabscheidung (ALD) gebildet werden und dass die Schichten leitfähigen Materials durch CVD-Abscheidung gebildet werden.
  • Im Beispiel 7 kann der Gegenstand des Beispiels 1 optional beinhalten, dass die Standard-Package-Zone nur Merkmale mit Standard-Package-Pitch-Größe aufweist und dass die Zone mit reduzierter Pitch-Größe Merkmale mit reduzierter Pitch-Größe aufweist, die über den Merkmalen mit Standard-Package-Pitch-Größe gebildet sind.
  • Im Beispiel 8 kann der Gegenstand des Beispiels 1 optional beinhalten, dass der Bezug des Package-Substrats beinhaltet, den Bezug eines Package-Substrats von einem Ort zu empfangen, der sich von dem Ort unterscheidet, an dem das Bilden stattfindet.
  • Im Beispiel 9 kann der Gegenstand des Beispiels 1 optional beinhalten, dass das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, einen ersten oberen Kontakt über einem leitfähigen Via-Kontakt zu entfernen, der sich unter dem oberen Kontakt befindet, wechselnde Schichten aus nur dielektrischem Material und aus nur leitfähigem Material über dem leitfähigen Via unter Verwendung eines Chip-POR und mit einem reduzierten Pitch zu bilden, wobei die wechselnden Schichten aus dielektrischem Material eine Stärke zwischen 0,1 und 0,3 Mikrometer aufweisen und die wechselnden Schichten aus leitfähigem Material eine Stärke zwischen 1 und 3 Mikrometer aufweisen und wobei die dielektrischen Schichten durch Atomlagenabscheidung (ALD) und die Schichten leitfähigen Materials durch CVD-Abscheidung gebildet werden.
  • Im Beispiel 10 kann der Gegenstand des Beispiels 1 optional beinhalten, dass das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, einen ersten oberen Kontakt über einem leitfähigen Via-Kontakt zu entfernen, der sich unter dem oberen Kontakt befindet, strukturierte Schichten aus kombiniertem dielektrischem Material und leitfähigem Material über dem leitfähigen Via unter Verwendung eines Chip-POR und mit einem reduzierten Pitch zu bilden, wobei die strukturierten Schichten eine Stärke zwischen 1 und 3 Mikrometer aufweisen und wobei die strukturierten Schichten eines von Folgenden enthalten: leitfähige obere Kontakte, leitfähige Leiterbahnen oder Schichten, die Kondensatoren bilden.
  • Das Beispiel 11 ist ein Hybrid-Pitch-Package, das eine Zone des Package mit Standard-Package-Pitch enthält, die sich benachbart zu einer Zone des Package mit kleinerer Prozessoren-Pitch-Größe befindet, wobei die Zone mit Standard-Package-Pitch nur Merkmale mit Standard-Package-Pitch-Größe aufweist und die Zone mit kleinerer Prozessoren-Pitch-Größe Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweist.
  • Im Beispiel 12 kann der Gegenstand des Beispiels 11 optional eines der Folgenden beinhalten, dass (1) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Pitch aufweisen, der wenigstens drei Mal kleiner als der der Merkmale mit Standard-Package-Pitch-Größe ist, oder dass (2) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und die Merkmale mit Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  • Im Beispiel 13 kann der Gegenstand des Beispiels 11 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe auf einem leitfähigen Via oder einem Teil einer Höhe wenigstens eines oberen Kontakts gebildet werden, der eine Standard-Package-Pitch-Größe aufweist.
  • Im Beispiel 14 kann der Gegenstand des Beispiels 11 optional beinhalten, dass die Merkmale mit Standard-Package-Pitch-Größe leitfähige obere Kontakte mit einer Höhe von wenigstens 10 Mikrometer aufweisen und dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe eine Höhe von weniger als 10 Mikrometer aufweisen.
  • Im Beispiel 15 kann der Gegenstand des Beispiels 14 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe dielektrische Schichten mit einer Stärke zwischen 0,1 und 0,3 Mikrometer und dass die Schichten leitfähigen Materials mit einer Stärke zwischen 1 und 3 Mikrometer aufweisen.
  • Im Beispiel 16 kann der Gegenstand des Beispiels 11 optional beinhalten, dass die Standard-Package-Zone nur Merkmale mit Standard-Package-Pitch-Größe aufweist und dass die Zone mit reduzierter Pitch-Größe Merkmale mit reduzierter Pitch-Größe aufweist, die über den Merkmalen mit Standard-Package-Pitch-Größe gebildet sind.
  • Im Beispiel 17 kann der Gegenstand des Beispiels 11 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe wechselnde Schichten aus nur dielektrischem Material und aus nur leitfähigem Material enthalten, die einen reduzierten Höcker-Pitch über einem leitfähigen Via mit einem Standard-Package-Höcker-Pitch aufweisen, wobei die wechselnden Schichten aus dielektrischem Material eine Stärke zwischen 0,1 und 0,3 Mikrometer aufweisen und die wechselnden Schichten aus leitfähigem Material eine Stärke zwischen 1 und 3 Mikrometer aufweisen.
  • Im Beispiel 18 kann der Gegenstand des Beispiels 11 optional beinhalten, dass die Merkmale mit kleinerer Prozessoren-Pitch-Größe strukturierte Schichten aus kombiniertem dielektrischen Material und leitfähigem Material enthalten, die einen reduzierten Höcker-Pitch über einem leitfähigen Via mit einem Standard-Package-Höcker-Pitch aufweisen, wobei die strukturierten Schichten eine Stärke zwischen 1 und 3 Mikrometer aufweisen und wobei die strukturierten Schichten eines von Folgenden enthalten: leitfähige obere Kontakte, leitfähige Leiterbahnen oder Schichten, die Kondensatoren bilden.
  • Das Beispiel 19 ist Computersystem, das einen integrierten Chip enthält, der auf einem Hybrid-Pitch-Package montiert ist, wobei das Hybrid-Pitch-Package eine Zone des Package mit Standard-Package-Pitch enthält, die sich benachbart zu einer Zone des Package mit kleinerer Prozessoren-Pitch-Größe befindet, wobei die Zone mit Standard-Package-Pitch nur Merkmale mit Standard-Package-Pitch-Größe aufweist und die Zone mit kleinerer Prozessoren-Pitch-Größe Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweist, wobei der integrierte Chip Kontakte mit Prozessoren-Pitch-Größe enthält, die direkt mit den Kontakten mit Prozessoren-Pitch-Größe der Zone mit Prozessoren-Pitch-Größe verbunden sind.
  • Im Beispiel 20 kann der Gegenstand des Beispiels 19 optional eines der Folgenden beinhalten, dass (1) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Pitch aufweisen, der wenigstens drei Mal kleiner als der der Merkmale mit Standard-Package-Pitch-Größe ist, oder dass (2) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und die Merkmale mit Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  • Im Beispiel 21 kann der Gegenstand optional eine Vorrichtung enthalten, die Mittel zum Durchführen des Verfahrens irgendeines der Beispiele 1 - 10 enthält.
  • Die vorstehende Beschreibung von veranschaulichten Umsetzungsformen, einschließlich dessen, was in der Zusammenfassung beschrieben wird, soll nicht vollständig sein oder die Ausführungsformen der Erfindung auf die genauen offenbarten Formen beschränken. Obwohl spezifische Umsetzungsformen oder Beispiele für die Ausführungsformen der Erfindung hier zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs möglich, wie Fachleute des relevanten Gebiets erkennen werden. Diese Modifikationen können an Ausführungsformen der Erfindung angesichts der oben gegebenen ausführlichen Beschreibung erfolgen. Obwohl zum Beispiel die Beschreibungen oben nur eine einzige Seite oder Oberfläche eines Package zeigen, können diese Beschreibungen auf die Verarbeitung mehrerer benachbarter Packages oder eine Ober- und Unterseite eines einzelnen Package (z. B. Kern-Package) zur gleichen Zeit angewendet werden.
  • Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht so ausgelegt werden, dass sie die Ausführungsformen der Erfindung auf die spezifischen Umsetzungsformen beschränken, die in der Spezifikation und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich vollständig durch die folgenden Ansprüche bestimmt werden, die in Übereinstimmung mit etablierten Lehren der Auslegung von Ansprüchen auszulegen sind.

Claims (21)

  1. Verfahren zum Bilden eines Hybrid-Pitch-Package, das Folgendes umfasst: ein Package zu beziehen, das Merkmale mit Standard-Package-Pitch-Größe aufweist; eine schützende Maske über einer Zone des Package mit Standard-Package-Pitch zu bilden, die sich benachbart zu einer Zone mit kleinerer Prozessoren-Pitch-Größe auf dem Package befindet; und Merkmale mit kleinerer Prozessoren-Pitch-Größe in der Zone mit kleinerer Prozessoren-Pitch-Größe zu bilden.
  2. Verfahren nach Anspruch 1, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen wenigstens drei Mal kleineren Pitch aufweisen als der der Merkmale mit Standard-Package-Pitch-Größe.
  3. Verfahren nach Anspruch 1, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und die Merkmale mit Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  4. Verfahren nach Anspruch 1, wobei die Merkmale mit Standard-Package-Pitch-Größe obere leitfähige Package-Kontakte enthalten, die auf leitfähigen Via-Kontakten gebildet sind, die auf leitfähigen unteren Kontakten gebildet sind, und wobei das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, die gesamte oder einen Teil einer Höhe wenigstens eines oberen Kontakts über wenigstens einem leitfähigen Via-Kontakt in der Zone mit kleinerer Prozessoren-Pitch-Größe zu entfernen.
  5. Verfahren nach Anspruch 1, wobei die Merkmale mit Standard-Package-Pitch-Größe gemäß dem Standard-Package-POR gebildet sind und obere leitfähige Kontakte enthalten, die eine Höhe von wenigstens 10 Mikrometer aufweisen, und wobei das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, dass Merkmale gemäß einem Chip-POR gebildet werden und eine Höhe von weniger als 10 Mikrometer aufweisen.
  6. Verfahren nach Anspruch 5, wobei das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe beinhaltet, dielektrische Schichten, die eine Stärke zwischen 0,1 und 0,3 Mikrometer aufweisen, und Schichten leitfähigen Materials, die eine Stärke zwischen 1 und 3 Mikrometer aufweisen, zu bilden, und wobei die dielektrischen Schichten durch Atomlagenabscheidung (ALD) gebildet werden und wobei die Schichten leitfähigen Materials durch chemische Gasphasenabscheidung (CVD) gebildet werden.
  7. Verfahren nach Anspruch 1, wobei die Standard-Package-Zone nur Merkmale mit Standard-Package-Pitch-Größe aufweist und die Zone mit reduzierter Pitch-Größe Merkmale mit reduzierter Pitch-Größe aufweist, die über den Merkmalen mit Standard-Package-Pitch-Größe gebildet sind.
  8. Verfahren nach Anspruch 1, wobei der Bezug des Package-Substrats beinhaltet, den Bezug eines Package-Substrats von einem Ort zu empfangen, der sich von dem Ort unterscheidet, an dem das Bilden stattfindet.
  9. Verfahren nach Anspruch 1, wobei das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe Folgendes beinhaltet: einen ersten oberen Kontakt über einem leitfähigen Via-Kontakt zu entfernen, der sich unter dem oberen Kontakt befindet; wechselnde Schichten aus nur dielektrischem Material und aus nur leitfähigem Material über dem leitfähigen Via zu bilden, indem ein Chip-POR verwendet wird und die einen reduzierten Pitch aufweisen; wobei die wechselnden Schichten aus dielektrischem Material eine Stärke zwischen 0,1 und 0,3 Mikrometer und die wechselnden Schichten aus leitfähigem Material eine Stärke zwischen 1 und 3 Mikrometer aufweisen; und wobei die dielektrischen Schichten durch Atomlagenabscheidung (ALD) und die Schichten aus leitfähigem Material durch chemische Gasphasenabscheidung (CVD) gebildet werden.
  10. Verfahren nach Anspruch 1, wobei das Bilden von Merkmalen mit kleinerer Prozessoren-Pitch-Größe Folgendes beinhaltet: einen ersten oberen Kontakt über einem leitfähigen Via-Kontakt zu entfernen, der sich unter dem oberen Kontakt befindet; strukturierte Schichten aus kombiniertem dielektrischen Material und leitfähigem Material über dem leitfähigen Via zu bilden, indem ein Chip-POR verwendet wird und die einen reduzierten Pitch aufweisen; wobei die strukturierten Schichten eine Stärke zwischen 1 und 3 Mikrometer aufweisen; und wobei die strukturierten Schichten eines von Folgenden enthalten: leitfähige obere Kontakte, leitfähige Leiterbahnen oder Schichten, die Kondensatoren bilden.
  11. Hybrid-Pitch-Package, das Folgendes umfasst: eine Zone des Package mit Standard-Package-Pitch, die sich benachbart zu einer Zone des Package mit kleinerer Prozessoren-Pitch-Größe befindet; dass die Zone mit Standard-Package-Pitch nur Merkmale mit Standard-Package-Pitch-Größe aufweist; und dass die Zone mit kleinerer Prozessoren-Pitch-Größe Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweist.
  12. Package nach Anspruch 11, wobei (1) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Pitch aufweisen, der wenigstens drei Mal kleiner als der der Merkmale mit Standard-Package-Pitch-Größe ist, oder (2) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und die Merkmale mit Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  13. Package nach Anspruch 11, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe auf einem leitfähigen Via oder einem Teil einer Höhe wenigstens eines oberen Kontakts gebildet werden, der eine Standard-Package-Pitch-Größe aufweist.
  14. Package nach Anspruch 11, wobei die Merkmale mit Standard-Package-Pitch-Größe leitfähige obere Kontakte mit einer Höhe von wenigstens 10 Mikrometer aufweisen und wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe eine Höhe von weniger als 10 Mikrometer aufweisen.
  15. Package nach Anspruch 14, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe dielektrische Schichten mit einer Stärke zwischen 0,1 und 0,3 Mikrometer und Schichten leitfähigen Materials mit einer Stärke zwischen 1 und 3 Mikrometer aufweisen.
  16. Package nach Anspruch 11, wobei die Standard-Package-Zone nur Merkmale mit Standard-Package-Pitch-Größe aufweist und die Zone mit reduzierter Pitch-Größe Merkmale mit reduzierter Pitch-Größe aufweist, die über Merkmalen mit Standard-Package-Pitch-Größe gebildet sind.
  17. Package nach Anspruch 11, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe Folgendes enthalten: wechselnde Schichten aus nur dielektrischem Material und nur leitfähigem Material, die einen reduzierten Höcker-Pitch über einem leitfähigen Via aufweisen, der einen Standard-Package-Höcker-Pitch aufweist; wobei die wechselnden Schichten aus dielektrischem Material eine Stärke zwischen 0,1 und 0,3 Mikrometer aufweisen und die wechselnden Schichten aus leitfähigem Material eine Stärke zwischen 1 und 3 Mikrometer aufweisen.
  18. Package nach Anspruch 11, wobei die Merkmale mit kleinerer Prozessoren-Pitch-Größe Folgendes enthalten: strukturierte Schichten aus kombiniertem dielektrischen Material und leitfähigem Material, die einen reduzierten Höcker-Pitch über einem leitfähigen Via aufweisen, der einen Standard-Package-Höcker-Pitch aufweist; wobei die strukturierten Schichten eine Stärke zwischen 1 und 3 Mikrometer aufweisen; und wobei die strukturierten Schichten eines von Folgenden enthalten: leitfähige obere Kontakte, leitfähige Leiterbahnen oder Schichten, die Kondensatoren bilden.
  19. Computersystem, das Folgendes umfasst: einen integrierten Chip, der auf einem Hybrid-Pitch-Package montiert ist, wobei das Hybrid-Pitch-Package Folgendes enthält: eine Zone des Package mit Standard-Package-Pitch, die sich benachbart zu einer Zone des Package mit kleinerer Prozessoren-Pitch-Größe befindet; dass die Zone mit Standard-Package-Pitch nur Merkmale mit Standard-Package-Pitch-Größe aufweist; und dass die Zone mit kleinerer Prozessoren-Pitch-Größe Merkmale mit kleinerer Prozessoren-Pitch-Größe aufweist, wobei der integrierte Chip Kontakte mit Prozessoren-Pitch-Größe enthält, die direkt mit Kontakten mit Prozessoren-Pitch-Größe der Zone mit Prozessoren-Pitch-Größe verbunden sind.
  20. System nach Anspruch 19, wobei (1) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Pitch aufweisen, der wenigstens drei Mal kleiner als der der Merkmale mit Standard-Package-Pitch-Größe ist, oder (2) die Merkmale mit kleinerer Prozessoren-Pitch-Größe einen Höcker-Pitch zwischen 10 und 50 Mikrometer aufweisen und die Merkmale mit Standard-Package-Pitch-Größe einen Höcker-Pitch zwischen 100 Mikrometer und 200 Mikrometer aufweisen.
  21. Vorrichtung, die Mittel umfasst, um das Verfahren nach einem der Ansprüche 1-10 durchzuführen.
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