KR102510359B1 - 반도체 디바이스를 형성하기 위한 방법, 반도체 디바이스 패키지 및 시스템 - Google Patents

반도체 디바이스를 형성하기 위한 방법, 반도체 디바이스 패키지 및 시스템 Download PDF

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Abstract

반도체 디바이스들에 대한 높은 애스펙트 비를 가지는, 유전체를 통한 도전성 경로들이 설명된다. 하나의 예에서, 반도체 기판 상에 형성된 회로부에 접속하도록 반도체 기판 상에 복수의 도전성 접속 패드들이 형성된다. 포스트가 접속 패드들의 서브세트의 각각의 접속 패드 상에 형성되며, 포스트들은 도전성 재료로 형성되어 있다. 유전체 층이 접속 패드들 및 포스트들 위를 포함한 반도체 기판 위에 형성된다. 홀들이 포스트들 바로 위의 유전체 층을 제거함으로써 형성된다. 형성된 홀들은 도전성 재료로 충전되고 커넥터가 각각의 충전된 홀 위에 형성된다.

Description

반도체 디바이스를 형성하기 위한 방법, 반도체 디바이스 패키지 및 시스템
본 설명은 반도체 디바이스 상의 유전체를 통해 도전성 경로들을 형성하는 것에 관한 것이고 특히 도전성 포스트를 사용하여 형성된 그러한 경로에 관한 것이다.
반도체 및 마이크로기계 다이들 또는 칩들이 외부 환경에 대한 보호를 위해 빈번하게 패키징된다. 패키지는 물리적 보호, 안정성, 외부 접속들을 그리고, 일부 경우들에서, 패키지들 내부의 다이에 대한 냉각을 제공한다. 통상적으로 다이는 기판에 부착되고 그 다음에 기판에 부착되는 덮개가 다이 위에 배치된다. 대안적으로, 다이는 덮개에 부착되고 그 다음에 패키지 기판 또는 재배선 층(redistribution layer)이 다이 상에 형성된다. 일부 경우들에서 다이 덮개가 다이 영역을 지나서 측방향으로 연장하고 재배선 층이 다이 영역과 측방향 연장부에 도포되어 팬-아웃 패키지를 형성한다.
웨이퍼 레벨 볼 그리드 어레이(Wafer Level Ball Grid Array)(WLB) 패키지들 및 다른 패키지들이 칩 표면과 재배선 층들 사이에 유전체 층을 종종 사용한다. 유전체 층은 다이 표면을 기계적으로 보호하고 응력 완충물로서 기능을 한다. 이는 인쇄 회로 보드로부터의 응력들이 패키지 또는 보드에의 패키지 접속들을 손상시키지 않는 것을 보장하는데 도움이 된다. 유전체 층은 다이의 기능성 금속 구조체들과 보드에 접속하는 재배선 층들 사이의 갭 또는 거리를 또한 정의한다. 이 갭은 RDL과 다이 표면 사이의 용량성 커플링을 제한함으로써 전기 성능을 개선시킨다. 덧붙여서, RDL과 칩 표면 사이의 정의된 갭은 잘 정의된 라인 임피던스를 갖는 송신 라인들이 둘 사이에 구축되는 것을 허용한다. 다른 유형들의 패키지들이 칩 표면과 패키지 기판 사이에 유전체 층을 사용한다.
실시예들은 유사한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부 도면들의 도면들에서 제한으로서는 아니고 예로서 도시된다.
도 1은 일 실시예에 따른 포스트들과 함께 도전성 패드들을 갖는 다이의 부분의 측단면도 도면이다.
도 2는 일 실시예에 따라 도포된 유전체 층을 갖는 도 1의 다이의 부분의 측단면도 도면이다.
도 3은 일 실시예에 따른 형성된 비아들을 갖는 도 2의 다이의 부분의 측단면도 도면이다.
도 4는 일 실시예에 따라 도포된 패터닝된 솔더 저지 층을 갖는 도 3의 다이의 부분의 측단면도 도면이다.
도 5는 일 실시예에 따라 도포된 솔더 볼들을 갖는 도 4의 다이의 부분의 측단면도 도면이다.
도 6은 일 실시예에 따른 포스트들과 함께 큰 패드들 및 작은 패드들을 갖는 다른 다이의 부분의 측단면도 도면이다.
도 7은 일 실시예에 따라 다이싱되어 있는 도 6의 다이의 부분의 측단면도 도면이다.
도 8은 일 실시예에 따른 임시 캐리어에 부착된 재구성된(reconstituted) 웨이퍼에 임베딩된 도 7의 다이의 부분의 측단면도 도면이다.
도 9는 일 실시예에 따른 도포된 유전체 층을 갖는 도 8의 재구성된 웨이퍼의 부분의 측단면도 도면이다.
도 10은 일 실시예에 따른 형성된 비아들을 갖는 도 9의 재구성된 웨이퍼의 부분의 측단면도 도면이다.
도 11은 일 실시예에 따른 패드들 위에 보호 층을 갖는 재구성된 웨이퍼에서의 다이의 측단면도 도면이다.
도 12는 일 실시예에 따른 포스트들을 갖는 다이와 몰드 체이스에 대한 측단면도 도면이다.
도 13은 일 실시예에 따라 몰드 공구가 다이 위를 뒤덮은 후의 도 12의 다이의 측단면도 도면이다.
도 14는 일 실시예에 따른 몰드 공구 및 필름을 제거한 후의 도 13의 다이의 측단면도 도면이다.
도 15는 일 실시예에 따른 패키징된 다이를 포함하는 컴퓨팅 디바이스의 블록도이다.
다이와 RDL 또는 패키지 기판 사이의 유전체 층의 두께는 기계적 강도 및 RF 성능에 직접적으로 관련이 있다. 유전체가 더 얇게 만들어지면, 패키지의 RF 성능은 패드 또는 재배선 금속화 층들과 다이 사이의 용량성 커플링에 의해 감소될 수 있다. 감소된 두께를 갖는 유전체를 사용하여 특정 라인 임피던스를 성취하기 위해, 라인 폭은 감소될 것이 또한 필요할 것이다. 종종 이는 제작 한계들 때문에 가능하지 않다. 또한 작은 유전체 두께들과 감소된 라인 폭들로, 폭, 두께 및 임피던스의 상대 허용오차들은 제어하기가 더 어렵다. 동시에, 전원 및 접지 접촉들을 위한 더 큰 금속 구조들이 요망된다. 현재 제작 방법들이 이러한 전원 및 접지 접촉들에 대해 대응하는 더 두꺼운 유전체 층들을 요구한다. WLB를 위해 통상적으로 사용되는 유전체 재료들에서의 도금된 또는 충전된 개구부들의 직경들은 유전체 층의 두께에 의해 결정된다. 기존에는, 더 높은 유전체 두께일수록 더 큰 개구부를 요구한다. 이는 개구부의 직경 및 비아의 깊이 사이의 애스펙트 비가 유전체의 포토-이미지화가능 컴포넌트에 의해 포토리소그래피에 대해 또는 레이저의 능력에 의해 레이저 드릴링에 대해 제약되기 때문이다. 한편, 더 큰 금속 구조체들은 패키지의 RF 성능을 감소시키는 용량성 커플링을 증가시켰다.
RDL 스택 내의 구조체들 사이의 그리고 이러한 구조체들 및 다이 사이의 용량성 커플링에 대한 중요한 기여분이 비아들로부터 그리고 이들 비아들에 의해 접속된 다이 패드들 및 RDL 패드들로부터 나온다. 매우 작은 비아들이 적은 용량성 커플링을 생성한다. 더욱이 더 작은 비아 직경들일수록 다이 상의 그리고 RDL 내의 더 작은 패드 직경들을 허용한다. 더 작은 패드들이 용량성 커플링을 더 감소시킨다. 감소된 비아 및 패드 치수들은 증가된 배선 밀도를 또한 허용한다. 신호 접속들을 위해, 더 작은 비아가 사용될 수 있다. 한편, 특정한 전류 운반 능력이 전원 및 접지 접속들을 위해 종종 사용된다. 이들 비아들은 더 클 수 있고 본 명세서에서는 표준 패드 치수들 및 비아 직경들을 갖는 것으로 언급될 수 있다.
비아들의 깊이는 다이 패드 또는 다른 패드 표면에 대한 포스트의 도포에 의해 유전체 층의 두께에 영향을 미치는 일 없이 감소될 수 있다. 포스트는 다이 상의 패드와 RDL 상의 패드 사이의 비아가 매우 작게 되는 것을 허용하는데 그 비아만이 포스트와 RDL 패드 사이를 연장하기 때문이다. 이는 포스트들의 포지션들에서 더 얕은 깊이이다. 동시에, 전원 및 접지 접속들에 대해, 큰 비아들이, 포스트들 없이 또는 매우 짧은 포스트들과 함께, 더 높은 전류 용량을 위해 더 큰 패드들 상에 만들어질 수 있다. 두꺼운 유전체 및 좁은 비아들이 팬-인 형 및 팬-아웃 형 둘 다의 WLB 패키지들에 대해 그리고 다른 패키지들에 대해 RF-성능을 향상시킨다.
본 명세서에서 설명되는 바와 같이 포스트들은 작은 직경을 가질 그들 비아들에 대해서만 사용될 수 있거나 또는 포스트들은 모든 패드들을 위해 또는 상이한 유형들의 일부 패드들을 위해 사용될 수 있다. 작은 패드들 상의 포스트들은 비아의 깊이를 감소시킴으로써 비아가 적합한 애스펙트 비를 유지하는 것을 허용한다. 더 큰 직경 및 더 큰 유전체 두께를 갖는 다른 비아들이 포스트를 생략함으로써 동일한 애스펙트 비로 병행하여 제작될 수 있다. 더 큰 비아들은 무엇보다도 전원 접속을 위해 그리고 접지 접속을 위해 사용될 수 있다. 포스트 때문에, 비아의 요구된 깊이는 훨씬 적다. 포스트는 일정한 애스펙트 비가 작은 비아 직경 및 큰 비아 직경에 대해 유지되는 것을 허용한다. 이는 제조능력을 개선시킨다. 큰 비아들은 포스트들을 사용하여 또한 제작될 수 있다. 그러나, 다이 패드들 상에 작용하는 포스트들의 기계적 응력이 다이 패드들을 손상시키지 않는 것을 보장하도록 주의한다.
도 1은 웨이퍼 상에 형성되어 있는 반도체 다이(102)의 부분의 측단면도 도면이다. 웨이퍼는 더욱 많은 다이들을 포함할 것이지만 단일의 다이의 부분만이 단순화를 위해 도시된다. 다이(102)는 임의의 원하는 유형의 로직, RF, 전력, 또는 광학적 회로(도시되지 않음) 또는 그것들의 일부 조합을 포함한다. 다이의 앞면(110)이 상이한 사이즈들의 접속 패드들(104, 106)을 갖는다. 각각의 접속 패드의 사이즈는 접속 패드가 운반해야만 하는 전류의 양에 의해 결정될 수 있지만 다른 요인들, 이를테면 다이의 회로부 내의 접속들에 의해서도 또한 결정될 수 있다. 다이의 뒷면은 웨이퍼(도시되지 않음)의 일부이다.
포스트(108)가 작은 패드들의 각각 상에 형성된다. 포스트들은 구리 또는 니켈과 같은 도전성 재료로 형성되지만 임의의 다른 적합한 전기 전도성 재료가 사용될 수 있다. 하나의 예에서, 주석 같은 보호 층이 칩 패드들의 표면에 도포된다. 시드 층이 그 다음에 전체 웨이퍼 표면 위에 형성된다. 포토레지스트 층이 그 다음에 도포되고 작은 패드들을 노출시키기 위해 패터닝되고 포스트들이 전기도금에 의해 형성된다. 포토레지스트가 제거된 후, 시드 층은 에칭 제거되고 도 1의 구조체가 남겨진다. 포스트 직경은 포스트가 패드 내에 완전히 위치되도록 충분히 작은 것으로 선택될 수 있다. 이는 시드 층 및 포토레지스트가 에칭 제거될 때 패드가 부분적으로 노출되게 한다. 그러므로 보호 층이 패드의 손상을 방지하기 위해 도포된다. 최종 스택에서, 보호 층은 다이 패드를 포스트로부터 분리시킨다. 그러므로 보호 층은 도전성으로 선택된다.
도 2는 유전체 층(112)이 패드들 및 포스트들 위에 도포된 후의 도 1의 다이의 부분의 측단면도 도면이다. 유전체 층은 다이 표면을 기계적으로 보호하고 다이와 보드 사이의 응력 완충물로서 기능을 한다. 유전체 층은 도 4에 도시된 재배선 층들과 다이의 앞면 상에 형성된 회로부 내에 있는 다이의 기능적 금속 구조체들(도시되지 않음) 사이의 갭을 또한 정의한다. 유전체 층은 재배선 층들과 다이 기판 사이의 거리를 또한 정의한다. 그러므로 유전체의 특정한 최소 두께가 사용될 수 있다.
유전체 층의 두께가 감소되었다면 패키지 성능은 영향을 받을 것이다. 먼저, 유전체 층은 보드 레벨 신뢰도를 감소시킬 기계적 응력을 완화시키는 능력이 거의 없을 것이다. WLB 및 eWLB 패키지들의 경우, 유전체 층은 구조적 컴포넌트로서 사용되고 그래서 더 약한 유전체 층이 돌발 고장(catastrophic failure)을 허용할 수 있다. 둘째, 재배선 층과 다이 또는 다이 기판의 금속 구조체들 사이의 거리는 감소될 것이며 이는 특히 더 높은 주파수들에서 패키지에 대한 감소된 전기 성능으로 이어질 것이다.
도 3은 비아들이 형성된 후의 도 2의 다이의 부분의 측단면도 도면이다. 비아들은 원하는 임의의 방식으로 형성될 수 있다. 일 예로서, 유전체 재료는 광구조화가능 재료일 수 있다. 일부 광구조화가능 재료들은 광감성 폴리머 유전체 재료들, 이를테면 에폭시들, 폴리이미드들, 벤조시클로부텐, 또는 폴리벤족사졸(polybenzoxasole) 등의 형태를 취한다. 이 유전체 재료는 개구부들을 형성하기 위해 포토레지스트 같은 역할을 하지만 비아 개구부들이 형성되고 전기도금된 후 제거되지 않는다. 접속 패드들(104, 106) 위의 비아 개구들은 포토리소그래피에 의해 생성될 수 있다. 보통 양호한 비아 정의가 비아들의 특정한 애스펙트 비(높이 대 직경의 비율)까지만 성취될 수 있다. 임의의 주어진 유전체 층 깊이에 대해, 애스펙트 비는 최소 비아 직경을 요구할 것이다. 특정 최대 애스펙트 비는 사용되는 재료와 개구부들 형성하고 그 개구부들을 충전 또는 도금하기 위한 공정들에 따라 달라진다.
도시된 바와 같이, 넓은 접속 패드들(104)은 유전체의 상단에서부터 유전체의 하단의 패드까지 연장하는 깊은 비아(116)를 허용한다. 한편 더 작은 패드들(106)을 위한 개구부들은 비아(120)가 아래로 유전체의 하단까지 도달하는 것을 허용할 만큼 충분히 넓지 않다. 포스트들 때문에, 더 좁은 비아는 더 작은 패드들에 연결하기 위해 아래로 포스트까지 도달하는 것만 필요하다. 그 결과, 크고 작은 비아들의 애스펙트 비들은 대략 동일할 수 있다. 애스펙트 비들은 각각의 비아가 원하는 깊이에 도달하기 위해 넓거나 또는 충분히 크다는 것을 전제로 또한 매우 상이할 수 있다.
비아들이 형성된 후, 도전성 배선 층들(122)은 비아들과 패드들 사이에 임의의 원하는 접속들을 이루기 위해 유전체 및 비아들 위에 형성된다. 추가적인 유전체 및 배선 층들이 다층 재배선 층 및 임의의 다른 원하는 구조체들을 형성하기 위해 형성될 수 있다. 배선 층들은 원하는 대로 각각의 유전체 층을 통해 얕은 비아들에 의해 접속될 수 있다. 다층 RDL 스택 내의 층들 사이의 접속부들은 칩에의 접속들을 위해 설명된 바와 같은 비아와 함께 포스트로 또한 이루어질 수 있다. 홀들을 충전하는 도전성 재료는 RDL의 층들을 만드는 것과 동일한 재료일 수 있고 포스트들이 형성되었던 것과 동일한 방식으로 도포될 수 있다. 대안적으로, 포스트들, 도전성 층들 및 비아들은 서로 동일하거나 또는 상이한 다양한 상이한 공정들 중 임의의 공정에 의해 생성될 수 있다. 일부 실시예들에서, 시드 층이 다이 위에 퇴적된다. 포토레지스트 층이 시드 층 위에 퇴적된 다음 노광 및 에칭에 의해 패터닝된다. 포토레지스트에서의 개구부들은 전기도금되고 그 다음에 포토레지스트 및 시드 층은 에칭 제거된다.
도 4는 재배선 층이 형성된 후의 도 3의 다이의 부분의 측단면도 도면이다. 솔더 저지 층(124)이 다이 위에 형성되고 패터닝되어 패드들을 노출시키는 개구부들(126)을 재배선 층에 생성한다. 도 5에서 솔더 볼들이 이들 개구부들에 퇴적되고 노출된 RDL 패드들에 부착된다. 다이들은 각각이 웨이퍼로부터 다이싱되거나 또는 싱귤레이팅될 수 있고 임의의 추가적인 가공 또는 피니싱이 각각의 다이를 마무리하기 위해 가해질 수 있다.
도 6은 도 1의 다이와 유사한 웨이퍼 상의 다이의 부분의 단면도이다. 이 예에서, eWLB(embedded wafer level ball grid array, 임베딩된 웨이퍼 레벨 볼 그리드 어레이) 공정이 도시된다. eWLB 공정에서, 다이들은 먼저 싱귤레이팅된 다음 몰드 캐리어에 임베딩된다. RDL은 다이들 및 주위의 몰드 화합물 영역에 도포된다. 그 다음에 다이들 및 주위의 몰드 화합물로 이루어진 패키지들이 재구성된 웨이퍼를 톱질함으로써 서로 분리된다. 이는 다음의 도면들의 세트에서 도시된다. eWLB 패키지를 위한 RDL은 WLB 패키지에 관해 위에서 도시된 바와 동일한 방식으로 도전성 포스트 기법으로부터 이익을 얻을 수 있다.
도 6에서 실리콘 기판(도시되지 않음) 상에 제작된 다이(202)의 부분이 도시된다. 다이는 도 1의 그것과 유사하게 자신의 앞면(210) 상에 형성된 내부 회로부를 갖는다. 그 회로부는 외부 접속 패드들과 피팅되고 외부 접속 패드들 중 일부 외부 접속 패드들(204)은 더 넓거나 또는 그 직경이 크고 그것들 중 일부 외부 접속 패드들(206)은 좁거나 또는 그 직경이 더 작다. 모든 도시된 예에서처럼, 다이 패드들은 라운드형으로서 논의되지만, 사용될 RDL 설계 및 회로의 유형에 의존하여 임의의 적합한 형상을 취할 수 있다. 포스트(208)가 작은 패드들 위에 형성된다.
포스트는 패드보다 아주 적게 더 작은 사이즈를 갖는 것으로 도시되지만, 포스트는 패드보다 더 작거나 또는 더 클 수 있다. 포스트는 패드 같은 단면 또는 임의의 다른 적합한 단면을 가질 수 있다. 도시된 바와 같은 포스트는 유전체 층의 높이의 약 절반을 갖는다. 그러나 포스트의 높이는 임의의 특정 설계에 맞게 적응될 수 있다. 그것은 도금 레지스트에서 개구부들의 최대 애스펙트 비에 의해 제한된다. 설명된 예들에서, 포스트들 및 비아들은 유사한 애스펙트 비로 형성되지만, 이는 요구되지 않는다. 도면들의 예들에서 도시된 바와 같이, 포스트는 비아와 거의 동일한 높이이다. 이는 포스트 및 비아의 도전성 경로가 포스트 또는 비아 중 어느 하나 단독의 애스펙트 비의 두 배로 형성되는 것을 허용한다. 다르게 말하면, 이들 예들에서, 포스트를 포함하는 최종 도전성 경로는 비아 단독에 대한 제작 공정들이 허용할 높이 또는 길이의 두 배 또는 폭의 절반이다. 포스트들의 사이즈들, 개구부들 및 구조체의 다른 양태들은 상이한 애스펙트 할당량(aspect ration)과 전체 비아에 대한 포스트의 상이한 양들을 획득하도록 수정될 수 있다. 대안적으로, 더 긴 경로를 위해, 더 높은 애스펙트 비들을 가질 수 있는 도금 레지스트가 사용될 수 있다. 포스트들은 또한 적층될 수 있으며, 즉, 제2 포스트가 제1 포스트 위에 형성될 수 있다. 이는 제1 포토레지스트가 제거되기 전에 행해질 수 있다.
도 7은 웨이퍼가 톱질되어 있는 도 6의 다이의 부분의 단면도이다. 웨이퍼는 톱질에 의해 또는 임의의 다른 원하는 방식으로 다이싱되어 하나의 웨이퍼로부터 많은 작은 다이들을 형성한다. 이는 톱 절단 라인들(212)에 의해 표시된다.
도 8은 두 개의 싱귤레이팅된 다이들(202, 203)의 측단면도 도면이다. 이것들은 테이프와 접촉하는 앞면(210)을 갖는 릴리스 테이프(220)에 밀착되어 있다. 릴리스 테이프는 다이들을 운반하고 그것들의 서로에 대한 상대 포지션을 유지하기 위해 임시 캐리어(222)에 부착되어 있다. 포스트들은 릴리스 테이프에 밀착되지만, 포스트들은 테이프 상의 다이들의 접착 또는 포지션과 간섭하는 한은 그렇지 않다. 테이프 상의 포지션으로 한 번 유지된 다이들은 몰드 화합물(224)로 덮인다. 이 예에서, 몰드 화합물은 다이들을 덮고 다이들을 제자리에 안전하게 유지하기 위해 다이들 사이에 또한 있다.
도 9는 몰드 화합물이 경화한 후의 도 6의 다이의 측단면도이다. 릴리스 테이프(220)는 릴리스되고 임시 캐리어(222)는 제거된다. 다이들은 몰드 화합물에 의해 제자리에 유지된다. 단지 하나의 다이(202)만이 도시되지만 동시에 가공되고 있는 더욱 많은 다이들이 있을 수 있다. 도 2의 공정과 유사하게 유전체 층(226)은 다이들의 노출된 앞면(210)과, 주위의 몰드 화합물 표면 위에 도포된다.
도 10은 본 명세서에서 설명되는 바와 같이 개구부들이 광구조화가능 유전체에서의 리소그래피에 의해 형성된 후의 도 9의 다이의 측단면도이다. 대안적으로, 개구부들은 임의의 다른 원하는 방식으로 형성될 수 있다.
개구부들이 유전체에 형성된 후, 유전체는 위에서 설명된 바와 동일한 방식으로 가공될 수 있다. RDL은 퇴적되고, 동일한 단계에서, 비아들은 충전된다. 특정 구현예에 의존하여, RDL의 더욱 많은 층들이 형성될 수 있다. 구조화된 솔더 저지 층이 도 4에서처럼 퇴적되고 패터닝되어 도 5에서처럼 솔더 볼 그리드를 형성한다. 다이들은 그 다음에 개개의 다이 패키지들을 획득하기 위해 RDL 및 몰드 화합물을 통과하는 톱질 또는 커팅에 의해 서로 분리된다.
본 명세서에서 설명되는 포스트들은 도 1에서 팬-인 웨이퍼 레벨 패키지에 그리고 도 6에서 팬-아웃 웨이퍼 레벨 패키지, 예를 들어 eWLB 패키지에 또한 도포된 것으로서 위에서 도시되어 있다. eWLB-패키지의 경우 포스트들이 다이싱 전에 실리콘 웨이퍼 상에 또는 RDL 제작 공정의 제1 단계에서 재구성된 웨이퍼 상에 도포될 수 있다. 포스트들이 실리콘 웨이퍼 상에 도포될 때, 패드들의 상대 포지션들은 재구성된 웨이퍼 상에서보다 훨씬 더 정확하게 제어된다. 정확한 포스트 포지셔닝이 비아들을 정렬하는데 그리고 다이 표면 상에 더 작은 직경 패드들을 허용하는데 중요하다.
도 8에서, 다이들이 싱귤레이팅되고 캡슐화 - 재구성이라고 또한 지칭됨 - 될 때, 다이들은 위치적으로 시프트할 수 있다. 이 다이 시프트에서, 다이는 원래의 실리콘 웨이퍼에서의 자신의 명목상 포지션에서부터 재구성되는 몰드 화합물 웨이퍼에서의 상이한 포지션으로 멀리 이동한다. 이는 패드 상에 포스트를 정확하게 포지셔닝하는 것과 함께하는 문제들을 유발할 수 있다. 정확도는 작은 패드들에 대해 그리고 패드들이 서로 가까이 있을 때 특히 중요하다. 포스트들이 실리콘 웨이퍼 레벨 상에 도포된 후, 재구성을 위한 싱귤레이션에 앞서, 다이들은 그러면 집혀서 몰드 캐리어 상의 접착제 상에 배치될 수 있다. 포스트들은 테이프의 접착제 속에 임베딩되고 그러므로 공정에 의해 부정적으로 영향을 받지 않는다.
도 11은 비아 개구들을 형성하는 다른 기법이 수용될 수 있는 방법을 도시한다. 도 11은 몰드 화합물(224)에 캡슐화된 다이(202)의 측단면도 도면이다. 유전체 층(226)은 도포되어 있다. 그러나, 유전체 층이 도포되기 전에, 각각의 접속 패드에는 보호성 재료(230)가 도금된다. 보호성 재료는 개구부들이 형성되고 있는 동안 패드들을 보호한다. 일 예로서 레이저 삭마(laser ablation)가 개구부들을 형성하기 위해 사용될 수 있지만, 얇은 패드들은 손상될 수 있다. 유전체가 삭마되고 있는 동안 보호성 재료의 층이 레이저에 대한 여분의 희생 차폐물로서 제공될 것이다.
보호성 재료는 도 1 및 6에서처럼 포스트들을 형성하는 것과 동일한 시간에 도포될 수 있다. 그 재료는 포스트들과 동일한 재료, 이를테면 구리일 수 있다. 이는 보호성 재료가 추가적인 공정 단계를 추가하는 일 없이 형성되는 것을 허용한다. 더 넓은 패드들 상의 포스트들은 도금하는 동안 더 작은 패드들에서 더 높은 전류 밀도로 인해 더 작은 높이를 통상적으로 가질 것이다. 더 넓은 패드들 상의 더 짧은 포스트들이 비아들을 형성하는데 필요하지 않을 수 있지만, 그러한 포스트들은 공정들에 또한 해를 끼치지 않고 패드들 및 비아들 사이에 더 나은 전기 접속을 제공할 수 있다.
도시된 바와 같이, 패널-기반 또는 다른 유사한 기술로, 레이저가 비아들을 개방하는데 사용될 수 있다. 이 경우, 큰 비아 패드들이 포스트로 또한 덮일 수 있다. 포스트들은 칩 패드들을 레이저 삭마로부터 보호하며, 즉, 그것들은 레이저에 의한 비아 개방 공정을 위한 저지물로서 역할을 한다. 이들 큰 포스트들의 높이는 작은 비아 패드들의 포스트들을 위한 것보다 작을 수 있다.
포스트들의 상단 측들이 재배선 층 또는 다른 접속부에 액세스 가능하게 되는 포스트들의 릴리스는, 다양한 상이한 방식들 중 임의의 방식으로 행해질 수 있다. 일부 실시예들에서, 유전체의 전체 필드 제거가 포스트들이 노출되기까지 다이 또는 웨이퍼의 전체 표면에 가해진다. 이 제거는 플라즈마 에칭, 연삭, 커팅(예컨대, 다이아몬드 날, 플라이 컷) 등에 의해 이루어질 수 있다. 이들 제거 공정들은 비아들을 개방하기 위한 레이저 및 포토리소그래피 공정들보다 덜 비쌀 수 있다.
다른 실시예들에서, 필름 보조 몰딩이 사용될 수 있다. 이 실시예에서 몰드 화합물이 포스트들을 갖는 다이의 앞면을 덮는 유전체로서 사용된다. 그것은 시트로서, 액체 형태로, 또는 과립 형태로 도포된다.
도 12는 몰드 화합물을 사용하여 비아들을 구축하기 위해 다이의 상단에 포스트들을 도포하는 측단면도 도면이다. 집적 회로들 또는 다른 구조체들을 갖는 다이가 실리콘 기판(302) 상에 형성되어 있다. 회로들 또는 다른 구조체들은 다수의 도전성 패드들(304)을 통해 외부 접속들을 한다. 이들 패드들은 상이한 사이즈들을 가질 수 있고 그 접속들을 용이하게 하기 위하여 배열될 수 있다. 패드들의 적어도 일부의 경우, 포스트들(306)이 패드들 위에 설치되어 있다. 덧붙여서, 몰드 화합물(308)이 다이 위에 도포되어 있다. 이 예에서, 몰드 화합물은 다이 위에 펴질 액체이지만, 다른 형태들이 대신 사용될 수 있다. 상단 몰드 체이스(312)는, 다이와 마주하는 연성 필름(310)으로 덮인다.
도 13은 몰드 체이스가 몰드 화합물, 포스트들, 및 다이의 상단을 덮은 후의 도 12의 다이 및 몰드 체이스의 측단면도이다. 그 결과, 필름이 아래쪽으로 눌러짐에 따라 포스트들은 필름(310)에 몰드 화합물을 통해 위쪽으로 밀착된다.
도 14는 몰드 공구가 제거된 다이의 측단면도이다. 몰드 체이스(312)를 열고 필름(310)을 제거한 후, 포스트들은 몰드 화합물 위로 이미 노출된다. 이는 부분적으로 일어나는데 포스트들이 도 13에 도시된 바와 같이 필름에 눌러졌었기 때문이다. 필름이 제거될 때, 포스트들은 노출된다. 따라서, 예를 들어, 도 9에서 도시된 바와 같은 별도의 비아 개방 단계가 필요하지 않다.
다이의 가공은 그러면 재배선 층의 생성으로 그리고 다른 다이 유형들에 대해 위에서 설명된 다른 동작들로 계속될 수 있다. 재배선 층은 일 예로서 시드 층을 스퍼터링하며, 도금 레지스트를 도포 및 패터닝하며, 도전성 재배선 라인들을 전기도금하며, 레지스트를 벗기고, 시드 층을 에칭함으로써 제작될 수 있다. 이는 많은 배선 층들이 원해질 때 다수 회 반복될 수 있다. 배선 층들은 짧은 비아들에 의해 접속될 수 있다.
본 명세서에서 설명되는 예들이 WLB 패키지들에 관련되지만, 유사한 기법들이 다양한 다른 유형들의 다이 및 패키징 기술들을 위해 사용될 수 있다. 포스트들은 웨이퍼 또는 다이 유형에 상관 없이 웨이퍼 레벨 또는 다이 레벨의 다이 콘택트들 위에 형성될 수 있고 그 다음에 두꺼운 유전체가 본 명세서에서 설명되는 바와 같이 콘택트들 및 포스트들 위에 형성될 수 있어서 포스트들에 도달하는데 필요한 만큼만의 깊이인 비아들이 형성될 수 있다.
도 15는 하나의 구현예에 따른 컴퓨팅 디바이스(100)의 블록도이다. 컴퓨팅 디바이스(100)는 시스템 보드(2)를 하우징한다. 보드(2)는 프로세서(4) 및 적어도 하나의 통신 패키지(6)를 비제한적으로 포함하는 다수의 컴포넌트들을 포함할 수 있다. 통신 패키지는 하나 이상의 안테나들(16)에 커플링된다. 프로세서(4)는 보드(2)에 물리적으로 및 전기적으로 커플링된다. 적어도 하나의 안테나(16)가 통신 패키지(6)와 통합되고 패키지를 통해 보드(2)에 물리적으로 및 전기적으로 커플링된다. 일부 구현예들에서, 컴포넌트들, 제어기들, 허브들, 또는 인터페이스들 중 임의의 하나 이상이 위에서 설명된 바와 같이 관통 실리콘 비아들을 사용하여 다이들 상에 형성된다.
그것의 애플리케이션들에 의존하여, 컴퓨팅 디바이스(100)는 보드(2)에 물리적으로 및 전기적으로 커플링될 수 있거나 또는 되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM)(8), 비휘발성 메모리(예컨대, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽스 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(14), 안테나(16), 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(30), 카메라(32), 및 대용량 저장 디바이스(이를테면 하드 디스크 드라이브)(10), 콤팩트 디스크(compact disk)(CD)(도시되지 않음), 디지털 다기능 디스크(digital versatile disk)(DVD)(도시되지 않음) 등을 비제한적으로 포함한다. 이들 컴포넌트들은 시스템 보드(2)에 접속되거나, 시스템 보드에 장착되거나, 또는 다른 컴포넌트들 중 임의의 컴포넌트와 결합될 수 있다.
이들 컴포넌트들 중 임의의 하나 이상이 본 명세서에서 설명되는 바와 같은 패키징된 반도체 다이들로서 구현될 수 있다. 여기서 도시되는 컴포넌트들은 단일 집적 회로 다이에 결합될 수 있거나 또는 단일 패키지로 결합될 수 있다. 다른 컴포넌트들이 하나 이상의 패키지들에서 다수의 다이들로서 구현될 수 있다. 패키지들은 서로 직접적으로 또는 시스템 보드를 통해 접속할 수 있다.
통신 패키지(6)는 컴퓨팅 디바이스(100)로의 그리고 그 컴퓨팅 디바이스로부터의 데이터의 전송을 위한 무선 및/또는 유선 통신들을 가능하게 한다. "무선"이란 용어 및 그것의 파생용어들이 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신들 채널들 등을 설명하는데 사용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 의미하지 않지만, 일부 실시예들에서 그러한 디바이스들은 임의의 와이어들을 포함하지 않을 수 있다. 통신 패키지(6)는 Wi-Fi (IEEE 802.11 패밀리), 와이맥스 (IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것들의 이더넷 파생물들, 뿐만 아니라 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 및 유선 프로토콜들을 비제한적으로 포함하는 다수의 무선 또는 유선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(100)는 복수의 통신 패키지들(6)을 포함할 수 있다. 예를 들면, 제1 통신 패키지(6)가 Wi-Fi 및 블루투스와 같은 더 짧은 범위의 무선 통신들에 전용될 수 있고, 제2 통신 패키지(6)가 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 더 긴 범위의 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(100)의 프로세서(4)는 프로세서(4) 내에 패키징된 집적 회로 다이를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(100)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔트테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(100)는 착용가능 디바이스, 이를테면 워치, 안경, 헤드셋 또는 피트니스 디바이스, 사물 인터넷용 노드 또는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
실시예들은 하나 이상의 메모리 칩들, 제어기들, CPU들(Central Processing Unit), 마더보드를 사용하여 상호접속되는 마이크로칩들 또는 집적 회로들, 주문형 집적회로(application specific integrated circuit)(ASIC), 및/또는 필드 프로그램가능 게이트 어레이(field programmable gate array)(FPGA)의 일부로서 구현될 수 있다.
"하나의 실시예", "일 실시예", "예시적인 실시예", "다양한 실시예들" 등에 대한 언급들은, 그렇게 설명되는 실시예(들)이 특정 특징들, 구조들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 특정 특징들, 구조들, 또는 특성들을 반드시 포함하는 것은 아님을 나타낸다. 게다가, 일부 실시예들은 다른 실시예들에 대해 설명된 특징들의 일부, 전부를 가질 수 있거나 또는 그것들 중 아무 것도 갖지 않을 수 있다.
다음의 설명 및 청구항들에서, "커플링되는"이란 용어와 그것의 파생어는 사용될 수 있다. "커플링되는"은 둘 이상의 엘리먼트들이 서로 협력하거나 또는 상호작용하는 것을 나타내기 위해 사용되지만, 그것들은 그것들 사이에 물리적 또는 전기 컴포넌트들을 개재할 수 있거나 또는 개재하지 않을 수 있다.
청구항들에서 사용되는 바와 같이, 달리 특정되지 않는 한, 공통 엘리먼트를 설명하기 위한 서수 형용사들 "제1", "제2", "제3" 등의 사용은, 같은 엘리먼트들의 상이한 인스턴스들이 언급되고 있다는 것을 단순히 나타내고, 그렇게 설명되는 엘리먼트들이 시간적으로, 공간적으로 중 어느 하나의 주어진 시퀀스로, 랭킹으로, 또는 임의의 다른 방식으로 있어야만 한다는 것을 의미하도록 의도되지 않는다.
도면들과 앞서의 설명은 실시예들의 예들을 제공한다. 본 기술분야의 통상의 기술자들은 설명된 엘리먼트들의 하나 이상이 단일 기능 엘리먼트로 잘 결합될 수 있다는 것을 이해할 것이다. 대안적으로, 특정한 엘리먼트들이 다수의 기능성 엘리먼트들로 분할될 수 있다. 하나의 실시예로부터의 엘리먼트들이 다른 실시예에 추가될 수 있다. 예를 들어, 본 명세서에서 설명되는 공정들의 순서는 변경될 수 있고 본 명세서에서 설명되는 방식으로 제한되지 않는다. 더구나, 임의의 흐름도의 액션들은 도시된 순서로 구현될 필요는 없으며; 액트들의 모두가 수행될 것이 반드시 필요하지도 않다. 또한, 다른 액트들에 의존하지 않는 그 액트들은 다른 액트들과 병행하여 또는 조합하여 수행될 수 있다. 실시예들의 범위는 이들 특정 예들에 의해 결코 제한되지 않는다. 구조, 치수, 및 재료의 사용에서의 차이들과 같은 수많은 변형들은, 명세서에서 명시적으로 주어지든 아니든 간에, 가능하다. 실시예들의 범위는 적어도 다음의 청구항들에 의해 주어진 만큼은 넓다.
다음의 예들이 추가의 실시예들에 관련된다. 상이한 실시예들의 다양한 특징들은 다양한 상이한 애플리케이션들에 맞추기 위해 포함된 일부 특징들과 배제된 다른 특징들과 다양하게 결합될 수 있다. 일부 실시예들이 방법에 관련되며, 그 방법은 반도체 기판 상에 형성된 회로부에 접속하도록 반도체 기판 상에 복수의 도전성 접속 패드들을 형성하는 단계, 접속 패드들의 서브세트의 각각의 접속 패드 상에 포스트를 형성하는 단계 - 포스트들은 도전성 재료로 형성되어 있음 -, 접속 패드들 및 포스트들 위를 포함한 반도체 기판 위에 유전체 층을 형성하는 단계, 포스트들 바로 위의 유전체 층을 제거함으로써 홀들을 형성하는 단계, 형성된 홀들을 도전성 재료로 충전하는 단계, 및 각각의 충전된 홀 위에 커넥터를 형성하는 단계를 포함한다.
추가의 실시예들에서 포스트들은 기판부터 유전체 층의 약 이분의 일의 높이까지 연장한다.
추가의 실시예들에서 포스트들 및 형성된 홀들은 단면 표면적을 가지고 포스트들은 홀들보다 더 큰 단면 표면적을 가진다.
추가의 실시예들에서 포스트들의 도전성 재료와 홀들을 충전하는 도전성 재료는 동일한 도전성 재료이다.
추가의 실시예들에서 도전성 재료는 구리이다.
추가의 실시예들에서 복수의 도전성 접속 패드들을 형성하는 단계는 제1 직경을 갖는 접속 패드들의 제1 서브세트와 더 큰 제2 직경을 갖는 접속 패드들의 제2 서브세트를 형성하는 단계를 포함하고, 포스트를 형성하는 단계는 접속 패드들의 제1 서브세트의 패드들에 대해서만 포스트를 형성하는 단계를 포함한다.
추가의 실시예들에서 홀들을 형성하는 단계는 패터닝된 포토레지스트를 사용하여 홀들을 형성하는 단계와 도전성 접속 패드들 위의 유전체 층을 에칭하는 단계를 포함한다.
추가의 실시예들에서 홀들을 형성하는 단계는 광구조화가능 유전체를 사용하고, 도전성 접속 패드들 위의 유전체의 부분을 노광시키고 비노광된 유전체를 제거하는 것을 포함한다.
추가의 실시예들에서 형성된 홀들을 충전하는 단계는 홀들 속으로 구리를 전기도금하는 단계를 포함한다.
추가의 실시예들에서 복수의 도전성 접속 패드들을 형성하는 단계는 제1 직경을 갖는 접속 패드들의 제1 서브세트와 더 큰 제2 직경을 갖는 접속 패드들의 제2 서브세트를 형성하는 단계를 포함하고, 포스트를 형성하는 단계는 접속 패드들의 제1 서브세트 및 제2 서브세트의 패드들 상에 포스트를 형성하는 단계를 포함하고, 홀들을 형성하는 단계는 레이저 삭마에 의해 홀들을 형성하는 단계를 포함한다.
추가의 실시예들은 복수의 다이들을 형성하기 위해 포스트들을 형성한 후 반도체 기판을 다이싱하는 단계와, 포스트들이 노출되게 하면서 몰드 화합물 속에 복수의 다이들의 적어도 부분을 임베딩하는 단계를 포함하고, 유전체 층을 형성하는 단계는 임베딩한 후에 수행된다.
추가의 실시예들에서 임베딩은 포스트들이 테이프 속에 임베딩되도록 테이프 상에 다이들의 적어도 부분을 배치하는 단계 - 테이프는 임시 캐리어에 부착되어 있음 -, 다이들 및 임시 캐리어 위에 몰드 화합물을 도포하는 단계, 및 포스트들을 노출시키기 위해 테이프 및 임시 캐리어를 제거하는 단계를 더 포함한다.
추가의 실시예들은 홀들을 충전하면서 유전체 층 위에 재배선 층을 형성하는 단계를 포함하고, 커넥터를 형성하는 단계는 솔더 볼 어레이를 형성하는 단계를 포함한다.
추가의 실시예들에서 홀들을 형성하는 단계는, 유전체 위에 시드 층을 스퍼터링하며, 상기 시드 층 위에 포토레지스트를 퇴적하고 패터닝하는 것을 포함하고, 홀들을 충전하는 단계는 패터닝된 포토레지스트에서의 개구부들 위를 전기도금하며, 포토레지스트를 벗기고 시드 층을 에칭하는 것을 포함한다.
추가의 실시예들에서 홀들을 형성하는 단계는 포스트들 위에서 그리고 또한 전체 기판 위에서 포스트들을 노출시키기 위해 유전체의 높이를 감소시키는 단계를 포함한다.
추가의 실시예들에서 감소시키는 단계는 연삭, 연마, 커팅, 및 에칭의 세트로부터 선택된 공정을 적용하는 단계를 포함한다.
추가의 실시예들에서 포스트를 형성하는 단계는, 서브세트의 접속 패드들 중 각각의 접속 패드 위에 보호 층을 도포하는 단계, 반도체 기판 위에 시드 층을 도포하는 단계, 서브세트의 접속 패드들 위에 개구부들을 갖게 반도체 기판 위에 포토레지스트를 패터닝하는 단계, 포스트들을 형성하기 위해 도전성 재료로 개구부들을 전기도금하는 단계, 및 패터닝된 포토레지스트를 제거하는 단계를 포함한다.
일부 실시예들은 반도체 디바이스 패키지에 관련되는데, 그 반도체 디바이스 패키지는, 반도체 기판 상에 형성된 회로부에 접속하기 위한 반도체 기판 상의 복수의 도전성 접속 패드들, 접속 패드들의 서브세트의 각각의 접속 패드 상의 포스트 - 포스트들은 도전성 재료로 형성되어 있음 -, 접속 패드들 및 포스트들 위를 포함한 반도체 기판 위의 유전체 층, 서브세트의 것이 아닌 각각의 접속 패드 위의 그리고 접속 패드들의 서브세트의 각각의 포스트 위의 충전된 비아들, 및 각각의 충전된 비아 위의 커넥터를 포함한다.
추가의 실시예들에서 포스트들은 기판부터 유전체 층의 약 이분의 일의 높이까지 연장한다.
추가의 실시예들에서 포스트들 및 형성된 홀들은 단면 표면적을 가지고 포스트들은 홀들보다 더 큰 단면 표면적을 가진다.
추가의 실시예들에서 포스트들의 도전성 재료와 비아들의 도전성 재료는 동일한 도전성 재료이다.
추가의 실시예들에서 제1 서브세트의 접속 패드들은 제1 직경을 갖고 제2 서브세트의 접속 패드들 더 큰 제2 직경을 갖고 포스트들은 접속 패드들의 제1 서브세트의 패드들 상에만 있다.
추가의 실시예들은 유전체 층 위의 재배선 층을 포함하고 커넥터들은 솔더 볼 어레이를 포함한다.
일부 실시예들은 시스템에 관련되는데, 그 시스템은 시스템 보드, 시스템 보드에 접속된 메모리, 및 시스템 보드에 접속된 그리고 시스템 보드를 통해 메모리에 커플링된 프로세서를 포함하며, 프로세서는 반도체 다이를 가지며, 반도체 다이는 반도체 기판 상에 형성된 회로부에 접속하기 위한 반도체 기판 상의 복수의 도전성 접속 패드들, 접속 패드들의 서브세트의 각각의 접속 패드 상의 포스트 - 포스트들은 도전성 재료로 형성되어 있음 -, 접속 패드들 및 포스트들 위를 포함한 반도체 기판 위의 유전체 층, 서브세트의 것이 아닌 각각의 접속 패드 위의 그리고 접속 패드들의 서브세트의 각각의 포스트 위의 충전된 비아들, 및 각각의 충전된 비아 위의 커넥터를 가진다.
추가의 실시예들에서 포스트들은 기판부터 유전체 층의 약 이분의 일의 높이까지 연장한다.
추가의 실시예들에서 제1 서브세트의 접속 패드들은 제1 직경을 갖고 제2 서브세트의 접속 패드들 더 큰 제2 직경을 갖고 포스트들은 접속 패드들의 제1 서브세트의 패드들 상에만 있다.

Claims (26)

  1. 반도체 기판 상에 형성된 회로부에 접속하도록 상기 반도체 기판 상에 복수의 도전성 접속 패드들을 형성하는 단계 - 상기 복수의 도전성 접속 패드들을 형성하는 단계는 제1 직경을 갖는 접속 패드들의 제1 서브세트와 더 큰 제2 직경을 갖는 접속 패드들의 제2 서브세트를 형성하는 단계를 포함함 -;
    상기 접속 패드들의 서브세트의 각각의 접속 패드 상에 포스트를 형성하는 단계 - 상기 포스트들은 도전성 재료로 형성되어 있음 -;
    상기 접속 패드들 및 상기 포스트들 위를 포함한 상기 반도체 기판 위에 유전체 층을 형성하는 단계;
    상기 포스트들 바로 위의 상기 유전체 층을 제거함으로써 홀들을 형성하는 단계;
    도전성 재료로 상기 형성된 홀들을 충전하는 단계; 및
    각각의 충전된 홀 위에 커넥터를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 포스트들은 상기 기판부터 상기 유전체 층의 약 이분의 일의 높이까지 연장하는, 방법.
  3. 제1항에 있어서, 상기 포스트들 및 상기 형성된 홀들은 단면 표면적을 가지고 상기 포스트들은 상기 홀들보다 더 큰 단면 표면적을 갖는, 방법.
  4. 제1항에 있어서, 상기 포스트들의 도전성 재료와 상기 홀들을 충전하는 도전성 재료는 동일한 도전성 재료인, 방법.
  5. 제1항에 있어서, 상기 도전성 재료는 구리인, 방법.
  6. 제1항에 있어서, 상기 포스트를 형성하는 단계는 상기 접속 패드들의 제1 서브세트의 패드들에 대해서만 포스트를 형성하는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 상기 홀들을 형성하는 단계는 패터닝된 포토레지스트를 사용하고, 상기 도전성 접속 패드들 위의 상기 유전체 층을 에칭하여 홀들을 형성하는 단계를 포함하는, 방법.
  8. 제6항에 있어서, 상기 홀들을 형성하는 단계는 광구조화가능 유전체를 사용하고, 상기 도전성 접속 패드들 위의 상기 유전체의 부분을 노광시키고 비노광된 유전체를 제거하는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 포스트를 형성하는 단계는 접속 패드들의 상기 제1 서브세트 및 상기 제2 서브세트의 패드들 상에 포스트를 형성하는 단계를 포함하고, 상기 홀들을 형성하는 단계는 레이저 삭마에 의해 홀들을 형성하는 단계를 포함하는, 방법.
  10. 제1항에 있어서,
    복수의 다이들을 형성하기 위해 상기 포스트들을 형성한 후 상기 반도체 기판을 다이싱하는 단계; 및
    상기 포스트들이 노출되게 하면서 몰드 화합물 속에 상기 복수의 다이들의 적어도 부분을 임베딩하는 단계를 더 포함하고,
    상기 유전체 층을 형성하는 단계는 상기 임베딩하는 단계 후에 수행되는, 방법.
  11. 제10항에 있어서, 상기 임베딩하는 단계는,
    상기 포스트들이 테이프 속에 임베딩되도록 상기 테이프 상에 상기 다이들의 적어도 부분을 배치하는 단계 - 상기 테이프는 임시 캐리어에 부착되어 있음 -;
    상기 다이들 및 상기 임시 캐리어 위에 상기 몰드 화합물을 도포하는 단계; 및
    상기 포스트들을 노출시키기 위해 상기 테이프 및 상기 임시 캐리어를 제거하는 단계를 더 포함하는, 방법.
  12. 제1항에 있어서, 상기 홀들을 충전하면서 상기 유전체 층 위에 재배선 층을 형성하는 단계를 더 포함하고,
    상기 커넥터를 형성하는 단계는 솔더 볼 어레이를 형성하는 단계를 포함하는, 방법.
  13. 제1항에 있어서, 상기 홀들을 형성하는 단계는 포스트들을 노출시키기 위해 상기 포스트들 위에서 그리고 또한 전체 기판 위에서 유전체의 높이를 감소시키는 단계를 포함하는, 방법.
  14. 제1항에 있어서, 상기 포스트를 형성하는 단계는,
    상기 접속 패드들의 서브세트의 각각의 접속 패드 위에 보호 층을 도포하는 단계;
    상기 반도체 기판 위에 시드 층을 도포하는 단계;
    상기 접속 패드들의 서브세트 위에 개구부들을 갖게 상기 반도체 기판 위에 포토레지스트를 패터닝하는 단계;
    상기 포스트들을 형성하기 위해 도전성 재료로 상기 개구부들을 전기도금하는 단계; 및
    상기 패터닝된 포토레지스트를 제거하는 단계를 포함하는, 방법.
  15. 반도체 디바이스 패키지로서,
    반도체 기판 상에 형성된 회로부에 접속하기 위한 상기 반도체 기판 상의 복수의 도전성 접속 패드들 - 상기 접속 패드들의 제1 서브세트는 제1 직경을 갖고 상기 접속 패드들의 제2 서브세트는 더 큰 제2 직경을 가짐 -;
    상기 접속 패드들의 서브세트의 각각의 접속 패드 상의 포스트 - 상기 포스트들은 도전성 재료로 형성되어 있음 -;
    상기 접속 패드들 및 상기 포스트들 위를 포함한 상기 반도체 기판 위의 유전체 층;
    상기 서브세트의 것이 아닌 각각의 접속 패드 위의 그리고 상기 접속 패드들의 상기 서브세트의 각각의 포스트 위의 충전된 비아들; 및
    각각의 충전된 비아 위의 커넥터를 포함하는, 반도체 디바이스 패키지.
  16. 제15항에 있어서, 상기 포스트들은 상기 접속 패드들의 제1 서브세트의 패드들 상에만 있는, 반도체 디바이스 패키지.
  17. 제15항에 있어서, 상기 유전체 층 위의 재배선 층을 더 포함하고,
    상기 커넥터들은 솔더 볼 어레이를 포함하는, 반도체 디바이스 패키지.
  18. 시스템으로서,
    시스템 보드;
    상기 시스템 보드에 접속된 메모리; 및
    상기 시스템 보드에 접속된 그리고 상기 시스템 보드를 통해 상기 메모리에 커플링된 프로세서를 포함하며,
    상기 프로세서는 반도체 다이를 가지며, 상기 반도체 다이는 반도체 기판 상에 형성된 회로부에 접속하기 위한 상기 반도체 기판 상의 복수의 도전성 접속 패드들 - 상기 접속 패드들의 제1 서브세트는 제1 직경을 갖고 상기 접속 패드들의 제2 서브세트는 더 큰 제2 직경을 가짐 -, 상기 접속 패드들의 서브세트의 각각의 접속 패드 상의 포스트 - 상기 포스트들은 도전성 재료로 형성되어 있음 -, 상기 접속 패드들 및 상기 포스트들 위를 포함한 상기 반도체 기판 위의 유전체 층, 상기 서브세트의 것이 아닌 각각의 접속 패드 위의 그리고 상기 접속 패드들의 상기 서브세트의 각각의 포스트 위의 충전된 비아들, 및 각각의 충전된 비아 위의 커넥터를 가지는, 시스템.
  19. 제18항에 있어서, 상기 포스트들은 상기 기판부터 상기 유전체 층의 약 이분의 일의 높이까지 연장하는, 시스템.
  20. 제18항에 있어서, 상기 포스트들은 상기 접속 패드들의 제1 서브세트의 패드들 상에만 있는, 시스템.
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