DE112015005547T5 - Halbleitereinrichtung und verfahren zur herstellung derselben - Google Patents

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Abstract

Eine Halbleitereinrichtung kann ein Halbleitersubstrat, in dem ein Halbleiterelement vorgesehen ist, und einen Isolationsfilm enthalten, der auf dem Halbleitersubstrat vorgesehen ist. Hierbei kann das Halbleitersubstrat einen ersten Abschnitt und einen zweiten Abschnitt, der eine Dicke aufweist, die dünner ist als eine Dicke des ersten Abschnitts, enthalten, wobei eine obere Oberfläche des zweiten Abschnitts niedriger als eine obere Oberfläche des ersten Abschnitts positioniert sein kann, wobei eine Ausnehmung, die sich in einer Dickenrichtung des Halbleitersubstrats erstreckt, auf der oberen Oberfläche des zweiten Abschnitts vorgesehen sein kann, die an einer Position angeordnet ist, bei der sich der erste Abschnitt und der zweite Abschnitt einander annähern, und sich der Isolationsfilm von dem ersten Abschnitt bis zu dem zweiten Abschnitt über diese hinweg erstreckt, und die Ausnehmung auffüllt.

Description

  • Technisches Gebiet
  • Eine Technik, die in der vorliegenden Spezifikation offenbart ist, bezieht sich auf eine Halbleitereinrichtung und ein Verfahren zur Herstellung derselben.
  • Hintergrund
  • Eine Halbleitereinrichtung, die in einer Patentliteratur 1 ( japanische Patentanmeldungs-Veröffentlichung Nr. 2011-101036 ) offenbart ist, umfasst ein Halbleitersubstrat und einen Isolationsfilm, der auf dem Halbleitersubstrat vorgesehen ist. Das Halbleitersubstrat enthält einen ersten Abschnitt und einen zweiten Abschnitt, der eine Dicke aufweist, die dünner ist als eine Dicke des ersten Abschnitts, wobei der erste Abschnitt und der zweite Abschnitt benachbart zueinander sind bzw. aneinander angrenzen. Eine obere Oberfläche bzw. Oberseite des zweiten Abschnitts ist niedriger positioniert als eine obere Oberseite bzw. Oberfläche des ersten Abschnitts. Der Isolationsfilm erstreckt sich von dem ersten Abschnitt bis zu dem zweiten Abschnitt darüber hinweg.
  • Technisches Problem
  • In der Halbleitereinrichtung gemäß der Patentliteratur 1 treten in manchen Fällen eine Leere bzw. Lücke und ein Riss bzw. eine Spalte in dem Isolationsfilm aufgrund einer thermischen Belastung bzw. Beanspruchung auf. Als Beispiel generiert das Halbleitersubstrat Wärme bzw. Hitze, wenn ein Strom in der Halbleitereinrichtung fließt, wobei eine Temperatur des Isolationsfilms auf dem Halbleitersubstrat hoch wird, und eine Leere bzw. Lücke aufgrund der hohen Temperatur des Isolationsfilms auftritt. Weiterhin wird eine Belastung bzw. Beanspruchung innerhalb des Isolationsfilms generiert und es tritt hierdurch bedingt ein Riss bzw. eine Spalte auf, und zwar nicht nur während eines Betriebs der Halbleitereinrichtung, sondern auch, wenn der Isolationsfilm auf dem Halbleitersubstrat gebildet wird. Speziell in einem Teil, bei dem der erste Abschnitt und der zweite Abschnitt unterschiedliche Dicken aufweisen, die jeweils einander zugewandt sind, treten, verglichen mit deren umgebenden Abschnitt, die Leere bzw. Lücke und der Riss leicht in dem Isolationsfilm auf dem Halbleitersubstrat auf. Aufgrund dessen gibt es ein Problem, dass eine Durchbruchspannung des Isolationsfilms abnimmt bzw. geringer wird, und zwar aufgrund der Leere und des Risses. Die vorliegende Spezifikation bietet daher eine Technik an, bei der eine Verringerung in der Durchbruchspannung eines Isolationsfilms unterdrückt werden kann.
  • Lösung des technischen Problems
  • Eine Halbleitereinrichtung, die in der vorliegenden Spezifikation offenbart ist, kann ein Halbleitersubstrat enthalten, in dem ein Halbleiterelement vorgesehen ist und ein Isolationsfilm auf dem Halbleitersubstrat vorgesehen ist. Das Halbleitersubstrat kann einen ersten Abschnitt und einen zweiten Abschnitt aufweisen, der eine Dicke aufweist, die dünner ist als eine Dicke des ersten Abschnitts. Eine obere Oberfläche des zweiten Abschnitts kann niedriger als ein oberer Abschnitt des ersten Abschnitts positioniert sein bzw. werden. Eine Vertiefung bzw. Aussparung, die sich in einer Dickenrichtung des Halbleitersubstrats erstreckt, kann auf der oberen Oberfläche des zweiten Abschnitts vorgesehen sein, der an einer Position angeordnet ist, bei der der erste Abschnitt und der zweite Abschnitt benachbart zueinander sind bzw. aneinander angrenzen. Der Isolationsfilm kann sich von dem ersten Abschnitt bis zu dem zweiten Abschnitt erstrecken bzw. über diese hinweg, und kann die Aussparung bzw. Vertiefung ausfüllen. Der zweite Abschnitt, der an der Position angeordnet ist, bei der sich der erste Abschnitt und der zweite Abschnitt einander berühren bzw. gegenseitig zugewandt sind, bezieht sich auf einen Bereich, der benachbart zu dem ersten Abschnitt innerhalb des zweiten Abschnitts ist.
  • Gemäß einer solchen Konfiguration ist aufgrund des Sachverhalts, dass der Isolationsfilm die Aussparung an der Position auffüllt, an der der erste Abschnitt und der zweite Abschnitt gegenseitig aneinander angrenzen, eine Verlagerung und Deformation des Isolationsfilms durch die Aussparung begrenzt. Aufgrund dessen expandiert der Isolationsfilm selbst dann nicht, wenn eine Temperatur des Isolationsfilms hoch wird, und es kann deshalb das Auftreten einer Lücke und eines Risses in dem Isolationsfilm unterdrückt werden. Als ein Beispiel kann selbst dann, wenn das Halbleitersubstrat Hitze generiert aufgrund eines Leitens von Strom, und die Temperatur des Isolationsfilms an der Position hoch wird, an der der erste Abschnitt und der zweite Abschnitt einander berühren bzw. angrenzen, kann unterdrückt werden, dass eine Leerstelle in dem Isolationsfilm an der Position auftritt. Ferner kann auch selbst dann, wenn ein interner Stress bzw. eine interne Belastung auf den Isolationsfilm während dessen Herstellungsprozesses ausgeübt wird, unterdrückt werden, dass der bzw. ein Riss in dem Isolationsfilm an derjenigen Position auftritt, bei der der erste Abschnitt und der zweite Abschnitt jeweils einander berühren. Daher kann in Übereinstimmung mit dieser Konfiguration eine Verringerung hinsichtlich der Durchbruchspannung des Isolationsfilms unterdrückt werden.
  • Bei einem Herstellungsverfahren, das in der vorliegenden Spezifikation offenbart ist, wird eine Halbleitereinrichtung hergestellt, wobei ein Halbleitersubstrat benutzt wird, das einen ersten Abschnitt und einen zweiten Abschnitt aufweist, der eine Dicke aufweist, die dünner als eine Dicke des ersten Abschnitts ist, wobei eine obere Oberfläche bzw. Oberseite des zweiten Abschnitts niedriger als eine obere Oberfläche bzw. Oberseite des ersten Abschnitts positioniert ist. Das Herstellungsverfahren kann die Ausbildung einer Ausnehmung aufweisen, die sich in einer Dickenrichtung des Halbleitersubstrats an der oberen Oberfläche des zweiten Abschnitts erstreckt, die bzw. der an einer Position angeordnet ist, bei der sich der erste Abschnitt und der zweite Abschnitt gegenseitig berühren bzw. einander zugewandt sind, und kann das Ausbilden eines Isolationsfilms auf dem Halbleitersubstrat umfassen, der sich von dem ersten Abschnitt bis zu dem zweiten Abschnitt hinüber erstreckt und die Ausnehmung auffüllt.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt eine Draufsicht bzw. oberseitige Ansicht einer Halbleitereinrichtung;
  • 2 zeigt eine Querschnittsansicht entlang II-II gemäß 1;
  • 3 ist eine vergrößerte Ansicht eines Hauptabschnitts III gemäß 2;
  • 4 ist eine Ansicht (1) für die Erläuterung eines Herstellungsverfahrens der Halbleitereinrichtung;
  • 5 ist eine Ansicht (2) für die Erläuterung des Verfahrens der Herstellung der Halbleitereinrichtung;
  • 6 ist eine Ansicht (3) für die Erläuterung des Verfahrens der Herstellung der Halbleitereinrichtung;
  • 7 ist eine Ansicht (4) für die Erläuterung des Verfahrens der Herstellung der Halbleitereinrichtung;
  • 8 ist eine Ansicht (5) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 9 ist eine Ansicht (6) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 10 ist eine Ansicht (7) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 11 ist eine Ansicht (8) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 12 ist eine Ansicht (9) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 13 ist eine Ansicht (10) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 14 ist eine Ansicht (11) für die Erläuterung des Verfahrens zur Herstellung der Halbleitereinrichtung;
  • 15 ist eine vergrößerte Ansicht eines Hauptabschnitts einer Halbleitereinrichtung in Übereinstimmung mit einem weiteren Ausführungsbeispiel;
  • 16 ist eine Ansicht für die Erläuterung eines Verfahrens zur Herstellung einer Halbleitereinrichtung gemäß noch einem weiteren Ausführungsbeispiel;
  • 17 ist eine Ansicht für die Erläuterung eines Verfahrens zur Herstellung einer Halbleitereinrichtung in Übereinstimmung mit noch einem weiteren Ausführungsbeispiel; und
  • 18 ist eine vergrößerte Ansicht eines Hauptabschnitts der Halbleitereinrichtung in Übereinstimmung mit noch einem weiteren Ausführungsbeispiel.
  • Beschreibung von Ausführungsbeispielen
  • (Erstes Ausführungsbeispiel)
  • Unter Bezugnahme auf die beigefügten Zeichnungen werden nachstehend Ausführungsbeispiele beschrieben. Wie in 1 gezeigt ist, weist eine Halbleitereinrichtung 1 in Übereinstimmung mit einem ersten Ausführungsbeispiel ein rechteckförmiges bzw. rechteckiges Halbleitersubstrat 2 auf. Das Halbleitersubstrat 2 ist aus Siliziumcarbid (SiC) hergestellt. In einem anderen Ausführungsbeispiel kann das Halbleitersubstrat 2 aus Silizium (Si), Galliumnitrid (GaN), oder dgl. gefertigt sein. Ein Halbleiterelement ist innerhalb des Halbleitersubstrats 2 vorgesehen.
  • Das Halbleitersubstrat 2 ist mit einer Elementregion 3 und einer peripheren Region 4 versehen. Die Elementregion 3 ist mit einem Halbleiterelement versehen. Bei dem gegenwärtigen Ausführungsbeispiel ist ein vertikaler MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) in der Elementregion 3 vorgesehen. Die periphere Region 4 ist an einer äußeren Seite relativ zu der Elementregion 3 vorgesehen. Die periphere Region 4 ist mit einer hohe Durchbruchspannung ergebenden Struktur versehen. 1 zeigt lediglich Gräben 70 in der Elementregion 3 und lediglich feldbegrenzende Ringe 80 in der peripheren Region 4 für eine erleichterte Betrachtung der Figur bzw. Zeichnung.
  • Wie in 2 dargestellt ist, weist die Halbleitereinrichtung 1 das Halbleitersubstrat 2, einen Isolationsfilm 30, eine Frontoberflächenelektrode bzw. Vorderseitenelektrode 6 und eine Rückflächenelektrode bzw. hintere Oberflächenelektrode 7 auf.
  • Das Halbleitersubstrat 2 weist einen ersten Abschnitt 10 und einen zweiten Abschnitt 20 auf. Die Elementregion 3 ist in dem ersten Abschnitt 10 vorgesehen. Die periphere Region 4 ist in dem zweiten Abschnitt 20 vorgesehen. Eine Dicke des zweiten Abschnitts 20 ist dünner als eine Dicke des ersten Abschnitts 10. Der erste Abschnitt 10 und der zweite Abschnitt 20 sind derart vorgesehen, dass sie sich gegenseitig berühren bzw. aneinander angrenzen. Aufgrund des Unterschieds in den Dicken des ersten Abschnitts 10 und des zweiten Abschnitts 20 ist eine Stufe zwischen der oberen Oberfläche 11 des ersten Abschnitts 10 und einer oberen Oberfläche 21 des zweiten Abschnitts 20 vorhanden. Die obere Oberfläche 21 des zweiten Abschnitts 20 ist niedriger als die obere Oberfläche 11 des ersten Abschnitts 10 positioniert.
  • Die Mehrzahl von Gräben 70 ist in dem ersten Abschnitt 10 des Halbleitersubstrats 2 vorgesehen. Weiterhin sind in der ersten Region 10 Quellenregionen bzw. Source-Regionen 61, eine Basisregion 62, eine Driftregion 65, eine Drain-Region 63 und fließende bzw. potenzialungebundene Regionen 67 in der ersten Region 10 vorgesehen.
  • Die Gräben 70 sind Ausnehmungen, die in der oberen Oberfläche 11 des ersten Abschnitts 10 vorgesehen sind. Die Gräben 70 erstrecken sich in einer Dickenrichtung (z-Richtung) des Halbleitersubstrats 2. Die Gräben 70 erstrecken sich bis zu einer Tiefe, bei der sie die Driftregion 65 von einer oberen Oberfläche des Halbleitersubstrats 2 erreichen, wobei sie durch die entsprechenden Source-Regionen 61 und die Basisregion 62 hindurch verlaufen.
  • Ein Gate-Isolationsfilm 61 ist an einer inneren Oberfläche jedes Grabens 70 vorgesehen. Eine Gate-Elektrode 72 ist in jedem Graben 70 angeordnet. Jeder der Gate-Isolationsfilme 71 ist durch einen Oxidfilm gebildet, der an der inneren Oberfläche eines jeweils entsprechenden der Gräben 70 abgeschieden bzw. angeordnet ist. Als ein Beispiel kann ein Siliziumdioxidfilm (SiO2) als der Gate-Isolationsfilm 71 verwendet werden. Jede der Gate-Elektroden 72 füllt eine innere Seite eines entsprechenden der Gate-Isolationsfilme 71 auf. Die Gate-Elektroden 72 sind von dem Halbleitersubstrat 2 durch die Gate-Isolationsfilme 71 isoliert. Die Gate-Elektroden 72 sind beispielsweise aus Aluminium oder aus Polysilizium gefertigt. Ein Zwischenlagen-Isolationsfilm 73 ist auf jeder der Gate-Elektroden 72 angeordnet.
  • Die Source-Regionen 61 sind von einem n-Typ. Die Source-Regionen 61 haben eine hohe Verunreinigungskonzentration des n-Typs. Die Source-Regionen 61 sind in einem Front- bzw. Vorderlagen-Teil des Halbleitersubstrats 2 vorgesehen. Die Source-Regionen 61 sind in einem Bereich vorgesehen, der in der oberen Oberfläche des Halbleitersubstrats 2 in Inseln freigelegt ist. Die Source-Regionen 61 befinden sich in Kontakt mit der Frontoberfläche-Elektrode bzw. vorderseitigen Elektrode 6. Die Source-Regionen 61 stehen in ohmschem Kontakt mit der Frontoberflächen-Elektrode 6 und sind elektrisch mit der Front-Oberflächenelektrode 6 verbunden. Jede der Source-Regionen 61 befindet sich in Kontakt mit einem entsprechenden der Gate-Isolationsfilme 71.
  • Die Basisregion 62 ist von einem p-Typ. Die Basisregion 62 ist in einer Umgebung der Source-Regionen 61 vorgesehen. Die Basisregion 62 ist seitlich von und unterhalb der Source-Regionen 61 vorgesehen. Die Basisregion 62 befindet sich in Kontakt mit den Gate-Isolationsfilmen 71. Die Basisregion 62 weist eine Basis-Kontaktregion 121 und eine Basisregion 122 niedriger Konzentration auf. Die Basis-Kontaktregion 121 weist eine hohe Verunreinigungskonzentration auf. Eine Verunreinigungskonzentration der Basisregion 122 mit niedriger Konzentration ist geringer als diejenige der Basis-Kontaktregion 121.
  • Die Basis-Kontaktregion 121 ist in dem Frontlagenteil des Halbleitersubstrats 2 vorgesehen. Die Basis-Kontaktregion 121 ist in einer Region vorgesehen, die an der oberen Oberfläche des Halbleitersubstrats 2 in Form von Inseln freigelegt ist. Die Basis-Kontaktregion 121 befindet sich in Kontakt mit der Front-Oberflächenelektrode bzw. vorderseitigen Elektrode 6. Die Basis-Kontaktregion 121 befindet sich in ohmschem Kontakt mit der Front-Oberflächenelektrode 6 und ist elektrisch mit der Front-Oberflächenelektrode 6 verbunden.
  • Die Basisregion 121 mit niedriger Konzentration ist unterhalb der Source-Regionen 61 und der Basis-Kontaktregion 121 vorgesehen. Die Basisregion 122 niedriger Konzentration weist eine Verunreinigungskonzentration des p-Typs auf, die niedriger ist als diejenige der Basis-Kontaktregion 121. Die Source-Regionen 61 sind von der Driftregion 62 durch die Basisregion 122 niedriger Konzentration getrennt.
  • Die Driftregion 65 ist von dem Typ n. Die Driftregion 65 weist eine Verunreinigungskonzentration des Typs n auf, die niedriger ist als diejenige der Source-Regionen 61. Die Driftregion 65 ist unterhalb der Basisregion 62 vorgesehen. Die Driftregion 65 befindet sich in Kontakt mit den Gate-Isolationsfilmen 71.
  • Die Drain-Region 63 ist von dem Typ n. Die Drain-Region 63 weist eine Verunreinigungskonzentration des Typs n auf, die höher ist als diejenige der Driftregion 65. Die Drain-Region 63 ist unterhalb der Driftregion 65 vorgesehen. Die Drain-Region 63 ist in einer Region vorgesehen, die an einer rückseitigen bzw. hinteren Oberfläche des Halbleitersubstrats 2 freigelegt ist. Die Drain-Region 63 befindet sich in Kontakt mit der rückseitigen Oberfläche 7. Die Drain-Region 63 steht in ohmschem Kontakt mit der rückseitigen bzw. hinteren Oberflächenelektrode 7 und ist elektrisch mit der hinteren Oberflächenelektrode 7 verbunden.
  • Die fließenden bzw. schwimmenden bzw. potential ungebundenen Regionen 67 sind von dem Typ p. Jede der fließenden Regionen 67 ist in einer Umgebung eines hinteren Abschnitts eines entsprechenden der Gräben 70 vorgesehen. Jede der fließenden bzw. potenzialungebundenen Regionen 67 befindet sich in Kontakt mit den bodenseitigen bzw. unteren Abschnitten des Grabens 70. Die Driftregion 65 ist in Umgebungen bzw. umgebenden Bereichen der fließenden bzw. schwimmenden oder potenzialungebundenen Regionen 67 vorgesehen. Die fließenden Regionen 67 sind durch die Driftregion 65 umgeben. Die fließenden Regionen 67 sind von der Basisregion 62 durch die Driftregion 65 getrennt. Die fließenden Regionen 67 sind durch die Driftregion 65 voneinander gegenseitig separiert.
  • Eine Ausnehmung bzw. Aussparung 50 ist in der oberen Oberfläche 21 des zweiten Abschnitts 20 des Halbleitersubstrats 2 vorgesehen. Ferner ist die Mehrzahl von feldbegrenzenden Ringen 80 und eine periphere Driftregion 82 in dem zweiten Abschnitt 20 des Halbleitersubstrats 2 vorgesehen.
  • Wie in 3 gezeigt ist, ist die Aussparung 50 an einer Position vorgesehen, an der der erste Abschnitt 10 und der zweite Abschnitt 20 aneinander angrenzen. Die Aussparung 50 ist in der oberen Oberfläche 21 des zweiten Abschnitts 20 vorgesehen. Die Ausnehmung 50 erstreckt sich in der Richtung der Dicke (die Richtung z) des Halbleitersubstrats 2. Die Ausnehmung 50 erstreckt sich entlang einer seitlichen Oberfläche 12 des ersten Abschnitts 10. Die Ausnehmung 50 ist durch Ätzen der oberen Oberfläche 21 des zweiten Abschnitts 20 geformt.
  • Die Aussparung 50 weist eine erste Seitenoberfläche bzw. seitliche Oberfläche 51, eine zweite Seitenoberfläche bzw. seitliche Oberfläche 52, und eine untere Oberfläche bzw. Bodenfläche 53 auf. Die erste seitliche Oberfläche 51 und die zweite seitliche Oberfläche 52 sind zueinander entgegengesetzt bzw. liegen einander in Opposition gegenüber. Die erste seitliche Oberfläche 51 ist eine seitliche Oberfläche bzw. Seitenoberfläche auf einer Seite des ersten Abschnitts 10, und die zweite seitliche Oberfläche bzw. Seitenfläche 52 ist eine Seitenoberfläche bzw. seitliche Oberfläche auf einer Seite des zweiten Abschnitts 20. Die erste seitliche Oberfläche 51 und die zweite seitliche Oberfläche 52 erstrecken sich in der Richtung der Dicke (die z-Richtung) des Halbleitersubstrats 2. Die erste seitliche Oberfläche 51 der Aussparung 50 erstreckt sich von der seitlichen Oberfläche 12 des ersten Abschnitts 10 nach unten.
  • Die Bodenfläche bzw. untere Oberfläche 30 der Aussparung 50 ist zwischen der ersten seitlichen Oberfläche 51 und der zweiten seitlichen Oberfläche 52 vorgesehen. Die bodenseitige Oberfläche 53 der Aussparung 50 ist oberhalb einer bodenseitigen Oberfläche 75 des Grabens 70 angeordnet. In der Dickenrichtung (die Richtung z) des Halbleitersubstrats 2 ist ein Abstand L1 von der bodenseitigen Oberfläche 75 des Grabens 70 bis zu der bodenseitigen Oberfläche 53 der Aussparung 50 kürzer als ein Abstand L2 von der bodenseitigen Oberfläche 53 der Aussparung 50 bis zu der oberen Oberfläche 21 des zweiten Abschnitts 20. Dies bedeutet, dass, in der Dickenrichtung (der Richtung z) des Halbleitersubstrats 2, die bodenseitige Oberfläche 53 der Aussparung 50 näher bei der bodenseitigen Oberfläche 75 des Grabens 70 als die obere Oberfläche 21 des zweiten Abschnitts 20 angeordnet ist.
  • Ferner ist eine Breite w der Aussparung 50 in einer Richtung, entlang derer sich der erste Abschnitt 10 und der zweite Abschnitt 20 gegenseitig berühren bzw. benachbart zueinander sind (eine Richtung y), gleich groß wie oder kleiner als das Zweifache einer Dicke t des Isolationsfilms 30, der an der oberen Oberfläche 21 des zweiten Abschnitts 20 vorgesehen ist. Die Breite w der Aussparung 50 entspricht einem Abstand zwischen der ersten seitlichen Oberfläche 51 und der zweiten seitlichen Oberfläche 52.
  • Wie in 1 gezeigt ist, sind die feldbegrenzenden Ringe 80 (im Folgenden wird ein "feldbegrenzender Ring" als "FLR" bezeichnet) in Intervallen bzw. Abständen in einer Richtung von dem ersten Abschnitt 10 in Richtung zu dem zweiten Abschnitt 20 vorgesehen. Die FLRs bzw. feldbegrenzenden Ringe 80 sind von dem Typ p. Die FLRs 80 haben eine hohe Verunreinigungskonzentration.
  • Wie in 2 gezeigt ist, ist der FLR 80, der am nächsten bei dem ersten Abschnitt 10 unter der Mehrzahl von feldbegrenzenden Ringen FLRs 80 ist, durch ein Bezugszeichen "80a" angegeben, und es sind die anderen FLRs 80 durch ein Bezugszeichen "80b" bezeichnet. Der FLR 80a, der am nächsten bei dem ersten Abschnitt 10 vorgesehen ist, ist unterhalb der Aussparung 50 vorgesehen. Der FLR 80a ist in einem Bereich vorgesehen, der an der bodenseitigen Oberfläche 53 der Ausnehmung bzw. Aussparung 50 freigelegt ist. Der FLR 80a ist vorzugsweise an einer gleichen Tiefe wie die fließenden bzw. schwimmenden Regionen 67 vorgesehen. Zwischen dem FLR 80a und den fließenden Regionen 67 ist die Driftregion 65 vorgesehen. Der FLR 80a ist von den fließenden Regionen 67 durch die Driftregion 65 getrennt bzw. separiert. Die FLRs 80b sind in einem Bereich vorgesehen, der an der oberen Oberfläche 21 des zweiten Abschnitts 20 freigelegt ist.
  • Die periphere Driftregion 82 ist in Umgebungen bzw. Umgebungsbereichen der FLRs 80 vorgesehen. Die periphere Driftregion 82 ist zwischen den FLRs 80 und unterhalb der FLRs 80 vorgesehen.
  • Die vordere Oberflächenelektrode bzw. Frontflächenelektrode 6 ist auf bzw. an der oberen Oberfläche 11 des ersten Abschnitts 10 des Halbleitersubstrats 2 vorgesehen. Die vorderseitige bzw. Frontflächenelektrode 6 ist von den Gate-Elektroden 72 durch die Zwischenlagen-Isolationsfilme 73 isoliert. Die hintere bzw. rückseitige Oberflächenelektrode 7 ist an rückseitigen bzw. hinteren Oberflächen des ersten Abschnitts 10 und des zweiten Abschnitts 20 des Halbleitersubstrats 2 vorgesehen. Die vorderseitige bzw. vordere Oberflächenelektrode 6 und die hintere Oberflächenelektrode bzw. rückseitige Oberflächenelektrode 7 sind aus einem Metall wie etwa aus Aluminium (Al), Kupfer (Cu), oder dgl. hergestellt.
  • Der Isolationsfilm 30 ist an bzw. auf dem Halbleitersubstrat 2 vorgesehen. Ein Film aus Siliziumdioxid (SiO2) kann als der Isolationsfilm 30 verwendet werden. Der Isolationsfilm 30 ist aus einem gleichen Material wie die Gate-Isolationsfilme 71 hergestellt. Der Isolationsfilm 30 kann dadurch gebildet werden, dass ein Oxidfilm abgeschieden wird. Der Isolationsfilm 30 bedeckt die obere Oberfläche des Halbleitersubstrats 2. Der Isolationsfilm 30 erstreckt sich von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 des Halbleitersubstrats 2 über diese hinweg. Der Isolationsfilm 30 bedeckt einen Teil der oberen Oberfläche 11 des ersten Abschnitts 10, der seitlichen Oberfläche 12 des ersten Abschnitts 10 und der oberen Oberfläche 21 des zweiten Abschnitts 20. Weiterhin bedeckt der Isolationsfilm 30 obere Oberflächen der FLRs 80. Ferner bedeckt der Isolationsfilm 30 die Aussparung 50. Eine Innenseite der Aussparung 50 ist mit dem Isolationsfilm 30 dicht ausgefüllt. Der Isolationsfilm 30 befindet sich in engem Kontakt mit den seitlichen Oberflächen bzw. Seitenflächen 51 und 52, und der bodenseitigen bzw. unteren Oberfläche 53 der Aussparung 50.
  • Wenn die Halbleitereinrichtung 1, die die vorstehend erläuterte Konfiguration aufweist, benutzt wird, wird eine Spannung, die die hintere Oberflächenelektrode 7 positiv macht, zwischen der vorderen Oberflächenelektrode bzw. Front-Oberflächenelektrode 6 und der rückseitigen Oberflächenelektrode 7 angelegt. Ferner wird an die Gate-Elektroden 72 eine Ein-Spannung (eine Spannung, die gleich groß wie oder größer als eine Spannung ist, die für die Ausbildung von Kanälen erforderlich ist), angelegt. Wenn die Ein-Spannung an die Gate-Elektroden 72 angelegt wird, werden Kanäle in der geringe Konzentration aufweisenden Basisregionen 122 in einem Bereich gebildet, der sich in Kontakt mit den Gate-Isolationsfilmen 71 befindet. Aufgrund dessen wird der MOSFET eingeschaltet. Bei dieser Gegebenheit fließen Elektronen von der vorderen Oberflächenelektrode 6 bis zu der hinteren Oberflächenelektrode 7 durch die Source-Regionen 61, die Kanäle, die in der niedrige Konzentration aufweisenden Basisregion 122 gebildet sind, die Driftregion 65 und die Drain-Region 63. Hierdurch fließt ein Strom von der hinteren Oberflächenelektrode 7 bis zu der vorderen Oberflächenelektrode 6.
  • Wenn der Strom in der Halbleitereinrichtung 1 fließt, erzeugt das Halbleitersubstrat 2 Wärme, und eine Temperatur des Isolationsfilms 30, der auf dem Halbleitersubstrat 2 vorgesehen ist, wird hoch. Generell ist es in einem Abschnitt, bei dem eine Stufe vorgesehen ist, wie etwa in dem Abschnitt, bei dem sich der erste Abschnitt 10 und der zweite Abschnitt 20 einander benachbart angrenzen, ist es noch wahrscheinlicher, dass ein Teil eines Isolationsfilms, der die Stufe bedeckt, deformiert wird, was durch die thermische Belastung bzw. Beanspruchung begründet ist. Aufgrund dessen ist ein Problem vorhanden, dass eine Leerstelle leicht in dem Isolationsfilm auftreten kann, der die Stufe bedeckt. Im Gegensatz hierzu ist gemäß der vorstehend erläuterten Halbleitereinrichtung 1 die Aussparung 50 in der oberen Oberfläche 21 des zweiten Abschnitts 20 an der Position vorgesehen, bei der sich der erste Abschnitt 10 und der zweite Abschnitt 20 gegenseitig treffen, und es füllt der Isolationsfilm 30 die Aussparung 50. Aufgrund dessen wird selbst dann, wenn die Temperatur des Isolationsfilms 30 hoch wird, eine Deformation des Isolationsfilms 30 durch den Isolationsfilm 30 verhindert, der die Aussparung 50 auffüllt, da der Isolationsfilm 30 durch die Aussparung 50 begrenzt bzw. gebunden ist. Aufgrund dieses Sachverhalts kann das Auftreten einer Leerstelle in dem Isolationsfilm 30 in dem Abschnitt unterdrückt werden, bei dem sich der erste Abschnitt 10 und der zweite Abschnitt 20 jeweils gegenseitig annähern bzw. berühren. Ferner ist aufgrund der Tatsache, dass der Isolationsfilm 30 nicht in einer lateralen Richtung aufgrund der Aussparung 50 expandiert bzw. ausbreitet, erreichbar, dass das Auftreten eines Risses in dem Isolationsfilm 30 unterdrückt werden kann. Wie vorstehend angegeben, kann das Auftreten einer Leerstelle bzw. eines Hohlraums und eines Risses in dem Isolationsfilm 30 unterdrückt werden, und es kann folglich auch eine Verringerung bzw. Abnahme in der Durchbruchspannung des Isolationsfilms 30 unterdrückt werden.
  • Ferner kann bei der vorstehend erläuterten Halbleitereinrichtung 1 die Ausnehmung bzw. Aussparung 50 mit dem Isolationsfilm 30 dicht ausgefüllt werden, da die Breite w der Aussparung 50 gleich groß wie oder kleiner als das Zweifache der Dicke t des Isolationsfilms 30 ist, der auf der oberen Oberfläche 21 des zweiten Abschnitts 20 vorgesehen ist. Dies bedeutet, dass, wenn der Isolationsfilm 30 gebildet ist bzw. wird, der Isolationsfilm 30 auf dem zweiten Abschnitt 20 abgeschieden bzw. aufgebracht wird. Bei dieser Gelegenheit wird die Aussparung 50 mit der Breite w vollständig mit dem Isolationsfilm 30 aufgefüllt, bevor der Isolationsfilm 30 abgeschieden bzw. mit der Dicke t auf der oberen Oberfläche 21 des zweiten Abschnitts 20 aufgebracht wird, und zwar aufgrund dessen, dass die Breite w der Aussparung 50 gleich groß wie oder kleiner als das Zweifache der Dicke t des Isolationsfilms 30 ist. Daher kann die Aussparung 50 mit dem Isolationsfilm 30 dicht aufgefüllt werden.
  • Ferner sind bei der vorstehend erläuterten Halbleitereinrichtung 1 die fließenden bzw. schwimmenden Regionen 67 des Typs p in Umgebungen bzw. Nachbarbereichen der Bodenabschnitte der Gräben 70 vorgesehen. Aufgrund dessen expandiert bzw. erstreckt sich die Verarmungsschicht in die Drift-Region von einer Grenze zwischen jeder schwimmenden bzw. fließenden Region 67 des Typs p und der Driftregion 65 des Typs n, wenn die Halbleitereinrichtung 1 ausgeschaltet bzw. abgeschaltet wird oder ist. Eine Verarmungsschicht expandiert sich in die Driftregion von einer Grenze zwischen dem FLR 80a des p-Typs und der Driftregion 65 des Typs n ebenfalls. Wenn der Abstand L1 von der bodenseitigen Oberfläche 75 des Grabens 70 zu der unterseitigen Oberfläche 53 der Aussparung 50 kürzer ist als der Abstand L2 von der bodenseitigen Oberfläche 53 der Ausnehmung bzw. Aussparung 50 zu der oberen Oberfläche 21 des Abschnitts 20, werden die Verarmungsschicht, die sich von der fließenden Region 67 ausdehnt, und die Verarmungsschicht, die sich von dem FLR 80a des Typs p expandierend ausbreitet, gegenseitig kontinuierlich bzw. zusammenhängend. Aufgrund dessen kann eine elektrische Feldkonzentration in der Nachbarschaft der bodenseitigen Oberfläche 53 der Aussparung 50 erleichtert bzw. verringert werden, und es kann eine Verschlechterung des Isolationsfilms 30, der die bodenseitige Oberfläche 53 der Aussparung 50 bedeckt, unterdrückt werden.
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinrichtung 1 beschrieben, die die vorstehend erläuterte Konfiguration aufweist. Die Halbleitereinrichtung 1 wird aus einem Halbleitersubstrat 2 des Typs n (n-Typ), das Verunreinigungen des Typs n enthält, die im Wesentlichen die gleichen wie diejenigen in der Driftregion 65 und der peripheren Driftregion 82 sind, hergestellt. Als Erstes wird das Halbleitersubstrat 2 prozessiert bzw. verarbeitet, wie es in 4 dargestellt ist. Dies heißt, dass das Halbleitersubstrat 2 derart prozessiert wird, dass es den dicken ersten Abschnitt 10 und den dünnen zweiten Abschnitt 20 enthält. Weiterhin werden in dem Halbleitersubstrat 2 die Gräben 70, die Source-Regionen 61, die Basisregionen 62, die fließenden bzw. schwimmenden bzw. potenzialungebundenen Regionen 67 und die FLRs 80b ausgebildet. Da für diese Prozesse öffentlich bekannte Methoden bzw. Techniken benutzt werden können, werden detaillierte Erläuterungen hierfür weggelassen.
  • Als Nächstes wird, wie in 5 dargestellt ist, ein Schritt der Abscheidung bzw. Aufbringung eines Materials 301 der Gate-Isolationsfilme auf der oberen Oberfläche des Halbleitersubstrats 2 durchgeführt. Das Material 301 der Gate-Isolationsfilme wird von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 des Halbleitersubstrats 2 darüber hinweg abgeschieden bzw. aufgebracht. Weiterhin wird das Material 301 der Gate-Isolationsfilme auf der inneren Oberfläche von jedem Graben 70 abgeschieden. SiO2 kann als das Material 301 der Gate-Isolationsfilme als Beispiel verwendet werden.
  • Als Nächstes wird, wie in 6 dargestellt ist, ein Schritt des Ätzens des Gate-Isolationsfilm-Materials 301, das auf dem Halbleitersubstrat 2 abgeschieden ist, durchgeführt. Wenn das Gate-Isolationsfilm-Material 301 geätzt wird, wird das Ätzen derart ausgeführt, dass ein Teil des Gate-Isolationsfilm-Materials 301 auf der inneren Oberfläche von jedem Graben 70 übriggelassen wird. Die Gate-Isolationsfilme 71 sind durch das Gate-Isolationsfilm-Material 301 ausgebildet, das auf den inneren Oberflächen von den Gräben 70 belassen wird. Ferner wird auch auf der oberen Oberfläche des Halbleitersubstrats 2 ein Teil des Gate-Isolationsfilm-Materials 301 von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 übriggelassen.
  • Als Nächstes wird, wie in 7 gezeigt ist, ein Schritt des Abscheidens bzw. Aufbringens eines Materials 302 der Gate-Elektroden auf den Gate-Isolationsfilmen 71 durchgeführt. Das Gate-Elektrodenmaterial 302 wird von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 des Halbleitersubstrats 2 über diese hinweg auf dem Gate-Isolationsfilm-Material 301, das übriggelassen ist, aufgebracht. Weiterhin wird das Gate-Elektrodenmaterial 302 in den Gräben 70 abgeschieden bzw. aufgebracht. Das Gate-Elektrodenmaterial 302 ist in einer inneren Seite von jedem Gate-Isolationsfilm 71 aufgebracht. Polysilizium kann als das Gate-Elektrodenmaterial 302 verwendet werden.
  • Als Nächstes wird, wie in 8 gezeigt ist, ein Schritt des Ätzens des Gate-Elektrodenmaterials 302 durchgeführt. Wenn das Gate-Elektrodenmaterial 302 geätzt wird, wird das Ätzen derart ausgeführt, dass ein Teil des Gate-Elektrodenmaterials 302 in jedem Graben 70 übriggelassen wird. Die Gate-Elektroden 72 werden in den Gräben 70 durch das Gate-Elektrodenmaterial 302, das in den Gräben 70 belassen ist, ausgebildet. Ferner werden in dem Abschnitt, bei dem der erste Abschnitt 10 und der zweite Abschnitt 20 zueinander benachbart sind bzw. angrenzen, ein Teil des Gate-Elektrodenmaterials 302 auf der oberen Oberfläche 21 des zweiten Abschnitts 20 belassen. Der Teil des Gate-Elektrodenmaterials 302 wird an einer Ecke 40 zwischen der seitlichen Oberfläche 12 des ersten Abschnitts 10 und der oberen Oberfläche 21 des zweiten Abschnitts 20 belassen.
  • Als Nächstes wird, wie in 9 gezeigt ist, ein Schritt des Ausbildens einer Maske 201 auf dem ersten Abschnitt 10 und dem zweiten Abschnitt 20 des Halbleitersubstrats 2 durchgeführt. Die Maske 201 wird ausgebildet, um die Gesamtheit des ersten Abschnitts 10 zu bedecken. Weiterhin wird die Maske 201 so ausgebildet, dass ein Teil des zweiten Abschnitts 20 bedeckt wird. Die Maske 201 überdeckt die Gate-Isolationsfilme 71 und die Gate-Elektroden 72. Ferner wird die Maske 201 derart ausgebildet, dass der Bereich bzw. Anteil, bei dem sich der erste Abschnitt 10 und der zweite Abschnitt 20 einander jeweils berühren bzw. aneinander angrenzen, freigelegt ist. Dies bedeutet, dass die Maske 201 derart gebildet wird, dass das Gate-Elektrodenmaterial 302, das auf der oberen Oberfläche 21 des zweiten Abschnitts 20 belassen ist, freigelegt ist. Ferner wird die Maske 201 so ausgebildet, dass die seitliche Oberfläche bzw. Seitenoberfläche 12 des ersten Abschnitts 10 freigelegt ist.
  • Als Nächstes wird das Gate-Elektrodenmaterial 302 an der Ecke 40 durch Ätzen entfernt, und es wird danach das Gate-Isolationsfilm-Material 301 auf dem ersten Abschnitt 10 und an der Ecke 40 durch Ätzen entfernt. Als Nächstes wird, wie in 10 gezeigt ist, ein Schritt des Ätzens des Halbleitersubstrats 2 in einem Zustand ausgeführt, bei dem die Maske 201 vorgesehen ist. In diesem Schritt wird ein Bereich der oberen Oberfläche 21 des zweiten Abschnitts 20, der von der Maske 201 freigelegt ist, geätzt. Spezieller gesagt wird die obere Oberfläche 21 des zweiten Abschnitts 20 an derjenigen Position geätzt, bei der der erste Abschnitt 10 und der zweite Abschnitt 20 sich jeweils gegenseitig annähern bzw. berühren (d.h. die Ecke 40). Durch das Ätzen wird die Aussparung bzw. Ausnehmung 50 an der Position, bei der sich der erste Abschnitt 10 und der zweite Abschnitt 20 einander annähern bzw. berühren, gebildet.
  • Als Nächstes wird, wie in 11 dargestellt ist, ein Schritt des Ausbildens des FLR 80a durchgeführt, indem Verunreinigungen zu der Ausnehmung bzw. Aussparung 50 ausgesendet bzw. aufgebracht werden. Die Verunreinigungen werden in die bodenseitige Oberfläche 53 der Ausnehmung 50 implantiert, und es wird der FLR 80a hierdurch unterhalb der Aussparung 50 gebildet.
  • Als Nächstes wird, wie in 12 gezeigt ist, die Maske 201 entfernt. Ferner wird ein Schritt des Abscheidens bzw. Aufbringens eines Materials 303 des Isolationsfilms ausgeführt. SiO2 bzw. SiO2 kann z.B. als das Isolationsfilmmaterial 303 verwendet werden. Das Isolationsfilmmaterial 303 wird von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 deponiert bzw. abgeschieden. Das Isolationsfilmmaterial 303 wird mit dem Gate-Isolationsfilm 71, der auf der oberen Oberfläche 11 des ersten Abschnitts 10 und der oberen Oberfläche 21 des zweiten Abschnitts 20 belassen ist, integriert bzw. integrativ zusammengefasst. Ferner wird an der Position, an der der erste Abschnitt 10 und der zweite Abschnitt 20 einander jeweils berühren bzw. benachbart sind, die Aussparung 50 mit dem Isolationsfilmmaterial 303 aufgefüllt. Das Isolationsfilmmaterial 303 wird isotropisch aufgebracht bzw. abgeschieden. Daher beginnt das Isolationsfilmmaterial 303 in der Aussparung 50 damit, von der bodenseitigen Oberfläche 53 und den seitlichen Oberflächen bzw. Seitenflächen 51, 52 der Aussparung 50 abgeschieden zu werden. Ferner wächst hier das Isolationsfilmmaterial 303 auf dem ersten Abschnitt 10 und dem zweiten Abschnitt 20 auf, derart, dass es eine Dicke besitzt bzw. annimmt, die dicker ist als eine Hälfte der Breite der Aussparung 50. Aufgrund dieses Sachverhalts wird die Aussparung 50 mit dem Isolationsfilmmaterial 303 gefüllt, ohne dass irgendein Raum in ihr belassen wird. Der Isolationsfilm 30 ist aus dem Isolationsfilmmaterial 303 gebildet bzw. erzeugt. Der Isolationsfilm 30 enthält das Gate-Isolationsfilm-Material 301, das mit dem Isolationsfilmmaterial 303 integriert bzw. zusammengefasst ist. Der Isolationsfilm 30 erstreckt sich von dem ersten Abschnitt 10 bis zu dem zweiten Abschnitt 20 über diese hinweg und füllt die Aussparung auf.
  • Als Nächstes wird, wie in 13 gezeigt ist, ein Schritt des Ätzens eines unnötigen Anteils des Isolationsfilms 30 durchgeführt. Durch dieses Ätzen wird der Isolationsfilm 30, der auf den Gate-Elektroden 72 gebildet ist, entfernt, und es werden die oberen Oberflächen der Gate-Elektroden 72 hierdurch freigelegt. Ferner wird der Isolationsfilm 30, der auf einem Teil bzw. Bereich des ersten Abschnitts 10 gebildet ist, entfernt, und es wird der Anteil bzw. Abschnitt der oberen Oberfläche 11 des ersten Abschnitts 10 freigelegt.
  • Als Nächstes wird, wie in 14 gezeigt ist, der Zwischenlagen-Isolationsfilm 30 auf jeder der freigelegten Gate-Elektroden 72 ausgebildet. Ferner wird die Front-Oberflächenelektrode bzw. Vorderflächenelektrode 6 auf der freigelegten oberen Oberfläche 11 des Abschnitts 10 gebildet. Nachfolgend wird die Drain-Region 63 auf einer hinteren Oberflächenseite bzw. Rückflächenseite des Halbleitersubstrats 2 gebildet. Ferner wird die Rückoberflächenelektrode bzw. hintere Oberflächenelektrode 7 auf der rückseitigen Oberfläche des Halbleitersubstrats 2 ausgebildet. Wie vorstehend angegeben, wird die Halbleitereinrichtung 1, die in 1 dargestellt ist, hergestellt.
  • In Übereinstimmung mit der vorstehend erläuterten Methode der Herstellung bzw. des Herstellungsverfahrens ist der Isolationsfilm 30 dicht an der Position abgeschieden, bei der sich der erste Abschnitt 10 und der zweite Abschnitt 20 einander berühren bzw. annähern, da der Isolationsfilm 30 die Aussparung 50 füllt, wenn er ausgebildet wird. Aufgrund dessen kann selbst dann, wenn die Temperatur des Isolationsfilms 30 hoch wird, das Auftreten der bzw. einer Leere bzw. Lücke bzw. eines Hohlraums in dem Isolationsfilm 30 unterdrückt werden. Ferner wird eine Verlagerung des Isolationsfilms 30, der die Aussparung 50 ausfüllt, durch die seitlichen Oberflächen 51 und 52 der Aussparung 50 begrenzt, wenn sich der Isolationsfilm 30 expandiert bzw. ausbreitet. Aufgrund dessen wird die bzw. eine Verlagerung des Isolationsfilms 30 unterdrückt, und es kann unterdrückt bzw. vermieden werden, dass in dem Isolationsfilm 30 ein Bruch bzw. ein Riss auftritt.
  • Korrespondenz- bzw. Übereinstimmungsbeziehungen
  • In dem vorstehenden Ausführungsbeispiel sind die fließenden bzw. potenzialungebundenen Regionen 67 ein Beispiel einer "ersten Region" in den Ansprüchen, und die Driftregion 65 ist ein Beispiel für die "zweite Region" in den Ansprüchen.
  • Ein Ausführungsbeispiel ist beschrieben worden, wobei jedoch spezifische Aspekte nicht auf das vorstehend erläuterte Ausführungsbeispiel beschränkt sind. Im Folgenden werden Konfigurationen, die die gleichen wie die vorstehend beschriebenen Konfigurationen sind, mit den gleichen Bezugszeichen versehen, und es wird deren Beschreibung und Erläuterungen weggelassen.
  • (Zweites Ausführungsbeispiel)
  • In einem zweiten Ausführungsbeispiel, wie es in 15 gezeigt ist, ist ein Winkel θ zwischen der zweiten Seitenfläche bzw. Seitenoberfläche 52 der Ausnehmung bzw. Aussparung 50 und der Seitenoberfläche bzw. Seitenfläche 12 des ersten Abschnitts 10 gleich groß wie oder kleiner als 90°. Die zweite Seitenoberfläche bzw. Seitenfläche 52 der Aussparung 50 neigt sich schräg nach unten in Richtung zu dem ersten Abschnitt 10. Eine Tiefe d der Aussparung 50 wird in Richtung zu dem ersten Abschnitt 10 zunehmend bzw. kontinuierlich tiefer. Eine Kapazität der Aussparung 50 bei dem zweiten Ausführungsbeispiel ist kleiner als eine Kapazität der Aussparung 50 bei dem ersten Ausführungsbeispiel. Die Bodenfläche bzw. Bodenoberfläche 53 der Aussparung 50 ist kurvenförmig bzw. gekrümmt.
  • In Übereinstimmung mit der Halbleitereinrichtung 1 gemäß dem zweiten Ausführungsbeispiel kann der Isolationsfilm 30 die Aussparung 50 dicht auffüllen, da die Kapazität der Aussparung 50 klein ist. Aufgrund dessen kann das Auftreten einer Leerstelle oder eines Risses bzw. Bruchs in dem Isolationsfilm 30, der die Aussparung 50 auffüllt, noch weiter bzw. besser unterdrückt werden. Ferner ändert sich die Tiefe d der Aussparung 50 kontinuierlich, ändert sich aber nicht abrupt. Aufgrund dessen kann die elektrische Feldkonzentration in der Nachbarschaft der Aussparung 50 erleichtert bzw. vereinfacht werden. Als ein Ergebnis kann die Verschlechterung des Isolationsfilms 30, der die Aussparung 50 bedeckt, unterdrückt werden.
  • (Drittes Ausführungsbeispiel)
  • Bei einem dritten Ausführungsbeispiel ist, wie es in 16 dargestellt ist, der Winkel θ zwischen der zweiten Seitenfläche bzw. Seitenoberfläche 52 der Aussparung 50 und der Seitenfläche 12 des ersten Abschnitts 10 gleich groß wie oder kleiner als 45°. Ferner ist bei dem dritten Ausführungsbeispiel eine tiefe Region 69 in dem ersten Abschnitt 10 des Halbleitersubstrats 2 vorgesehen. Die tiefe Region 69 ist von dem Typ p bzw. vom p-Typ. Die tiefe Region 69 ist in einem Bereich vorgesehen, der an der ersten Seitenfläche bzw. Seitenoberfläche 51 der Aussparung 50 freiliegt bzw. freigelegt ist. Die tiefe Region 69 ist von der Basisregion 62 und der fließenden Region 67 durch die Driftregion 65 getrennt.
  • Wenn die tiefe Region 69 gebildet wird, werden Verunreinigungen zu der Aussparung 50 gesendet bzw. gerichtet, wie dies in 17 gezeigt ist. Ein Teil der gesendeten bzw. gerichteten Verunreinigungen wird an der zweiten Seitenoberfläche 52 der Aussparung 50 reflektiert und in den ersten Abschnitt 10 des Halbleitersubstrats 2 implantiert. Aufgrund dieses Sachverhalts wird die tiefe Region 69 in dem ersten Abschnitt 10 gebildet. Ferner wird ein anderer Teil der Verunreinigungen, die zu der Aussparung 50 gestrahlt bzw. gesendet werden, in die Bodenoberfläche bzw. Bodenfläche 53 und die zweite Seitenfläche 52 der Aussparung 50 implantiert bzw. eingebracht. Aufgrund dessen wird der FLR 80a gebildet. Der FLR 80a ist in einer Region gebildet, die auf der zweiten Seitenoberfläche bzw. Seitenfläche 52 und der Bodenoberfläche 53 der Aussparung 50 freigelegt ist.
  • In Übereinstimmung mit der Halbleitereinrichtung 1 gemäß dem dritten Ausführungsbeispiel erstreckt sich eine Verarmungsschicht von einer Grenze zwischen der tiefen Region 69 und der Driftregion 65 bis zu ihrer Umgebung. Daher kann die Konzentration des elektrischen Felds um die Aussparung 50 und die bodenseitige Oberfläche 75 des Grabens 70 erleichtert werden. Aufgrund dessen kann die Verschlechterung des Isolationsfilms 30 und des Gate-Isolationsfilms 71 unterdrückt werden. Da weiterhin eine Donatorenkonzentration in der Driftregion 65 niedrig wird, expandiert eine Verarmungsschicht leicht von einer Grenze zwischen der Basisregion 62 und der Driftregion 65 in ihre Umgebung bzw. breitet sich zu ihrer Umgebung aus. Aufgrund dessen kann die Konzentration des elektrischen Felds um die Aussparung 50 und die Bodenfläche 75 des Grabens 70 erleichtert bzw. leichter gemacht werden.
  • (Viertes Ausführungsbeispiel)
  • Ein Verfahren für die Ausbildung der Aussparung 50 in dem zweiten Abschnitt 20 des Halbleitersubstrats 2 ist nicht auf die vorstehenden Ausführungsbeispiele beschränkt. In einem vierten Ausführungsbeispiel, wie es in 18 gezeigt ist, wird ein Phänomen bzw. ein Effekt benutzt, bei dem die Aussparung 50 in der oberen Oberfläche 21 des zweiten Abschnitts 20 an der Position gebildet ist, die dem ersten Abschnitt 10 benachbart ist, wenn der dicke erste Abschnitt 10 und der dünne zweite Abschnitt 20 durch Ätzen eines Teils des Halbleitersubstrats 2 gebildet werden. Bei dem Ätzen des Halbleitersubstrats 2 wird das Halbleitersubstrat 2 stärker in dem Abschnitt geätzt, bei dem der erste Abschnitt 10 und der zweite Abschnitt 20 einander jeweils annähern, als in dessen umgebenden Bereich. Dies bedeutet, dass die Ecke 40 zwischen der seitlichen Oberfläche 12 des ersten Abschnitts 10 und der oberen Oberfläche 21 des zweiten Abschnitts 20 tiefer als dessen Umgebung geätzt wird. Aufgrund dessen wird die Aussparung 50 gebildet, die sich in der Richtung der Dicke (die Richtung z) des Halbleitersubstrats 2 erstreckt. Die zweite seitliche Oberfläche bzw. Seitenfläche 52 der Aussparung 50, die als solche gebildet wird, ist geneigt. Bei dem vierten Ausführungsbeispiel ist, wenn die Aussparung 50 gebildet wird, der Winkel θ zwischen der zweiten seitlichen Oberfläche 52 der Aussparung 50 und der seitlichen Oberfläche 12 des ersten Abschnitts 10 gleich groß wie oder kleiner als 90°, oder gleich groß wie oder kleiner als 45°. Durch Justieren bzw. Einstellen einer Bedingung für das Ätzen kann der Winkel θ zwischen der seitlichen Oberfläche der Aussparung 50 und der seitlichen Oberfläche des ersten Abschnitts 10 eingestellt werden.
  • Weiterhin ist bei den vorstehend erläuterten Ausführungsbeispielen die Struktur für hohe Durchbruchspannung, die in der peripheren Region 4 vorgesehen ist, eine FLR-Struktur, die mit der Mehrzahl von FLRs 80 versehen ist. Allerdings ist die Struktur für hohe Durchbruchspannung nicht hierauf beschränkt. In einem anderen Ausführungsbeispiel kann die Struktur für hohe Durchbruchspannung eine RESURF-Struktur sein.
  • Weiterhin ist bei den vorstehend erläuterten Ausführungsbeispielen der MOSFET als ein Beispiel für das Halbleiterelement beschrieben, wobei allerdings die Konfiguration nicht hierauf beschränkt ist. In einem anderen Ausführungsbeispiel kann das Halbleiterelement ein IGBT (Insulated Gate Bipolar Transistor, bipolarer Transistor mit isoliertem Gate) sein.
  • Spezifische Beispiele der vorliegenden Erfindung sind in Einzelheiten beschrieben worden, wobei es sich allerdings hier um rein exemplarische Angaben handelt und diese den Umfang der Ansprüche folglich nicht limitieren. Die Kunst bzw. Gestaltung, die in den Ansprüchen beschrieben ist, umfasst Modifikationen und Abänderungen der spezifischen Beispiele, die vorstehend präsentiert sind. Technische Merkmale, die in der Beschreibung und den Zeichnungen beschrieben sind, können technisch für sich allein oder in verschiedenen unterschiedlichen Kombinationen nützlich sein, und sind nicht auf die Kombinationen beschränkt, wie es ursprünglich beansprucht ist. Ferner kann die Technik bzw. Gestaltung, die in der Beschreibung und den Zeichnungen beschrieben ist, gemeinsam eine Mehrzahl von Zielsetzungen erreichen, und die technische Bedeutung desselben liegt in der Erreichung von irgendeinem von solchen Zielen.
  • Technische Elemente, die in der vorliegenden Spezifikation offenbart sind, werden nachfolgend als Beispiele beschrieben. Es sei festgestellt, dass die jeweiligen technischen Elemente jeweils voneinander unabhängig sind, und dass sie allein oder in Kombinationen nützlich sind.
  • Bei einer Halbleitereinrichtung kann ein zweiter Abschnitt mit einer Vielzahl von feldbegrenzenden Ringen eines ersten Leitungstyps versehen sein. Der feldlimitierende Ring, der sich am nächsten bei dem ersten Abschnitt befindet, ist vorzugsweise unterhalb einer Aussparung vorgesehen.
  • Eine Breite der Ausnehmung in einer Richtung, entlang der sich der erste Abschnitt und der zweite Abschnitt aneinander annähern bzw. angrenzen, ist vorzugsweise gleich groß wie oder kleiner als das Zweifache einer Dicke eines Isolationsfilms, der an einer oberen Oberfläche des zweiten Abschnitts vorgesehen ist.
  • Ein Graben kann in einer oberen Oberfläche des ersten Abschnitts vorgesehen sein. Ein Halbleitersubstrat weist vorzugsweise eine erste Region eines ersten Leitungstyps auf, die um eine Bodenoberfläche bzw. Bodenfläche des Grabens vorgesehen ist, und eine zweite Region eines zweiten Leitungstyps auf, die zwischen dem feldbegrenzenden Ring, der sich am nächsten bei dem ersten Abschnitt befindet, und der ersten Region vorgesehen ist. Es ist bevorzugt, dass die Bodenoberfläche bzw. Bodenfläche des Grabens niedriger bzw. tiefer als eine Bodenoberfläche der Aussparung angeordnet ist, und dass ein Abstand von der Bodenfläche des Grabens bis zu der unteren bzw. bodenseitigen Oberfläche der Aussparung in einer Dickenrichtung des Halbleitersubstrats kürzer ist als eine Distanz bzw. ein Abstand von der bodenseitigen Oberfläche der Aussparung bis zu der oberen Oberfläche des zweiten Abschnitts.
  • Ein Winkel zwischen einer seitlichen Oberfläche der Aussparung und einer seitlichen Oberfläche des ersten Abschnitts kann gleich groß wie oder kleiner als 90° sein.
  • Ein Winkel zwischen der seitlichen Oberfläche der Aussparung und der seitlichen Oberfläche des ersten Abschnitts kann gleich groß wie oder kleiner als 45° sein.
  • Eine Tiefe der Aussparung kann kontinuierlich in Richtung zu dem ersten Abschnitt tiefer werden.
  • Ein Verfahren zur Herstellung der Halbleitereinrichtung kann weiterhin einen Schritt des Ausbildens des feldbegrenzenden Rings unterhalb der Aussparung durch Aussenden bzw. Einstrahlen von Verunreinigungen in die Aussparung enthalten.
  • Bezugszeichenliste
    • 1
    Halbleitereinrichtung
    2
    Halbleitersubstrat
    3
    Elementregion
    4
    periphere Region
    6
    Frontflächenelektrode bzw. Front-Oberflächenelektrode
    7
    Rückflächenelektrode bzw. hintere Flächenelektrode
    10
    erster Abschnitt
    11
    obere Oberfläche
    12
    seitliche Oberfläche bzw. Seitenfläche
    20
    zweiter Abschnitt
    21
    obere Oberfläche
    30
    Isolationsfilm
    40
    Ecke
    50
    Aussparung
    51
    erste Seitenfläche
    52
    zweite Seitenfläche
    53
    Bodenfläche bzw. Bodenoberfläche
    61
    Source-Region
    62
    Basisregion
    63
    Drain-Region
    64
    Driftregion
    67
    fließende bzw. schwimmende Region
    69
    tiefe Region
    70
    Graben
    71
    Gate-Isolationsfilm
    72
    Gate-Elektrode
    73
    Zwischenlagen-Isolationsfilm
    75
    Bodenfläche bzw. bodenseitige Oberfläche
    80
    feldlimitierender Ring bzw. Feldbegrenzungsring
    82
    periphere Driftregion
    121
    Basiskontaktregion
    122
    Basisregion mit niedriger Konzentration
    201
    Maske
    301
    Gate-Isolationsfilm-Material
    302
    Gate-Elektrodenmaterial
    303
    Isolationsfilmmaterial

Claims (8)

  1. Halbleitereinrichtung, aufweisend: ein Halbleitersubstrat, in dem ein Halbleiterelement vorgesehen ist; und einen Isolationsfilm, der auf dem Halbleitersubstrat vorgesehen ist, wobei das Halbleitersubstrat einen ersten Abschnitt und einen zweiten Abschnitt aufweist, der eine Dicke aufweist, die dünner ist als eine Dicke des ersten Abschnitts, wobei eine obere Oberfläche des zweiten Abschnitts niedriger bzw. tiefer positioniert ist als eine obere Oberfläche des ersten Abschnitts, eine Aussparung, die sich in einer Dickenrichtung des Halbleitersubstrats erstreckt, auf der oberen Oberfläche des zweiten Abschnitts vorgesehen ist, die an einer Position angeordnet ist, bei der sich der erste Abschnitt und der zweite Abschnitt jeweils einander annähern bzw. angrenzen, und der Isolationsfilm sich von dem ersten Abschnitt bis zu dem zweiten Abschnitt über diese erstreckt und die Aussparung füllt.
  2. Die Halbleitereinrichtung nach Anspruch 1, wobei eine Mehrzahl von feldbegrenzenden Ringen in dem zweiten Abschnitt vorgesehen ist, und der feldlimitierende bzw. feldbegrenzende Ring, der sich am nächsten bei dem ersten Abschnitt befindet, unterhalb der Aussparung vorgesehen ist.
  3. Die Halbleitereinrichtung nach Anspruch 1 oder 2, bei der eine Weite bzw. Breite der Aussparung in einer Richtung, entlang derer sich der erste Abschnitt und der zweite Abschnitt gegenseitig annähern bzw. berühren, gleich groß wie oder kleiner als das Zweifache einer Dicke des Isolationsfilms ist, der auf der oberen Oberfläche des zweiten Abschnitts vorgesehen ist.
  4. Die Halbleitereinrichtung nach Anspruch 2 oder 3, bei der die feldbegrenzenden Ringe von einem ersten Leitungstyp sind, ein Graben in einer oberen Oberfläche des ersten Abschnitts vorgesehen ist, eine erste Region des ersten Leitungstyps in einer Nähe bzw. Nachbarschaft einer Bodenfläche des Grabens vorgesehen ist, eine zweite Region eines zweiten Leitungstyps zwischen dem feldbegrenzenden Ring, der sich am nächsten bei dem ersten Abschnitt befindet, und der ersten Region vorhanden ist, die Bodenfläche des Grabens tiefer als eine bodenseitige Oberfläche der Aussparung angeordnet ist, und ein Abstand von der bodenseitigen Oberfläche des Grabens bis zu der bodenseitigen Oberfläche der Aussparung in der Dickenrichtung des Halbleitersubstrats kürzer ist als ein Abstand von der bodenseitigen Oberfläche der Aussparung bis zu der oberen Oberfläche des zweiten Abschnitts.
  5. Die Halbleitereinrichtung nach einem beliebigen der Ansprüche 1 bis 4, wobei ein Winkel zwischen einer seitlichen Oberfläche der Aussparung auf einer Seite des zweiten Abschnitts und einer seitlichen Oberfläche des ersten Abschnitts gleich groß wie oder kleiner als 90° ist.
  6. Die Halbleitereinrichtung nach einem beliebigen der Ansprüche 1 bis 5, bei der ein Winkel zwischen einer seitlichen Oberfläche der Aussparung auf einer Seite des zweiten Abschnitts und einer seitlichen Oberfläche des ersten Abschnitts gleich groß wie oder kleiner als 45° ist.
  7. Die Halbleitereinrichtung nach einem beliebigen der Ansprüche 1 bis 6, wobei eine Tiefe der Aussparung sich in Richtung zu dem ersten Abschnitt kontinuierlich vergrößert.
  8. Ein Verfahren zur Herstellung einer Halbleitereinrichtung, bei der ein Halbleitersubstrat verwendet wird, das einen ersten Abschnitt und einen zweiten Abschnitt aufweist, der eine Dicke besitzt, die dünner ist als eine Dicke des ersten Abschnitts, wobei eine obere Oberfläche des zweiten Abschnitts niedriger als eine obere Oberfläche des ersten Abschnitts angeordnet ist, wobei das Verfahren aufweist: Ausbilden einer Ausnehmung, die sich in einer Dickenrichtung des Halbleitersubstrats auf der oberen Oberseite des zweiten Abschnitts erstreckt, die an einer Position angeordnet ist, bei der sich der erste Abschnitt und der zweite Abschnitt einander annähern oder angrenzen, und Bilden, auf dem Halbleitersubstrat, eines Isolationsfilms, der sich von dem ersten Abschnitt bis zu dem zweiten Abschnitt über diese erstreckt und die Aussparung füllt. Das Verfahren zur Herstellung der Halbleitereinrichtung nach Anspruch 8, das weiterhin aufweist: Bilden eines feldbegrenzenden Rings unterhalb der Aussparung durch Einbringen von Verunreinigungen in die Aussparung.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6809330B2 (ja) * 2017-03-28 2021-01-06 豊田合成株式会社 半導体装置の製造方法
JP7139596B2 (ja) * 2017-12-06 2022-09-21 富士電機株式会社 半導体装置及びその製造方法
JP7291679B2 (ja) * 2020-12-08 2023-06-15 株式会社 日立パワーデバイス 半導体装置
KR102414387B1 (ko) 2022-01-17 2022-06-29 (주) 트리노테크놀로지 전력 반도체 장치와 그 제조 방법
KR102464348B1 (ko) 2022-06-21 2022-11-09 (주) 트리노테크놀로지 듀얼 쉴드 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3380104D1 (en) * 1982-08-24 1989-07-27 Nippon Telegraph & Telephone Substrate structure of semiconductor device and method of manufacturing the same
JPS5958838A (ja) * 1982-09-29 1984-04-04 Hitachi Ltd 半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP4011848B2 (ja) * 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
US7019344B2 (en) * 2004-06-03 2006-03-28 Ranbir Singh Lateral drift vertical metal-insulator semiconductor field effect transistor
WO2006035877A1 (ja) * 2004-09-29 2006-04-06 Matsushita Electric Industrial Co., Ltd. 半導体装置
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
US7750398B2 (en) * 2006-09-26 2010-07-06 Force-Mos Technology Corporation Trench MOSFET with trench termination and manufacture thereof
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
US8304901B2 (en) * 2008-03-17 2012-11-06 Mitsubishi Electric Corporation Semiconductor device having a groove and a junction termination extension layer surrounding a guard ring layer
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
JP5533677B2 (ja) 2011-01-07 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5569600B2 (ja) * 2011-01-17 2014-08-13 富士電機株式会社 半導体装置およびその製造方法
JP5687078B2 (ja) * 2011-01-28 2015-03-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5939624B2 (ja) * 2012-03-30 2016-06-22 国立研究開発法人産業技術総合研究所 縦型高耐圧半導体装置の製造方法および縦型高耐圧半導体装置
JP6070422B2 (ja) * 2013-05-31 2017-02-01 豊田合成株式会社 半導体素装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP6270706B2 (ja) 2018-01-31
DE112015005547B4 (de) 2018-07-19
US9871098B2 (en) 2018-01-16
US20170288014A1 (en) 2017-10-05
JP2016115692A (ja) 2016-06-23
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WO2016092896A1 (ja) 2016-06-16
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