DE112008000153T5

DE112008000153T5 - Lesearchitektur

Info

Publication number: DE112008000153T5
Application number: DE112008000153T
Authority: DE
Inventors: Gabriele Pelli; Lorenzo Bedarida; Simone Bartoli; Giorgio Bosisio
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2007-01-12
Filing date: 2008-01-15
Publication date: 2009-12-03
Also published as: US20080170441A1; CN101584002B; WO2008089160A3; TWI357605B; WO2008089160A2; US7561485B2; TW200847172A; CN101584002A

Abstract

Speichersystem umfassend:
eine erste Bitleitung, wobei die erste Bitleitung einen ersten transienten Strom erzeugt;
einen Leseverstärker, der mit der ersten Bitleitung gekoppelt ist; und
eine zweite Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die zweite Bitleitung einen zweiten transienten Strom erzeugt, der gleich ist zu dem ersten transienten Strom, und wobei es der Leseverstärker ermöglicht, dass der erste und der zweite transiente Strom aufgehoben werden.

Description

Die vorliegende Erfindung bezieht sich auf Computersysteme und insbesondere auf Speichersysteme.
Hintergrund der Erfindung
Speichersysteme, wie z. B. Flash-Speichersysteme, verwenden Leseverstärker (sense amplifiers) zum Lesen von Daten von den Speicherzellen während eines Lesevorgangs, wobei der Zustand einer gegebenen Speicherzelle dadurch bestimmt ist, wie viel Strom sie unter wohldefinierten Bedingungen aufnimmt. Im einfachsten Fall ist das Speicherelement in einem von zwei Zuständen: In einem ”0”-Zustand oder in einem ”1”-Zustand. Im ”0”-Zustand nimmt das Speicherelement keinen Strom auf, und im ”1”-Zustand nimmt das Speicherelement Strom auf. Das Speicherelement kann z. B. eine einzelne Flash-Speicherzelle (wie in einem NOR-Flash-Speicher) oder eine Kette (string) (wie in einem NAND-Flash-Speicher) sein. Eine Kette ist typischerweise ein Speicherelement, das eine Reihe von einzelnen Flash-Speicherzellen (z. B. 8, 16 oder mehr Flash-Speicherzellen) enthält.
Ein Problem mit manchen Flash-Speichersystemen besteht darin, dass sie aufgrund der niedrigen Strompegel an den Leseverstärkern keine schnellen wahlfreien Zugriffszeiten erlauben können. Dies gilt insbesondere für Flash-Speicher, die die NAND-Architektur verwenden. Eine weitere Schwierigkeit resultiert aus den transienten Strömen, die mit den Bitleitungen der Speichermatrix verbunden sind, die die Speicherelemente mit den Leseverstärkern verbinden. Die NAND-Architektur ist in dieser Beziehung wiederum besonders kritisch, da sie gewöhnlich mit einer sehr großen Speichermatrix aufgebaut wird und demzufolge sehr lange Bitleitungen hat. Transiente Ströme sind problematisch, da sie sich zu den Strömen der Speicherzelle und den Referenzströmen addieren, die verwendet werden, um den Zustand einer Speicherzelle zu bestimmen. Fehlerhafte Stromwerte für Speicherzellen und Referenzströme können demzufolge zu fehlerhaften Lesevorgängen führen.
Erforderlich ist daher ein verbessertes Speichersystem. Die vorliegende Erfindung befasst sich mit diesem Erfordernis.
Zusammenfassung der Erfindung
Ein Speichersystem wird offenbart. In einer Ausführungsform enthält das Speichersystem eine erste Bitleitung, wobei die erste Bitleitung einen ersten transienten Strom erzeugt. Das Speichersystem enthält auch einen Leseverstärker, der mit der ersten Bitleitung gekoppelt ist. Das Speichersystem enthält auch eine zweite Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die zweite Bitleitung einen zweiten transienten Strom erzeugt, der gleich ist zu dem ersten transienten Strom. Der Leseverstärker ermöglicht es, dass der erste und der zweite transiente Strom aufgehoben werden.
Gemäß dem hier offenbarten System kann der Zustand einer Speicherzelle ohne nachteilige Beeinflussung durch transiente Ströme bestimmt werden.
Kurze Beschreibung der Zeichnungen
1 ist ein schematisches Diagramm einer Flash-Speicherschaltung in Übereinstimmung mit einer Ausführungsform.
2 ist ein Blockdiagramm, das ein Speichersystem in Übereinstimmung mit einer Ausführungsform zeigt.
3 ist ein Blockdiagramm eines Speichersystems in Übereinstimmung mit einer anderen Ausführungsform.
4A illustriert den Betrieb des Speichersystems der 3 in Übereinstimmung mit einer Ausführungsform.
4B illustriert den Betrieb des Speichersystems der 3 in Übereinstimmung mit einer anderen Ausführungsform.
5A illustriert den Betrieb des Speichersystems der 3 in Übereinstimmung mit einer Ausführungsform.
5B illustriert den Betrieb des Speichersystems der 3 in Übereinstimmung mit einer anderen Ausführungsform.
Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung bezieht sich auf Computersysteme und insbesondere auf Speichersysteme. Die vorliegende Beschreibung wird gegeben, um es einem Fachmann zu ermöglichen, die Erfindung nachzuvollziehen und zu verwenden, und wird im Kontext einer Patentanmeldung und ihrer Erfordernisse zur Verfügung gestellt. Vielfältige Abwandlungen an den bevorzugten Ausführungsformen und den generischen Prinzipien und Merkmalen, die darin beschrieben sind, werden dem Fachmann leicht ersichtlich sein. Es ist daher nicht beabsichtigt, dass die vorliegende Erfindung auf die gezeigten Ausführungsformen beschränkt wird, sondern dass ihr der größtmögliche Umfang zugebilligt wird, der mit den hier beschriebenen Prinzipien und Merkmalen vereinbar ist.
Ein Speichersystem wird offenbart. In einer Ausführungsform verwendet das Speichersystem eine Blindspeicherbitleitung, um einen transienten Strom zu erzeugen, der jedweden transienten Strom aufhebt, der mit einer adressierten Speicherbitleitung verbunden ist. In ähnlicher Weise verwendet das Speichersystem eine Blindreferenzbitleitung, um einen transienten Strom zu erzeugen, der jedweden transienten Strom aufhebt, der mit einer adressierten Referenzbitleitung verbunden ist. Die Blindspeicherbitleitung, die adressierte Speicherbitleitung, die Blindreferenzbitleitung und die adressierte Referenzbitleitung sind an den gleichen Leseverstärker gekoppelt, um es zu ermöglichen, dass die transienten Ströme aufgehoben werden. Im Ergebnis kann der Zustand einer gegebenen Speicherzelle, die mit der adressierten Speicherbitleitung verbunden ist, auf Basis des Unterschieds zwischen dem Speicherbitleitungsstrom und dem Referenzbitleitungsstrom bestimmt werden, ohne dabei durch die transienten Ströme beeinträchtigt zu werden. Für eine genaue Beschreibung der Merkmale der vorliegenden Erfindung wird auf die folgende Beschreibung in Verbindung mit den begleitenden Figuren verwiesen.
Obwohl die hier offenbarte Beschreibung im Zusammenhang mit NAND-Flash-Speichern beschrieben wird, kann die vorliegende Erfindung auf andere Arten von Speichern, wie z. B. NOR-Speichern und Speicherarchitekturen angewendet werden, wobei sie nach wie vor innerhalb des Geistes und Rahmens der vorliegenden Erfindung bleibt.
1 ist ein schematisches Diagramm einer Flash-Speicherschaltung 100 in Übereinstimmung mit einer Ausführungsform. Die Flash-Speicherschaltung 100 enthält einen Transistor 102, Inverter 104 und 106, und eine NAND-Kette 108, die eine Reihe von Flash-Speicherzellen ist. Wie 1 zeigt, wird in einem NAND-Flash-Speicher die Leseoperation üblicherweise ausgeführt, indem die Kette 108 mit dem Eingangsknoten einer bistabilen Auffangregisterschaltung (nämlich den Invertern 104 und 106) verbunden wird.
Bevor eine Leseoperation beginnt, setzt ein Steuersignal PRESET_N den Ausgangspegel OUT der Flash-Speicherschaltung 100 auf einen der beiden stabilen Zustände (z. B. ”0” oder ”1”). Sobald die Leseoperation beginnt, bleibt der Ausgang OUT des Auffangregisters auf dem voreingestellten Wert, wenn der Strom der Kette null ist. Wenn der Strom der Kette positiv ist, entlädt der Kettenstrom die Spannung am Eingang IN des Auffangregisters zumindest auf den Triggerpegel des Inverters 104, so dass der Auffangregisterausgang auf den entgegengesetzten Zustand umschalten kann. Der Kettenstrom kann aufgrund der Reihe der Flash-Speicherzellen, die sie enthält, sehr niedrig sein. Demzufolge kann der Eingangsknoten des Auffangregisters nicht sehr schnell entladen werden. Aus diesem Grund erlaubt die NAND-Architektur üblicherweise keine schnellen wahlfreien Zugriffszeiten. Im Gegensatz dazu hat ein einzelner Leseverstärker nur eine einfache Auffangregisterschaltung. Demzufolge ist es möglich, eine sehr hohe Dichte von Leseverstärkern zu entwerfen, um eine gleichzeitige Leseoperation auf einer sehr großen Zahl von Ketten auszuführen, wodurch ein sehr hoher Datendurchsatz nach einer anfänglichen Latenzzeit erzielt wird.
Ein Verfahren zur Erzielung schnellerer Leseoperationen ist die Verwendung komplexerer und demzufolge üblicherweise größerer Leseverstärker. In einem Stromvergleichsleseverstärker wird die Leseoperation z. B. durch einen Vergleich des Stroms an einem gegebenen Speicherelement (oder Speicherzellenstrom I_cell) mit einem Referenzstrom (I_ref) durchgeführt, der einen Wert hat, der üblicherweise zwischen dem Speicherzellenstromwert im logischen Zustand ”1” und dem im logischen Zustand ”0” liegt. Ein Leseverstärker liest üblicherweise die Differenz zwischen den beiden Strömen und wandelt die Differenz in ein Spannungssignal um.
2 ist ein Blockdiagramm, das ein Speichersystem 200 in Übereinstimmung mit einer Ausführungsform zeigt. Das Speichersystem 200 enthält eine Matrix 202 mit Speicherbitleitungen 204, einen Spaltendecoder 206, Leseverstärker 208 und einen Referenzgenerator 210. Der Referenzgenerator 210 erzeugt einen Referenzstrom. Alternativ kann der Referenzstrom durch eine andere Flash-Speicherzelle erzeugt werden, um die Prozesscharakteristik der Speicherzellen zu verfolgen. Der Referenzgenerator 210 kann an verschiedenen Stellen relativ zu den Leseverstärkern 208 platziert sein. Eine Speicherbitleitung 204 ist eine physikalische Spalte, die den Drain der zugehörigen Zellen miteinander verbindet. Zur Vereinfachung ist nur eine Speicherbitleitung 204 dargestellt. Jede Bitleitung 204 ist mit einem Spaltendecoder 206 verbunden, der die adressierte Bitleitung (d. h. die adressierten Speicherzellen) mit den Leseverstärkern 208 verbindet.
Sobald die Leseoperation beginnt, stellt sich der Spannungspegel an den Knoten des Lesepfads auf die geeigneten Biasbedingungen ein, um es einer gegebenen Speicherzelle zu erlauben, ihren eigenen Strom fließen zu lassen. Der Leseverstärker kann z. B. die adressierte Zelle dazu bringen, ihren Drain auf den gewünschten Spannungswert zu erhöhen. In einer Ausführungsform kann die zugehörige Bitleitung, die den Drain der Speicherzelle mit dem Leseverstärker verbindet, als RC-Netzwerk aufgefasst werden, das auf den gleichen Spannungspegel gehoben werden sollte. Der erforderliche Strom kann durch den Leseverstärker zur Verfügung gestellt werden, und der Strom fließt durch den gleichen Pfad, von dem der Speicherzellenstrom kam.
Während einer anfänglichen transienten Periode liest der Leseverstärker den Strom an der Speicherzelle (I_cell) zusammen mit einem transienten Strom, der als Speicherbitleitungsvorladestrom bezeichnet wird. Während dieser transienten Periode erreicht der Speicherbitleitungsvorladestrom üblicherweise einen Spitzenwert (der gewöhnlich größer ist als der Speicherzellenstrom) und fällt dann auf null, sobald die Speicherzelle richtig vorgespannt ist. Der Vorladestrom ist nur ein Beispiel eines möglichen transienten Stroms, der sowohl den Speicherpfad als auch den Referenzpfad beeinflussen kann. Ein weiteres transientes Verhalten kann z. B. mit der Zeit im Zusammenhang stehen, die erforderlich ist, um das Gate der adressierten Zelle zu polarisieren usw. Dementsprechend kann ein transienter Strom jeden möglichen transienten Strom I_tran,cell von der Speicherzelle und/oder transienten Strom I_tran,ref von der Referenzbitleitung enthalten.
Während der transienten Periode kann der Leseverstärker nicht nur die Differenz (z. B. I_cell – I_ref) sondern die Summe (z. B. I_cell + I_tran,cell – I_ref – I_tran,ref) aller Strombeiträge lesen. Die beiden transienten Komponenten können sowohl größer sein als der Speicherzellstrom als auch als der Referenzstrom. Da der Referenzstrompfad darüber hinaus sich deutlich von dem Speicherstrompfad unterscheiden kann, können die beiden Komponenten I_tran,cell und I_tran,ref sehr unterschiedlich voneinander sein. Dies kann die Leistungsfähigkeit einer Leseoperation deutlich verschlechtern, da die einzige Möglichkeit, die Daten korrekt zu lesen, darin besteht, zu warten, bis die beiden transienten Ströme gegenüber der Differenz (I_cell – I_ref) vernachlässigbar sind. Leider kann dieses Warten zu viel Zeit erfordern, wodurch die Leistungsfähigkeit beeinträchtigt wird, insbesondere in dem Fall, in dem der Zellenstrom sehr klein ist und die Speicherzelle mit dem Spaltendecoder über eine lange Bitleitung verbunden ist.
Eine weitere bedeutsame Schwierigkeit betrifft den statischen Wert (d. h. den endgültigen Wert) des Referenzstroms. Der Referenzstrom sollte den Leseverstärkern von dem Referenzblock zur Verfügung gestellt werden, wo auch immer er platziert ist. Dies bedeutet, dass bestimmte Schaltungen, wie z. B. zu einem Spiegel verbundene Transistoren, den Referenzstrom zur Leseverstärkerbatterie übertragen müssen. Leider kann dieser Vorgang von Feh lern betroffen sein, die aus einer fehlerhaften Anpassung und Fehlern in der Modulation der Kanallänge der Spiegelschaltungstransistoren resultieren. Diese Schwierigkeit ist insbesondere dann von Bedeutung, wenn der Speicherzellenstrom und der Referenzstrom sehr klein sind. In der Tat kann der Stromfehler gegenüber dem absoluten Referenzstromwert nicht vernachlässigt werden, wodurch der endgültige Wert des Referenzstroms, der einem Leseverstärker zur Verfügung gestellt wird, stark beeinträchtigt wird. Demzufolge kann die statische Stromdifferenz (I_cell – I_ref), von der ein ordnungsgemäßes Lesen der Daten abhängt, sehr unterschiedlich sein, was zu einem fehlerhaften Lesen führt.
Schließlich weist diese Architektur einige Probleme auf, die sowohl das statische (den endgültigen Referenzstromwert) und das dynamische (die transienten Referenz- und Speicherströme) Verhalten betreffen. Hinsichtlich des dynamischen Verhaltens besteht die einzige Möglichkeit, Probleme mit transienten Strömen zu vermeiden darin, zu warten, bis sie bezüglich der Stromdifferenz (I_cell – I_ref) vernachlässigbar sind. Dies kann jedoch angesichts der angestrebten Leseleistungsfähigkeit zu viel Zeit erfordern. Der statische Fehler kann den Wert des Stromdifferenzwerts (I_cell – I_ref) abändern, von dem die Datenerfassung abhängt.
In einer Ausführungsform kann das Speichersystem 200 der 2 verwendet werden, um eine schnellere wahlfreie Zugriffszeit für einen NAND-Speicher zu erzielen. Eine derartige Architektur sollte jedoch an eine NAND-Speichersituation angepasst werden, in der der Speicherkettenstrom am Betrieb des Leseverstärkers beteiligt ist. Zunächst ist zur Durchführung eines Stromvergleichs ein Referenzstrom für den NAND-Fall erforderlich. In einer Ausführungsform kann der Referenzgenerator 210 zur Erzeugung des Referenzstroms verwendet werden. Mit diesem Ansatz hat der Referenzstrom jedoch Eigenschaften, die völlig unabhängig sind von dem Speicherkettenstrom.
Das Speichersystem 200 kann ein suboptimales statisches und dynamisches Verhalten aufweisen, und schlechte Leistungen zeigen, wenn der Speicherelementestrom niedrig ist und die zugehörige Speicherbitleitung lang ist. NAND-Speicher werden üblicherweise mit sehr großen Arrayabmessungen und somit mit sehr langen Speicherbitleitungen entworfen.
Ein bevorzugter Ansatz besteht darin, einen Referenzstrom zu erzeugen, der für den Zweck der Ausführungsformen geeignet ist. Zunächst ist es wichtig, einen Referenzstrom zu haben, der der Prozesscharakteristik der Speicherketten folgen kann. Wie weiter unten in Verbindung mit 3 genauer beschrieben wird, kann demzufolge eine Referenzkette verwendet werden, um einen Referenzstrom zu erzeugen. In einer Ausführungsform ist eine spe zielle Referenzkette in der Lage, einen Strom aufzunehmen, der einen Wert zwischen dem eines Speicherkettenstroms, wenn die Speicherkette im ”1”-Zustand ist, und einen ”0”-Zustand hat. Wenn die Speicherkette z. B. im ”0”-Zustand ist, und demzufolge keinen Strom aufnimmt, kann die Referenzkette die Hälfte des Speicherkettenstroms im ”1”-Zustand aufnehmen. Demzufolge kann die Referenzkette in einer Ausführungsform doppelt so viele Speicherzellen haben, als die Speicherkette. Alternativ kann die Referenzkette die gleiche Zahl von Speicherzellen wie die Speicherkette haben, wobei einige Zellen überprogrammiert sind.
In einer Ausführungsform kann die Referenzkette den Referenzstrom erzeugen, wobei die Parameter von einer oder mehrerer der Speicherzellen so eingestellt sind, dass sie es der Referenzkette ermöglichen, den gewünschten Strom aufzunehmen. In einer Ausführungsform kann die Referenzkette aus jeder beliebigen Kombination mehrerer spezieller Ketten aufgebaut sein. In einer Ausführungsform können alle resultierenden Referenzketten in einem speziellen ”Referenzmatrix”-Block getrennt von der Speicherkettenmatrix untergebracht sein.
3 ist ein Blockdiagramm eines Speichersystems 300 in Übereinstimmung mit einer anderen Ausführungsform. Das Speichersystem 300 enthält eine Speichermatrix mit zwei identischen Speicherunterarrays 304 und 306, die durch zwei jeweilige Spaltendecoder 310 und 312 mit den Leseverstärkern 308 verbunden sind. Das Speichersystem 300 enthält außerdem Referenzmatrizen 314 und 316, die zwischen die Speichermatrix 304 bzw. 306 gekoppelt sind. In einer Ausführungsform hat jede der Referenzmatrizen 314 und 316 ihren eigenen Spaltendecoder. Die Referenzmatrizen 314 und 316 können als ”lokale Referenz”-Architektur bezeichnet werden, da sie sich nahe an den Leseverstärkern 308 befinden. Außerdem kann das Speichersystem 300 operativ mit einem Prozessor und/oder einer Speichersteuereinheit verbunden sein.
In einer Ausführungsform enthält das Speicherunterarray 304 eine Speicherbitleitung 320, und die Referenzmatrix 314 enthält eine Referenzbitleitung 322. In ähnlicher Weise enthält das Speicherunterarray eine Speicherbitleitung 324, und die Referenzmatrix 316 eine Referenzbitleitung 326.
In einer Ausführungsform kann eine einzige Referenzkette (z. B. Reihe von Speicherzellen) jedem der Leseverstärker zugeordnet sein (oder allgemeiner jeder der Speicherbitleitungen zugeordnet sein). In einer Ausführungsform können die Referenzmatrizen 314 und 316 den Referenzstrom jedem der Leseverstärker zur Verfügung stellen. In einer Ausführungsform können die Referenzmatrizen 314 und 316 den Referenzstrom direkt ohne Verwendung einer Übertragungsschaltung, wie z. B. zu einem Spiegel verbundener Transistoren, zur Verfügung stellen. Im Ergebnis vermeiden die Referenzmatrizen 314 und 316 Fehler, die durch Transistorfehlanpassung oder Fehler in der Kanallängenmodulation hervorgerufen werden. Die Referenzmatrizen 314 und 316 liefern auch den richtigen Referenzstrom an jeden der Leseverstärker ohne jeden statischen Fehler. In anderen Worten, die statische Stromdifferenz (I_str – I_ref), von der eine korrekte Leseoperation abhängt, wird nicht mehr durch irgendwelche Fehler modifiziert (d. h. aufgrund von Transistorfehlanpassungen oder Kanallängenmodulationsfehlern), die den Referenzstromwert beeinträchtigen können.
In einer Ausführungsform hat das Speichersystem 300 einen symmetrischen Aufbau, wobei die Speicherbitleitung 320 identisch sein kann zu der Speicherbitleitung 324, und wo die Referenzbitleitung 322 identisch sein kann zu der Referenzbitleitung 326. In einer Ausführungsform können die Anzahl, die Art und Dimension der Transistoren der Spaltendecoder 310 und 312, die eine gegebene Bitleitung mit dem Leseverstärker verbindet, identisch sein zu denen, die die zugehörige symmetrische Bitleitung verbindet. Wenn z. B. drei Transistoren die Speicherbitleitung 320 mit einem gegebenen Leseverstärker verbinden, können drei Transistoren des gleichen Typs und der gleichen Abmessungen die Speicherbitleitung 324 (welche symmetrisch ist zu der Speicherbitleitung 320) mit dem gleichen Leseverstärker verbinden.
In einer Ausführungsform entspricht jeder Speicherpfad (d. h. Bitleitung), die eine gegebene Speicherkette oder Referenzkette mit einem Leseverstärker verbindet, einem identischen Speicherpfad, der eine entsprechende symmetrische Speicherkette bzw. Referenzkette mit dem gleichen Leseverstärker verbindet.
In einer Ausführungsform wird das Speichersystem 300 nicht durch transiente Speicher und Referenzströme während der Leseoperation beeinträchtigt. Zur Vereinfachung der Darstellung wird das Unterarray 304 und die Referenzmatrix 314 als assoziierte Bitleitungen als Elemente der ”oberen Seite” bezeichnet. In ähnlicher Weise werden das Unterarray 306 und die Referenzmatrix 316 als assoziierte Bitleitungen als Elemente der ”unteren Seite” bezeichnet. Jeder Leseverstärker 308 ist in der Lage, eine Stromdifferenz (I_up – I_down) zu bestimmen, wobei I_up der Gesamtstrom von der oberen Seite und I_down der Gesamtstrom von der unteren Seite ist.
4A illustriert den Betrieb des Speichersystems 300 der 3 in Übereinstimmung mit einer Ausführungsform, und 4B illustriert den Betrieb des Speichersystems 300 der 3 in Übereinstimmung mit einer anderen Ausführungsform.
Es wird zunächst auf 4A verwiesen. Wenn eine obere Speicherkette adressiert ist (z. B. die Speicherbitleitung 320), kann in einem Szenario der Referenzstrom durch die untere lokale Referenzkette (z. B. die adressierte Referenzbitleitung 326) zur Verfügung gestellt werden, die mit dem gleichen Leseverstärker 308 verbunden ist. In einer Ausführungsform kann der Referenzstrom von der Referenzbitleitung 322 stammen.
In einer Ausführungsform kann die Referenzbitleitung 324 (symmetrisch zur adressierten Speicherbitleitung 320) als Blindspeicherbitleitung bezeichnet werden, und die Referenzbitleitung 322 (symmetrisch zu der adressierten Referenzbitleitung 326) kann als Blindreferenzbitleitung bezeichnet werden. Die Speicherbitleitung 324 und die Referenzbitleitung 322 können aktiviert werden, wodurch sie mit dem gleichen Leseverstärker 308 verbunden werden. Der Leseverstärker 308 kann die Blindspeicherbitleitung 324 und die Blindreferenzbitleitung 322 koppeln und sie auf die geeignete Vorspannung für die Leseoperation vorladen. Demzufolge entspricht jede Bitleitung einem Vorladestrom (wie z. B. den transienten Strömen I_tran,cell und I_tran,ref). In einer Ausführungsform haben die Bitleitungen 320, 322, 324 und 326 zugehörige transiente Ströme I₃₂₀, I₃₂₂, I₃₂₄ und I₃₂₆. In einer Ausführungsform tritt die Differenz zwischen den transienten Strömen am Eingang des Leseverstärkers 108 wie folgt auf: (Iup – Idown) = (Istr + I320 + I322) – (Iref + I324 + I326).
In einer Ausführungsform kann der Leseverstärker 308 so entworfen sein, dass jede Kopplung einer adressierten Speicherbitleitung und einer Blindspeicherbitleitung die gleiche Vorspannungsbedingung durch das gleiche Steuersignal erreicht, sobald die Leseoperation beginnt.
In einer Ausführungsform kann der transiente Strom einer gegebenen Bitleitung wie folgt gleich sein zu der ihrer zugehörigen symmetrischen (oder Blind-)Bitleitung:
I₃₂₀ = I₃₂₄ = I_tran,str und I₃₂₂ = I₃₂₆ = I_tran,ref. Dies führt zu dem Folgenden:
(I_up – I_down) = (I_str + I_tran,str + I_tran,ref) – (I_ref + I_tran,str + I_tran,ref). Dies führt zu dem Folgenden:
(I_up – I_down) = I_str – I_ref.
Dementsprechend erzeugt die Speicherbitleitung 324 einen transienten Strom, der den mit der Speicherbitleitung 320 verbundenen transienten Strom aufhebt. In ähnlicher Weise erzeugt die Referenzbitleitung 322 einen transienten Strom, der den transienten Strom, der mit der Referenzbitleitung 326 verbunden ist, aufhebt. Im Ergebnis wird die Leseverstärkerarchitektur durch die transienten Speicherstrom- und Referenzstromkomponenten nicht beeinträchtigt. In der Tat treten die transienten Ströme nicht auf, wenn der Speicherzellenzustand bestimmt wird, welcher in einer Ausführungsform nur von der Differenz zwischen dem Kettenstrom und dem Referenzstrom (z. B. I_str – I_ref) abhängt. Darüber hinaus ist sie geeignet, die richtigen Daten zu lesen, selbst während der transienten Periode der Schaltung, da die Stromdifferenz (I_up – I_down) von Anfang an richtig ist. Dadurch wird die Zugriffszeit des Speichers dramatisch beschleunigt, da es nicht mehr erforderlich ist, auf das Ende der transienten Periode zu warten, um die Daten zu lesen.
Es wird nun auf die 4B verwiesen. In einem anderen Szenario, dem entgegengesetzten Fall, ist die adressierte Speicherbitleitung die Speicherbitleitung 324 und die adressierte Referenzbitleitung die adressierte Referenzbitleitung 322. Die Speicherbitleitung 320 und die Referenzbitleitung 326 sind symmetrische Bitleitungen und funktionieren somit als Blindbitleitungen, wodurch sie lediglich ihre transienten Ströme an den Leseverstärker 308 liefern. Dies führt zu dem Folgenden: (Iup – Idown) = (Iref + I320 + I322) – (Istr + I324 + I326).
Demzufolge ist der transiente Strom einer Bitleitung gleich der symmetrischen Bitleitung, nämlich:
I₃₂₀ = I₃₂₄ = I_trans,str und I₃₂₂ = I₃₂₆ = I_tran,ref. Diese führt zu dem Folgenden:
(I_up – I_down) = (I_ref + I_tran,str + I_tran,ref) – (I_str + I_tran,str + I_tran,ref). Dies führt zu dem Folgenden:
(I_up – I_down) = I_ref – I_str.
Demzufolge erzeugt die Speicherbitleitung 320 einen transienten Strom, der den transienten Strom aufhebt, der mit der Speicherbitleitung 324 verbunden ist. In ähnlicher Weise erzeugt die Referenzbitleitung 326 einen transienten Strom, der den mit der Referenzbitleitung 322 verbundenen transienten Strom aufhebt. Das Endergebnis dieses Szenarios ist vom Betrag her das gleiche wie in dem vorherigen Szenario, aber mit entgegengesetzten Vorzeichen. Das Ergebnis wird auch nicht durch irgendeine transiente Stromkomponente beeinträchtigt.
Wie oben in den beiden Szenarios gezeigt wurde, sind die als Blindbitleitung verwendeten Bitleitungen tatsächliche Speicher- und Referenzbitleitungen des Speicherarrays und des Referenzarrays/Matrix. Demzufolge werden keine zusätzlichen Bitleitungen zur Ausnutzung ihrer transienten Ströme benötigt, und es wird keine zusätzliche Speicherchipfläche für die Implementierung benötigt.
Die beiden folgenden Szenarien illustrieren in Verbindungen mit den 5A und 5B, wie der Spaltendecoder es ermöglichen kann, dass der Speicherstrom und die Referenzkettenströme separat an jeden Leseverstärker angelegt werden können.
5A illustriert den Betrieb des Speichersystems 300 der 3 in Übereinstimmung mit einer Ausführungsform, und 5B illustriert den Betrieb des Speichersystems 300 der 3 in Übereinstimmung mit einer anderen Ausführungsform.
In 5A ist ein Szenario dargestellt, in dem sowohl die Ketten als auch die Referenzströme von der oberen Seite kommen und durch die adressierte Speicherbitleitung 320 und die adressierte Referenzbitleitung 322 zur Verfügung gestellt werden. In diesem Fall arbeiten die Speicherbitleitung 324 und die Referenzbitleitung 326 als Blindbitleitungen, um transiente Ströme zu erzeugen, die jeden mit der adressierten Speicherbitleitung 320 und der adressierten Referenzbitleitung 322 verbundenen transienten Strom aufheben. Die Ströme können wie folgt ausgedrückt werden:
(I_up – I_down) = (I_str + I_tran,str + I_ref + I_tran,ref) – (I_tran,str + I_tran,ref). Dies führt zu dem Folgenden:
(I_up – I_down) = I_str – I_ref.
Demzufolge erzeugt die Speicherbitleitung 324 einen transienten Strom, der den mit der Speicherbitleitung 320 verbundenen transienten Strom aufhebt. In ähnlicher Weise erzeugt die Referenzbitleitung 326 einen transienten Strom, der den mit der Referenzbitleitung 322 verbundenen transienten Strom aufhebt.
Unter Bezugnahme auf 5B wird ein Szenario dargestellt, in dem sowohl der Kettenstrom als auch der Referenzstrom von der unteren Seite kommt und durch die adressierte Speicherbitleitung 324 bzw. die adressierte Referenzbitleitung 326 zur Verfügung gestellt werden. In einer Ausführungsform arbeiten die Speicherbitleitung 320 und die Referenzbitleitung 322 als Blindbitleitungen. Dies führt zu dem Folgenden:
(I_up – I_down) = (I_tran,str + I_tran,ref) – (I_str + I_tran,str + I_ref + I_tran,ref). Dies führt zu dem Folgenden:
(I_up – I_down) = I_ref – I_str).
Demzufolge erzeugt die Speicherbitleitung 320 einen transienten Strom, der den mit der Speicherbitleitung 324 verbundenen transienten Strom aufhebt. In ähnlicher Weise erzeugt die Referenzbitleitung 322 einen transienten Strom, der den mit der Referenzbitleitung 326 verbundenen transienten Strom aufhebt. Wie oben gezeigt wurde, verbessern die Ausführungsformen die Leistungsfähigkeit der Leseoperationen unter Ausnutzung des transienten Stroms vorliegender Bitleitungen, ohne dass zusätzliche Bitleitungen hinzugefügt werden müssten.
In Übereinstimmung mit dem hier offenbarten System und Verfahren bietet die vorliegende Erfindung zahlreiche Vorteile. Zum Beispiel beschleunigen die Ausführungsformen dramatisch die Speicherzugriffszeit, da die Ausführungsformen die Leseoperation während einer transienten Periode ausführen können, ohne auf das Ende der transienten Periode warten zu müssen. Dies ist ein Vorteil insbesondere in Speichersystemen, in denen die Speichermatrix groß ist und lange Bitleitungen aufweist, und die Vorladephase fast die gesamte Lesezugriffszeit ausmachen kann. Die Ausführungsformen sind auch geeignet für jede andere Speicherarchitektur, wie z. B. NAND oder NOR Flash-Speicherarchitekturen.
Ein Speichersystem wurde offenbart. In einer Ausführungsform verwendet das Speichersystem eine Blindspeicherbitleitung, um einen transienten Strom zu erzeugen, der jeden transienten Strom, der mit einer adressierten Speicherbitleitung verbunden ist, aufhebt. In ähnlicher Weise verwendet das Speichersystem eine Blindreferenzbitleitung, um einen transienten Strom zu erzeugen, der jeden mit einer adressierten Referenzbitleitung verbundenen transienten Strom aufhebt. Im Ergebnis kann der Zustand einer gegebenen Speicherzelle bestimmt werden, ohne dass dies durch transiente Ströme beeinträchtigt würde.
Die vorliegende Erfindung wurde in Übereinstimmung mit den dargestellten Ausführungsformen beschrieben. Der Fachmann wird aber leicht erkennen, dass Variationen an den Ausführungsformen möglich sind, und dass jede derartige Variation innerhalb des Geistes und Umfangs der vorliegenden Erfindung liegt. Demzufolge können durch den Fachmann viele Abwandlungen vorgenommen werden, ohne vom Geist und Umfang der beigefügten Ansprüche abzuweichen.
Zusammenfassung
Ein Speichersystem wird offenbart. In einer Ausführungsform enthält das Speichersystem eine erste Bitleitung, wobei die erste Bitleitung einen ersten transienten Strom erzeugt. Das Speichersystem enthält auch einen Leseverstärker, der mit der ersten Bitleitung gekoppelt ist. Das Speichersystem enthält auch eine zweite Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die zweite Bitleitung einen zweiten transienten Strom erzeugt, der gleich ist zu dem ersten transienten Strom. Der Leseverstärker ermöglicht es, dass der erste und der zweite transiente Strom aufgehoben werden. Gemäß dem hier offenbarten System kann der Zustand einer Speicherzelle ohne nachteilige Beeinflussung durch transiente Ströme bestimmt werden.

Claims

Speichersystem umfassend: eine erste Bitleitung, wobei die erste Bitleitung einen ersten transienten Strom erzeugt; einen Leseverstärker, der mit der ersten Bitleitung gekoppelt ist; und eine zweite Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die zweite Bitleitung einen zweiten transienten Strom erzeugt, der gleich ist zu dem ersten transienten Strom, und wobei es der Leseverstärker ermöglicht, dass der erste und der zweite transiente Strom aufgehoben werden.
System nach Anspruch 1, wobei die erste und die zweite Bitleitung Speicherbitleitungen sind.
System nach Anspruch 1, wobei die erste Bitleitung identisch ist zu der zweiten Bitleitung.
System nach Anspruch 1, des Weiteren umfassend: eine dritte Bitleitung, wobei die dritte Bitleitung einen dritten transienten Strom erzeugt; einen Leseverstärker, der mit der dritten Bitleitung gekoppelt ist; und eine vierte Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die vierte Bitleitung einen vierten transienten Strom erzeugt, der gleich ist zu dem dritten transienten Strom, und wobei der Leseverstärker es ermöglicht, dass der dritte und der vierte transiente Strom aufgehoben werden.
System nach Anspruch 4, wobei die dritte und vierte Bitleitung Referenzbitleitungen sind.
System nach Anspruch 4, wobei die dritte Bitleitung identisch ist zur vierten Bitleitung.
System nach Anspruch 1, des Weiteren umfassend: ein erstes Speicherarray, wobei die erste Bitleitung eine Bitleitung des ersten Arrays ist; ein erstes Referenzarray, das mit dem ersten Speicherarray gekoppelt ist; ein zweites Referenzarray, das mit dem ersten Referenzarray über den Leseverstärker gekoppelt ist; und ein zweites Speicherarray, das mit dem zweiten Referenzarray gekoppelt ist, wobei die zweite Bitleitung eine Bitleitung des zweiten Speicherarrays ist.
System nach Anspruch 1, wobei es das Speichersystem ermöglicht, dass Leseoperationen während einer transienten Periode ausgeführt werden, ohne auf ein Ende der transienten Periode warten zu müssen.
System umfassend: einen Prozessor; und ein Speichersystem, das an den Prozessor gekoppelt ist, umfassend: eine erste Bitleitung, wobei die erste Bitleitung einen ersten transienten Strom erzeugt; einen Leseverstärker, der mit der ersten Bitleitung gekoppelt ist; und eine zweite Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die zweite Bitleitung einen zweiten transienten Strom erzeugt, der gleich ist zu dem ersten transienten Strom, und wobei der Leseverstärker es ermöglicht, dass der erste und der zweite transiente Strom aufgehoben werden.
System nach Anspruch 9, wobei die erste und die zweite Bitleitung Speicherbitleitungen sind.
System nach Anspruch 9, wobei die erste Bitleitung identisch ist zu der zweiten Bitleitung.
System nach Anspruch 9, des Weiteren umfassend: eine dritte Bitleitung, wobei die dritte Bitleitung einen dritten transienten Strom erzeugt; einen Leseverstärker, der mit der dritten Bitleitung gekoppelt ist; und eine vierte Bitleitung, die mit dem Leseverstärker gekoppelt ist, wobei die vierte Bitleitung einen vierten transienten Strom erzeugt, der gleich ist zu dem dritten transienten Strom, und wobei der Leseverstärker es ermöglicht, dass der dritte und der vierte transiente Strom aufgehoben werden.
System nach Anspruch 12, wobei die dritte und vierte Bitleitung Referenzbitleitungen sind.
System nach Anspruch 12, wobei die dritte Bitleitung identisch ist zur vierten Bitleitung.
System nach Anspruch 9, des Weiteren umfassend: ein erstes Speicherarray, wobei die erste Bitleitung eine Bitleitung des ersten Arrays ist; ein erstes Referenzarray, das mit dem ersten Speicherarray gekoppelt ist; ein zweites Referenzarray, das mit dem ersten Referenzarray über den Leseverstärker gekoppelt ist; und ein zweites Speicherarray, das mit dem zweiten Referenzarray gekoppelt ist, wobei die zweite Bitleitung eine Bitleitung des zweiten Speicherarrays ist.
System nach Anspruch 9, wobei das Speichersystem es ermöglicht, dass Leseoperationen während einer transienten Periode ausgeführt werden, ohne dass auf das Ende der transienten Periode gewartet werden müsste.
Verfahren zur Durchführung einer Leseoperation, umfassend: Erzeugen eines ersten transienten Stroms mit irgendeiner möglichen Verbindung zwischen einem Referenz- oder Speicherelement und einem Leseverstärker; Erzeugen eines zweiten transienten Stroms mit irgendeiner anderen möglichen Verbindung derart, dass der zweite transiente Strom gleich ist zu dem ersten transienten Strom; und Ermöglichen, dass der erste und der zweite transiente Strom sich aufheben, wobei ein Leseverstärker verwendet wird.
Verfahren nach Anspruch 17, des Weiteren umfassend den Schritt der Durchführung einer Leseoperation während einer transienten Periode, ohne dass auf das Ende der transienten Periode gewartet werden müsste.
Verfahren nach Anspruch 17, des Weiteren umfassend den Schritt der Erzeugung von zumindest dem ersten oder dem zweiten transienten Strom mit einer Referenzkette.
Verfahren nach Anspruch 17, wobei die Referenzkette Speicherzellen umfasst, die Parameter haben, die es der Referenzkette ermöglichen, einen gewünschten Strom zu erzeugen.
Verfahren nach Anspruch 17, wobei die Referenzkette aus einer Kombination von mehreren speziellen Ketten aufgebaut ist.