DE112006003575B4 - Verfahren und Vorrichtung für einen Nullspannungs-Prozessorschlafzustand - Google Patents

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Abstract

Verfahren, das folgendes umfasst: Einleiten (105) eines Übergangs in einen Nullspannungs-Energieverwaltungszustand für einen ersten Kern und einen zweiten Kern eines Prozessors, wobei eine an den Prozessor angelegte Betriebsspannung im Nullspannungs-Energieverwaltungszustand auf ungefähr Null Volt zu reduzieren ist; Während des Übergangs, unabhängig Speichern (110) von Zustandsvariablen des ersten Kerns und des zweiten Kerns des Prozessors in einem dedizierten Cachespeicher, der mit einer Spannung versorgt bleibt, die von einem E/A-Kontroller zugeführt wird, der mit dem Prozessor gekoppelt ist, während die an den Prozessor angelegte Betriebsspannung auf ungefähr null reduziert wird, wobei der erste Kern in einen ersten Schlafzustand eintritt, nachdem die Zustandsvariablen für den ersten Kern gespeichert sind und der zweite Kern in den ersten Schlafzustand eintritt, nachdem die Zustandsvariablen für den zweiten Kern gespeichert sind; Nach dem Speichern (110) der Zustandsvariablen im dedizierten Cachespeicher, Reduzieren (115) der Betriebsspannung auf ungefähr Null Volt, wobei der Prozessor in den Nullspannungs-Energieverwaltungszustand übergeht; und Austreten (120) aus dem Nullspannungs-Energieverwaltungszustand bei einer an den Prozessor angelegen Betriebsspannung, die höher als die ungefähr Null Volt ist.

Description

  • Die Ausführungsformen der Erfindung betreffen das Gebiet der elektronischen Systeme und der Energieverwaltung. Die Ausführungsformen der Erfindung betreffen insbesondere ein Verfahren und eine Vorrichtung für einen Nullspannungs-Prozessorschlafzustand.
  • Bei einem wachsenden Trend hin zu fortgeschrittenen Mikroprozessoren, z. B. Zentraleinheiten (CPUs), mit mehr Transistoren und höheren Frequenzen, sehen sich Computerkonstrukteure und -hersteller oft mit entsprechenden Steigerungen des Strom- und Energieverbrauchs konfrontiert. Insbesondere bei mobilen Geräten kann ein gesteigerter Energieverbrauch zu Überhitzung führen, was die Leistung in negativer Weise beeinträchtigen und die Lebensdauer der Batterie erheblich verkürzen kann. Da Batterien typischerweise eine begrenzte Kapazität aufweisen, könnte die Kapazität schneller verbraucht werden als erwünscht, wenn der Prozessor eines mobilen Geräts mehr als nötig laufengelassen wird.
  • Daher bleibt der Energieverbrauch für mobile Geräte, einschließlich Laptop-Computern, drahtlosen Handgeräten, persönlichen digitalen Assistenten, usw. ein beträchtliches Problem. Bei heutigen mobilen Geräten können zum Beispiel bestimmte Bauteile basierend auf verringerter Aktivität oder Nachfrage in Schlafzustände mit geringerer Energie versetzt werden, um dem Problem des Leistungsverlusts zu begegnen.
  • Bei einem Ansatz kann ein Betriebssystem eine eingebaute Energieverwaltungs-Softwareschnittstelle, wie Advanced Configuration and Power Interface (ACPI) (z. B. Advanced Configuration and Power Interface, Ver. X285, Juni 2004) unterstützen. ACPI beschreibt eine Energieverwaltungspolitik, die verschiedene „C-Zustände” umfaßt, die durch Prozessoren und/oder Chipsätze unterstützt werden können. Für diese Politik ist C0 als der Run-Time-Zustand definiert, in dem der Prozessor bei hoher Spannung und hoher Frequenz arbeitet. C1 ist als der Auto-HALT-Zustand definiert, in dem der Kerntakt intern angehalten ist. C2 ist als der Stop-Clock-Zustand definiert, in dem der Kerntakt extern angehalten ist. C3 ist als ein Deep-Sleep-Zustand definiert, in dem alle Prozessortakte ausgeschaltet sind und C4 ist als ein Deeper-Sleep-Zustand definiert, in dem alle Prozessortakte angehalten sind und die Prozessorspannung auf einen niedrigeren Datenerhaltepunkt verringert ist. Es wurden auch verschiedene zusätzliche tiefere Schlafenergiezustände C5...Cn vorgeschlagen. Diese zusätzlichen Energiezustände sind durch eine gleichwertige Semantik der Energiezustände C1 bis C4 aber mit unterschiedlichen Eingangs-/Ausgangslatenzen und Energieeinsparungen gekennzeichnet.
  • Beim Betrieb kann ACPI einen Zeitschlitz ermitteln, in dem keine neuen oder ausstehenden Unterbrechungen des mobilen Prozessors vorhanden sind. Die ACPI-Politik verwendet dann einen Eingangs/Ausgangscontroller (E/A) oder andere Chipsatzmerkmale, um den mobilen Prozessor in die tieferen Schlafzustände zu versetzen.
  • Nachdem der Prozessor in den tieferen Schlafzustand versetzt wurde, kann ein Unterbrechungsereignis oder eine Unterbrechung vom Betriebssystem oder einer anderen Quelle an den Chipsatz gesendet werden und der Chipsatz wird dann dem Prozessor den Austritt aus dem tieferen Schlafzustand ermöglichen. Die Fähigkeit, zwischen verschiedenen Energieverwaltungszuständen, einschließlich tieferen Schlafzuständen, überzugehen, kann die Verringerung des Leistungsverlusts und die Steigerung der Batterielebensdauer ermöglichen.
  • Gegenwärtig wird der Eintritt in tiefere Schlafzustände durch Verweisen auf eine externe Spannungsreferenz in einer Prozessor-Spannungsreglerschaltung und das Regeln auf diese Bezugsspannung vorgenommen, wenn ein „Deeper Sleep” Plattformsignal, wie das DPRSLPVR-Signal oder ein anderes ähnliches Signal durch den E/A-Controller oder eine andere integrierte Schaltung aktiviert wird. Der Spannungsregler geht dann von einer ersten Spannung in eine zweite, niedrigere Spannung über, die dem tieferen Schlafzustand zugeordnet ist. Beim Austritt aus dem tieferen Schlafzustand findet ein Spannungsübergang in die andere Richtung mit einem ähnlichen angegebenen Zeitfenster statt.
  • Wie vorhergehend erwähnt, ist das Erhalten von Schlafzuständen mit geringer Energie wichtig, um in mobilen Geräten eine bessere Batterielebensdauer zu erreichen. Der Markt der mobilen Geräte ist ein heftig umkämpftes Produktsegment und einer der Schlüsselbereiche des Fortschritts in diesem Segment sind Lösungen mit geringer Energie zur Wahrung der Batterielebensdauer.
  • Unglücklicherweise verbrauchen die bestehenden tieferen Schlafzustände für Prozessoren in mobilen Geräten immer noch einen nicht zu vernachlässigenden Betrag an Energie, da immer noch das Anlegen von Spannung an den Prozessor erforderlich ist und dieser nicht vollständig ausgeschaltet werden kann.
  • US 2003/0101362 A1 offenbart ein Verfahren und eine Vorrichtung zur Ermöglichung eines Selbst-Unterbrechungsmodus für einen Prozessor, wobei ein Triggerereignis initiiert wird, um den Prozessor in einen Niedrigenergiezustand zu versetzen. Die zu einem Kern des Prozessors zugeführte Spannung eines ersten Spannungsreglers kann auf einen niedrigeren Pegel reduziert werden, bei dem der Prozessorkern nicht betriebsbereit ist und der Prozessorzustand verloren geht. Der Prozessor kann einen Speicherbereich aufweisen, in dem der Prozessorzustand beim Eintritt in den Niedrigenergiezustand gespeichert werden kann. Dieser Speicherbereich kann durch einen zweiten Spannungsregler mit Strom versorgt werden, sodass sein Inhalt nicht verloren geht, während er sich im Niedrigenergiezustand befindet.
  • US 6,711,691 B1 offenbart ein Energiemanagement für Computersysteme. Das Energiemanagement umfasst verschiedene Energiemanagementebenen, sodass der Energieverbrauch des Computersystems vom Umfang der Arbeit abhängt der den Verarbeitungsressourcen des Computersystems auferlegt wird.
  • Es ist die Aufgabe der vorliegenden Erfindung ein Verfahren zur Energieverwaltung von Kernen eines Prozessors bereitzustellen, mit dem der Stromverbrauch des Prozessors in einem Schlafzustand weiter reduziert werden kann, sowie eine entsprechende Vorrichtung.
  • Die Aufgabe wird gelöst mit einem Verfahren mit den Merkmalen gemäß Anspruch 1 sowie mit einer Vorrichtung mit den Merkmalen gemäß Anspruch 8.
  • Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Ablaufdiagramm, das ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung zum Übergang in einen und aus einem Nullspannungs-Energieverwaltungszustand für einen Prozessor veranschaulicht.
  • 2 ist ein Blockdiagramm eines beispielhaften Systems gemäß einer Ausführungsform der vorliegenden Erfindung, das verwendet werden kann, um den Ansatz des Nullspannungs-Energieverwaltungszustands auszuführen.
  • 3 ist ein Blockdiagramm, das ein Beispiel eines dedizierten Schlafzustand-SRAM-Caches und eine SRAM-Schnittstelle gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • 4 ist ein Ablaufdiagramm, das ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, das verwendet werden kann, um in einen Nullspannungs-Prozessorschlafzustand einzutreten.
  • 5 ist ein Ablaufdiagramm, das ein Verfahren gemäß einer Ausführungsform der Erfindung veranschaulicht, das verwendet werden kann, um aus einem Nullspannungs-Prozessorschlafzustand auszutreten.
  • BESCHREIBUNG
  • In der folgenden Beschreibung werden die verschiedenen Ausführungsformen der Erfindung mit Einzelheiten beschrieben. Solche Einzelheiten werden indes zur Erleichterung des Verständnisses der Erfindung und zur Beschreibung von Ausführungsbeispielen zur Verwendung der Erfindung aufgenommen. Solche Einzelheiten sollten nicht verwendet werden, um die Erfindung auf die bestimmten beschriebenen Ausführungsformen zu beschränken, da andere Änderungen und Ausführungsformen möglich sind, ohne den Umfang der Erfindung zu verlassen. Ferner wird es für den Fachmann ersichtlich sein, daß, obgleich zahlreiche Einzelheiten dargelegt werden, um ein eingehendes Verständnis der Ausführungsformen der Erfindung bereitzustellen, diese spezifischen Einzelheiten nicht erforderlich sind, um die Ausführungsformen der Erfindung herzustellen.
  • In der folgenden Beschreibung werden zu Veranschaulichungszwecken bestimmte Komponenten, Schaltungen, Zustandsdiagramme, Softwaremodule, Systeme, Zeitabläufe, usw. beschrieben. Man wird indes verstehen, daß andere Ausführungsformen auf andere Typen von zum Beispiel Komponenten, Schaltungen, Zustandsdiagrammen, Softwaremodulen, Systemen und/oder Zeitabläufen anwendbar sind.
  • Mit Bezug auf 1 leitet in einer Ausführungsform eine integrierte Schaltungsvorrichtung, wie zum Beispiel ein Prozessor, in Block 105 einen Übergang in einen Nullspannungs-Energieverwaltungszustand ein. Der Nullspannungs-Energieverwaltungszustand kann zum Beispiel ein Deeper Sleep Zustand gemäß der Advanced Configuration and Power Interface (ACPI) Specification, Revision 2.0a vom 31. März 2002 (und veröffentlicht von Compaq Computer Corporation, Intel Corporation, Microsoft Corporation, Phoenix Technologies Ltd. und Toshiba Corporation) sein. Während dieses Übergangs wird der kritische Zustand des Prozessors gespeichert (Block 110). Der kritische Zustand des Prozessors umfaßt Zustandsvariablen, die mit dem Architektur-, Mikroarchitektur-, Fehlerbeseitigungszustand verbunden sind, und/oder ähnliche Zustandsvariablen, die mit diesem Prozessor verbunden sind. Die Betriebsspannung des Prozessors wird anschließend auf ungefähr null verringert, derart, daß der Prozessor sich in einem sehr tiefen Schlafzustand befindet, der sehr geringe Energieverbrauchseigenschaften aufweist (Block 115). Hiernach bedeutet die Bezugnahme auf den Zustand oder kritischen Zustand des Prozessors oder der CPU, daß die Zustandsvariablen, die mit dem Prozessor oder der CPU verbunden sind, darin enthalten sind.
  • Anschließend tritt der Prozessor als Reaktion auf den Empfang einer Anforderung zum Austritt aus dem Nullspannungs-Energieverwaltungszustand bei Block 120 bei einer höheren Referenzbetriebsspannung aus der Nullspannungs-Energieverwaltung aus. Die kritischen Zustandsvariablen, die mit dem Prozessor verbunden sind, werden auch wiederhergestellt (Block 125). Es sei erwähnt, daß die Referenzbetriebsspannung für einige Ausführungsformen zum Beispiel eine Mindestbetriebsspannung für einen aktiven Zustand sein kann.
  • Weitere Einzelheiten davon und andere Ausführungsformen werden in der folgenden Beschreibung bereitgestellt.
  • Ausführungsformen der Erfindung können aus Hardware, Firmware und Software oder in einer Kombination davon ausgeführt werden. Ausführungsformen der Erfindung können auch als Ganzes oder teilweise als auf einem maschinenlesbaren Medium gespeicherte Befehle ausgeführt werden, die durch mindestens einen Prozessor gelesen und ausgeführt werden können, um die hierin beschriebenen Betriebsabläufe durchzuführen. Ein maschinenlesbares Medium kann irgendeinen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form umfassen, die durch eine Maschine (z. B. einen Computer) gelesen werden kann. Ein maschinenlesbares Medium kann zum Beispiel einen Nurlesespeicher (ROM); einen Speicher mit wahlfreiem Zugriff (Random Access Memory – RAM), ein Magnetplatten-Speichermedium; ein optisches Speichermedium; Flash-Speichereinrichtungen; elektrische, optische, akustische oder eine andere Form von verbreiteten Signalen (z. B. Trägerwellen, Infrarotsignale, Digitalsignale, usw.) und andere sein.
  • 2 ist ein Blockdiagramm eines beispielhaften Systems 200, das den Ansatz des Nullspannungs-Energieverwaltungsübergangs einer oder mehrerer Ausführungsformen ausführt. Es sei erwähnt, daß 2 in 2A und 2B unterteilt ist. Das System 200 kann ein Notebook- oder Laptop-Computersystem oder irgendein unterschiedlicher Typ von mobilem elektronischem System, wie ein mobiles Gerät, ein persönlicher digitaler Assistent, ein drahtloses Telefon/Handgerät oder sogar ein nichtmobiles System, wie ein Desktop- oder Unternehmensrechensystem sein. Andere Typen von elektronischen Systemen liegen auch innerhalb des Umfangs verschiedener Ausführungsformen.
  • Das System 200 umfaßt einen Prozessor 205, einen Taktgeber 211 auf Plattformebene, einen Spannungsregler 212, der an den Prozessor 205 gekoppelt ist, einen Memory Controller Hub 215, der über einen Bus 217 an den Prozessor 205 gekoppelt ist, einen Speicher 220, der einen oder mehrere Speicher mit wahlfreiem Zugriff (Random Access Memory – RAM), Flash-Speicher und/oder einen anderen Typ von Speicher umfassen kann, einen Eingangs/Ausgangs-(E/A)Controller Hub 225, der über einen Bus 227 an den Memory Controller Hub 215 gekoppelt ist, und einen Massenspeicher 230, der über einen Bus 232 an den E/A-Controller Hub 225 gekoppelt ist. Obgleich ein System 200 in einer Ausführungsform ein mobiles Gerät mit den beschriebenen Teilsystemen sein kann, sollte man verstehen, daß das System 200 ein unterschiedlicher Typ von mobilem Gerät oder ein nichtmobiles Gerät sein kann, das mehr oder weniger als die beschriebenen Teilsysteme umfaßt.
  • In einer Ausführungsform kann der Prozessor 205 ein Mikroprozessor der Intel®-Architektur, wie zum Beispiel ein Folgeprozessor des Intel Pentium® M Prozessors sein, der einen oder mehrere Verarbeitungskerne (z. B. 320 und 322) und mindestens eine Ausführungseinheit 310 zum Verarbeiten von Befehlen umfaßt. Für solche Ausführungsformen kann der Prozessor 205 Intel SpeedStep®-Technologie oder eine andere die Energieverwaltung betreffende Technologie umfassen, die für zwei oder mehr Spannungs-/Frequenzbetriebspunkte sorgt. Eine zugeordnete Takt-/Energieverwaltungseinheit 350 kann in den Prozessor 205 aufgenommen werden, um die Übergänge zwischen zwei oder mehr der Spannungs-/Frequenzpaare zu steuern.
  • In anderen Ausführungsformen kann der Prozessor 205 ein unterschiedlicher Typ von Prozessor, wie ein digitaler Signalprozessor, ein eingebetteter Prozessor oder ein Mikroprozessor von einer unterschiedlichen Quelle sein.
  • Ferner kann der Prozessor 205 einen dedizierten Cache-Speicher 340 (z. B. einen synchronen Speicher mit wahlfreiem Zugriff-(Synchronous Random Access Memory – SRAM)) umfassen, der verwendet werden kann, um die kritischen Zustandsvariablen des Prozessors zu speichern, wenn der Prozessor in den Nullspannungs-Schlafzustand eintritt, wie beschrieben werden wird. Die Cachespeicher können in den Chip des Prozessors eingebaut oder in das gleiche Gehäuse wie der Prozessorchip gepackt werden.
  • Dort, wo Intel SpeedStep®-Technologie oder ein anderer Typ von Energieverwaltungstechnologie in dem Prozessor 205 enthalten ist, umfassen die verfügbaren Spannungs-/Frequenzpaare, die mit der Technologie verbunden sind, ein Mindestspannungs-/Frequenzpaar, die einer Betriebsspannung einer Mindestaktivitäts-Betriebsart und einer für eine vollständig funktionsfähige Betriebsart mit dem Prozessor 205 verbundenen Mindestbetriebsfrequenz entsprechen. Dies kann hierin als Mindestbetriebsspannung und Mindestbetriebsfrequenz oder Mindestaktivitäts-Betriebsart-Betriebsspannung beziehungsweise -frequenz bezeichnet werden. Auf ähnliche Weise kann eine Maximalbetriebsspannung und -frequenz definiert werden. Andere verfügbare Spannungsfrequenzpaare können als Betriebsspannungs-/Frequenzpaare oder einfach andere Spannungs-/Frequenz- oder Frequenz-/Spannungspaare bezeichnet werden.
  • Die Nullspannungs-Eintritts/Austrittslogik 354 kann auch im Prozessor 205, entweder innerhalb oder außerhalb der Energieverwaltungslogik 350, enthalten sein, um in den Nullspannungs-Schlafzustand, der hierin auch als der C6-Zustand bezeichnet wird, einzutreten und daraus auszutreten. Der Nullspannungs-Prozessor-Schlafzustand mit geringem Energieverbrauch wird hiernach mit mehr Einzelheiten beschrieben.
  • Ein Speicher 352 zur Spannungsidentifikation (VID – Voltage Identification), auf den durch die Nullspannungs-Eintritts/Austrittslogik 354 zugegriffen werden kann, kann enthalten sein, um eine Spannungsidentifikationscode-Nachschlagtabelle zu speichern. Der VID-Speicher kann ein On-Chip- oder Off-Chip-Register oder ein anderer Typ von Speicher sein und die VID-Daten können zum Beispiel über Software, Basisdaten-Austauschsystemcode 278 (Basic Input/Output System – BIOS) (der auf einem Firmware-Hub 279 oder in einem anderen Speicher gespeichert sein kann), ein Betriebssystem, andere Firmware und/oder fest eingefügten Code in den Speicher geladen werden. Alternativ kann auf eine andere Art durch die Logik 350 auf eine Software-Nachschlagtabelle, die VID und damit verbundene Daten enthält, zugegriffen werden. Die VID-Informationen können auch als Sicherungen (z. B. programmierbare ROMs (PROMs)) gespeichert werden.
  • Ein Analog-Digitalwandler (ADC) 356 kann auch als Teil der Nullspannungs-Eintritts/Austrittslogik 350 bereitgestellt werden, um einen Spannungsversorgungspegel zu überwachen und eine zugeordnete digitale Ausgabe bereitzustellen, wie unten mit mehr Einzelheiten beschrieben.
  • Der Spannungsregler 212 stellt eine Versorgungsbetriebsspannung für den Prozessor 205 bereit und kann gemäß einer Version der Intel Mobile Voltage Positioning (IMVP) Spezifikation, wie zum Beispiel der IMVP-6-Spezifikation ausgestaltet sein. Für solche Ausführungsformen ist der Spannungsregler 212 gekoppelt, um über einen Bus 235 VID-Signale vom Prozessor 205 zu empfangen, und stellt in Reaktion auf die VID-Signale über eine Signalleitung 240 eine zugeordnete Betriebsspannung für den Prozessor 205 bereit. Der Spannuungsregler 212 kann eine Nullspannungs-Schlaflogik 302 umfassen, die auf eines oder mehrere Signale reagiert, um die Spannung 240 für den Prozessor 205 auf einen Nullzustand zu verringern und dann die Spannung für den Prozessor nach dem Austritt aus dem Nullspannungs-Schlafzustand wieder zu erhöhen. Für andere Ausführungsformen kann ein unterschiedlicher Typ von Spannungsregler, einschließlich eines Spannungsreglers gemäß einer unterschiedlichen Spezifikation, verwendet werden. Ferner kann der Spannungsregler für einige Ausführungsformen mit einer anderen Komponente des Systems 200, einschließlich des Prozessors 205, integriert werden. Man sollte verstehen, daß der Spannungsregler abhängig von Konstruktionsüberlegungen in der CPU integriert sein kann oder nicht.
  • Der Memory Controller Hub 215 kann sowohl Grafik- als auch Speichersteuerungsfähigkeiten aufweisen und kann hierin alternativ als Grafik- und Memory Controller Hub (G/MCH) oder eine Northbridge bezeichnet werden. Der Grafik- und Memory Controller Hub 215 und der E/A-Controller Hub 225 (der auch als eine Southbridge bezeichnet werden kann) können gemeinsam als der Chipsatz bezeichnet werden. Für andere Ausführungsformen können Chipsatzmerkmale auf eine unterschiedliche Weise partitioniert werden und/oder unter Verwendung einer unterschiedlichen Anzahl von IC-Chips ausgeführt werden. Zum Beispiel können für einige Ausführungsformen Grafik- und Speichersteuerungsfähigkeiten unter Verwendung separater integrierter Schaltungsvorrichtungen bereitgestellt werden.
  • Der E/A-Controller-Hub 255 einer Ausführungsform umfaßt die Energieverwaltungs-Zustandssteuerlogik 242, die hierin alternativ als C-Zustandssteuerlogik bezeichnet wird. Die Energieverwaltungs-Zustandssteuerlogik 242 kann Gesichtspunkte der Steuerung der Übergänge zwischen einigen Energieverwaltungs- und/oder normalen Betriebszuständen, die mit dem Prozessor 205 verbunden sind, entweder autonom oder in Reaktion auf Betriebssystem- oder andere Software- oder Hardwareereignisse steuern. Zum Beispiel kann für Prozessoren der Intel®-Architektur, für die zumindest die aktive Betriebsart und die Energieverwaltungszustände unterstützt werden, die als C0, C1, C2 und C4 bezeichnet werden, die Energieverwaltungs-Zustandssteuerlogik 242 die Übergänge zwischen zumindest einer Teilmenge dieser Zustände unter Verwendung von einem oder mehreren von Stop Clock (STPCLK#), Processor Sleep (SLP#), Deep Sleep (DSLP#), Deeper Stop (DPRSTP#) und/oder Stop Processor (STPCPU#) Signalen teilweise steuern, wie unten mit mehr Einzelheiten beschrieben.
  • Auch kann in einer Ausführungsform Spannung vom E/A-Controller-Hub 225 (VI/O 349) für den Prozessor 205 bereitgestellt werden, um genügend Energie für den dedizierten Cache-Speicher 340 bereitzustellen, derart, daß er die kritischen Zustandsvariablen, die mit dem Prozessor 205 verbunden sind, speichern kann, während der Rest des Prozessors 205 durch die Verringerung der Betriebsspannung 240 auf einen Nullzustand ausgeschaltet wird.
  • Für andere Typen von Architekturen und/oder Prozessoren, die unterschiedliche Energieverwaltungs- und/oder normale Betriebszustände unterstützen, kann die Energieverwaltungs-Zustandssteuerungslogik 242 Übergänge zwischen zwei oder mehr unterschiedlichen Energieverwaltungs- und/oder normalen Betriebszuständen unter Verwendung von einem oder mehreren Signalen, die den in 2 gezeigten Signalen ähnlich sein oder sich davon unterscheiden können, steuern.
  • Der Massenspeicher 230 kann eines oder mehrere Compact-Disk-Nurlesespeicherlaufwerke (CD-ROM) und verbundene Scheibe/n, eines oder mehrere Festplattenlaufwerke und verbundene Platte/n und/oder eine oder mehrere Massenspeicher umfassen, auf die durch das Computersystem 200 über ein Netzwerk zugegriffen werden kann. Andere Typen von Massenspeichern, wie zum Beispiel optische Laufwerke und verbundene Medien liegen innerhalb des Umfangs verschiedener Ausführungsformen.
  • Für eine Ausführungsform speichert der Massenspeicher 230 ein Betriebssystem 245, das Code 250 zum Unterstützen einer gegenwärtigen und/oder Folgeversion der Advanced Configuration and Power Interface (ACPI) Spezifikation umfaßt. ACPI kann verwendet werden, um einige Aspekte des Energiemanagements zu steuern, wie unten mit mehr Einzelheiten beschrieben. Das Betriebssystem 245 kann ein WindowsTM oder ein anderer Typ von Betriebssystem sein, das bei Microsoft Corporation aus Redmond, Washington verfügbar ist. Alternativ kann für andere Ausführungsformen ein unterschiedlicher Typ von Betriebssystem wie zum Beispiel ein Linux-Betriebssystem und/oder ein unterschiedlicher Typ von betriebssystembasierter Energieverwaltung verwendet werden. Ferner können die hierin als mit ACPI verbunden beschriebenen Energieverwaltungsfunktionen und -fähigkeiten durch unterschiedliche Software oder Hardware bereitgestellt werden.
  • Man sollte auch verstehen, daß das System 200 eine Anzeigevorrichtung, wie eine Kathodenstrahlröhre (Cathode Ray Tube – CRT) oder Flüssigkristallanzeige (Liquid Crystal Display – LCD) zum Anzeigen von Informationen für einen Benutzer umfassen kann. Ferner kann das System 200 ein alphanumerisches Eingabegerät (z. B. eine Tastatur) umfassen, die alphanumerische oder andere Tasten umfaßt, um Informationen und Befehlsauswahlen an den Prozessor 205 zu übermitteln. Ein zusätzliches Benutzereingabegerät kann ein Cursorsteuerungsgerät wie eine Maus, eine Steuerkugel, ein Trackpad, ein Eingabestift oder Cursorsteuertasten zum Übermitteln von Richtungsinformationen und Befehlsauswahlen an den Prozessor 205 und zum Steuern der Cursorbewegung auf der Anzeigevorrichtung sein.
  • Ein anderes Gerät, das im System enthalten sein kann, ist ein Hardcopy-Gerät, das verwendet werden kann, um Befehle, Daten oder andere Informationen auf einem Medium wie Papier, Film oder ähnlichen Typen von Medien zu drucken. Ferner kann ein Tonaufnahme- und Wiedergabegerät, wie ein Lautsprecher und/oder Mikrofon (nicht gezeigt) wahlweise zur Bildung einer Audioschnittstelle im System 200 enthalten sein.
  • Wo das System 200 ein mobiles oder tragbares System ist, kann eine Batterie oder ein Batterieverbinder 225 darin enthalten sein, um Energie zum Betrieb des Systems 200 entweder ausschließlich oder bei Abwesenheit eines anderen Typs von Energiequelle bereitzustellen. Zusätzlich kann für einige Ausführungsformen eine Antenne 260 enthalten sein und zum Beispiel über eine drahtlose lokale Netzwerkvorrichtung (WLAN) 261 an das System 200 gekoppelt sein, um eine drahtlose Verbindung für das System 200 bereitzustellen.
  • Die (WLAN-)Vorrichtung 261 kann ein drahtloses Kommunikationsmodul umfassen, das ein Wireless Application Protocol verwenden kann, um einen drahtlosen Kommunikationskanal einzurichten. Das drahtlose Kommunikationsmodul kann einen drahtlosen Vernetzungsstandard, wie den Institute of Electrical and Electronics Engineers (IEEE) 802.11 Standard, IEEE-Std. 802.11-1999, veröffentlicht 1999, ausführen.
  • Man sollte verstehen, daß der Prozessor 205 von 2 in einer Ausführungsform zwischen verschiedenen bekannten C-Zuständen übergehen kann. Der normale Betriebszustand oder die aktive Betriebsart für den Prozessor 205 ist der C0-Zustand, in dem der Prozessor aktiv Befehle verarbeitet. Im C0-Zustand befindet der Prozessor 205 sich in einer Hochfrequenz-Betriebsart (HFM), in der die Spannungs-/Frequenzeinstellung durch das Maximalspannungs-/Frequenzpaar bereitgestellt werden kann.
  • Zum Energiesparen und/oder zur Verringerung der Wärmebelastung kann der Prozessor 205 zum Beispiel, immer wenn dies möglich ist, in einen Zustand mit geringem Energieverbrauch übergehen. Zum Beispiel kann der Prozessor 205 durch die Ausführung eines HALT- oder MWAIT-Befehls (nicht gezeigt) in Reaktion auf Firmware, wie Mikrocode, oder Software, wie das Betriebssystem 245, oder in einigen Fällen sogar ACPI-Software, vom C0-Zustand in den C1- oder Auto-HALT-Zustand übergehen. Im C1-Zustand können Abschnitte der Schaltungen des Prozessors 205 abgeschaltet werden und lokale Takte Tor-gesteuert werden.
  • Der Prozessor kann bei der Aktivierung (assertion) des STPCLK# oder eines ähnlichen Signals durch zum Beispiel den E/A-Controller 225 in den C2-Zustand übergehen, der auch als der Stop-Grant- oder SLEEP-Zustand bezeichnet wird. Der E/A-Controller 225 kann in Reaktion darauf, daß das Betriebssystem 245 bestimmt, daß in eine Betriebsart mit geringerem Energieverbrauch eingetreten werden kann oder sollte, und dies über ACPI-Software 250 angibt, das STPCLK#-Signal aktivieren (assert). Insbesondere können eines oder mehrere ACPI-Register (nicht gezeigt) vom E/A-Controller 225 umfasst sein, und die ACPI-Software 250 kann in diese Register schreiben, um mindestens einige Übergänge zwischen Zuständen zu steuern. Während des Betriebs im C2-Zustand können Abschnitte der Schaltungen des Prozessors 205 ausgeschaltet sein und es können interne und externe Kerntakte Tor-gesteuert werden. Für einige Ausführungsformen kann der Prozessor direkt vom C0-Zustand in den C2-Zustand übergehen.
  • Auf ähnliche Weise kann der Prozessor 205 als Reaktion darauf, daß der E/A-Controller 225 oder ein anderes Chipsatzmerkmal ein CPUSLP#-Signal und dann ein DPSLP#-Signal oder andere gleichwertige Signale aktiviert (assert), in den C3-Zustand übergehen, der auch als der Deep-Sleep-Zustand bezeichnet wird. Im Deep-Sleep-Zustand können zusätzlich zum Abschalten von internen Prozessorschaltungen sämtliche Phasenregelschleifen (PLL) im Prozessor 205 deaktiviert werden. Ferner kann für einige Ausführungsformen durch den Eingangs/Ausgangscontroller 225 ein STOP_CPU-Signal aktiviert werden und durch den Taktgeber 221 empfangen werden, um zu bewirken, daß der Taktgeber das Taktsignal CLK an die CPU 205 anhält.
  • Im System 200 von 2 kann ein Übergang in den C4-Zustand oder in einen Nullspannungs-Schlafzustand in Reaktion darauf vorgenommen werden, daß die ACPI-Software 250 zum Beispiel detektiert, daß keine ausstehenden Prozessorunterbrechungen vorhanden sind. Die ACPI-Software kann dies vornehmen, indem der ICH 225 eines oder mehrere die Energieverwaltung betreffende Signale aktiviert, wie das beispielhafte Deeper Stop (DPRSTP#) Signal und das beispielhafte DPSLP#-Signal. Das Deeper Stop (DPRSTP#) Signal wird direkt vom Chipsatz für den Prozessor bereitgestellt und bewirkt, daß die Takt/Energieverwaltungslogik 350 auf dem Prozessor eine Niederfrequenz-Betriebsart (LFM) einleitet. Für die Niederfrequenz-Betriebsart kann der Prozessor zum Beispiel zur Minimal- oder einer anderen niedrigen Betriebsfrequenz übergehen.
  • Gemäß einigen Ausführungsformen der Erfindung kann die Aktivierung des DPRSTP#-Signals wie hiernach beschrieben, ferner bewirken, daß das interne VID-Ziel auf einen Nullspannungspegel eingestellt wird, was dazu führt, daß eine Betriebsspannung von null durch den Spannungsregler 212 an den Prozessor 205 angelegt wird, derart, daß der Prozessor in einen sehr tiefen Schlafzustand übergeht, der sehr geringe Energieverbrauchsmerkmale aufweist.
  • Gemäß einer Ausführungsform der Erfindung kann eine integrierte Schaltung wie der Prozessor 205 zum Beispiel einen Übergang zu einem Nullspannungs-Energieverwaltungszustand einleiten. In einem Beispiel kann der Prozessor 205 eine Zentraleinheit (CPU) 205 sein. Ferner kann der Nullspannungs-Verwaltungszustand zum Beispiel ein tieferer Schlafzustand gemäß den ACPI-Standards sein. Während dieses Übergangs kann der kritische Zustand der CPU 205 gespeichert werden. Zum Beispiel können kritische Zustandsvariablen, die mit der CPU 205 verbunden sind, im dedizierten Cachespeicher (z. B. SRAM) 340 gespeichert werden.
  • Die Betriebsspannung der CPU 205 kann anschließend auf Null reduziert werden, derart, daß die CPU 205 sich in einem sehr tiefen Schlafzustand befindet, der sehr niedrige Energieverbrauchseigenschaften aufweist. Insbesondere kann der Spannungsregler 212, der die Nullspannungs-Schlafzustandslogik 302 verwendet, die Betriebsspannung 240 auf null reduzieren. Wie vorhergehend erörtert, kann dies gemeinsam mit der Nullspannungseintritts/Austrittslogik 354 der Takt/Energieverwaltungslogik 350 der CPU 205 erfolgen.
  • In einer Ausführungsform kann dieser Nullspannungs-Energieverwaltungszustand, wenn er in Verbindung mit den ACPI-Standards ausgeführt wird, als der C6-Zustand bezeichnet werden.
  • Danach tritt die CPU 205 in Reaktion auf den Empfang einer Anforderung zum Austritt aus dem Nullspannungs-Energieverwaltungszustand bei einer höheren Referenzbetriebsspannung aus dem Nullspannungs-Energieverwaltungszustand aus. Insbesondere kann der Spannungsregler 212 unter der Steuerung der Nullspannungseintritts/Austrittslogik 354 der CPU 205 und der Nullspannungs-Schlaflogik 302 des Spannungsreglers 212, wie vorhergehend beschrieben, die Referenzbetriebsspannung 240 auf einen zweckmäßigen Pegel anheben, derart, daß die CPU 205 richtig arbeiten kann. Die kritischen Zustandsvariablen der CPU 205 werden dann vom dedizierten Cachespeicher 340 wiederhergestellt.
  • Daher ermöglicht das Energieverwaltungsschema es der CPU 205, ihren Zustand zu speichern, den Strom abzuschalten und dann geweckt zu werden, wenn erforderlich, den kritischen Zustand wiederherzustellen und weiterzumachen, wo die CPU stehengeblieben ist. Dies kann in einigen Ausführungsformen ohne ausdrückliche Unterstützung vom Betriebssystem 245 erfolgen und kann mit einer extrem kurzen Latenzperiode erreicht werden.
  • Genauer gesagt, wird der kritische Zustand der CPU 205 in einer Ausführungsform im Nullspannungs-Prozessorschlafzustand (der gemäß den ACPI-Standards als C6-Zustand bezeichnet werden kann) im dedizierten Schlafzustand-SRAM-Cache 340 gespeichert, die durch die E/A-Energieversorgung (VI/O) 349 ausgeschaltet werden kann, während die Kernbetriebsspannung 240 für die CPU 205 auf ungefähr 0 Volt gesenkt wird. An diesem Punkt ist die CPU 205 beinahe vollständig ausgeschaltet und verbraucht sehr wenig Strom.
  • Bei einem Austrittsereignis gibt die CPU 205 dem Spannungsregler 212 an, die Betriebsspannung 240 wieder zu erhöhen (z. B. mit einem VID-Code 235), sperrt die Phasenregelschleife (PLL) wieder und schaltet die Takte über die Takt-/Energieverwaltungslogik 350 und die Nullspannungseintritts-/Austrittslogik 354 wieder ein. Ferner kann die CPU 205 einen internen RESET durchführen, um die Zustände zu löschen und dann den Zustand der CPU 205 vom dedizierten Schlafzustand-SRAM-Cache 340 wiederherstellen und die CPU 205 macht dort weiter, wo sie im Ausführungsfluß stehengeblieben ist. Diese Betriebsabläufe können in einem sehr kleinen Zeitraum (z. B. ungefähr 100 Mikrosekunden) in der Hardware der CPU 205 durchgeführt werden, derart, daß sie für das Betriebssystem 245 und die bestehende Energieverwaltungs-Softwareinfrastruktur transparent ist.
  • In einer Ausführungsform ist diese Verfahrensweise besonders für eine CPU 205 geeignet, die mehrere Prozessorkerne aufweist. In diesem Beispiel werden der Kern 320 (z. B. Kern #0) und der Kern 322 (z. B. Kern #1), d. h. eine Doppelkern-CPU als ein Beispiel erörtert. Man sollte indes verstehen, daß irgendeine geeignete Anzahl von CPU-Kernen verwendet werden kann. In der Doppelkernstruktur verwenden die CPU-Kerne 320 und 322 einen gemeinsamen Cache 330. Dieser gemeinsame Cache 330 kann zum Beispiel ein Level-2-Cache (L2) 320 sein, der von den Kernen 320 und 322 gemeinsam genutzt wird.
  • Ferner umfaßt jeder Kern 320 und 322 eine Kern-ID 321, Mikrocode 323, einen gemeinsamen Zustand 324 und einen dedizierten Zustand 325. Der Mikrocode 323 der Kerne 320 und 322 wird bei der Durchführung der Speicherungs-/Wiederherstellungsfunktionen des CPU-Zustands und für verschiedene Datenflüsse in der Leistung des Nullspannungsprozessor-Schlafzustands in Verbindung mit der Nullspannungseintritts/Austrittslogik 354 der Takt/Energieverwaltungslogik 350 der CPU 205 verwendet. Ferner wird der dedizierte Schlafzustands-SRAM-Cache 340 verwendet, um die Zustände der Kerne zu speichern, wie unten mit mehr Einzelheiten beschrieben.
  • Man wird verstehen, daß das System 200 und/oder andere Systeme von verschiedenen Ausführungsformen andere Komponenten oder Bestandteile umfassen können, die nicht in 2 gezeigt werden, und/oder nicht alle der in 2 gezeigten Bestandteile in Systemen aller Ausführungsformen vorhanden sein müssen.
  • Kurz auf 3 Bezug nehmend, ist 3 ein Blockdiagramm, das ein Beispiel des dedizierten Schlafzustand-SRAM-Caches 340 und einer SRAM-Schnittstelle 364 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Der dedizierte Schlafzustand-SRAM-Cache 340 kann Zustandsvariablen speichern, die mit dem Architektur-, Mikroarchitektur-, Debug-Zustand und Mikrocodepatch verbunden sind, wenn die CPU 205 sich im vorhergehend beschriebenen Nullspannungs-Schlafzustand (z. B. dem C6-Zustand) befindet.
  • In einem Beispiel kann die Größe des SRAM 340 8 KB pro CPU-Kern betragen und 32 Bit breit sein und durch die Takt/Energieverwaltungslogik 350 getaktet werden. Wie vorhergehend erörtert, kann der dedizierte Schlafzustand-SRAM-Cache 340 durch E/A-Spannung (VI/O 349) mit Energie versorgt werden, derart, daß seine Inhalte bewahrt werden, wenn die Betriebsspannung für die CPU 205 ausgeschaltet wird.
  • Der dedizierte Schlafzustands-SRAM 340 kann als 2K-Eingänge von jeweils 32 Bits strukturiert sein und einen ECC-Schutz für Einzelbitfehlererkennung und -korrektur aufweisen. Der Datenweg kann 32-Bit umfassen und eine 2-Zyklen-Latenz in das Array unterstützen. Wie in 3 ersichtlich, kann die SRAM-Schnittstelle 364 einen 32-Bit-Datenbus von einem Datenpuffer 370 umfassen, der 32-Bit-Daten verwendet.
  • In einem Beispiel kann eine Steuerregister-Busschnittstelle verwendet werden, um durch Verwendung einer Front-End-Clusterschnittstelle zur Verringerung der Komplexität der Adressierung des SRAM auf einfache Weise eine Schnittstelle mit dem Mikrocode zu bilden. Die Schnittstelle kann 2K-Steuerregister und ein Adressierungsschema mit zwei Ebenen verwenden. Zwei Register können zur Adressierung des SRAM definiert sein – das erste kann ein SRAM-Basisregister sein und das zweite kann ein SRAM-Datenregister sein. Mikrocode kann das Basisregister vor Beginn des Zugriffs auf den SRAM initialisieren. Der Inhalt des Basisregisters kann als ein Index in den SRAM für das nächste Lesen/Schreiben aus dem/in das Datenregister verwendet werden. Nach jedem Zugriff auf das Datenregister kann der Index in den SRAM automatisch um eins inkrementiert werden.
  • Wie in 3 veranschaulicht, kann die SRAM-Schnittstelle 364 in einem Beispiel einen Datenpuffer 370 umfassen, der 32-Bit-Daten basierend auf Lese/Schreibfreigabesignalen vom Adressdecoder 380 in und aus dem SRAM 340 puffert. Der Adressdecoder 380 kann auch eine Schreibfreigabe für das Basisregister 382 und einen Rücksetzzeiger freigeben. Das Basisregister 382 kann verwendet werden, um das Register 384 zu inkrementieren, das durch einen 12-Bit-Zeiger und eine 2-Bit-Lese/Schreib-Freigabe auf dem SRAM 340 arbeitet. Der Inhalt des Basisregisters 382 kann als ein Index in den SRAM für das nächste Lesen/Schreiben in das/aus dem Datenregister verwendet werden. Nach jedem Zugriff auf das Datenregister kann der Index in den SRAM automatisch um eins erhöht werden. Ferner kann das Register 384 den SRAM basierend auf einem Rücksetzzeiger zurücksetzen.
  • Nun wird auf 4 Bezug genommen. 4 ist ein Ablaufdiagramm, das ein Verfahren 400 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, das verwendet werden kann, um in den Nullspannungs-Prozessorschlafzustand einzutreten. In einer Ausführungsform kann die folgende Reihe von Betriebsabläufen durch den Mikrocode 323 der CPU-Kerne 320 und 322 der CPU 205 gesteuert werden. In der ACPI-Ausführungsform, die den C6-Zustand darlegt, kann der Eintritt in den Nullspannungs-Prozessorschlafzustand durch einen MWAIT-Befehl eingeleitet werden, wie vorhergehend erörtert.
  • Aus der Perspektive der Software kann jeder CPU-Kern 320 oder 322 den MWAIT-Befehl unabhängig ausführen. In einer Ausführungsform verwenden die CPU-Kerne 320 und 322 indes einen gemeinsamen L2-Cache 330 und die gleiche Spannungsebene. Daher erfordert diese Ausführungsform eine Hardware-Koordinierung in der CPU 205 für die C-Zustände auf Paketebene und insbesondere den C6-Zustand.
  • In dieser Ausführungsform kann jeder Kern 320 und 322 einen MWAIT-Befehl ausführen und der initialisierende CPU-Kern geht in einen Wartezustand (z. B. CC6) über und wartet darauf, daß der andere Kern auch in den CC6-Zustand übergeht, bevor das gesamte Paket (das z. B. die beiden Kerne 320 und 322 umfaßt) dazu übergeht, was als der Paket-C6-Schlafzustand bezeichnet werden kann.
  • Insbesondere mit Hinblick auf 4 wird eine Veranschaulichung des Eintritts in den Nullspannungs-Prozessorschlafzustand bereitgestellt. Wie in 4 gezeigt, führt jeder Kern unabhängig eine Zustandspeicherung durch, wenn der Nullspannungs-Prozessorschlafzustand eingeleitet wird. Insbesondere mit Hinblick auf einen CPU-Kern #0 320 ist der erste CPU-Kern #0 aktiv (Kreis 402) und dann wird ein Befehl für einen Nullspannungs-Schlafzustand eingeleitet (z. B. über einen Sleep- oder MWAIT-Befehl) (Kreis 404). In Reaktion darauf wird der Zustand des CPU-Kerns 320 in Kreis 406 im dedizierten Cachespeicher 340 gespeichert. Dies umfaßt den dedizierten Zustand 325 und den gemeinsamen Zustand 324. Der CPU-Kern 320 geht dann in einen ersten Schlafzustand 408 (z. B. CC6) über, in dem er darauf wartet, daß der andere Kern auch in den CC6-Zustand übergeht, bevor das ganze Paket in den Gesamtpaket-Schlafzustand (z. B. C6) übergehen kann.
  • Auf die gleiche Weise befiehlt der andere CPU-Kern (z. B. der CPU-Kern #1 322) in Kreis 414 gleichfalls einen Schlafbefehl (z. B. MWAIT) und sein Zustand (z. B. sowohl sein gemeinsamer Zustand 324 als auch sein dedizierter Zustand 325) wird auch im dedizierten Cache-Speicher 340 gespeichert (Kreis 418). In diesem Fall wird der gemeinsame Cache 330, da dies der letzte Kern ist, der in einen Schlafzustand übergeht, auch vermindert und im dedizierten Cachespeicher 340 gespeichert (Kreis 416). Dann tritt der zweite CPU-Kern 322 in Kreis 420 gleichfalls in einen Schlafzustand (z. B. CC6) ein.
  • Es sei erwähnt, daß der Mikrocode 323 der CPU-Kerne 320 und 322 allgemein wissen muß, welche Steuerregister für den Nullspannungs-Prozessorschlafzustand gespeichert und wiederhergestellt werden müssen. Die Liste der Register kann eine Teilmenge der gesamten Register auf der CPU 205 sein. Zum Beispiel kann die Liste als ein Bitvektor (z. B. 1024 Bits lang) gespeichert werden. Jedes Bit im Vektor kann einem Steuerregister in der Steuerregister-Adressbasis entsprechen. Zum Beispiel kann Mikrocode die Bitposition in die Steuerregisteradresse umwandeln und das Register speichern/wiederherstellen, wenn das Bit „1” ist, und sie überspringen, wenn das Bit „0” ist. Wenn ein Steuerregister eine besondere Handhabung erfordert, kann das Speicherungs-/Wiederherstellungsbit im Vektor auf „0” eingestellt werden und die Speicherung/Wiederherstellung durch einen besonderen Mikrocodefluß außerhalb der Hauptspeicher/Wiederherstellungsschleife gehandhabt werden.
  • Nachdem die Mikrocode-Betriebsabläufe durchgeführt wurden, wie vorhergehend erörtert, übernimmt die Nullspannungseintritts/Austrittslogik 354 der Takt/Energieverwaltungslogik 350 die Datenflüsse (z. B. C6-Flüsse). Insbesondere tritt dies ein, nachdem die Mikrocode-Betriebsabläufe hinsichtlich der Zustandsspeicherungen (406 und 418) beendet wurden und nachdem jeder CPU-Kern 320 und 322 einen individuellen Schlafzustand 408 und 420 (z. B. CC6-Zustand) erreicht hat.
  • An diesem Punkt wurde der gesamte erforderliche Zustand der CPU 205 gespeichert oder von der CPU 205 gelöscht. Die Nullspannungseintritts/Austrittslogik 354 der Takt/Energieverwaltungslogik 350 leitet dann eine externe Eintrittsequenz auf Plattformebene (z. B. C6) ein, indem ein Lesen des E/A-Registers vom ICH 225 durchgeführt wird. In einer Ausführungsform kann dies das ACPI-definierte Verfahren des Eintritts in die CPU-„C”-Zustände sein.
  • Die Folge von Ereignissen aus der Perspektive des externen Busses ab diesem Punkt ist in 4 gezeigt. Die E/A-Befehle 410 können vom ICH 225/MCH 215 ausgegeben werden. Insbesondere kann bei Kreis 430 (z. B. STPCLK#) ein Taktstopsignal aktiviert werden. Dann kann ein Schlafsignal aktiviert werden (Kreis 431) (z. B. SLP#). Ferner kann bei Kreis 432 ein Deep-Sleep-Signal aktiviert werden (DPSLP#). Diese Befehle werden in der vorhergehend beschriebenen Reihenfolge ausgegeben, derart, daß die CPU 205 durch das Abschalten ihrer internen Taktverteilung und dann der PLLs reagiert.
  • Wenn bei Kreis 435 ein Deeper-Stop-Signal (z. B. DPRSTP#) aktiviert wird, schaltet die CPU 205 seine VID auf einen Nullspannungspegel, um den Spannungsregler 212 anzuweisen, die Energieversorgung zu entfernen, und daß dies sicher ist. Dies kann als eine C6-VID bezeichnet werden. Auf diese Weise wird die Energieversorgung deaktiviert. Man sollte indes verstehen, daß anstelle von null Volt ein anderer sehr geringer Betrag einer Spannung als die VID gewählt werden kann.
  • Man sollte verstehen, daß der Spannungspegel anstatt auf einem Spannungspegel von genau null, auf einen „Pegel von ungefähr null Volt” eingestellt werden kann. Dieser Spannungspegel von ungefähr null Volt kann ein sehr niedriger Spannungspegel, wie 0,3 V oder 0.5 V, sein. In einigen Ausführungsformen kann ein solcher sehr niedriger Spannungspegel von ungefähr null die Eintritts- und Austrittslatenzen in den beziehungsweise aus dem Schlafzustand optimieren. Zusätzlich sollte man verstehen, daß der Spannungspegel von ungefähr null Volt für das System (z. B. aus Silizium) während der Herstellung (z. B. nach einem Tape-Out) gewählt und während unterschiedlicher Steppings und Revisionen der CPU unterschiedlich programmiert werden kann.
  • Das Paket von CPU-Kernen (z. B. Kern 320 und Kern 322) wird bei Kreis 440 als sich in einem Paketschlafzustand (C6) befindlich betrachtet, wenn die Betriebsspannung 240 vom Spannungsregler 212 null Volt oder einen anderen nominal niedrigen Pegel erreicht. Es sei erwähnt, daß, da kein aktives Absenken der Betriebsspannung des Geräts stattfindet, diese einfach langsam absinkt, während die Ladung aufgrund des Verlusts der CPU 205 verloren geht. So ist die CPU 205 in den Nullspannungs-Paketschlafzustand (C6) übergegangen. Man sollte verstehen, daß die vorhergehend beschriebene Folge von Betriebsabläufen in einer Vielzahl von unterschiedlichen Reihenfolgen durchgeführt werden kann und daß die vorhergehend beschriebene Reihenfolge lediglich ein Beispiel ist.
  • Nun wird Bezug auf 5 genommen. 5 ist ein Ablaufdiagramm, das ein Beispiel eines Verfahrens 500 für eine Austrittsfolge aus dem Nullspannungs-Prozessorschlafzustand veranschaulicht. Ein Austritt aus dem Nullspannungs-Prozessorschlafzustand beginnt typischerweise, wenn der Chipsatz ein Ereignis detektiert, das ein Wecken der CPU 205 erfordert – am wahrscheinlichsten ein Interrupt-Ereignis. Es sei indes erwähnt, daß der Chipsatz mit Masterzugriffen auf den Speicher vorgehen kann, ohne die CPU bei der Ausführung von Snoops zu wecken. Die Folge von externen Ereignissen und Handshakes, die zwischen dem Chipsatz und der CPU 205 während einem Austritt aus dem Nullspannungs-Prozessorschlafzustand eintreten, werden mit Bezug auf 5 erörtert. Diese Folge kann insbesondere als die Umkehrung dessen betrachtet werden, was während der vorhergehend beschriebenen Eintrittsphase erfolgt.
  • Vom Paketschlafzustand (C6) (Kreis 440) wird das Deeper-Stop-Signal (DPRSTP#) in einer Ausführungsform deaktiviert (deasserted) (Kreis 502), was derart durch die CPU 205 und die Nullspannungs-Eintritts/Austrittslogik 354 der Takt/Energieverwaltungslogik 350 detektiert wird, daß die Niederfrequenz-Betriebsart (LFM) VID an den Spannungsregler 212 gesendet wird. Dies weist den Spannungsregler 212 an, die Betriebsspannung des Kerns wieder hinauf auf die erforderliche VID zu steuern.
  • Zu einem vorbestimmten Zeitpunkt (z. B. durch die Zeitgeber im ICH 225 gesteuert) wird ein Signal zur erneuten Aktivierung der Takte aktiviert und das Deep-Sleep-Signal (DPSLP#) wird deaktiviert (Kreis 505), was die PLLs der Takt/Energieverwaltungslogik 350 startet. Danach initiiert die CPU 205 einen internen Reset (Kreis 506). Nachdem dieser Reset abgeschlossen wurde, sind die Energie und die Takte der CPU 205 wieder eingeschaltet und sie ist bereit zur Wiederherstellung der kritischen Zustandsvariablen, die mit der CPU 205 verbunden sind.
  • Als ein Beispiel wartet in der ACPI-Ausführungsform die CPU 205 typischerweise während eines C-Zustandsaustrittsereignisses bis zur Deaktivierung des STPCLK#, um intern innerhalb der CPU etwas vorzunehmen. Gemäß Ausführungsformen der vorliegenden Erfindung wird STPCLK# indes im Nullspannungs-Prozessorschlafzustand (z. B. C6) aufgrund der längeren Latenz der Wiederherstellung der Zustände, usw. außer Kraft gesetzt und es wird mit einer Zustandswiederherstellung (Kreis 510 und Kreis 530) für die entsprechenden Kerne 320 und 322 der CPU 205 als Vorbereitung des C6-Austritts begonnen, sobald die Energie und die Takte verfügbar sind. Nachdem die Zustände der Kerne 320 und 322 wiederhergestellt wurden, ist die CPU 205 bereit, um dort weiterzumachen, wo sie aufgehört hat. Der Mikrocode 323 von beiden Kernen 320 beziehungsweise 322 der CPU 205 werden zurückgesetzt (Kreise 512 und 532).
  • Keiner der CPU-Kerne 320 beziehungsweise 322 wird indes aktiv (Kreise 514 und 534) und führt Befehle aus, solange das Schlafsignal deaktiviert ist (Kreis 540) und das Stop-Clock-Signal (STPCLK#) deaktiviert ist. Nachdem das Stop-Clock indes deaktiviert wurde und das Schlafsignal deaktiviert wurde, werden sowohl die CPU 205 als auch die Kerne 320 und 322 und der Chipsatz alle eingeschaltet und sind betriebsfähig, und beide Kerne werden aktiv (Kreis 514 und Kreis 534). Die CPU 205 beginnt dann typischerweise mit einigen Codeabrufen, da ihre Caches leer sind, und beginnt dann mit den normalen Betriebsabläufen. Insbesondere werden beide Kerne im C0-Zustand geweckt. Das Betriebssystem kann bestimmen, welcher CPU-Kern die Ereignisse handhaben wird, und der andere Kern kann bald darauf wieder in einen Schlafzustand zurückversetzt werden.
  • Vorzugsweise kann die Software, wie vorhergehend erklärt, da die CPU 205 den Großteil der C-Zustandskoordinierung in Hardware ausführt, in jedem Kern ohne Softwarekoordinierung mit anderen Kernen unabhängig den Eintritt in den Nullspannungs-Prozessorschlafzustand (z. B. C6) anfordern. Insbesondere wird die durch die CPU 205 im Schlafzustand benötigte Energie durch die Verwendung des Nullspannungs-Prozessorschlafzustands (z. B. C6) auf nahezu null vermindert.
  • Auch wird in der ACPI-Ausführungsform, in der der C6-Zustand beschrieben wird, auch ein wirksames Verfahren zum Erreichen der Zustandsspeicherung und der Wiederherstellung des gemeinsamen Zustands 324 der Kerne 320 und 322 des Prozessors 205 unter Verwendung eines Kern-ID-Felds 321 offenbart. Dieses Verfahren dient als die Synchronisierung für den Kernaustritt in C0. Die Kernkennungen 321 können über Sicherungen in jedem Kern 320 und 322 fest verdrahtet sein und können jederzeit für die Kerne der CPU 205 verfügbar sein.
  • Beide Kerne 320 und 322 können den dedizierten Zustand 325 und den gemeinsamen Zustand 324 zum Zeitpunkt des Eintritts speichern. Die Kerne 320 und 322 werden vorzugsweise während der Zustandsspeicherung kein Ordnungsverfahren (wie einen Semaphor) verwenden. Am Ende der Zustandsspeicherung kann jeder Kern seine eindeutige Kernkennung 321 in einem Hardwarezustand speichern.
  • Wenn der zweite Kern seine Zustandsspeicherung abschließt, kann dieser Kern seine eindeutige Kernkennung 321 im gleichen Hardwarezustand schreiben, wodurch die Kernkennung des ersten Kerns effektiv außer Kraft gesetzt wird. Dieser Hardwarezustand, der die Kernkennung enthält, wird während des Verbleibens im C6 gespeichert, indem er durch eine immer EIN geschaltete Energiequelle mit Energie versorgt wird. Beim C6-Austritt wird es der Kernkennung, die mit der gespeicherten Kernkennung übereinstimmt, wie vorhergehend erörtert, ermöglicht, die Wiederherstellung des gemeinsamen Zustands 324 durchzuführen, wenn die Kerne 320 und 320 die Zustandswiederherstellung durchführen. Beide Kerne 320 und 322 können die Wiederherstellung des dedizierten Zustands 325 durchführen. Die Kerne werden dann auf die gespeicherte Kernkennung 321 zugreifen, um zu prüfen, ob sie die Wiederherstellung des gespeicherten Zustands durchführen müssen. Es muß nur einem Kern die Durchführung der Wiederherstellung erlaubt werden. Die anderen Kerne können warten, während der gemeinsame Zustand 324 wiederhergestellt wird. Wenn die Wiederherstellung abgeschlossen ist, gehen beide Kerne in den C0-Zustand über.
  • In einer Ausführungsform können die Kerne 320 und 322 einen Hardwaresemaphor „C6-Reihenfolgesemaphor” verwenden, um während der Wiederherstellung einen ausschließlichen Zugriff auf das Feld der Kernkennung 321 zu gewährleisten. Ein Beispiel eines Pseudocodes zur Ermöglichung des Wiederherstellens des gemeinsamen Zustands wird unten bereitgestellt:
  • Kern, der zuerst in CC6 übergegangen ist
    • Dedizierten Zustand wiederherstellen
    • C6-Reihenfolgensemaphor ergreifen
    • C6-wakeup.core ID lesen
    • C6-wakeup.core ID gegen eigene core ID abgleichen
    • Keine Übereinstimmung, Freigabe von C6-Reihenfolgensemaphor
    • Restore_Complete: Warten
    • C6-wakeup.core ID lesen
    • Wenn core ID !=00 auf Restore_Complete springen
    • Wenn core ID = 0 auf Befehl nach mwait springen
  • Kern, der zuletzt in C06 übergegangen ist
    • Dedizierten Zustand wiederherstellen
    • C6-Reihenfolgensemaphor ergreifen
    • C6-wakeup.core ID lesen
    • C6-wakeup.core ID gegen eigene core ID abgleichen
    • Abgeglichen, C6-Reihenfolgensemaphor sperren
  • Zu geteilter Zustandswiederherstellung gehen
  • Man wird verstehen, daß, obgleich Ausführungsbeispiele mit Bezug auf einen Nullspannungs–Prozessorschlafzustand beschrieben wurden, der in einen und aus einem Deeper-Sleep-C6-Zustand übergeht, der mit einer Zentraleinheit und einem Spannungsregler verbunden ist, verschiedene Ausführungsformen auf unterschiedliche Typen von Energieverwaltungskonfigurationen und/oder unterschiedliche Typen von integrierten Schaltungen angewandt werden können. Ferner liegen, obgleich in den hierin beschriebenen Ausführungsbeispielen Spannungssteuerungen unter Verwendung von VID-Signalen ausgeführt werden, andere Ansätze zum Bereitstellen von Spannungssteuerung innerhalb des Umfangs verschiedener Ausführungsformen.
  • So wurden verschiedene Ausführungsformen eines Verfahrens und einer Vorrichtung für einen Nullspannungs-Prozessorschlafzustand beschrieben. In der vorhergehenden Beschreibung wurden Ausführungsformen der Erfindung mit Bezug auf spezifische Ausführungsbeispiele davon beschrieben.

Claims (18)

  1. Verfahren, das folgendes umfasst: Einleiten (105) eines Übergangs in einen Nullspannungs-Energieverwaltungszustand für einen ersten Kern und einen zweiten Kern eines Prozessors, wobei eine an den Prozessor angelegte Betriebsspannung im Nullspannungs-Energieverwaltungszustand auf ungefähr Null Volt zu reduzieren ist; Während des Übergangs, unabhängig Speichern (110) von Zustandsvariablen des ersten Kerns und des zweiten Kerns des Prozessors in einem dedizierten Cachespeicher, der mit einer Spannung versorgt bleibt, die von einem E/A-Kontroller zugeführt wird, der mit dem Prozessor gekoppelt ist, während die an den Prozessor angelegte Betriebsspannung auf ungefähr null reduziert wird, wobei der erste Kern in einen ersten Schlafzustand eintritt, nachdem die Zustandsvariablen für den ersten Kern gespeichert sind und der zweite Kern in den ersten Schlafzustand eintritt, nachdem die Zustandsvariablen für den zweiten Kern gespeichert sind; Nach dem Speichern (110) der Zustandsvariablen im dedizierten Cachespeicher, Reduzieren (115) der Betriebsspannung auf ungefähr Null Volt, wobei der Prozessor in den Nullspannungs-Energieverwaltungszustand übergeht; und Austreten (120) aus dem Nullspannungs-Energieverwaltungszustand bei einer an den Prozessor angelegen Betriebsspannung, die höher als die ungefähr Null Volt ist.
  2. Verfahren nach Anspruch 1, das ferner das Wiederherstellen (125) der Zustandsvariablen des Prozessors nach dem Austreten aus dem Nullspannungs-Energieverwaltungszustand umfasst.
  3. Verfahren nach Anspruch 1, wobei das Speichern der Zustandsvariablen des Prozessors ferner das Speichern der Zustandsvariablen des Prozessors, durch Microcode aufweist, der auf einem Kern des Prozessors ausgeführt wird, wobei der Microcode auf eine Liste von Registern zugreift, die einer Untergruppe aller Register des Prozessors entspricht, die in dem bestimmten Cachespeicher gespeichert werden sollen.
  4. Verfahren nach Anspruch 1, wobei der Prozessor mindestens einen ersten Kern und einen zweiten Kern umfasst.
  5. Verfahren nach Anspruch 4, das ferner das Speichern sowohl eines Zustands des ersten Kerns als auch eines Zustands des zweiten Kerns, wenn der Prozessor in den Nullspannungs-Energieverwaltungszustand übergeht, und das Synchronisieren der Wiederherstellung des Zustands des ersten Kerns und des Zustands des zweiten Kerns umfasst.
  6. Verfahren nach Anspruch 1, das ferner das Überwachen eines gegenwärtigen Spannungspegels während des Übergangs in den Nullspannungs-Energieverwaltungszustand umfasst.
  7. Verfahren nach Anspruch 6, wobei das Überwachen des gegenwärtigen Spannungspegels ferner folgendes umfasst: Bestimmen des gegenwärtigen Spannungspegels des Prozessors unter Verwendung eines Analog/Digitalwandlers (ADC); Bereitstellen einer digitalen Darstellung einer Spannungsidentifikation (VID) basierend auf dem festgestellten gegenwärtigen Spannungspegel für einen Spannungsregler, wobei der Spannungsregler die Betriebsspannung für den Prozessor bereitstellt; und Bestimmen, ob der gegenwärtige Spannungspegel höher ist als die Betriebsspannung, durch Vergleichen entsprechender VIDs.
  8. Vorrichtung, die folgendes umfasst: einen Prozessor (205) mit einem ersten und einem zweiten Kern und einem dedizierten Cachespeicher (340), der dem Prozessor (205) zugeordnet ist; und einen Spannungsregler (212), der an den Prozessor (205) gekoppelt ist, um eine Betriebsspannung für den Prozessor (205) bereitzustellen, wobei der erste Kern und der zweite Kern in Reaktion auf eine Initiierung eines Übergangs in einen Nullspannungs-Energieverwaltungszustand für den Prozessor (205) Zustandsvariablen, die mit dem Prozessor assoziiert sind, im dedizierten Cachespeicher (340) unabhängig speichern sollen, wobei der erste Kern in einen ersten Schlafzustand eintreten soll, nachdem die Zustandsvariablen für den ersten Kern gespeichert sind und der zweite Kern in den ersten Schlafzustand eintreten soll, nachdem die Zustandsvariablen für den zweiten Kern gespeichert sind; wobei der Spannungsregler (212) betriebfähig ist, um die an den Prozessor (205) angelegte Betriebsspannung während des Übergangs in den Nullspannungs-Energieverwaltungszustand für den Prozessor (205) nach einem Speichern der mit dem Prozessor assoziierten Zustandsvariablen im dedizierten Cachespeicher (340) auf ungefähr Null Volt zu reduzieren, wobei der Prozessor in den Nullspannungs-Energieverwaltungszustand übergeht, wobei der dedizierte Cachespeicher (340) betriebsfähig ist, um die Zustandsvariablen zu empfangen, die mit dem Prozessor verbunden sind, wobei der dedizierte Cachespeicher mit einer Stromquelle eines Eingabe/Ausgabe-Kontrollers gekoppelt ist, der mit dem Prozessor gekoppelt ist, der mit Strom versorgt bleibt, während die an dem Prozessor angelegte Betriebsspannung auf ungefähr Null Volt reduziert wird.
  9. Vorrichtung nach Anspruch 8, wobei der Spannungsregler (212) nach dem Austritt aus dem Nullspannungs-Energieverwaltungszustand betriebsfähig ist, um die an den Prozessor (205) angelegte Betriebsspannung durch Lieferung einer Spannung, die höher ist als die ungefähr Null Volt, auf einen Betriebsspannungszustand zu erhöhen und der Betriebszustand des Prozessors (205) vom dedizierten Cachespeicher (340) wiederhergestellt wird.
  10. Vorrichtung nach Anspruch 8, wobei der dedizierte Cachespeicher (340) ein synchroner Speicher mit wahlfreiem Zugriff (Synchronous Random Access Memory – SRAM) innerhalb eines Pakets ist, das den Prozessor (205) enthält.
  11. Vorrichtung nach Anspruch 8, wobei der Prozessor (205) mindestens einen ersten Kern (320) und einen zweiten Kern (322) umfasst.
  12. Vorrichtung nach Anspruch 11, wobei der erste Kern (320) eine erste eindeutige Kennung aufweist und der zweite Kern (322) eine zweite eindeutige Kennung aufweist und der dedizierte Cachespeicher (340) die Zustandsvariablen eines bestimmten Kerns basierend auf der eindeutigen Kennung dieses bestimmten Kerns wiederherstellt.
  13. Vorrichtung nach Anspruch 12, wobei der dedizierte Cachespeicher (340) Zustandsvariablen des Kerns (320, 322) wiederherstellt, der der letzte Kern war, der seine Zustandsvariablen im dedizierten Cachespeicher (340) gespeichert hat.
  14. Maschinenlesbares Speichermedium, das darauf gespeicherte Befehle aufweist, die, wenn sie durch eine Maschine ausgeführt werden, bewirken, dass die Maschine die Betriebsabläufe durchführt, die folgendes umfassen: Einleiten (105) eines Übergangs in einen Nullspannungs-Energieverwaltungszustand für einen ersten Kern und einen zweiten Kern eines Prozessors, wobei eine angelegte Betriebsspannung im Nullspannungs-Energieverwaltungszustand auf ungefähr null zu reduzieren ist; Während des Übergangs, unabhängig Speichern (110) von Zustandsvariablen des ersten Kerns und des zweiten Kerns des Prozessors in einem dedizierten Cachespeicher, der mit einer Spannung versorgt bleibt, die von einem E/A-Kontroller zugeführt wird, der mit dem Prozessor gekoppelt ist, während die an den Prozessor angelegte Betriebsspannung auf ungefähr null reduziert wird, wobei der erste Kern in einen ersten Schlafzustand übergeht, nachdem die Zustandsvariablen für den ersten Kern gespeichert sind und der zweite Kern in den ersten Schlafzustand übergeht, nachdem die Zustandsvariablen für den zweiten Kern gespeichert sind; Nach dem Speichern (110) der Zustandsvariablen im dedizierten Cachespeicher, Reduzieren (115) der Betriebsspannung auf ungefähr Null Volt, wobei der Prozessor in den Nullspannungs-Energieverwaltungszustand übergeht; Austreten (120) aus dem Nullspannungs-Energieverwaltungszustand bei einer höheren Betriebsspannung; und Wiederherstellen (125) der Zustandsvariablen von dem Speicher nach dem Austreten aus dem Nullspannungs-Energieverwaltungszustand.
  15. Maschinenlesbares Speichermedium nach Anspruch 14, wobei das Speichern der Zustandsvariablen ferner Befehle umfasst, um die Zustandsvariablen durch Mikrocode zu speichern, der in einem Kern des Prozessors ausgeführt wird, wobei der Mikrocode eingerichtet ist, um auf eine Liste von Registern zuzugreifen, die einer Untergruppe aller Register des Prozessors entsprechen, um den dedizierten Cachespeicher zu speichern.
  16. Maschinenlesbares Speichermedium nach Anspruch 15, wobei der Cachespeicher ein synchroner Speicher mit wahlfreiem Zugriff (Synchronous Random Access Memory – SRAM) ist.
  17. Maschinenlesbares Speichermedium nach Anspruch 14, das ferner Befehle zum Überwachen eines gegenwärtigen Spannungspegels während des Übergangs in den Nullspannungs-Energieverwaltungszustand umfasst.
  18. Maschinenlesbares Speichermedium nach Anspruch 14, das ferner Befehle zum Speichern von sowohl Zustandsvariablen eines ersten Kerns als auch von Zustandsvariablen eines zweiten Kerns eines Prozessors beim Übergehen in den Nullspannungs-Energieverwaltungszustand umfasst.
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