JPH0195355A

JPH0195355A - マルチプロセッサシステム

Info

Publication number: JPH0195355A
Application number: JP62252713A
Authority: JP
Inventors: Toshiya Takahashi; 俊哉高橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-07
Filing date: 1987-10-07
Publication date: 1989-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、マルチブロセ・・・サシステムに係り、特
にブロセ・・−サ［！ダウン時ＱＩシステム停止時間）
改善に関するものである。

〔従来の技術］マルチプロセー、廿システムは、独立のプロ±６．。

廿（演算装置）を複数含有するコンピュータシステムで
あり、１台のブロセ、・、廿がクランしたときに、他の
ブロセ・・ｐサヘアクセスを移行することでシステム全
体を停止させることなくシステム機能を維持する、いわ
ゆる二重糸システムという特徴を有している。

まＴこ、マルチブロセ・・・廿システムは、共通メモリ
のアクセスが競合したｅｒ−−一方のブロヤー、＋にバ
スの使用権を与え、他方のプロセッサを待Ｔこせるとい
う調停を行なうバスアービタを有しＴいる。

第２図は上記バスアービタを有し１こ従来のマルチブロ
セ・・−サシステムの構成図であり、図に東７−１で、
翰ハマルチブロセーサシステムＣζおけるユニ、・トＤ
であり、ブロセ・・すＡ（ｌａ）と！ｌ！源回路Ａ（１
ｈ）を有している。、＠はユニ、、、　トＦであり、同
じくプロセッサＢ（２ａ）と電源回路Ｂ　（２ｂ）とを
有している。＠はユニー１トＥであり、上記各ブロセ・
・・すＡ、Ｂ（ｌａ）、（２Ｂ）のパスライン（８）、
　（９）。

α０毎の’Ｉｆ！＃断バスコントロール回路Ａ、　Ｂ（
７）、　（７Ｂ）。

バスアービタ（４）、システムの共通メモリである２ボ
ートメモリ（５）およびバー・ファー・ブ電象回路（６
）より構成さ第１ている。なお、各ブロモ・・＋Ａ、　
Ｂ（ｌａ）（２Ｂ）、？ボートメモリ（５）、バスアー
ビタ（４）および電ｓ断バスコントロール回路Ａ、Ｂ（
７）、（７Ｂ）は、アドレスバス（８）、データバス（
９）、コントロールバスαＱを介して接続されている。

次に、上記構成によるマルチブロセーｔサシステムの動
作を説明する　今、ユニー・トＤＣ２１３側のブロモ・
−サム（ｌａ）とユニ・・・トＦＣ２１）側のブｏ　セ
−ｈ　４ｆ　Ｂ翰力）ら、略同時にリード又はライト要
求が出され、ブロモ、・、すＡ（ｌａ）の要求をバスア
ービタ（４）が選択スると、バス使用権はブロモ−ＧＡ
（ｌａ）に付加され、２ボートメモリ（５ンをアクセス
するこｌｌｒなる。そして、メモリアクセス最中にプロ
七っすＡ　（ｌ　ａ　）の１１＠回路Ａ　（１ｈ　）　
カｆｌａ停等０１１１源タウンを起こすと、２ホードメ
モリ（５）はユニ〜トＥ＠のバーＩクア、・−ブ電源回
路（６）によってバ今りア・・・ブされデータは保持さ
れる。

次に、市ｔＤ：’断パスコントロール回路Ａ　（７）　
ｆでよって、処理中のブロモ、・・廿Ａ　（ｌａ）のリ
ード又はう、ｆ）４＋イクルをｍ　Ｉｌｌ　的に終了し
てバスアービタ（４）を關放し、ブａセー・すＢ（２ａ
）側からのリード又はライト廿イクルを実行する。そＯ
）後、引き続きブロモ・・・すＢ（２ａ）から２ボート
メモリ（５）に要求が出されても通常の処理は行われる
が、ブロモ・・サム（１ａ）側に電妙断が発生し１ここ
とはわからない。

そこで、ユニ、、）Ｅ（イ）の２ボートメモリ（５）上
に確認用のフラグを設定し、こσ）フラグかある一定時
間を経過しても完了しないことを確認して、ユニー、ト
Ｄ＠に側のブロセー１すＡ（ｌａ）がタウン状態である
ことを認識している。

〔発明が解決しようとする問題点〕

従来のマルチブロセー、廿システムは以上のように構成
されている０・で、一方のブロモ・・・すか瞬停等でダ
ウン状態となつＴこ場合−ζは、２ボートメモリ（５）
に設定されＴこフうグによ−て認識しなけれはならず、
この結果、他方のブロセーｊすが、一方のブロモ１．廿
のダウン状態を認識するまでに時間が力）かり、これに
よってシステムの停止時間が長くなるといら問題点があ
つＴこ。

この発明は上記のような問題点を解消する１こめになさ
れＴこもので、一方Ｏ）ブロモ−ｌ−１＋がダウン状態
となうにことを他方のプロセッサＧで瞬時Ｃζ認識させ
２．ことで、システムの停止時間を−早く回復すること
ができるマルチブロモ・・サシステムを得ることを目的
とする。

〔問題点を解決するＴコめの手段〕

この発明に係るマルチブロモ・り廿システムは、共通メ
モリに対してアクセス中のブロモ−Ｉすに電＃避断が生
じＴこ時、共通メモリをバ・・クア・・ブするバ咋りア
ーｐブ電伽回路さ、上記ブロセーサのアクセスを強制終
了して次優先順位のブロセー、→ｔをアクセス可能にす
る電＃１折バスコントロール回路と、電−速断時の信号
を保持するフリー・ブフロ〜ブの信号を次優先順位のプ
ロ七っすに対して割り込みを行う割り込み回路とを備え
たものである。

〔作用〕

この発明においては、フリーｐブフローＪブによりアク
セス中のブロセー・廿の電源遮断信号が保持され、この
信号が割り込み回路によって次優先順位のプロ十−１す
に入力されることで、次優先順位のブロモ−１すがアク
セス中のプロセッサのｗｔ孕遍断を認識する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。角１
図において、（１）はマルチブロモ−・サシステムのユ
ニートＡであり、ブロセー、ＧＡ（ｌａ）、電柳回路Ａ
（ｌｂ）および割り込み回路Ａ（ｌａ）を有している。

（２）はユニっトＣであり、同じくブロモ−・廿Ｂ（２
Ｂ）、電迦回路ＪＩＳ　（２ｂ）および割り込み回路Ｂ
（２０）を有している。（３）はユニ、、）Ｂであり、
上記各プロ士−・すＡ、　Ｂ　（ｌａ）、　（２ａ）　
（７）パスライン（８）、　（９）、　ＱＯ毎のｗ鋳断
パスコントロール回路Ａ、Ｂ（７）、（７＆）、バスア
ービタ（４）、シス＋Ａ１７）共ａメモリである２ボー
ト−メモ！ｊ（５）、バー・クア匈ブ電酋回路（６）お
よび電の断信号保持用フリー、フッＯ−、フ（１１）、
　　（１１りより構成されている。まＴコ、各ブロモ・
・廿Ａ、Ｂ（ｌＢ）、（２１，２ボートメモ！ｊ　（５
）　、バスアービタ（４）およびＷ油断コントロールバ
スＡ、Ｂ（７）、（７１ｋ）は、アドレスバス（８）。

データバス（９）　、コントロールバスＱＯを介して接
続されている。

次に、上記構成に従って動作を説明する。今、二ニーＪ
トＡ（１）側のブロセーＪすＡ（ｌＢ）とユニートＣ（
２）側のプロ十−・すＢ（２１ｋ）から、略同時にリー
ド又はライト要求が出さ杆、プロセー・すＡ（ｌａ）の
要求をバスアービタ（４）が選択すると、バス使用権は
プロセッサＡ（ｌａ）に付加され、２ポートメモリ（５
ンヲアクセスすることになる。そして、メモリアクセス
最中６ζプロセ・・すＡ（ｌａ）の電源回路Ａ（ｌｈ）
が瞬停等で電源ダウンを起こすと、２ポートメモリ（５
）はユニー、トＢ（３）のバー１クアー、ブ電源回路（
６）によってバーｊクア、・−ブされ、データは保持さ
れる。

次に、電諒断バスコントロール回路Ａ　（７）によって
、処理中のプローｔ−、＋Ａ　（１ａ　）のリード又は
ライトサイクルを強制的に終了してバスアービタ（４）
を開放し、ブロセー、＋Ｂ（２ａ）側からのリード又は
ライトサイクルを実行する。まＴこ、ブロセー１すＢ（
２ａ）の割り込み受付はタイミングは、サイクルの切れ
目で行なわれるものとすると、前記電源ダウン時に電源
ダウンの信号がＷｆｌｉｉｌ断信号保持用フリー１ブフ
ロー・ブαυで保持され、このサイクル終了以降に割り
込み回路（２Ｃ）を介してプロセッサＢ（２ａ）に割り
込みが発生し、１０断が認識される。そして、ブロモ・
・・すＢ（２ａ）は、ｓｅｔ断を認識しｒコ時点で前記
電源断信号保持用フリ・・・ブフロ噌ブαυをリセ・リ
ドする。　□ し１こがって、アクセス中にユニ、＝　）　Ａ（１）側
ノ１１Ｅ魚が落ちてもデータは消えることなく保持され
るとともに、リード又はライト処理において、ブロモ、
・、廿Ｂ（２ａ）がロ、ツク状態になることもない。

つまり、電源が落ちｒこときの信号がフリー１ブフロ・
・ブαυで保持され、この信号がユニー、トＣ（２）の
割り込み回路Ｂ（２Ｇ）を介してプロセッサＢ　（２ａ
　）に送られるので、ブロモ、ＨＪすＢ（２ａ）ｌ！二
ユニー１トＡ（１）側の電源ダウンを瞬時に認識するこ
とができるのである。

なお、上記ではユニー、）−Ａ（１）側がｔｔｔ源ダウ
ンした場合について述べたが、ユニー、ト（３（２）側
が電源タウンした場合でも、その動作は上記実施例から
容易に類推できるので説明を省略する。

また、上記実施例では、２ボートメモリユニ・Ｉトにつ
いて説明したが、複数台のブロモ、Ｉすからのアクセス
可能なコモンメモリユニー１トであってもよく、上記実
施例と同様の効果を奏する。

〔発明の効果〕

以上のようにこの発明によれば、アクセス中のプロセッ
サが電源遮断した時点で、次優先順位のブロセーｊすに
ｗＩｔ６遮断発生を認識させるように構成したので、シ
ステムの停止時間が短縮できるマルチブロモ・・サシス
テムが得られる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマルチプロセー・サ
システムを示す構成図、第２図は従来のシステムを示す
構成図である。図において、（ｌａ）、（２Ｂ）はブロモ＋ｌす、（１
８）。（２Ｃ）は割り込み回路、（５）は２ポートメモリ、（
６）はバー・クア・・ブ電酋回路、（７）、（７８）は
電酋断バスコントロール回路、αＬ　　（ｌｌ＆）はフ
リーノブフロー違ブである。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

マルチプロセッサシステムの共通メモリに対してアクセ
ス中のプロセッサに電源遮断が発生した際、上記共通メ
モリをバックアップしてデータを保持するバックアップ
電源回路と、上記プロセッサのアクセスを強制的に終了
して次優先順位のプロセッサをアクセス可能状態とする
電源断バスコントロール回路と、上記電源遮断時の信号
を保持するフリップフロップと、このフリップフロップ
からの信号を上記次優先順位のプロセッサに電源遮断発
生信号として割り込みを行う割り込み回路とを備えたマ
ルチプロセッサシステム。