CN104965581A - 用于零电压处理器休眠状态的方法和设备 - Google Patents

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Abstract

本申请涉及“用于零电压处理器休眠状态的方法和设备”。本发明的实施例涉及用于零电压处理器休眠状态的方法和设备。处理器可包括专用高速缓冲存储器。电压调节器可耦合到处理器以向处理器提供工作电压。在转变到处理器的零电压功率管理状态期间，电压调节器施加到处理器的工作电压可减小到近似零，并且与处理器关联的状态变量可保存到专用高速缓冲存储器。

Description

用于零电压处理器休眠状态的方法和设备
本分案申请的母案申请日为2006年12月18日、申请号为200680050111.7、发明名称为“用于零电压处理器休眠状态的方法和设备”。
相关申请的交叉参考
本申请涉及由发明人Kurts等人转让给英特尔公司的2004年8月31日提交的美国申请No.10/931565、由发明人Naveh等人转让给英特尔公司的2004年9月3日提交的美国申请No.10/934034、由发明人Naveh等人转让给英特尔公司的2004年12月28日提交的美国申请No.11/024538、由发明人Naveh等人转让给英特尔公司的2004年7月27日提交的美国申请No.10/899674以及由发明人Jahagirdar转让给英特尔公司的题为“Method and System for Optimizing Latency of Dynamic Memory Sizing”的同时提交的专利申请(案卷编号042390.P22076)。
技术领域
本发明的实施例涉及电子系统和功率管理领域。更具体来说，本发明的实施例涉及用于零电压处理器休眠状态的方法和设备。
背景技术
随着向具有更多晶体管和更高频率的高级微处理器如中央处理单元(CPU)发展的趋势继续增长，计算机设计者和制造商往往面临功耗和能耗的相应增大。特别是在移动装置中，增大的功耗可能导致过热，这可负面地影响性能，并且可能极大地降低电池寿命。由于电池 通常具有有限的容量，因此，运行移动装置的处理器大于必需的可能比预期更快地耗尽容量。
因此，功耗仍旧是包括膝上型计算机、无线手机、个人数字助理等在内的移动装置的重要问题。例如，在当今的移动装置中，为了解决功率损耗有关问题，可根据减少的活动或需求使某些组件进入较低功率休眠状态。
对于一种方法，操作系统可支持内置功率管理软件接口，例如高级配置和电源接口(ACPI)(例如高级配置和电源接口，Ver.x285，2004年6月)。ACPI描述一种功率管理策略，其中包括处理器和/或芯片组可支持的各种“C状态”。对于这个策略，C0被定义为“运行时间”状态，其中处理器工作在高电压和高频。C1被定义为“自动暂停”状态，其中在内部停止内核时钟。C2被定义为“停止时钟”状态，其中在外部停止内核时钟。C3被定义为“深休眠”状态，其中关闭所有处理器时钟，以及C4被定义为“更深休眠”状态，其中停止所有处理器时钟并将处理器电压降到更低的数据保持点。还提出了各种附加的更深休眠功率状态C5…Cn。这些附加功率状态的特征在于C1至C4功率状态的等效语义，但具有不同的进入/退出等待时间和功率节省。
在操作中，为了进入更深休眠状态，ACPI可检测不存在对移动处理器的新或未决中断的时隙。然后，ACPI策略使用输入/输出(I/O)控制器或其它芯片组特征使移动处理器进入更深休眠状态。
一旦使处理器进入更深休眠状态，就可把来自操作系统或另一个源的中止事件或中断发送给芯片组，然后芯片组将允许处理器退出更深休眠状态。在包括更深休眠状态在内的各种功率管理状态之间进行转变的能力可使功率损耗能够减小并使电池寿命能够增大。
目前，通过在处理器电压调节器电路中参考外部电压参考，并且每当I/O控制器或其它集成电路断言平台“更深休眠”信号、如DPRSLPVR信号或其它类似信号时调节到这个参考电压，来完成进入更深休眠状态。然后，电压调节器从第一电压转变到与更深休眠状 态关联的第二较低电压。在退出更深休眠状态时，在另一方向的电压转变随类似指定时间窗口发生。
如前面所述，获得低功率休眠状态对于实现移动装置中更好的电池寿命是重要的。移动装置市场是激烈竞争的产品空间，并且这个空间的发展的关键领域之一是保持电池寿命的低功率解决方案。
可惜，移动装置中处理器的现有更深休眠状态仍消耗大量功率，因为电压仍需要施加到处理器，并且无法完全断开。
发明内容
根据第一实施例，提供了一种系统，其包括：
图形处理器； 
无线通信模块；
存储器控制器；以及
多核处理器，所述多核处理器包括：
第一处理器核，所述第一处理器核保存所述第一处理器核的状态并且进入所述第一处理器核断电所采用的模式；
第二处理器核，所述第二处理器核保存所述第二处理器核的状态并且进入所述第二处理器核断电所采用的模式；以及
高速缓存存储器，所述高速缓存存储器在所述第一处理器核断电时被供电；
其中所述第一处理器核响应于所述第一处理器核转变到对所述第一处理器核供电所采用的模式而恢复所述第一处理器核的所保存状态，并且所述第二处理器核响应于所述第二处理器核转变到对所述第二处理器核供电所采用的模式而恢复所述第二处理器核的所保存状态。
根据第二实施例，提供了一种移动系统，其包括：
大容量存储装置，用于存储操作系统；
电池；
图形处理器； 
无线通信模块；
存储器控制器；以及
多核处理器，所述多核处理器包括：
第一处理器核，所述第一处理器核保存所述第一处理器核的状态并且进入所述第一处理器核断电所采用的模式；
第二处理器核，所述第二处理器核保存所述第二处理器核的状态并且进入所述第二处理器核断电所采用的模式；以及
高速缓存存储器，所述高速缓存存储器在所述第一处理器核断电时被供电；
其中所述第一处理器核响应于所述第一处理器核转变到对所述第一处理器核供电所采用的模式而恢复所述第一处理器核的所保存状态，并且所述第二处理器核响应于所述第二处理器核转变到对所述第二处理器核供电所采用的模式而恢复所述第二处理器核的所保存状态。
根据第三实施例，提供了一种系统，其包括：
存储器控制器；
I/O控制器；
时钟发生器；以及
多核处理器，所述多核处理器包括：
共享L2高速缓存存储器；
存储器，用于存储电压识别值；
第一处理器核；和
第二处理器核；
其中所述第一处理器核和所述第二处理器核均支持核C6(CC6)状态，其中对应处理器核的核状态保存到高速缓存存储器；并且
其中所述多核处理器支持封装休眠状态(C6)，其中锁相环(PLL)要掉电并且提供给所述多核处理器的电压电平在所述第一处理器核 和所述第二处理器核进入所述核C6(CC6)状态之后要转变成对应于所述电压识别值的值。
根据第四实施例，提供了一种系统，其包括：
存储器控制器；
I/O控制器；
时钟发生器；以及
多核处理器，所述多核处理器包括：
共享L2高速缓存存储器；
存储器，用于存储电压识别值；
第一处理器核；和
第二处理器核；
其中所述第一处理器核和所述第二处理器核均支持核C6(CC6)状态，其中对应处理器核的核状态保存到高速缓存存储器；并且
其中所述多核处理器支持封装休眠状态(C6)，其中锁相环(PLL)要掉电并且提供给所述多核处理器的电压电平在所述第一处理器核和所述第二处理器核进入所述核C6(CC6)状态之后要转变成对应于所述电压识别值的值。
附图说明
图1是示出根据本发明的一个实施例转变入和转变出处理器的零电压功率管理状态的过程的流程图。
图2A和2B是根据本发明的一个实施例可用于实现零电压功率管理状态方法的示范系统的框图。
图3是示出根据本发明的一个实施例的专用休眠状态SRAM高速缓存和SRAM接口的一个示例的框图。
图4是示出根据本发明的一个实施例可用于进入零电压处理器休眠状态的过程的流程图。
图5是示出根据本发明的一个实施例可用于退出零电压处理器 休眠状态的过程的流程图。
具体实施方式
在以下描述中将详细描述本发明的各种实施例。然而，包含这些细节是为了便于理解本发明及描述使用本发明的示范实施例。这类细节不应用于将本发明限制于所述的具体实施例，因为其它变型和实施例是可能的，同时仍保持在本发明的范围之内。而且，虽然阐述了许多细节以便提供对本发明实施例的透彻理解，但是本领域技术人员清楚，这些具体细节对于实施本发明的实施例不是必需的。
在以下描述中，为了便于说明，描述了具体组件、电路、状态图、软件模块、系统、定时等。然而，要理解，其它实施例可适用于例如其它类型的组件、电路、状态图、软件模块、系统和/或定时。
参照图1，在一个实施例中，在框105，集成电路装置如处理器例如发起到零电压功率管理状态的转变。零电压功率管理状态例如可以是根据2002年3月31日的高级配置和电源接口(ACPI)规范修订版2.0a(并且由康柏计算机公司、英特尔公司、微软公司、菲尼克斯技术有限公司和东芝公司发布)的“更深休眠”状态。在这个转变期间，保存处理器的临界状态(框110)。处理器的临界状态包括与体系结构、微体系结构、调试状态关联的状态变量和/或与那个处理器关联的类似状态变量。随后将处理器的工作电压减小到近似零，使得处理器处于具有极低功耗特性的极深休眠状态(框115)。以下提到处理器或CPU的状态或临界状态将表示包括与处理器或CPU关联的状态变量。
随后，响应于接收到退出零电压功率管理状态的请求，在框120，处理器以更高参考工作电压退出零电压功率管理。还恢复与处理器关联的临界状态变量(框125)。应当注意，对于一些实施例，参考工作电压例如可以是最小活动状态工作电压。
在以下描述中提供这个及其它实施例的另外细节。
本发明的实施例可通过硬件、固件和软件其中之一或者它们的组合来实现。本发明的实施例还可完全或部分实现为存储在机器可读介质上的指令，所述指令可由至少一个处理器读取和运行以便执行本文所述的操作。机器可读介质可包括用于存储或传输机器(如计算机)可读形式的信息的任何机构。例如，机器可读介质可包括：只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存装置；电、光、声或其它形式的传播信号(例如载波、红外信号、数字信号等)等等。
图2是可实现一个或多个实施例的零电压功率管理状态转变方法的示范系统200的框图。应当注意，图2分为图2A和图2B。系统200可以是笔记本或膝上型计算机系统，或者可以是例如移动装置、个人数字助理、无线电话/手机等任何不同类型的移动电子系统，或者甚至可以是例如台式或企业计算系统等非移动系统。其它类型的电子系统也在各种实施例的范围内。
系统200包括处理器205、平台级时钟发生器211、耦合到处理器205的电压调节器212、通过总线217耦合到处理器205的存储器控制集线器215、可包括随机存取存储器(RAM)、闪速存储器和/或另一种类型存储器中一个或多个的存储器220、通过总线227耦合到存储器控制集线器215的输入/输出(I/O)控制集线器225以及通过总线232耦合到I/O控制集线器225的大容量存储装置230。虽然在一个实施例中系统200可以是具有所述子系统的移动装置，但是应当理解，系统200可以是具有多于或少于所述子系统的不同类型的移动装置或非移动装置。
在一个实施例中，处理器205可以是英特体系结构微处理器，例如英特尔M处理器的下一代处理器，其中包括一个或多个处理内核(例如320和322)以及处理指令的至少一个执行单元310。对于这类实施例，处理器205可包括英特尔技术或提供两个或更多电压/频率工作点的另一种功率管理相关技术。关联的时 钟/功率管理单元350可包含在处理器205中，以控制两个或更多电压/频率对之间的转变。
在其它实施例中，处理器205可以是不同类型的处理器，例如数字信号处理器、嵌入处理器或者来自不同源的微处理器。
另外，处理器205可包括专用高速缓冲存储器340(例如同步随机存取存储器(SRAM))，其可用于在处理器进入零电压休眠状态时存储处理器的临界状态变量，这将进行描述。高速缓冲存储器可内置于处理器的芯片中，或者封装在与处理器芯片相同的外壳中。
在英特尔技术或另一种类型功率管理技术包含在处理器205上的情况下，与该技术关联的可用电压/频率对包括对应于与全功能工作模式的处理器205关联的最小活动模式工作电压和最小工作频率的最小电压/频率对。这些在本文中可分别称作最小工作电压和最小工作频率或者最小活动模式工作电压和频率。类似地，可定义最大工作电压和频率。其它可用电压频率对可称作工作电压/频率对，或者简单地称作其它电压/频率或频率/电压对。
零电压进入/退出逻辑354还可包含在处理器205中功率管理逻辑350内或外，以控制进入和退出零电压休眠状态，本文中还称作C6状态。下面将更详细地描述低功率零电压处理器休眠状态。
可包括零电压进入/退出逻辑354可存取的电压标识(VID)存储器352，以存储电压标识码查找表。例如，VID存储器可以是芯片上或芯片外寄存器或者另一种类型存储器，并且VID数据可经由软件、基本输入/输出系统(BIOS)代码278(它可存储在固件集线器279上或者另一个存储器中)、操作系统、其它固件被加载到存储器中，和/或可被硬编码。备选地，包含VID和相关数据的软件查找表可以是逻辑350以其它方式可存取的。VID信息还可作为熔丝(例如可编程ROM(PROM))存储在CPU上。
模数转换器(ADC)356还可作为零电压进入/退出逻辑350的一部分来提供，以监控电源电压电平，并提供关联的数字输出，下面更详 细地进行描述。
电压调节器212向处理器205提供电源工作电压，并且例如可按照英特尔移动电压配置(IMVP)规范的一个版本如IMVP-6规范。对于这类实施例，电压调节器212被耦合以通过总线235从处理器205接收VID信号，并响应于VID信号而通过信号线240向处理器205提供关联的工作电压。电压调节器212可包括零电压休眠逻辑302，其响应于一个或多个信号而将提供给处理器205的电压240减小到零状态，然后在退出零电压休眠状态之后，再次斜线上升回提供给处理器的电压。对于其它实施例，可使用不同类型的电压调节器，包括按照不同规范的电压调节器。另外，对于一些实施例，电压调节器可与包括处理器205在内的系统200的另一个组件集成。应当理解，电压调节器可以与或可以不与CPU集成，取决于设计考虑因素。
存储器控制集线器215可包括图形和存储器控制能力，并且在本文中可备选地称作图形和存储器控制集线器(G/MCH)或北桥。图形和存储器控制集线器215及I/O控制集线器225(它还可称作南桥)可统称为芯片组。对于其它实施例，芯片组特征可通过不同方式来划分，和/或可使用不同数量的集成电路芯片来实现。例如，对于一些实施例，可使用分开的集成电路装置来提供图形和存储器控制能力。
一个实施例的I/O控制集线器225包括功率管理状态控制逻辑242、本文中备选地称作C状态控制逻辑。功率管理状态控制逻辑242可自发地或者响应于操作系统或其它软件或硬件事件，来控制与处理器205关联的某些功率管理和/或正常工作状态之间转变的各方面。例如，对于至少支持称作C0、C1、C2和C4的活动模式和功率管理状态的英特体系结构处理器，功率管理状态控制逻辑242可使用停止时钟(STPCLK#)、处理器休眠(SLP#)、深休眠(DPSLP#)、更深停止(DPRSTP#)和/或停止处理器(STPCPU#)信号中的一个或多个来至少部分控制至少这些状态子集之间的转变，下面更详细地进行描述。
在一个实施例中，还可把来自I/O控制集线器225的电压(VI/O349) 提供给处理器205，以便向专用高速缓冲存储器340提供充分的功率，使得在通过将工作电压240减小到零状态来对处理器205的其余部分断电时，它可存储与处理器205关联的临界状态变量。
对于其它类型的体系结构和/或对于支持不同功率管理和/或正常工作状态的处理器，功率管理状态控制逻辑242可使用可与图2所示信号相似或者不同的一个或多个信号来控制两个或更多不同功率管理和/或正常工作状态之间的转变。
大容量存储装置230可包括一个或多个光盘只读存储器(CD-ROM)驱动器和关联盘、一个或多个硬盘驱动器和关联盘和/或计算系统200通过网络可存取的一个或多个大容量存储装置。例如光驱动器和关联介质等其它类型大容量存储装置在各种实施例的范围内。
对于一个实施例，大容量存储装置230存储操作系统245，它包括支持高级配置和电源接口(ACPI)规范的当前版本和/或下一代版本的代码250。ACPI可用于控制功率管理的某些方面，下面更详细地进行描述。操作系统245可以是可从华盛顿雷蒙德的微软公司得到的WindowsTM或者另一种类型的操作系统。备选地，例如Linux操作系统等不同类型操作系统和/或基于不同类型操作系统的功率管理可用于其它实施例。另外，本文中描述为与ACPI关联的功率管理功能和能力可由不同软件或硬件提供。
还应当理解，系统200可包括用于向用户显示信息的显示装置，例如阴极射线管(CRT)或液晶显示器(LCD)。另外，系统200可包括用于向处理器205传递信息和命令选择的字母数字输入装置(例如键盘)，包括字母数字和其它键。附加用户输入装置可以是光标控制装置，例如鼠标、跟踪球、跟踪垫、指示笔或光标方向键，用于向处理器205传递方向信息和命令选择，并用于控制显示装置上的光标移动。
可包含在系统中的另一个装置是硬拷贝装置，其可用于在例如纸张、胶片或相似类型的介质上打印指令、数据或其它信息。而且，声 音记录和回放装置如扬声器和/或麦克风(未示出)可以可选地包含在系统200中用于音频接口。
在系统200是移动或便携系统的情况下，可包含电池或电池连接器255，以便专门地或者在没有另一种类型电源时提供电力以操作系统200。此外，对于一些实施例，天线260可被包括并且经由例如无线局域网(WLAN)装置261耦合到系统200，以为系统200提供无线连通性。
(WLAN)装置261可包括无线通信模块，其可采用无线应用协议来建立无线通信信道。无线通信模块可实现无线连网标准，例如电气和电子工程师协会(IEEE)802.11标准、IEEE std.802.11-1999(1999年发布的)。
应当理解，在一个实施例中，图2的处理器205可在各个已知C状态之间转变。处理器205的正常工作状态或活动模式是C0状态，其中处理器活动地处理指令。在C0状态中，处理器205处于高频模式(HFM)，其中电压/频率设定可由最大电压/频率对来提供。
例如，为了保存功率和/或减小热负荷，处理器205可以每当可能的时候就转变到更低功率状态。例如，从C0状态，响应于例如微码等固件或者例如操作系统245等软件或者甚至某些情况下运行HALT或MWAIT指令(未示出)的ACPI软件，处理器205可转变到C1或“自动暂停”状态。在C1状态中，可对处理器205电路的多个部分断电，并且可选通本地时钟。
例如，在由I/O控制器225断言STPCLK#或类似信号时，处理器可转变到C2状态，还称作停止准许或“休眠”状态。I/O控制器225可响应于操作系统245确定可以或者应当进入更低功率模式并经由ACPI软件250指明这种情况而断言STPCLK#信号。具体来说，一个或多个ACPI寄存器(未示出)可包含在I/O控制器225中，并且ACPI软件250可对这些寄存器写入，以控制状态之间的至少一些转变。在C2状态中操作期间，可对处理器205电路的多个部分断电，并且可 选通内部和外部内核时钟。对于一些实施例，处理器可从C0状态直接转变到C2状态。
类似地，处理器205可响应于I/O控制器225或其它芯片组特征断言CPUSLP#信号然后断言DPSLP#信号或其它类似信号而转变到C3状态，还称作“深休眠”状态。在“深休眠”状态中，除了对内部处理器电路断电外，可禁用处理器205中的所有锁相环(PLL)。另外，对于一些实施例，STOP_CPU信号可由输入/输出控制器225断言，并由时钟发生器211接收，以使时钟发生器暂停提供给CPU 205的时钟信号CLK。
在图2的系统200中，例如，响应于ACPI软件250检测到不存在未决的处理器中断而着手转变到C4状态或者转变到零电压休眠状态。ACPI软件可通过使ICH 225断言例如示范“更深停止”(DPRSTP#)信号和示范DPSLP#信号等一个或多个功率管理相关信号来进行这个操作。“更深停止”(DPRSTP#)信号被直接从芯片组提供给处理器，并使处理器上的时钟/功率管理逻辑350发起低频模式(LFM)。对于低频模式，例如，处理器可转变到最小或者另一个低工作频率。
根据本发明的一些实施例，以下将会进行描述，DPRSTP#信号的断言还可使内部VID目标设置为零电压电平，引起电压调节器212将零工作电压施加到处理器205，使得处理器转变到具有极低功耗特性的极深休眠状态。
根据本发明的一个实施例，例如，集成电路如处理器205可发起到零电压功率管理状态的转变。在一个示例中，处理器205可以是中央处理单元(CPU)205。另外，零电压管理状态例如可以是按照ACPI标准的更深休眠状态。在这个转变期间，可保存CPU 205的临界状态。例如，可将与CPU 205关联的临界状态变量保存在专用高速缓冲存储器(如SRAM)340中。
随后可将CPU 205的工作电压减小到零，使得CPU 205处于具有极低功耗特性的极深休眠状态。具体来说，利用零电压休眠状态逻 辑302的电压调节器212可将工作电压240减小到零。如前面所述的，这可结合CPU 205的时钟/功率管理逻辑350的零电压进入/退出逻辑354来进行。
在一个实施例中，这个零电压功率管理状态在与ACPI标准结合实现时，可称作C6状态。
随后，响应于接收到退出零电压功率管理状态的请求，CPU 205以更高参考工作电压退出零电压功率管理状态。具体来说，在CPU205的零电压进入/退出逻辑354和电压调节器212的零电压休眠逻辑302的控制下，如前面所述，电压调节器212可将参考工作电压240升到适当电平，使得CPU 205可正确地工作。然后从专用高速缓冲存储器340中恢复CPU 205的临界状态变量。
由此，功率管理方案允许CPU 205保存其状态，关断电源、然后在需要时唤醒，恢复临界状态，并在CPU停止的地方继续进行。在一些实施例中，这可在没有来自操作系统245的显式支持下进行，并且可用极其短的等待时段完成。
更具体来说，在一个实施例中，在零电压处理器休眠状态(它按照ACPI标准可称作C6状态)，将CPU 205的临界状态保存在专用休眠状态SRAM高速缓存340中，这可在使CPU 205的内核工作电压240降到近似0伏时，使I/O电源(VI/O)349断开。在这一点上，CPU205几乎完全断电，并且消耗极少的功率。
在退出事件时，CPU 205指示电压调节器212将工作电压240又斜线上升(例如用VID代码235)，重新锁定锁相环(PLL)，并经由时钟/功率管理逻辑350和零电压进入/退出逻辑354又接通时钟。另外，CPU 205可执行内部“复位”以清除状态，然后可从专用休眠状态SRAM高速缓存340中恢复CPU 205的状态，并且CPU 205从它在执行流中停止的地方继续。这些操作可在极小的时段(例如大约100微秒)在CPU 205硬件中完成，使得它对于操作系统245和现有功率管理软件基础设施是透明的。
在一个实施例中，这种方法论特别适合于具有多个处理器内核的CPU 205。在这个示例中，将作为一个示例论述内核320(例如内核#0)和内核322(例如内核#1)即双内核CPU。然而，应当理解，可使用任何适当数量的CPU内核。在双内核结构中，CPU内核320和322使用共享高速缓存330。例如，这个共享高速缓存330可以是由内核320和322共享的级2(L2)高速缓存320。
另外，各内核320和322包括内核ID 321、微码323、共享状态324和专用状态325。内核320和322的微码323用于执行CPU状态的保存/恢复功能，以及用于结合CPU 205的时钟/功率管理逻辑350的零电压进入/退出逻辑354来执行零电压处理器休眠状态时的各种数据流。另外，专用休眠状态SRAM高速缓存340用于保存内核的状态，下面将更详细地进行描述。
要理解，系统200和/或各种实施例的其它系统可包括图2未示出的其它组件或元件，和/或并非图2所示的所有元件均存在于所有实施例的系统中。
简要地来看图3，图3是示出根据本发明的一个实施例的专用休眠状态SRAM高速缓存340和SRAM接口364的一个示例的框图。当CPU 205处于零电压休眠状态(例如C6状态)时，专用休眠状态SRAM高速缓存340可存储与体系结构、微体系结构、调试状态和微码补丁关联的状态变量，如前面所述。
在一个示例中，SRAM 340的大小可以是每个CPU内核8KB，并且可以是32位宽，以及可由时钟/功率管理逻辑350加时钟。如前面所述，专用休眠状态SRAM高速缓存340可通过I/O电压(VI/O349)供电，使得在断开CPU 205的工作电压时，可保留其内容。
专用休眠状态SRAM 340可构造为各32位的2K个条目，并且可具有单个位检错和纠错的ECC保护。数据通路可以是32位，并支持到阵列中的2周期等待时间。如在图3中可看到的，SRAM接口364可包括来自使用32位数据的数据缓冲器370的32位数据总线。
在一个示例中，通过使用前端群集接口来降低对SRAM寻址的复杂度，控制寄存器总线接口可用于以简单方式与微码接口。接口可使用2K个控制寄存器和两级寻址方案。可定义两个寄存器来对SRAM寻址–第一个可以是SRAM基址寄存器，而第二个可以是SRAM数据寄存器。微码可在开始存取SRAM之前初始化基址寄存器。对于对数据寄存器的下一读/写，基址寄存器的内容可用作到SRAM的索引。在对数据寄存器的每次存取之后，到SRAM的索引可自动递增1。
如图3所示，在一个示例中，SRAM接口364可包括数据缓冲器370，其根据来自地址解码器380的读/写使能信号来缓冲进出SRAM340的32位数据。地址解码器380还可使能对基址寄存器382的写使能以及复位指针。基址寄存器382可用来递增寄存器384，其通过12位指针和2位读/写使能来对SRAM 340进行操作。对于对数据寄存器的下一读/写，基址寄存器382的内容可用作到SRAM的索引。在对数据寄存器的每一次存取之后，到SRAM的索引可自动递增1。另外，根据复位指针，寄存器384可复位SRAM。
现在来看图4，图4是示出根据本发明的一个实施例可用于进入零电压处理器休眠状态的过程400的流程图。在一个实施例中，可通过CPU 205的CPU内核320和322的微码323来指导以下操作系列。在阐述C6状态的ACPI实施例中，可经由MWAIT指令来发起进入零电压处理器休眠状态，如前面所述。
从软件的角度来看，各CPU内核320或322可独立运行MWAIT指令。然而，在一个实施例中，CPU内核320和322使用L2共享高速缓存330和相同的电压平面。因此，在这个实施例中，对于封装级C状态、特别是C6状态，需要CPU 205中的硬件协调。
在这个实施例中，各内核320和322可运行MWAIT指令，并且初始化CPU内核进入等待状态(例如CC6)，并等待另一个内核也进入CC6状态，之后整个封装(例如包括内核320和322两者)可转变到 所说的封装C6休眠状态。
具体来看图4，提供了进入零电压处理器休眠状态的图示。如图4所示，当发起零电压处理器休眠状态时，各内核独立地执行状态保存。具体来说，来看CPU内核#0320，第一CPU内核#0是活动的(圆圈402)，然后(例如经由休眠或MWAIT指令)发起零电压休眠状态的命令(圆圈404)。对此进行响应，在圆圈406将CPU内核320的状态保存到专用高速缓冲存储器340中。这包括专用状态325和共享状态324。然后，在整个封装可转变到总封装休眠状态(例如C6)之前，CPU内核320进入第一休眠状态408(例如CC6)，其中它等待另一个内核也进入CC6状态。
通过相同的方式，在圆圈414，另一个CPU内核(例如CPU内核#1322)同样命令休眠指令(例如MWAIT)，并且它的状态(例如它的共享状态324和专用状态325)也被存储到专用高速缓冲存储器340(圆圈418)。然而，在这种情况下，由于这是进入休眠状态的最后一个内核，因此共享高速缓存330还被收缩并保存到专用高速缓冲存储器340(圆圈416)。然后，在圆圈420，第二CPU内核322同样进入休眠状态(例如CC6)。
应当注意，CPU内核320和322的微码323一般可能需要知道，对于零电压处理器休眠状态，哪些控制寄存器需要被保存和恢复。寄存器的列表可以是CPU 205上的总寄存器的子集。例如，列表可作为位向量(例如1024位长)保存。向量中的每个位可对应于控制寄存器地址库中的一个控制寄存器。例如，微码可将位位置转换成控制寄存器地址，并且在位为“1”时保存/恢复寄存器，而在位为“0”时跳过。如果控制寄存器要求特殊处理，则向量中的保存/恢复位可设置为“0”，并且保存/恢复由主保存/恢复循环外的特殊微码流来处理。
在执行了微码操作之后，如前面所述，时钟/功率管理逻辑350的零电压进入/退出逻辑354接管数据流(例如C6流)。具体来说，这发生在微码操作作为状态保存(406和418)完成之后，以及各CPU内 核320和322已达到各个休眠状态408和420(例如CC6状态)之后。
在这一点上，CPU 205的所有所需状态已经被保存或者从CPU205转储清除。然后，时钟/功率管理逻辑350的零电压进入/退出逻辑354通过执行从ICH 225的I/O寄存器读取来发起外部平台级进入序列(例如C6)序列。在一个实施例中，这可以是进入CPU“C”状态的ACPI定义的方法。
自这一点从外部总线角度来看的事件序列如图4所示。可从ICH225/MCH 215发出I/O命令410。具体来说，在圆圈430可断言停止时钟信号(例如STPCLK#)。然后，可断言休眠信号(圆圈431)(例如SLP#)。另外，在圆圈432，可断言深休眠信号(DPSLP#)。以前面所述的顺序发出这些命令，使得CPU 205通过关闭它的内部时钟分发然后关闭PLL来进行响应。
在圆圈435断言更深停止信号(例如DPRSTP#)时，CPU 205将其VID切换到零电压电平，以便告知电压调节器212去除电力，以及这么做是安全的。这可称作C6VID。这样，功率被去断言。然而，应当理解，代替零伏，可选择另外的极小量电压作为VID。
应当理解，代替精确的零电压电平，电压电平可设置为“近似零电压电平”。这个近似零电压电平可以是极低的电压电平、如0.3V或0.5V。在一些实施例中，这样一个极低的近似零电压电平可分别优化对休眠状态的进入和退出等待时间。此外，应当理解，近似零电压电平可在制造期间(例如在出带之后)被选择用于系统(例如在硅中)，并且可在CPU的不同步进和修订期间以不同方式编程。
当来自电压调节器212的工作电压240达到零伏或者另一个标称小电平时，在圆圈440，CPU内核(例如内核320和内核322)的封装被看作处于封装休眠状态(C6)。应当注意，由于不存在下拉工作电压的有源装置，因此，在由于CPU 205泄漏而引起电荷漏出时，它只是缓慢下降。由此，CPU 205已经进入零电压封装休眠状态(C6)。应当理解，前面所述的操作序列可按照各种不同的顺序来实现，并且前 面所述的操作顺序只是一个示例。
现在来看图5，图5是示出用于从零电压处理器休眠状态的退出序列的过程500的一个示例的流程图。通常，在芯片组检测到需要唤醒CPU 205的事件–很可能是中断事件时，开始退出零电压处理器休眠状态。然而，应当注意，在进行窥探时，芯片组可继续进行对存储器的主控存取，而没有唤醒CPU。将参照图5来论述从零电压处理器休眠状态退出期间，在芯片组与CPU 205之间发生的外部事件和握手序列。具体来说，这个序列可看作是在前面所述的进入阶段期间所发生的反。
在一个实施例中，从封装休眠状态(C6)(圆圈440)，更深停止信号(DPRSTP#)被去断言(圆圈502)，这由CPU 205和时钟/功率管理逻辑350的零电压进入/退出逻辑354检测，使得低频模式(LFM)VID被发送给电压调节器212。这指示电压调节器212将内核工作电压又驱动回所需的VID。
在预定时间(例如由ICH 225中的定时器控制)，断言时钟又接通的信号被断言，并且深休眠(DPSLP#)信号被去断言(圆圈505)，这发起时钟/功率管理逻辑350的PLL。此后，CPU 205发起内部“复位”(圆圈506)。在这个复位完成之后，CPU 205已经使电力和时钟接通，并且准备恢复与CPU 205关联的临界状态变量。
作为一个示例，在ACPI实施例中，通常在C状态退出事件期间，CPU 205等待到STPCLK#去断言以在CPU中内部进行任何操作。然而，根据本发明的实施例，在零电压处理器休眠状态(例如C6)中，由于恢复状态的较长等待时间等，STPCLK#被忽略，并且电力和时钟一可用，就开始CPU 205的相应内核320和322的状态恢复(圆圈510和圆圈530)，以便准备C6退出。一旦恢复了内核320和322的状态，CPU 205就准备从它停止的地方继续。分别复位来自CPU 205的内核320和322两者的微码323(圆圈512和532)。
然而，CPU内核320和322都没有分别变为活动(圆圈514和534) 并运行指令，直到休眠信号被去断言(圆圈540)并且停止时钟信号(STPCLK#)被去断言。然而，一旦停止时钟被去断言，并且休眠信号被去断言，则CPU 205、内核320和322以及芯片组全被加电并且是可操作的，且两个内核变为活动(圆圈514和圆圈534)。然后CPU 205通常开始某些取代码，因为它的高速缓存为空，然后将开始正常操作。更具体来说，两个内核在C0状态都被唤醒。操作系统可确定哪个CPU内核将处理事件，而另一个内核可在不久以后又进入休眠状态。
有利地，如前面所述，由于CPU 205通过硬件进行大部分C状态协调，所以软件可在各内核中独立请求进入零电压处理器休眠状态(例如C6)，而无需与另一个内核进行任何软件协调。更具体来说，通过使用零电压处理器休眠状态(例如C6)，CPU 205在休眠状态所需的功率实际上被减小到零。
而且在描述了C6状态的ACPI实施例中，还公开了使用内核ID字段321实现处理器205的内核320和322的共享状态324的状态保存及恢复的有效方法。这个方法用作内核退出到C0的同步。内核标识符321可经由熔丝硬连线到各内核320和322，并且可以总是对CPU 205的内核是可用的。
内核320和322两者都可在进入时保存专用状态325和共享状态324。内核320和322优选地在状态保存期间不使用任何排序方法(例如信号量)。在状态保存结束时，各内核可在硬件状态中记录它的唯一内核标识符321。
当第二内核完成其状态保存时，那个内核可在相同硬件状态中写入其唯一内核标识符321，有效地忽略第一内核的内核标识符。通过用“常通”电源对其供电，将在C6驻留期间保存包含内核标识符的这个硬件状态。在C6退出时，如前面所述，当内核320和322执行状态恢复时，将允许与已存储内核标识符匹配的内核标识符执行共享状态324的恢复。内核320和322都可执行专用状态325的恢复。然后，内核将存取已存储内核标识符321，以便检查它们是否需要执行所存 储状态的恢复。只需要允许一个内核执行恢复。当在恢复共享状态324时，其它内核可等待。当恢复完成时，两个内核都进行C0状态。
在一个实施例中，内核320和322可使用硬件信号量“C6顺序信号量”来确保在恢复期间对内核标识符321字段的独占存取。下面提供使能共享状态恢复的伪代码的一个示例：
首先进入CC6的内核
恢复专用状态 
抓取C6顺序信号量 
读取C6wakeup.coreID
将C6wakeup.coreID与自己的coreID匹配
不匹配，释放C6顺序信号量 
Restore_Complete:等待
读取C6wakeup.coreID
如果coreID！＝00跳转到Restore_Complete
如果coreID＝0跳转到mwait之后的指令
最后进入CC6的内核
恢复专用状态 
抓取C6顺序信号量 
读取C6wakeup.coreID
将C6wakeup.coreID与自己的coreID匹配
匹配，锁定C6顺序信号量 
转向共享状态恢复
要理解，虽然关于转变进和转变出与中央处理单元及电压调节器关联的更深休眠C6状态的零电压处理器休眠状态描述了示范实施例，但是各种实施例可适用于不同类型的功率管理配置和/或不同类型的集成电路。另外，虽然使用本文所述的示范实施例的VID信号来实现电压控制，但是提供电压控制的其它方法也在各种实施例的范围之内。
由此，描述了零电压处理器休眠状态的方法和设备的各种实施例。在以上说明书中，参照本发明的具体示范实施例描述了本发明的实施例。但是要理解，可对其进行各种修改及改变，并不背离所附权利要求书阐述的本发明的更广精神和范围。由此，说明书和附图于是应看作是说明性的，而不是限制意义。

Claims (46)

1.一种系统，其包括：
图形处理器；
无线通信模块；
存储器控制器；以及
多核处理器，所述多核处理器包括：
第一处理器核，所述第一处理器核保存所述第一处理器核的状态并且进入所述第一处理器核断电所采用的模式；
第二处理器核，所述第二处理器核保存所述第二处理器核的状态并且进入所述第二处理器核断电所采用的模式；以及
高速缓存存储器，所述高速缓存存储器在所述第一处理器核断电时被供电；
其中所述第一处理器核响应于所述第一处理器核转变到对所述第一处理器核供电所采用的模式而恢复所述第一处理器核的所保存状态，并且所述第二处理器核响应于所述第二处理器核转变到对所述第二处理器核供电所采用的模式而恢复所述第二处理器核的所保存状态。
2. 如权利要求1所述的系统，其中所述第一处理器核将所述第一处理器核的状态保存在所述高速缓存存储器中。
3. 如权利要求1所述的系统，其中所述第一处理器核响应于指令由所述第一处理器核执行而进入所述第一处理器核断电所采用的模式。
4. 如权利要求3所述的系统，其中所述第二处理器核响应于指令由所述第二处理器核执行而进入所述第二处理器核断电所采用的模式。
5. 如权利要求1所述的系统，其中所述第一处理器核在复位时恢复所述第一处理器核的所保存状态。
6. 如权利要求5所述的系统，其中所述第二处理器核在复位时恢复所述第二处理器核的所保存状态。
7. 如权利要求1所述的系统，其中所述第一处理器核响应于来自功率管理控制器的信号而转变到对所述第一处理器核供电所采用的模式。
8. 如权利要求7所述的系统，其中所述第二处理器核响应于来自所述功率管理控制器的信号而转变到对所述第二处理器核供电所采用的模式。
9. 如权利要求1所述的系统，其中所述第一处理器核保存并且恢复所述第一处理器核的寄存器。
10. 如权利要求1所述的系统，其中所述第一处理器核保存并且恢复所述第一处理器核的调试状态。
11. 如权利要求1所述的系统，其进一步包括集成电压调节器。
12. 如权利要求1所述的系统，其中所述高速缓存存储器包括静态随机存取存储器。
13. 如权利要求1所述的系统，其进一步包括功率管理单元，用于控制所述第一处理器核在第一操作点与第二操作地之间的转变。
14. 如权利要求1所述的系统，其进一步包括集成电路，所述集成电路包括所述多核处理器。
15. 如权利要求1所述的系统，其中所述高速缓存存储器包括专用高速缓存存储器。
16. 一种移动系统，其包括：
大容量存储装置，用于存储操作系统；
电池；
图形处理器；
无线通信模块；
存储器控制器；以及
多核处理器，所述多核处理器包括：
第一处理器核，所述第一处理器核保存所述第一处理器核的状态并且进入所述第一处理器核断电所采用的模式；
第二处理器核，所述第二处理器核保存所述第二处理器核的状态并且进入所述第二处理器核断电所采用的模式；以及
高速缓存存储器，所述高速缓存存储器在所述第一处理器核断电时被供电；
其中所述第一处理器核响应于所述第一处理器核转变到对所述第一处理器核供电所采用的模式而恢复所述第一处理器核的所保存状态，并且所述第二处理器核响应于所述第二处理器核转变到对所述第二处理器核供电所采用的模式而恢复所述第二处理器核的所保存状态。
17. 如权利要求16所述的移动系统，其中所述第一处理器核将所述第一处理器核的状态保存在所述高速缓存存储器中。
18. 如权利要求16所述的移动系统，其中所述第一处理器核响应于指令由所述第一处理器核执行而进入所述第一处理器核断电所采用的模式。
19. 如权利要求18所述的移动系统，其中所述第二处理器核响应于指令由所述第一处理器核执行而进入所述第二处理器核断电所采用的模式。
20. 如权利要求16所述的移动系统，其中所述第一处理器核在复位时恢复所述第一处理器核的所保存状态。
21. 如权利要求20所述的移动系统，其中所述第二处理器核在复位时恢复所述第二处理器核的所保存状态。
22. 如权利要求16所述的移动系统，其中所述第一处理器核响应于来自功率管理控制器的信号而转变到对所述第一处理器核供电所采用的模式。
23. 如权利要求22所述的移动系统，其中所述第二处理器核响应于来自所述功率管理控制器的信号而转变到对所述第二处理器核供电所采用的模式。
24. 如权利要求16所述的移动系统，其中所述第一处理器核保存并且恢复所述第一处理器核的寄存器。
25. 如权利要求16所述的移动系统，其中所述第一处理器核保存并且恢复所述第一处理器核的调试状态。
26. 如权利要求16所述的移动系统，其进一步包括集成电压调节器。
27. 如权利要求16所述的移动系统，其中所述高速缓存存储器包括静态随机存取存储器。
28. 如权利要求16所述的移动系统，其进一步包括功率管理单元，用于控制所述第一处理器核在第一操作点与第二操作地之间的转变。
29. 如权利要求16所述的移动系统，其进一步包括集成电路，所述集成电路包括所述多核处理器。
30. 如权利要求16所述的移动系统，其中所述高速缓存存储器包括专用高速缓存存储器。
31. 一种系统，其包括：
存储器控制器；
I/O控制器；
时钟发生器；以及
多核处理器，所述多核处理器包括：
共享L2高速缓存存储器；
存储器，用于存储电压识别值；
第一处理器核；和
第二处理器核；
其中所述第一处理器核和所述第二处理器核均支持核C6（CC6）状态，其中对应处理器核的核状态保存到高速缓存存储器；并且
其中所述多核处理器支持封装休眠状态（C6），其中锁相环（PLL）要掉电并且提供给所述多核处理器的电压电平在所述第一处理器核和所述第二处理器核进入所述核C6（CC6）状态之后要转变成对应于所述电压识别值的值。
32. 如权利要求31所述的系统，其中所述第一处理器核将所述第一处理器核的核状态保存在所述高速缓存存储器中。
33. 如权利要求31所述的系统，其中所述第一处理器核响应于指令由所述第一处理器核执行而进入所述核C6（CC6）状态。
34. 如权利要求33所述的系统，其中所述第二处理器核响应于指令由所述第二处理器核执行而进入所述核C6（CC6）状态。
35. 如权利要求31所述的系统，其中所述第一处理器核在复位时恢复所述第一处理器核的所保存核状态。
36. 如权利要求35所述的系统，其中所述第二处理器核在复位时恢复所述第二处理器核的所保存核状态。
37. 如权利要求31所述的系统，其中所述第一处理器核响应于来自所述功率管理控制器的信号而转变到对所述第一处理器核供电所采用的模式。
38. 如权利要求37所述的系统，其中所述第二处理器核响应于来自所述功率管理控制器的信号而转变到对所述第二处理器核供电所采用的模式。
39. 如权利要求31所述的系统，其中所述第一处理器核保存并且恢复所述第一处理器核的寄存器。
40. 如权利要求31所述的系统，其中所述第一处理器核保存并且恢复所述第一处理器核的调试状态。
41. 如权利要求31所述的系统，其进一步包括集成电压调节器。
42. 如权利要求31所述的系统，其中所述高速缓存存储器包括静态随机存取存储器。
43. 如权利要求31所述的系统，其进一步包括功率管理单元，用于控制所述第一处理器核在第一操作点与第二操作地之间的转变。
44. 如权利要求31所述的系统，其进一步包括集成电路，所述集成电路包括所述多核处理器。
45. 如权利要求31所述的系统，其中所述高速缓存存储器包括专用高速缓存存储器。
46. 一种系统，其包括：
存储器控制器；
I/O控制器；
时钟发生器；以及
多核处理器，所述多核处理器包括：
共享L2高速缓存存储器；
存储器，用于存储电压识别值；
第一处理器核；和
第二处理器核；
其中所述第一处理器核和所述第二处理器核均支持核C6（CC6）状态，其中对应处理器核的核状态保存到高速缓存存储器；并且
其中所述多核处理器支持封装休眠状态（C6），其中锁相环（PLL）要掉电并且提供给所述多核处理器的电压电平在所述第一处理器核和所述第二处理器核进入所述核C6（CC6）状态之后要转变成对应于所述电压识别值的值。
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