DE10317364A1 - Integrierter dynamischer Speicher mit Steuerungsschaltung zur Steuerung eines Refresh-Betriebs von Speicherzellen - Google Patents

Integrierter dynamischer Speicher mit Steuerungsschaltung zur Steuerung eines Refresh-Betriebs von Speicherzellen Download PDF

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Abstract

Ein integrierter dynamischer Speicher enthält Speicherzellen (MC), die zu einzelnen unabhängig adressierbaren Einheiten (WL0 bis WLn-1) zusammengefaßt sind, sowie eine Steuerungsschlatung (CNT, MUX) zur Steuerung eines Refresh-Betriebs der Speicherzellen, in dem die Speicherzellen einer Auffrischung ihres Speicherzelleninhalts unterzogen werden. Die Steuerungsschaltung (CNT, MUX) ist derart ausgebildet, daß eine oder mehrere Einheiten (WL0 bis WLn-1) von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterziehbar sind. Durch die Steuerungsschaltung (CNT, MUX) wird eine Anzahl von in einem Refreshzyklus parallel aufzufrischenden Einheiten (WL0 bis WLn-1) von Speicherzellen abhängig von einem Temperatur-Referenzwert (R) eingestellt. Mit der Erfindung ist eine Erhöhung einer maximal möglichen Betriebstemperatur für einen Speicherbaustein ohne zusätzliche Einschränkungen im Speicherzugriff ermöglicht.

Description

  • Die vorliegende Erfindung betrifft einen integrierten dynamischen Speicher mit Speicherzellen, die zu einzelnen unabhängig adressierbaren Einheiten zusammengefaßt sind, sowie mit einer Steuerungsschaltung zur Steuerung eines Refresh-Betriebs der Speicherzellen, in dem die Speicherzellen einer Auffrischung ihres Speicherzelleninhalts unterzogen werden.
  • Ein integrierter dynamischer Speicher in Form eines DRAM weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen und Bitleitungen umfaßt. Die Speicherzellen sind dabei in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet. Die Speicherzellen sind beispielsweise aus einem Speicherkondensator und einem Auswahltransistor aufgebaut, wobei der Auswahltransistor den jeweiligen Speicherkondensator mit einer der Bitleitungen verbindet. Steueranschlüsse der jeweiligen Auswahltransistoren sind zur Auswahl der Speicherzellen jeweils mit einer der Wortleitungen verbunden. Durch eine aktivierte Wortleitung werden angeschlossene Auswahltransistoren jeweils leitend geschaltet. Nach der Auswahl einer Wortleitung liegen an den betreffenden Bitleitungen Datensignale der Speicherzellen entlang der ausgewählten Wortleitung an. Ein Datensignal einer ausgewählten Speicherzelle wird in einem Leseverstärker des Speicherzellenfeldes bewertet und verstärkt. Bei einem Lesezugriff werden die Datensignale ausgewählter Speicherzellen zur Weiterverarbeitung ausgelesen, bei einem Schreibzugriff werden zu schreibende Datensignale in die ausgewählten Speicherzellen eingeschrieben.
  • Bei integrierten dynamischen Speichern in Form vom DRAMs ist in Betriebszeiten, in denen auf Speicherzellen nicht von außen zugegriffen wird, ein sogenannter Refresh-Betrieb notwendig, um den Speicherzelleninhalt, der sich beispielsweise durch Leckströme des Speicherkondensators oder Auswahltransistors verflüchtigen kann, aufzufrischen und somit dauerhaft zu erhalten. Im Refresh-Betrieb werden die bewerteten und verstärkten Datensignale von ausgewählten Speicherzellen direkt in die betreffenden Speicherzellen zurück geschrieben. Dies wird im allgemeinen durch eine Steuerungsschaltung gesteuert, durch die außerdem eine Refresh-Frequenz festgelegt wird, mit der eine jeweilige Auffrischung des Speicherzelleninhalts erfolgt.
  • Insbesondere für DRAM-Speicherbausteine werden seitens der Anwender im allgemeinen immer höhere Betriebstemperaturen eingefordert. Hierbei ist jedoch zu beachten, daß die Datenerhaltungszeit (sogenannte Retention Time) der Speicherzellen mit zunehmender Betriebstemperatur absinkt, da die in den Speicherzellen auftretenden Leckströme des Speicherkondensators und/oder des jeweiligen Auswahltransistors mit steigenden Betriebstemperaturen zunehmen. Die Refresh-Frequenz kann dabei kleiner gewählt werden, je größer die maximal erzielbare Datenerhaltungszeit einer Speicherzelle und damit die mögliche Zeitdauer zwischen zwei Refreshzyklen für diese Speicherzelle ist. Durch das beschriebene Temperaturverhalten der Datenerhaltungszeit wird bisher im allgemeinen für alle DRAM-Speicherbausteine eines Typs eine gemeinsame maximale Betriebstemperatur spezifiziert und damit eine definierte Refresh-Frequenz, so daß damit zu große Einschränkungen im Speicherzugriff aufgrund von durch den Refresh-Betrieb indizierten Pausen im Speicherzugriff vermieden werden.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten dynamischen Speicher anzugeben, bei dem eine deutliche Erhöhung der maximal möglichen Betriebstemperatur ohne zusätzliche Einschränkungen im Speicherzugriff ermöglicht ist.
  • Diese Aufgabe wird durch einen integrierten dynamischen Speicher gemäß Patentanspruch 1 gelöst.
  • Der integrierte dynamische Speicher gemäß der Erfindung weist Speicherzellen auf, die zu einzelnen unabhängig adressierbaren Einheiten zusammengefaßt sind, sowie eine Steuerungsschaltung zur Steuerung eines Refresh-Betriebs der Speicherzellen. Die Steuerungsschaltung ist derart ausgebildet, daß eine oder mehrere Einheiten von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterziehbar sind. Hierbei wird durch die Steuerungsschaltung eine Anzahl von in einem Refreshzyklus parallel aufzufrischenden Einheiten von Speicherzellen abhängig von einem Temperatur-Referenzwert eingestellt. Der Temperatur-Referenzwert wird beispielsweise von einer Temperatursensorschaltung generiert, die auf dem Speicher angeordnet ist und insbesondere die Substrat-Temperatur mißt. Damit ist auf dem erfindungsgemäßen Speicher eine Steuerungsschaltung zur Steuerung eines Refresh-Betriebs der Speicherzellen vorgesehen, mit der das Temperaturverhalten der Datenerhaltungszeit der Speicherzellen berücksichtigt werden kann.
  • Indem eine oder mehrere Einheiten von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen werden, kann die Auffrischungsrate erhöht werden, ohne daß dies nach außerhalb des Speichers für einen Anwender sichtbar wird. Es sind insbesondere keine zusätzlichen Pausen im Speicherzugriff notwendig, vielmehr kann eine temperaturgesteuerte Erhöhung der Auffrischungsrate durch Erhöhung der Anzahl von einem im Refreshzyklus parallel aufzufrischenden Einheiten von Speicherzellen erzielt werden. Damit ist eine deutliche Erhöhung einer maximal möglichen Betriebstemperatur für einen Speicherbaustein ohne zusätzliche Einschränkungen im Speicherzugriff ermöglicht.
  • Gemäß der Erfindung wird von dem bisherigen Prinzip, bei jedem Auffrischungskommando in einem Refreshzyklus den Speicherinhalt von Speicherzellen entlang nur einer Wortleitung aufzufrischen, abgerückt. Statt dessen können gemäß der Erfin dung mehrere voneinander unabhängige Einheiten von Speicherzellen, insbesondere die Speicherzellen entlang einer Anzahl von mehreren Wortleitungen, in einem Refreshzyklus parallel aufgefrischt werden. Dadurch sinkt für alle Speicherzellen die Zeit zwischen zwei Auffrischungen. Da aber in diesem Fall die Auffrischungen infolge eines Refresh-Kommandos parallel ablaufen, sind gegenüber einem gewöhnlichen Betrieb mit Auffrischung nur einer Wortleitung keine zusätzlichen Kommandos bzw. Wartezeiten notwendig.
  • Gemäß einer vorteilhaften Ausführungsform der Erfindung ist in der Steuerungsschaltung ein Umschaltmechanismus implementiert derart, daß bei Überschreiten eines Grenztemperatur-Referenzwerts neben einer ausgewählten Einheit von Speicherzellen mindestens eine weitere Einheit von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird.
  • Für den Fall, daß aufgrund der parallelen Aktivierung mehrerer Einheiten von Speicherzellen innerhalb eines Refreshzyklus unerwünschte Stromspitzen bei der Stromaufnahme des integrierten Speichers entstehen, ist eine leichte zeitliche Verschiebung der Auffrischungen innerhalb eines Refreshzyklus vorteilhaft. Dementsprechend ist die Steuerungsschaltung gemäß einer vorteilhaften Ausführungsform derart ausgebildet, daß mehrere Einheiten von Speicherzellen in einem Refreshzyklus parallel, jedoch innerhalb eines Refresh-Intervalls zeitlich versetzt zueinander einem Refresh-Betrieb unterziehbar sind. Eine leichte zeitliche Verschiebung der Auffrischungen ist möglich vor dem Hintergrund, daß die tatsächliche Auffrischungszeit im allgemeinen kürzer ist als das in der Spezifikation des Speichers angegebene Refresh-Intervall eines Refreshzyklus.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der vorliegenden Erfindung darstellen, näher erläutert.
  • Es zeigen:
  • 1 eine Ausführungsform eines Speicherzellenfeldes eines integrierten Speichers,
  • 2 einen fiktiven, jedoch qualitativ typischen Verlauf einer Datenerhaltungszeit von Speicherzellen in Abhängigkeit der Substrat-Temperatur,
  • 3 eine schematische Darstellung einer Ausführungsform eines integrierten Speichers mit einer Refresh-Steuerschaltung gemäß der Erfindung.
  • In 1 ist eine Ausführungsform eines Speicherzellenfeldes eines integrierten Speichers M gemäß der Erfindung dargestellt, das in mehrere gleichartige Blöcke B1 bis Bk unterteilt ist. Hierbei sind Speicherzellen MC entlang von Wortleitungen WL0 bis WLn-1 (k Blöcke mit je m Wortleitungen, k × m = n) und Bitleitungen BL10 bis BLk1 angeordnet. In 1 ist dabei eine beispielhafte Anzahl von Wortleitungen und Bitleitungen dargestellt. Die Speicherzellen MC sind in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet. Die Speicherzellen MC beinhalten jeweils einen Speicherkondensator C, der über einen Auswahltransistor AT mit einer der Bitleitungen verbunden ist. Zur Auswahl einer der Speicherzellen MC wird der jeweilige Auswahltransistor AT durch eine aktivierte Wortleitung leitend geschaltet, wodurch im Anschluß ein Auslesen oder Schreiben eines Datensignals der ausgewählten Speicherzelle MC mittels eines Schreib-Lese-Verstärkers SA10 bis SAk1 erfolgen kann. Das Datensignal der ausgewählten Speicherzelle liegt an einer betreffenden Bitleitung an und wird in einem der Leseverstärker SA10 bis SAk1 bewertet und verstärkt. In der Regel sind bei Speichern der genannten Art die einzelnen Bitleitungen jeweils in mehrere getrennte Segmente mit jeweils unabhängigen Schreib-Lese-Verstärkern unterteilt. Dies ist in 1 jedoch der Übersichtlichkeit halber nicht näher dargestellt.
  • Für einen Refresh-Vorgang werden die vom jeweiligen Leseverstärker SA10 bis SAk1 bewerteten und verstärkten Datensignale direkt in die betreffenden Speicherzellen MC zurückgeschrieben, angedeutet durch die schematisch gezeichneten Refreshschaltungen RF10 bis RFk1. Hierzu ist eine Steuerungsschaltung vorgesehen, wie im weiteren Verlauf anhand von 3 näher beschrieben. Insbesondere durch die jeweils erforderliche Aktivierung von Leseverstärkern ist in einem Refresh-Betrieb des Speichers eine Stromaufnahme notwendig, die mit der Refresh-Frequenz korreliert. Im Interesse einer möglichst geringen Stromaufnahme ist es daher Ziel, die Zeitdauer zwischen zwei Refreshzyklen möglichst groß zu bemessen, so daß die Refresh-Frequenz möglichst klein ist. Dabei ist die maximal erzielbare Datenerhaltungszeit der Speicherzellen ausschlaggebend für die Bestimmung der Zeitdauer, die zwischen zwei Refreshzyklen benötigt wird. Diese ist insbesondere durch Leckströme im Speicherkondensator und/oder Auswahltransistor beeinflußt, die mit zunehmenden Speichertemperaturen ansteigen.
  • In diesem Zusammenhang zeigt 2 einen fiktiven, jedoch qualitativ typischen Verlauf einer Datenerhaltungszeit von Speicherzellen in Abhängigkeit der Substrat-Temperatur des Speichers. Es ergibt sich eine exponentielle Abhängigkeit mit negativem Exponenten, die durch eine sogenannte Halbwertstemperatur T1/2 charakterisiert werden kann. Die Halbwertstemperatur T1/2 kennzeichnet hierbei ein Temperaturintervall, innerhalb dessen sich die Datenerhaltungszeit der Speicherzellen halbiert. In der Grafik nach 2 ist die exponentielle Abhängigkeit durch eine logarithmische Darstellung der Datenerhaltungszeit linearisiert. Es sind hierbei beispielhafte Werte der Datenerhaltungszeit in Abhängigkeit der Substrat- Temperatur dargestellt. Die Halbwertstemperatur ist mit T1/2 bezeichnet.
  • Gemäß der Erfindung ist es Ziel, zur Vergrößerung des Betriebstemperaturbereichs des Speichers die Zeit zwischen den Auffrischungen der Speicherzellen mit steigender Betriebstemperatur zur Kompensation der verkürzten Datenerhaltungszeit zu verkleinern, ohne daß zusätzliche Einschränkungen im Speicherzugriff auftreten. Bisher wurde üblicherweise ein Auffrischen der Speicherzellen immer für alle Speicherzellen entlang nur einer Wortleitung durchgeführt. Die Auffrischungen werden in der Regel von einem Speichercontroller ausgelöst, indem dieser ein Refresh-Kommando sendet. Dieses Kommando geht in einer üblichen Ausführungsform einer Refresh-Steuerungsschaltung an eine Zählerschaltung. Eine Multiplexerschaltung wählt dann entsprechend des Zählerwerts der Zählerschaltung eine Wortleitung des Speichers zur Auffrischung aus. In einer Spezifikation für insbesondere SDRAM-Bausteine ist festgelegt, daß nach dem Auslösen eines Refresh-Kommandos eine bestimmte Zeit bis zum nächsten Speicherzugriff abgewartet werden muß. Innerhalb dieser Zeit kann der Speicher ohne Störung von außen die Auffrischung der betreffenden Speicherzellen durchführen. Üblich ist hierbei, daß eine feste Datenerhaltungszeit für alle Speicherzellen spezifiziert wird. Der Speichercontroller muß dann innerhalb dieser Zeit so viele Refresh-Kommandos auslösen, wie im Speicher Wortleitungen vorhanden sind.
  • In 3 ist eine Ausführungsform eines integrierten Speichers mit einer Refresh-Steuerungsschaltung gemäß der Erfindung schematisch dargestellt. Die Steuerungsschaltung weist eine Zählerschaltung CNT zur Adressierung von aufzufrischenden Einheiten von Speicherzellen in Form n ganzer Wortleitungen WL0 bis WLn-1 auf, wobei die Zählerschaltung einen Refresh-Befehl CBR von einem nicht dargestellten Speichercontroller empfängt. weiterhin ist eine Multiplexerschaltung MUX vorgesehen, die von der Zählerschaltung CNT angesteuert wird, wobei mittels der Multiplexerschaltung MUX die Wortleitungen für einen Refresh-Betrieb ausgewählt werden. Hierbei empfängt die Multiplexerschaltung MUX ein Steuersignal R, das einen Temperatur-Referenzwert überträgt, der von einer Temperatursensorschaltung TS generiert wird. Diese ist vorteilhaft auf dem Speicher angeordnet. Die Zählerschaltung CNT adressiert der Reihe nach die Wortleitungen WL0 bis WLn-1 und steuert entsprechend die Multiplexerschaltung MUX an. Diese wählt dann entsprechend des Zählwerts Wortleitungen des Speichers zur Auffrischung aus.
  • Gemäß der Erfindung wird nun vorgeschlagen, eine temperaturgesteuerte Umschaltung der Multiplexerschaltung MUX zur parallelen Auffrischung mehrerer Wortleitungen vorzunehmen. Hierbei werden die Speicherzellen in Einheiten einer ganzen Wortleitung in einem Refreshzyklus einem Refresh-Betrieb unterzogen. In der Multiplexerschaltung MUX ist ein Umschaltmechanismus implementiert, wonach bei Überschreiten eines Grenztemperatur-Referenzwerts neben einer ausgewählten Wortleitung mindestens eine weitere Wortleitung in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird. Hierbei wird durch die Multiplexerschaltung MUX die Anzahl von in einem Refreshzyklus parallel aufzufrischenden Wortleitungen abhängig von dem Temperatur-Referenzwert R eingestellt. Gemäß einer vorteilhaften Ausführungsform der Erfindung ist vorgesehen, die Anzahl der gleichzeitig aufgefrischten Wortleitungen jeweils in Temperaturintervallen entsprechend der Halbwertstemperatur zu verdoppeln.
  • Die Multiplexerschaltung MUX zur Ansteuerung von n Wortleitungen wird vorliegend beim Überschreiten einer Grenztemperatur Tmax so umgeschaltet, daß neben der ausgewählten Wortleitung eine um die Anzahl von n/2 Wortleitungen verschobene Wortleitung ausgewählt und in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird. Beispielsweise wird neben der ausgewählten Wortleitung WL0 die um die Anzahl von n/2 Wortleitungen verschobene Wortleitung WLn/2 ausgewählt und deren Speicherzellen aufgefrischt. Bei Überschreiten eines weiteren, um das Temperaturintervall der Halbwertstemperatur T1/2 erhöhten Grenztemperatur-Referenzwerts Tmax + T1/2 wird neben der ausgewählten Wortleitung jeweils eine um die Anzahl von n/4, n/2 und 3n/4 Wortleitungen verschobene Wortleitung in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen. Beispielsweise werden neben der ausgewählten Wortleitung WL0 die um n/4 und 3n/4 Wortleitungen verschobenen Wortleitungen WLn/4 und WL3n/4 zusätzlich zu der bereits vorhin zusätzlich aktivierten Wortleitung WLn/2 aktiviert. Dieses Umschaltprinzip ist fortsetzbar, wird in der Regel jedoch dadurch begrenzt, daß zwei Wortleitungen mit weniger als einem kritischen Abstand durch gemeinsame Nutzung von gleichen Schaltungsteilen (zum Beispiel Schreib-Lese-Verstärker) nicht mehr gleichzeitig unabhängig aufgefrischt werden können.
  • Nachfolgend ist das oben beschriebene beispielhafte Umschaltprinzip zur parallelen Aktivierung einer Anzahl von Wortleitungen nochmals kurz in anderen Worten skizziert.
  • Bei einer Substrat-Temperatur T < Tmax wird die Wortleitung WL0 mittels des Steuersignals 1 aktiviert. Bei einer Substrat-Temperatur Tmax < T < Tmax + T1/2 werden mittels der Steuersignale 2 die Wortleitungen WL0 und WLn/2 zur Auffrischung aktiviert. Bei einer Substrat-Temperatur Tmax + T1/2 < T < Tmax + 2T1/2 werden die Wortleitungen WL0, WLn/4, WLn/2 und WL3n/4 durch die Steuersignale 4 zur Auffrischung aktiviert.
  • In einer vorteilhaften Ausführungsform der Erfindung werden durch die Multiplexerschaltung MUX mehrere Wortleitungen in einem Refreshzyklus parallel, jedoch innerhalb eines Refresh-Intervalls zeitlich versetzt einem Refresh-Betrieb unterzogen. Dadurch wird eine leichte zeitliche Verschiebung der Auffrischungen ermöglicht, so daß Stromspitzen beim Auffri schungsvorgang infolge paralleler Aktivierung mehrerer Wortleitungen vermieden werden können.
  • Bei der Konzeption eines integrierten dynamischen Speichers gemäß der Erfindung ist im allgemeinen zu beachten, daß die Anzahl der unmittelbar hintereinander ausgeführten Refresh-Kommandos (sogenannte Burst-CBR) begrenzt werden muß. Beträgt die Anzahl der hintereinander ausgeführten Refresh-Kommandos mehr als n/x (n ist die Anzahl der Wortleitungen, x die Zahl der gleichzeitig aufgefrischten Wortleitungen), so werden einige der Speicherzellen zunächst unmittelbar hintereinander mehrmals aufgefrischt und müßten dann einen längeren Zeitraum ohne Auffrischung überstehen. Dies würde jedoch nicht zu dem gewünschten Effekt für kürzeste Auffrischungszeiten führen.
    •
    • M
    Speicher
    MC
    Speicherzellen
    WL0 bis WLn-1
    Wortleitungen
    BL10 bis BLk1
    Bitleitungen
    C
    Speicherkapazität
    AT
    Auswahltransistor
    SA10 bis SAk1
    Schreib-Lese-Verstärker
    RF10 bis RFk1
    Refreshschaltung
    B1 bis Bk
    Block
    R
    Steuersignal mit Temperatur-Referenzwert
    CBR
    Refresh-Befehl
    Tmax
    Grenztemperatur-Referenzwert
    T1/2
    Halbwertstemperatur
    CNT
    Zählerschaltung
    MUX
    Multiplexerschaltung
    TS
    Temperatursensorschaltung
    1 bis 4
    Steuersignal

Claims (9)

  1. Integrierter dynamischer Speicher – mit Speicherzellen (MC), die zu einzelnen unabhängig adressierbaren Einheiten (WL0 bis WLn-1) zusammengefaßt sind, – mit einer Steuerungsschaltung (CNT, MUX) zur Steuerung eines Refresh-Betriebs der Speicherzellen, in dem die Speicherzellen einer Auffrischung ihres Speicherzelleninhalts unterzogen werden, – bei dem die Steuerungsschaltung (CNT, MUX) derart ausgebildet ist, daß eine oder mehrere Einheiten (WL0 bis WLn-1) von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterziehbar sind, – bei dem durch die Steuerungsschaltung (CNT, MUX) eine Anzahl von in einem Refreshzyklus parallel aufzufrischenden Einheiten (WL0 bis WLn-1) von Speicherzellen abhängig von einem Temperatur-Referenzwert (R) eingestellt wird.
  2. Integrierter dynamischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß in der Steuerungsschaltung (CNT, MUX) ein Umschaltmechanismus implementiert ist derart, daß bei Überschreiten eines Grenztemperatur-Referenzwerts (Tmax) neben einer ausgewählten Einheit (WL0) von Speicherzellen mindestens eine weitere Einheit (WLn/2) von Speicherzellen in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird.
  3. Integrierter dynamischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß – der Speicher in Wortleitungen (WL0 bis WLn-1) und Bitleitungen (BL0, BL1) organisiert ist, wobei die Speicherzellen (MC) in Kreuzungspunkten der Wortleitungen und Bitleitungen angeordnet und mit einer jeweiligen Wortleitung und Bitleitung verbunden sind, – die Speicherzellen in Einheiten einer ganzen Wortleitung (WL0 bis WLn-1) in einem Refreshzyklus einem Refresh-Betrieb unterzogen werden, – bei dem durch die Steuerungsschaltung (CNT, MUX) eine Anzahl von in einem Refreshzyklus parallel aufzufrischenden Wortleitungen abhängig von einem Temperatur-Referenzwert (R) eingestellt wird.
  4. Integrierter dynamischer Speicher nach Anspruch 3, dadurch gekennzeichnet, daß – der Speicher (M) eine Anzahl von n Wortleitungen (WL0 bis WLn-1) aufweist, – in der Steuerungsschaltung (CNT, MUX) ein Umschaltmechanismus implementiert ist derart, daß bei Überschreiten eines Grenztemperatur-Referenzwerts (Tmax) neben einer ausgewählten Wortleitung (WL0) eine um die Anzahl von n/2 Wortleitungen verschobene Wortleitung (WLn/2) ausgewählt und in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird.
  5. Integrierter dynamischer Speicher nach Anspruch 4, dadurch gekennzeichnet, daß in der Steuerungsschaltung (CNT, MUX) ein Umschaltmechanismus implementiert ist derart, daß bei Überschreiten eines weiteren, um ein Temperaturintervall (T1/2) erhöhten Grenztemperatur-Referenzwerts (Tmax + T1/2) neben der ausgewählten Wortleitung (WL0) jeweils eine um die Anzahl von n/4, n/2 und 3n/4 Wortleitungen verschobene Wortleitung (WLn/4, WLn/2, WL3n/4) in einem Refreshzyklus parallel einem Refresh-Betrieb unterzogen wird.
  6. Integrierter dynamischer Speicher nach Anspruch 5, dadurch gekennzeichnet, daß in der Steuerungsschaltung (CNT, MUX) das Temperaturintervall auf eine Halbwertstemperatur (T1/2) eingestellt ist, welche ein Temperaturintervall kennzeichnet, innerhalb dessen sich die Datenerhaltungszeit der Speicherzellen halbiert.
  7. Integrierter dynamischer Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Steuerungsschaltung aufweist: – eine Zählerschaltung (CNT) zur Adressierung von aufzufrischenden Einheiten (WL0 bis WLn-1) von Speicherzellen, die einen Refresh-Befehl (CBR) empfängt, – eine Multiplexerschaltung (MUX), die von der Zählerschaltung (CNT) angesteuert wird, zur Auswahl der Einheiten (WL0 bis WLn-1) der Speicherzellen für einen Refresh-Betrieb, wobei die Multiplexerschaltung ein Steuersignal (R) empfängt, das den Temperatur-Referenzwert überträgt.
  8. Integrierter dynamischer Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß Temperatur-Referenzwert (R) von einer Temperatursensorschaltung (TS) generiert wird, die auf dem Speicher angeordnet ist.
  9. Integrierter dynamischer Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuerungsschaltung (CNT, MUX) derart ausgebildet ist, daß mehrere Einheiten (WL0 bis WLn-1) von Speicherzellen in einem Refreshzyklus parallel, jedoch innerhalb eines Refresh-Intervalls zeitlich versetzt einem Refresh-Betrieb unterziehbar sind.
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