DE10315050A1 - Niederspannungspegelwandler mit Zwischenspeicherfunktion - Google Patents
Niederspannungspegelwandler mit ZwischenspeicherfunktionInfo
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Abstract
Die Erfindung betrifft eine Niederspannungspegel-Wandlerschaltung mit einem eingebetteten Zwischenspeicher, die auf einer Signalleitung implementiert ist, auf der Niederspannungssignale anliegen. Die Erfindung betrifft weiterhin eine Niederspannungspegel-Wandlerschaltung, die zum Empfangen von Niederspannungs-Eingangssignalen von einem ersten Abschnitt der Signalleitung und zum Ausgeben von Ausgangssignalen höherer Spannung auf einem zweiten Abschnitt der Signalleitung ausgelegt ist. Die Erfindung betrifft außerdem eine Zwischenspeicherschaltung, die zum Zwischenspeichern von Niederspannungs-Eingangssignalen von dem ersten Abschnitt der Signalleitung ausgelegt ist.
Description
- Die vorliegende Erfindung betrifft Halbleiterbauelemente und insbesondere eine Niederspannungspegel-Wandlerschaltung.
- Es besteht ein konstantes Bestreben, den Energieverbrauch in integrierten Schaltungen aufgrund deren Anforderungen beim Einhäusen, aber auch für tragbare Anwendungen zu verringern. Ein Ansatz besteht hierbei in der Verwendung von Niederspannungssignalen in Bussystemen, wann immer dies möglich ist.
- Die Signalübertragung mit niedrigen Spannungspegeln ist für Hersteller attraktiv, da sowohl der Energiebedarf erheblich reduziert als auch die Elektromigration in den Leiterbahnen der integrierten Schaltung verringert wird. Bei einer verringerten Elektromigration ist das Entstehen von Lücken und Kurzschlüssen in den Leiterbahnen erheblich reduziert. Darüber hinaus führt der geringere Energieverbrauch zu vermindertem elektrischen Rauschen, da zu jedem Zeitpunkt weniger Ladung auf den Masseleitungen und den Versorgungs-Busleitungen geladen ist.
- Fig. 1 zeigt einen herkömmlichen Niederspannungspuffer und einen Zwischenspeicher 100. Die Schaltung umfasst einen Eingangspuffer 110, der mit einem Zwischenspeicher 112 verbunden ist. Am Eingang QRWD kann eine niedrige Spannung zwischen 0 V und 1 V pendeln, wobei 1 V unter der gesamten internen Bauteilspannung VDD liegt. Die Ausgangsspannung am Ausgang SRWD kann zwischen 0 V und 2 V liegen. Liegt das Aktivierungssignal ENB auf einem High-Pegel, threibt der Schaltkreis die Daten am Schreib-/Lesedateneingang RWD und speichert diese zwischen. Geht ENB auf einen Low-Pegel, so ist die Schaltung deaktiviert und die an QRWD liegenden Daten werden zwischengespeichert.
- Um das Problem bei Einsatz von Niederspannungssignalen in einer Inverter-basierten Spannungspegel-Wandlerschaltung zu verstehen, muss man sich die Situation vergegenwärtigen, in der ein logisches Low-Signal am Eingang QRWD (z. B. etwa 0 V) angelegt ist. In diesem Fall werden nicht nur die Transistoren 118 und 121 wie erwartet durchgeschaltet, sondern es entstehen auch Leckpfade durch die Transistoren 126 und 128 des Inverters 116 und die Transistoren 130 und 132 des Inverters 114.
- Das Auftreten eines Leckstroms schwächt das Signal am Ausgang erheblich und erhöht die Verlustleistung immens. Die vorgehende Diskussion zeigt, dass es wünschenswert ist, eine Niederspannungs-Zwischenspeicherschaltung zur Verfügung zu stellen, in dem das Problem der Leckströme verschwindet.
- Abriss der Erfindung
- Eine Ausführungsform der vorliegenden Erfindung betrifft ein Verfahren zum Implementieren einer Niederspannungspegel- Wandlerschaltung, in der ein eingebetteter Zwischenspeicher auf einer Signalleitung angeordnet ist, wobei auf der Signalleitung Niederspannungssignale anliegen. Die Niederspannungssignale weisen einen Spannungspegel auf, der unter der gesamten internen Bauteilspannung VDD liegt.
- Die Niederspannungspegel-Wandlerschaltung ist so ausgestaltet, um das Niederspannungs-Eingangssignal zwischenzuspeichern und um ein Spannungssignal auszugeben, dessen Spannungsbereich über dem dem Niederspannungs-Eingangssignal zugeordneten Spannungsbereich liegt. Das Verfahren umfasst das Koppeln des Eingangsknotens an den ersten Teil der Signalleitung. Der Eingangsknoten ist an die Eingangsstufe der Pegelwandlerschaltung gekoppelt. Die Eingangsstufe ist so ausgestaltet, um das Niederspannungs-Signal auf der Signalleitung zu empfangen. Außerdem ist die Eingangsstufe an eine Pegelwandlerstufe gekoppelt, die so gestaltet ist, um eine Anzahl Pegelwandler-Steuersignale als Reaktion auf die Niederspannungs-Eingangssignale auszugeben. Die Pegelwandler- Steuersignale sind an eine Zwischenstufe gekoppelt, wobei die Zwischenspeicherstufe an die Eingangsstufe gekoppelt ist. Die Zwischenspeicherstufe ist so angeordnet, um das an der Eingangsstufe empfangene Niederspannungs-Eingangssignal zwischenzuspeichern. Das Verfahren umfasst weiterhin das Koppeln des Ausgangsknotens an die Pegelwandlerstufe. Der Ausgangsknoten ist auch mit dem zweiten Teil der Signalleitung zum Ausgeben eines höheren Spannungspegelsignals verbunden.
- In einer weiteren Ausführungsform betrifft die vorliegende Erfindung ein Verfahren zum Implementieren einer Niederspannungspegel-Wandlerschaltung mit einem eingebetteter Zwischenspeicher auf einer Signalleitung, wobei auf der Signalleitung Niederspannungssignale anliegen. Das Verfahren umfasst das Empfangen des ersten Niederspannungssignals unter Verwendung einer Eingangsstufe der Pegelwandlerschaltung, wobei die Eingangsstufe an den Eingangsknoten gekoppelt ist. Das Verfahren umfasst zusätzlich das Ausbilden einer Anzahl von Steuersignalen als Antwort auf das Niederspannungseingangssignal unter Verwendung einer Pegelwandlerstufe der Niederspannungspegel- Wandlerschaltung. Der Spannungsbereich der Steuersignale liegt über dem Spannungsbereich des Niederspannungspegel- Eingangssignals. Das Verfahren umfasst darüber hinaus das Zwischenspeichern des Niederspannungs-Eingangssignals in einer Zwischenspeicherstufe der Niederspannungspegel- Wandlerschaltung. Weiterhin umfasst das Verfahren das Ausgeben eines Ausgangsspannungssignals durch die Pegelwandler- Steuersignale. Der Spannungsbereich, der dem Ausgangssignal zugeordnet ist, liegt über dem Spannungsbereich des Niederspannungs-Eingangssignals.
- In einer weiteren Ausführungsform betrifft die Erfindung ein Verfahren zum Implementieren einer Niederspannungs- Verstärkerschaltung mit einem eingebetteten Zwischenspeicher, der so gestaltet ist, um mit einer Signalleitung gekoppelt zu werden, wobei auf Signalleitung der Niederspannungssignale anliegen. Die Niederspannungspegel haben einen Spannungspegel, der kleiner ist als Vdd. Das Verfahren umfasst das Koppeln eines Eingangsknotens an den ersten Teil der Signalleitung, um ein erstes Niederspannungs-Eingangssignal zu empfangen. Der Eingangsknoten ist außerdem an eine Eingangsstufe der Verstärkerschaltung angeschlossen, wobei die Eingangsstufe so ausgestaltet ist, um die ersten Niederspannungssignale auf der Signalleitung zu empfangen. Darüber hinaus ist der Eingang mit einer Pegelwandler- und mit einer Zwischenspeicherstufe gekoppelt, die zum Zwischenspeichern des ersten Niederspannungs-Eingangssignals und zum Ausgeben einer Anzahl von Pegelwandler-Steuersignalen als Antwort auf die ersten Niederspannungssignale angeordnet sind. Pegelwandler- und Zwischenspeicherstufe verstärken die Ausgangssteuersignale, wodurch der Spannungsbereich, der der Anzahl der Pegelwandler-Steuersignale zugeordnet ist, höher wird als der Spannungsbereich des ersten Niederspannungssignals. Das Verfahren umfasst weiterhin das Koppeln der Pegelwandlers und der Zwischenspeicherstufe an die Ausgangsstufe der Verstärkerschaltung. Die Ausgangsstufe ist so konfiguriert, um ein Niederspannungspegelsignal auszugeben und ist an einen Ausgangsknoten gekoppelt, der mit dem zweiten Teil der Signalleitung verbunden ist.
- Diese und weitere Merkmale der vorliegenden Erfindung werden nun anhand der beigefügten Zeichnungen und der detaillierten Beschreibung der Erfindung näher erläutert.
- Fig. 1 zeigt eine herkömmliche Niederspannungs- Zwischenspeicher- und Pufferschaltung, wie sie in einer typischen integrierten Schaltung eingesetzt wird.
- Fig. 2a zeigt eine vereinfachte Niederspannungspegel- Wandlerschaltung mit Zwischenspeicherfunktion gemäß einer Ausführungsform der vorliegenden Erfindung.
- Fig. 2b zeigt eine detaillierte Darstellung der Niederspannungspegel-Wandlerschaltung mit Zwischenspeicherfunktion gemäß einer Ausführungsform der vorliegenden Erfindung.
- Fig. 3 zeigt eine weitere Ausführungsform der vorliegenden Erfindung.
- Fig. 4a zeigt die Niederspannungspegel-Wandlerschaltung von Fig. 2a in einer Verstärkeranwendung.
- Fig. 4b zeigt Timingdiagramme der Verstärkerschaltung von Fig. 4a.
- Fig. 5 zeigt die Niederspannungspegel-Wandlerschaltung von Fig. 3 in einer Verstärkeranwendung, gemäß einer weiteren Ausführungsform der Erfindung.
- Die vorliegende Erfindung betrifft die Verbesserung der Leistung integrierter Niederspannungsschaltungen im Allgemeinen. Insbesondere betrifft sie einen Niederspannungspegel-Wandler, der Niederspannungsdaten bei verringerter Verlustleistung zwischenspeichert. Gemäß einem Aspekt der vorliegenden Erfindung sind verschiedene Ausführungen offenbart, die sich zum Umwandeln und Zwischenspeichern von Niederspannungsdaten eignen. Gemäß einem weiteren Aspekt der Erfindung werden die Niederspannungspegel-Wandlerschaltungen in Verstärkeranwendungen eingesetzt, um Niederspannungspegeldaten zwischenzuspeichern oder bei verringerter Verlustleistung, geringerem elektrischen Rauschen und/oder Elektromigration effizient zu übertragen.
- Gemäß einer Ausführungsform der vorliegenden Erfindung zeigt Fig. 2a ein Blockdiagramm einer Niederspannungspegel- Wandlerschaltung 200. Die Schaltung umfasst eine Eingangsstufe 210, eine Pegelwandlerstufe 220 und eine Zwischenspeicherstufe 230. Wie gezeigt wird das Eingangssignal an QRWD wahlweise an die Eingangsstufe 210 gekoppelt, an die Pegelwandlerstufe 220 oder anschließend an die Zwischenspeicherstufe 230 weitergeleitet.
- Die Pegelwandlerstufe 220 gibt als Antwort auf ein Niederspannungssignal von der Eingangsstufe ein Hochspannungssignal an den Knoten SRWD aus. Das Niederspannungssignal hat einen Spannungspegel, der unter der gesamten internen Bauteilspannung Vdd liegt. Das Hochspannungs-Ausgangssignal liegt in einem Spannungsbereich, der in etwa Vdd entspricht, wobei der Spannungsbereich größer ist, als der Spannungsbereich des Niederspannungs-Eingangssignals. Das Ausgangssteuersignal der Pegelwandlerstufe aktiviert die Zwischenspeicherstufe 230. Die Zwischenspeicherstufe 230 ist so ausgestaltet, um das an der Eingangsstufe empfangene Niederspannungs-Eingangssignal zwischenzuspeichern.
- Gemäß einer Ausführungsform der Erfindung zeigt Fig. 2b den Niederspannungspegel-Wandler 200 mit Zwischenspeicherfunktion detailliert. Die Eingangsstufe umfasst zwei parallel geschaltete Feldeffekttransistoren (FETs) 212 und 214, deren Gates mit einer Versorgungsquelle verbunden sind, deren Spannungspegel mindestens um eine Schwellspannung Vth über der Eingangsspannung VQRWD liegt. Dies soll ein Durchschalten der Transistoren sicherstellen, damit das Eingangsspannungssignal durch die Transistoren 222 und 224 der Pegelwandlerstufe geleitet werden kann. Alternativ kann die Gatespannung der Transistoren 212 und 214 ein Signal mit zwei logischen Zuständen sein. Ist das Signal eine logische "0", so wird der Pegelwandler deaktiviert und in einen Tristate-Zustand geschaltet. Ist das Signal eine logische "1", wird der Pegelwandler durchgeschaltet und empfängt das Signal QRWD.
- In der Pegelwandlerstufe 220 werden die Niederspannungs- Eingangssignale auf einen höheren Spannungsbereich gelegt. Je nach empfangenen Eingangssignal gibt die Pegelwandlerstufe entweder einen logischen "Low"-Pegel (z. B. 0 V) oder einen logischen "High"-Pegel (z. B. 2 V) aus und überträgt das Ausgangssignal an die Zwischenspeicherstufe 230.
- Es ist zu beachten, dass, obwohl FET 224 als n-leitender FET mit niedriger Schwellspannung dargestellt ist (die niedrige Schwellspannungs-Kennlinie ist durch einen Kreis um das Transistorsymbol dargestellt), ist dies kein Erfordernis, solange die Schwellspannung niedriger ist als der oberste Spannungswert (z. B. 1 V) des an QRWD liegenden Niederspannungs- Eingangssignals. Im allgemeinen können FETs mit geringer Schwellspannung eine Schwellspannung von etwa 0,4 bis 0,5 V aufweisen, das unter der Schwellspannung von 0,6 bis 0,7 V herkömmlicher FETs liegt.
- Die Transistoren in der Zwischenspeicherstufe 230 speichern das am Eingang QRWD liegende Eingangssignal zwischen und verringern dabei Standby-Leckströme und Verlustleistung. Folglich wird eine Niederspannungspegel-Wandlerschaltung gebildet, die Niederspannungsdaten zwischenspeichert.
- Zur Vereinfachung des weiteren Verständnisses wird im folgenden der Betrieb der Pegelwandlerschaltung genauer erläutert. Hierbei muss man sich die Situation vorstellen, in der ein Low-Pegel des Eingangssignals (z. B. 0 V) an den globalen Dateneingang QRWD angelegt wird. Das Signal gelangt über die Transistoren 212 und 214 der Eingangsstufe zu den Transistoren 222 und 224 der Pegelwandlerstufe. Der n-leitende FET 224 wird gesperrt und der p-leitende FET 222 wird durchgeschaltet, wodurch das Signal an die Zwischenspeicherstufe 230 weitergegeben wird.
- Der Transistor 222 wird mit einem Schaltungspegel Vdd betrieben, der der gesamten internen Spannung entspricht, mit dem die Schaltung betrieben wird. Vdd liegt über dem Low-Pegel der Eingangsspannung, kann jedoch gleich oder kleiner sein als der externe, der integrierten Schaltung zugeführte Spannungspegel. Für gewöhnlich liegt die Eingangsspannung an QRWD im Bereich von 0 bis 1 V und Vdd im Bereich von 0 bis 2 V. Daher wird der logische Low-Pegel der Eingangsspannung invertiert und annähernd auf einen hohen Spannungspegel (z. B. 2 V) angehoben, und an die Zwischenspeicherstufe weitergegeben.
- In der Zwischenspeicherstufe wird ein p-leitender FET 232 durch den am Knoten A anliegenden High-Pegel gesperrt und nleitende FETs 234 und 236 werden durchgeschaltet. Da die FETs 234 und 236 leiten, werden die an den Knoten XRT und XRB liegenden Spannungspegel auf logische Low-Pegel (z. B. 0 V) gesenkt, wodurch der von QRWD übertragene logische Low-Pegel des Eingangssignals zwischengespeichert wird. Aus der vorgenannten Erläuterung ist offensichtlich, dass ein logischer Low-Pegel des Eingangssignals an QRWD einen umgewandelten logischen High-Pegel des Ausgangssignals in Höhe von Vdd am Ausgang SRWD verursacht, wodurch der an QRWD anliegende logische Low-Pegel des Eingangssignals zwischengespeichert wird.
- Man stelle sich nun die Situation vor, dass ein logischer High-Pegel des Eingangssignals mit einem niedrigen Spannungspegel (z. B. 1 V) an den Eingang QRWD angelegt wird. Das "High"-Signal schaltet den n-leitenden FET 224 durch und sperrt den p-leitenden FET 222 der Zwischenspeicherstufe. Da der Transistor 224 leitet, wird der Knoten A auf einen logischen "Low"-Pegel (z. B. 0 V) heruntergezogen.
- Da am Knoten A ein "Low"-Pegel vorliegt, werden die nleitenden FETs 234 und 236 gesperrt und der p-leitende FET 238 wird durchgeschaltet, wodurch der Knoten XRB an die hohe interne Spannung Vdd gekoppelt wird und das an QRWD anliegende Hochspannungs-Eingangssignal zwischengespeichert wird. Der FET 232 ist zwischen die Knoten A und XRT geschaltet, um den FET 222 in dem gesperrten Zustand zu halten, wenn der FET 238 durch ein am Knoten A angelegtes logisches Low-Signal durchgeschaltet wird.
- In Fig. 3 wurde der FET 238 aus der Schaltung 200 entfernt, wodurch sich eine weitere Ausführungsform 300 der vorliegenden Erfindung ergibt. Die Schaltung umfasst eine ähnliche Eingangsstufe 310, eine Pegelwandlerstufe 320 und einen Zwischenspeicher 330. Wie aus der vorgehenden Erläuterung ersichtlich ist, erzeugt ein logisches "High"-Eingangssignal (z. B. 1 V) am Eingang QRWD ein logisches "Low"-Signal (z. B. 0 V) am Ausgang SRWD, wobei das Eingangssignal in der Schaltung zwischengespeichert wird.
- Im Zusammenhang mit einer weiteren Ausführungsform der vorliegenden Erfindung zeigt Fig. 4a eine Niederspannungs- Verstärkerschaltung 400, die einen Niederspannungspegel- Wandler mit einem eingebetteten Zwischenspeicher umfasst. Die Pegelwandlerschaltung speichert das Eingangssignal zwischen und verstärkt das Niederspannungs-Eingangssignal zu Steuersignalen mit einem größeren Spannungsbereich zum Steuern von Ausgangstransistoren 422 und 424 in einer Ausgangsstufe 420.
- In einer Ausführungsform wird der Niederspannungswandler mit dem eingebetteten Zwischenspeicher in die in Zusammenhang mit Fig. 2a erläuterte Schaltung implementiert. Der Ausgang des Tristate-Puffers 412 in der Eingangsstufe 410 ist an den Eingang QRWD der Pegelwandler- und Zwischenspeicherstufe 200 gekoppelt. In der Eingangsstufe 410 kann der Tristate-Puffer 412 am Eingang RWD ein Niederspannungssignal empfangen und wird von dem Aktivierungssignal ENB und dessen Komplement ENBc gesteuert. Das Puffer-Aktivierungssignal ENB und dessen Komplement ENBc sind optional und können sowohl fest auf einen High-Pegel, als auch fest auf einen Low-Pegel gelegt sein, ohne die Funktionalität der Schaltung zu beeinträchtigen. Hierbei ist anzumerken, dass, obwohl die FETs 422 und 424 in der Zeichnung als n-leitende FETs mit niedriger Schwellspannung dargestellt sind, dies kein Erfordernis ist, solange die Schwellspannung dieser Transistoren unter dem oberen Spannungswert des Niederspannungs-Eingangssignals an RWD liegt.
- Liegt beim Betrieb der Schaltung das Steuersignal ENB auf einem High-Pegel, so treibt der Tristate-Puffer 412 ein Niederspannungssignal am Eingang RWD zum Eingang QRWD der Pegelwandler- und Zwischenspeicherstufe 200. Liegt das Aktivierungssignal ENB auf einem Low-Pegel, - so wird der Tristate- Puffer 412 deaktiviert und die Niederspannungsdaten am Eingang QRWD werden zwischengespeichert. Für besondere Details zum Betrieb der Pegelwandler- und Zwischenspeicherschaltung 200 als Antwort auf das an QRWD anliegende Eingangsspannungssignal wird auf Fig. 2 verwiesen.
- Man stelle sich die Situation vor, dass der Tristate-Puffer 412 durchgeschaltet wird und ein logisches "Low"-Signal (z. B. 0 V) an den Eingang RWD angelegt wird. Das an QRWD anliegende Eingangssignal wird zwischengespeichert, was dazu führt, dass der Ausgangsknoten A auf einen hohen Spannungspegel gelegt wird, der in etwa Vdd entspricht (z. B. 2 V). Gleichzeitig wird in der Ausgangsstufe 420 der FET 422 gesperrt und der FET 424 durchgeschaltet, wodurch SRWD mit einem Massepotential (z. B. 0 V) gekoppelt wird. Wird ein logisches "High"- Signal (z. B. 1 V) an den Eingang RWD angelegt, so speichert die Schaltung 200 das Signal zwischen und gibt ein "Low"- Signal von etwa 0 V am Knoten A aus, wodurch der FET 424 gesperrt ist und der FET 422 durchgeschaltet wird. Dies führt zu einer Kopplung des Ausgangs SRWD mit einer Niederspannungsquelle Vlow (z. B. 1 V).
- Um die Funktionsweise der Verstärkerschaltung 400 noch verständlicher zu machen, zeigt Fig. 4b Timing-Diagramme der Signale am Eingangsknoten QRWD (VQRWD) des Verstärkers, am Ausgangsknoten A (VA) der Pegelwandler- und Zwischenspeicherschaltung und am Ausgangsknoten SRWD (VSRwD) des Verstärkers. Wenn das Niederspannungs-Eingangssignal an QRWD auf einen "High"-Pegel gelegt wird, liegt am Knoten A ein Low-Pegel an und das Ausgangssignal am Knoten SRWD wird auf einen logischen High-Pegel des Niederspannungssignals von etwa 1 V gelegt. Ein logischer High-Pegel am Eingangsknoten QRWD verursacht eine hohe Spannung von etwa 2 V am Knoten A und ein logisches "Low"-Signal am Ausgangsknoten SRWD. Folglich dient die in Fig. 4a dargestellte Schaltung als Verstärker, der ein Niederspannungssignal zwischenspeichert und das Niederspannungssignal am Eingang RWD zum Ausgang SRWD überträgt. Im Allgemeinen wird das Aktivierungssignal ENB vorzugsweise vor dem Eintreffen der Daten an dem Eingang RWD der Verstärkerschaltung gültig, um Verzögerungen bei der Signalübertragung zu vermeiden.
- Fig. 5 zeigt in einer weiteren Ausführungsform der vorliegenden Erfindung eine beispielhafte Ausgestaltung der Verstärkeranwendung mit der in Fig. 3 gezeigten Niederspannungspegel-Wandlerschaltung 300 mit eingebettetem Zwischenspeicher.
- Obwohl die Erfindung anhand verschiedener Ausführungsformen beschrieben worden ist, erkennt der Fachmann, dass die Erfindung innerhalb des Erfindungsgedankens und des Umfangs der beigefügten Ansprüche abgewandelt werden kann. Der Umfang der Erfindung soll daher nicht unter Bezugnahme auf die vorgehende Beschreibung bestimmt werden, sondern unter Bezugnahme auf die anhängenden Ansprüche und den vollen Umfang ihrer Entsprechungen.
Claims (17)
1. Niederspannungspegel-Wandlerschaltung mit einer
Zwischenspeicherfunktion, die auf einer Signalleitung einer
integrierten Schaltung implementiert ist, umfassend:
eine Pegelwandlerschaltung, die so ausgeführt ist, ein Niederspannungs-Eingangssignal von einem ersten Abschnitt der Signalleitung zu empfangen und ein Ausgangssignal höherer Spannung auf einem zweiten Abschnitt der Signalleitung auszugeben, wobei das Niederspannungs- Eingangssignal einen Spannungspegel umfasst, der kleiner ist als eine gesamte interne Bauteilspannung, und wobei das Ausgangssignal höherer Spannung einen Spannungsbereich umfasst, der größer ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich; und
eine an die Pegelwandlerschaltung gekoppelte Zwischenspeicherschaltung, die so ausgeführt ist, um von dem ersten Abschnitt der Signalleitung kommende Niederspannungs-Eingangssignale zwischenzuspeichern.
eine Pegelwandlerschaltung, die so ausgeführt ist, ein Niederspannungs-Eingangssignal von einem ersten Abschnitt der Signalleitung zu empfangen und ein Ausgangssignal höherer Spannung auf einem zweiten Abschnitt der Signalleitung auszugeben, wobei das Niederspannungs- Eingangssignal einen Spannungspegel umfasst, der kleiner ist als eine gesamte interne Bauteilspannung, und wobei das Ausgangssignal höherer Spannung einen Spannungsbereich umfasst, der größer ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich; und
eine an die Pegelwandlerschaltung gekoppelte Zwischenspeicherschaltung, die so ausgeführt ist, um von dem ersten Abschnitt der Signalleitung kommende Niederspannungs-Eingangssignale zwischenzuspeichern.
2. Niederspannungspegel-Wandlerschaltung nach Anspruch 1,
weiter umfassend eine zwischen den ersten Abschnitt der
Signalleitung und die Pegelwandlerschaltung und die
Zwischenspeicherschaltung gekoppelte Eingangsstufe zum
Übertragen des Niederspannungssignals von dem ersten
Abschnitt der Signalleitung zur Pegelwandlerschaltung.
3. Niederspannungspegel-Wandlerschaltung nach Anspruch 2,
wobei die Eingangsstufe weiter umfasst:
einen ersten n-leitenden Feldeffekttransistor mit einem ersten n-leitenden Feldeffekttransistor-Gate, einem ersten n-leitenden Feldeffekttransistor-Drain und einer ersten n-leitenden Feldeffekttransistor-Source, wobei das erste n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des ersten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der erste n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der erste n-leitende Feldeffekttransistor-Drain oder die erste n-leitende Feldeffekttransistor-Source an den ersten Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist; und
einen zweiten n-leitenden Feldeffekttransistor mit einem zweiten n-leitenden Feldeffekttransistor-Gate, einem zweiten n-leitenden Feldeffekttransistor-Drain und einer zweiten n-leitenden Feldeffekttransistor-Source, wobei das zweite n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des zweiten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der zweite n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der zweite n-leitende Feldeffekttransistor-Drain oder die zweite n-leitende Feldeffekttransistor-Source an das erste Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen zweiten Knoten gekoppelt ist.
einen ersten n-leitenden Feldeffekttransistor mit einem ersten n-leitenden Feldeffekttransistor-Gate, einem ersten n-leitenden Feldeffekttransistor-Drain und einer ersten n-leitenden Feldeffekttransistor-Source, wobei das erste n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des ersten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der erste n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der erste n-leitende Feldeffekttransistor-Drain oder die erste n-leitende Feldeffekttransistor-Source an den ersten Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist; und
einen zweiten n-leitenden Feldeffekttransistor mit einem zweiten n-leitenden Feldeffekttransistor-Gate, einem zweiten n-leitenden Feldeffekttransistor-Drain und einer zweiten n-leitenden Feldeffekttransistor-Source, wobei das zweite n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des zweiten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der zweite n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der zweite n-leitende Feldeffekttransistor-Drain oder die zweite n-leitende Feldeffekttransistor-Source an das erste Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen zweiten Knoten gekoppelt ist.
4. Niederspannungspegel-Wandlerschaltung nach Anspruch 2,
wobei die Pegelwandlerschaltung folgende Merkmale
umfasst:
einen ersten p-leitenden Feldeffekttransistor mit einem ersten p-leitenden Feldeffekttransistor-Gate, einem ersten p-leitenden Feldeffekttransistor-Drain und einer ersten p-leitenden Feldeffekttransistor-Source, wobei das erste p-leitende Feldeffekttransistor-Gate an den ersten Knoten gekoppelt ist, wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an eine Spannungsquelle für eine gesamte interne Spannung des Bauteils gekoppelt ist, und wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an einen dritten Knoten gekoppelt ist, wobei der dritte Knoten an den zweiten Abschnitt der Signalleitung gekoppelt ist; und
einen dritten n-leitenden Feldeffekttransistor mit einem dritten n-leitenden Feldeffekttransistor-Gate, einem dritten n-leitenden Feldeffekttransistor-Drain und einer dritten n-leitenden Feldeffekttransistor-Source, wobei das dritte n-leitende Feldeffekttransistor-Gate an einen zweiten Knoten gekoppelt ist, wobei entweder der dritte n-leitende Feldeffekttransistor-Drain oder die dritte n-leitende Feldeffekttransistor-Source an den dritten Knoten gekoppelt ist, und wobei der jeweils andere des dritten n-leitenden Feldeffekttransistor-Drains oder der dritten n-leitenden Feldeffekttransistor-Source mit einer Masse gekoppelt ist.
einen ersten p-leitenden Feldeffekttransistor mit einem ersten p-leitenden Feldeffekttransistor-Gate, einem ersten p-leitenden Feldeffekttransistor-Drain und einer ersten p-leitenden Feldeffekttransistor-Source, wobei das erste p-leitende Feldeffekttransistor-Gate an den ersten Knoten gekoppelt ist, wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an eine Spannungsquelle für eine gesamte interne Spannung des Bauteils gekoppelt ist, und wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an einen dritten Knoten gekoppelt ist, wobei der dritte Knoten an den zweiten Abschnitt der Signalleitung gekoppelt ist; und
einen dritten n-leitenden Feldeffekttransistor mit einem dritten n-leitenden Feldeffekttransistor-Gate, einem dritten n-leitenden Feldeffekttransistor-Drain und einer dritten n-leitenden Feldeffekttransistor-Source, wobei das dritte n-leitende Feldeffekttransistor-Gate an einen zweiten Knoten gekoppelt ist, wobei entweder der dritte n-leitende Feldeffekttransistor-Drain oder die dritte n-leitende Feldeffekttransistor-Source an den dritten Knoten gekoppelt ist, und wobei der jeweils andere des dritten n-leitenden Feldeffekttransistor-Drains oder der dritten n-leitenden Feldeffekttransistor-Source mit einer Masse gekoppelt ist.
5. Niederspannungspegel-Wandlerschaltung nach Anspruch 4,
wobei die Zwischenspeicherschaltung folgende Merkmale
umfasst:
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen dritten p-leitenden Feldeffekttransistor mit einem dritten p-leitenden Feldeffekttransistor-Gate, einem dritten p-leitenden Feldeffekttransistor-Drain und einer dritten p-leitenden Feldeffekttransistor-Source, wobei das dritte p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der dritte p-leitende Feldeffekttransistor-Drain oder die dritte p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des dritten p-leitenden Feldeffekttransistor-Drains oder der dritten p-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an einen dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen dritten p-leitenden Feldeffekttransistor mit einem dritten p-leitenden Feldeffekttransistor-Gate, einem dritten p-leitenden Feldeffekttransistor-Drain und einer dritten p-leitenden Feldeffekttransistor-Source, wobei das dritte p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der dritte p-leitende Feldeffekttransistor-Drain oder die dritte p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des dritten p-leitenden Feldeffekttransistor-Drains oder der dritten p-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an einen dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
6. Niederspannungspegel-Wandlerschaltung nach Anspruch 4,
wobei die Zwischenspeicherschaltung die folgenden
Merkmal umfasst:
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an einen dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an einen dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
7. Verfahren zum Implementieren einer Niederspannungspegel-
Wandlerschaltung mit Zwischenspeicherfunktion auf einer
Signalleitung, auf der Niederspannungssignale anliegen,
wobei die Niederspannungssignale einen Spannungspegel
aufweisen, der kleiner als die gesamte interne
Bauteilspannung ist, wobei die Niederspannungspegel-
Wandlerschaltung einen Eingangsknoten umfasst, der an
einen ersten Abschnitt der Signalleitung zum Empfangen
eines Niederspannungs-Eingangssignals gekoppelt ist,
sowie einen Ausgangsknoten, der an einen zweiten Abschnitt
der Signalleitung zum Ausgeben eines
Ausgangsspannungssignals gekoppelt ist, wobei das Ausgangsspannungssignal
einen Spannungsbereich umfasst, der größer ist als ein
dem Niederspannungs-Eingangssignal zugeordneter
Spannungsbereich, weiter umfassend:
Koppeln des Eingangsknotens an den ersten Abschnitt der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe der Pegelwandlerschaltung gekoppelt ist, wobei die Eingangsstufe zum Empfangen des ersten Niederspannungssignals auf der Signalleitung ausgelegt ist, und wobei die Eingangsstufe auch an eine Pegelwandlerstufe gekoppelt ist, die so zum Ausgeben einer Anzahl von Kontrollsignalen für die Pegelwandlerstufe als Antwort auf das Niederspannungs-Eingangssignal ausgelegt ist, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen für die Pegelwandlerstufe höher ist als der dem Niederspannungseingangssignal zugeordnete Spannungsbereich;
Koppeln der Kontrollsignale für die Pegelwandlerstufe an eine Zwischenspeicherstufe, wobei die Zwischenspeicherstufe auch an eine Eingangsstufe gekoppelt ist und die Zwischenspeicherstufe darauf ausgerichtet ist, die an der Eingangsstufe empfangenen Niederspannungs- Eingangssignale zwischenzuspeichern; und
Koppeln des Ausgangsknotens an einen zweiten Abschnitt der Signalleitung, wobei der Ausgangsknoten auch an das Pegelwandlerstufen-Kontrollsignal gekoppelt ist.
Koppeln des Eingangsknotens an den ersten Abschnitt der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe der Pegelwandlerschaltung gekoppelt ist, wobei die Eingangsstufe zum Empfangen des ersten Niederspannungssignals auf der Signalleitung ausgelegt ist, und wobei die Eingangsstufe auch an eine Pegelwandlerstufe gekoppelt ist, die so zum Ausgeben einer Anzahl von Kontrollsignalen für die Pegelwandlerstufe als Antwort auf das Niederspannungs-Eingangssignal ausgelegt ist, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen für die Pegelwandlerstufe höher ist als der dem Niederspannungseingangssignal zugeordnete Spannungsbereich;
Koppeln der Kontrollsignale für die Pegelwandlerstufe an eine Zwischenspeicherstufe, wobei die Zwischenspeicherstufe auch an eine Eingangsstufe gekoppelt ist und die Zwischenspeicherstufe darauf ausgerichtet ist, die an der Eingangsstufe empfangenen Niederspannungs- Eingangssignale zwischenzuspeichern; und
Koppeln des Ausgangsknotens an einen zweiten Abschnitt der Signalleitung, wobei der Ausgangsknoten auch an das Pegelwandlerstufen-Kontrollsignal gekoppelt ist.
8. Verfahren zum Implementieren einer Niederspannungspegel-
Wandlerschaltung mit Zwischenspeicherfunktion auf einer
Signalleitung, auf der Niederspannungssignale anliegen,
wobei die Niederspannungssignale einen Spannungspegel
aufweisen, der kleiner als die gesamte interne
Bauteilspannung ist, wobei die
Niederspannungspegel-Wandlerschaltung einen Eingangsknoten, der an einen ersten
Abschnitt der Signalleitung zum Empfangen von
Niederspannungs-Eingangssignalen gekoppelt ist, und einen
Ausgangsknoten umfasst, der an einen zweiten Abschnitt der
Signalleitung zum Ausgeben eines
Ausgangsspannungssignals gekoppelt ist, weiter umfassend:
Empfangen eines Niederspannungs-Eingangssignals über die Eingangsstufe einer Niederspannungspegel- Wandlerschaltung, wobei die Eingangsstufe an einen Eingangsknoten gekoppelt ist;
Erzeugen einer Anzahl von Kontrollsignalen als Antwort auf das Niederspannungs-Eingangssignal unter Verwendung einer Pegelwandlerstufe der Niederspannungspegel-Wandlerschaltung, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich;
Zwischenspeichern des an der Eingangsstufe empfangenen Niederspannungs-Eingangssignals unter Verwendung einer Zwischenspeicherstufe der Niederspannungspegel- Wandlerschaltung; und
Ausgeben des Ausgangsspannungssignals als Antwort auf das Niederspannungs-Eingangssignal unter Verwendung der Pegelwandlerstufe, wobei der Spannungsbereich des Ausgangsspannungssignals höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich.
Empfangen eines Niederspannungs-Eingangssignals über die Eingangsstufe einer Niederspannungspegel- Wandlerschaltung, wobei die Eingangsstufe an einen Eingangsknoten gekoppelt ist;
Erzeugen einer Anzahl von Kontrollsignalen als Antwort auf das Niederspannungs-Eingangssignal unter Verwendung einer Pegelwandlerstufe der Niederspannungspegel-Wandlerschaltung, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich;
Zwischenspeichern des an der Eingangsstufe empfangenen Niederspannungs-Eingangssignals unter Verwendung einer Zwischenspeicherstufe der Niederspannungspegel- Wandlerschaltung; und
Ausgeben des Ausgangsspannungssignals als Antwort auf das Niederspannungs-Eingangssignal unter Verwendung der Pegelwandlerstufe, wobei der Spannungsbereich des Ausgangsspannungssignals höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich.
9. Niederspannungs-Verstärkerschaltung mit einer
Zwischenspeicherfunktion, die auf einer Signalleitung einer
integrierten Schaltung implementiert ist, umfassend:
einen Aktivierungsknoten zum Bereitstellen eines Aktivierungssignals; und
eine Niederspannungs-Verstärkerschaltung, die zwischen einem ersten Abschnitt der Signalleitung und einem zweiten Abschnitt der Signalleitung gekoppelt ist und darauf ausgerichtet ist, bei Ausgabe des Aktivierungssignals Niederspannungssignale von dem ersten Abschnitt der Signalleitung zum zweiten Abschnitt der Signalleitung zu übertragen und zwischenzuspeichern;
wobei ein den Niederspannungssignalen zugeordneter Spannungsbereich niedriger ist als eine gesamte interne Bauteilspannung.
einen Aktivierungsknoten zum Bereitstellen eines Aktivierungssignals; und
eine Niederspannungs-Verstärkerschaltung, die zwischen einem ersten Abschnitt der Signalleitung und einem zweiten Abschnitt der Signalleitung gekoppelt ist und darauf ausgerichtet ist, bei Ausgabe des Aktivierungssignals Niederspannungssignale von dem ersten Abschnitt der Signalleitung zum zweiten Abschnitt der Signalleitung zu übertragen und zwischenzuspeichern;
wobei ein den Niederspannungssignalen zugeordneter Spannungsbereich niedriger ist als eine gesamte interne Bauteilspannung.
10. Niederspannungs-Verstärkerschaltung nach Anspruch 9,
weiter umfassend eine Verstärkereingangsstufe, die
zwischen den ersten Abschnitt der Signalleitung und die
Niederspannungsverstärkerschaltung gekoppelt ist, um das
Niederspannungssignal vom ersten Abschnitt der
Signalleitung an die Niederspannungsverstärkerschaltung zu
übertragen.
11. Niederspannungs-Verstärkerschaltung nach Anspruch 10,
wobei die Verstärkerschaltung die folgenden Merkmale
umfasst:
eine Niederspannungspegel-Wandlerschaltung, wobei die Pegelwandlerschaltung zum Empfangen eines Niederspannungssignals von der Verstärkereingangsstufe und zum Ausgeben eines Ausgangssignals höherer Spannung auf einem zweiten Abschnitt der Signalleitung ausgelegt ist, wobei das Niederspannungs-Eingangssignal einen Spannungspegel umfasst, der kleiner ist als die gesamte interne Bauteilspannung, und wobei das Ausgangssignal höherer Spannung einen Spannungsbereich umfasst, der höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich; und
eine mit der Pegelwandlerschaltung verbundene Zwischenspeicherschaltung, wobei der Zwischenspeicher so ausgelegt ist, dass er das von der Verstärkereingangsstufe kommende Niederspannungs-Eingangssignal zwischenspeichert.
eine Niederspannungspegel-Wandlerschaltung, wobei die Pegelwandlerschaltung zum Empfangen eines Niederspannungssignals von der Verstärkereingangsstufe und zum Ausgeben eines Ausgangssignals höherer Spannung auf einem zweiten Abschnitt der Signalleitung ausgelegt ist, wobei das Niederspannungs-Eingangssignal einen Spannungspegel umfasst, der kleiner ist als die gesamte interne Bauteilspannung, und wobei das Ausgangssignal höherer Spannung einen Spannungsbereich umfasst, der höher ist als der dem Niederspannungs-Eingangssignal zugeordnete Spannungsbereich; und
eine mit der Pegelwandlerschaltung verbundene Zwischenspeicherschaltung, wobei der Zwischenspeicher so ausgelegt ist, dass er das von der Verstärkereingangsstufe kommende Niederspannungs-Eingangssignal zwischenspeichert.
12. Niederspannungs-Verstärkerschaltung nach Anspruch 11,
wobei die Niederspannungspegel-Wandlerschaltung außerdem
eine Pegelwandler-Eingangsstufe umfasst, die zwischen
den ersten Abschnitt der Signalleitung und die
Pegelwandlerschaltung und die Zwischenspeicherschaltung
gekoppelt ist, um das von der Verstärkereingangsstufe
kommende Niederspannungssignal an die Pegelwandlerschaltung
zu übergeben.
13. Niederspannungs-Verstärkerschaltung nach Anspruch 12,
wobei die Pegelwandler-Eingangsstufe die folgenden
Merkmale umfasst:
einen ersten n-leitenden Feldeffekttransistor mit einem ersten n-leitenden Feldeffekttransistor-Gate, einem ersten n-leitenden Feldeffekttransistor-Drain und einer ersten n-leitenden Feldeffekttransistor-Source, wobei das erste n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungspegel aufweist, der größer ist als die Schwellspannung des ersten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der erste n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der erste n-leitende Feldeffekttransistor-Drain oder die erste n-leitende Feldeffekttransistor-Source an die Verstärker- Eingangsstufe zum Empfangen des von dem ersten Abschnitt der Signalleitung kommenden Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist; und
einen zweiten n-leitenden Feldeffekttransistor mit einem zweiten n-leitenden Feldeffekttransistor-Gate, einem zweiten n-leitenden Feldeffekttransistor-Drain und einer zweiten n-leitenden Feldeffekttransistor-Source, wobei das zweite n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des zweiten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der zweite n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der zweite n-leitende Feldeffekttransistor-Drain oder die zweite n-leitende Feldeffekttransistor-Source an das erste Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen zweiten Knoten gekoppelt ist.
einen ersten n-leitenden Feldeffekttransistor mit einem ersten n-leitenden Feldeffekttransistor-Gate, einem ersten n-leitenden Feldeffekttransistor-Drain und einer ersten n-leitenden Feldeffekttransistor-Source, wobei das erste n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungspegel aufweist, der größer ist als die Schwellspannung des ersten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der erste n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der erste n-leitende Feldeffekttransistor-Drain oder die erste n-leitende Feldeffekttransistor-Source an die Verstärker- Eingangsstufe zum Empfangen des von dem ersten Abschnitt der Signalleitung kommenden Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist; und
einen zweiten n-leitenden Feldeffekttransistor mit einem zweiten n-leitenden Feldeffekttransistor-Gate, einem zweiten n-leitenden Feldeffekttransistor-Drain und einer zweiten n-leitenden Feldeffekttransistor-Source, wobei das zweite n-leitende Feldeffekttransistor-Gate an eine Spannungsquelle gekoppelt ist, deren Spannung einen Spannungpegel umfasst, der größer ist als die Schwellspannung des zweiten n-leitenden Feldeffekttransistors, um sicherzustellen, dass der zweite n-leitende Feldeffekttransistor bei Aktivieren der Pegelwandlerschaltung durchgeschaltet wird, wobei entweder der zweite n-leitende Feldeffekttransistor-Drain oder die zweite n-leitende Feldeffekttransistor-Source an das erste Abschnitt der Signalleitung zum Empfangen des Niederspannungssignals gekoppelt ist, und der jeweils andere des ersten n-leitenden Feldeffekttransistor-Drains oder der ersten n-leitenden Feldeffekttransistor-Source an einen zweiten Knoten gekoppelt ist.
14. Niederspannungs-Verstärkerschaltung nach Anspruch 13,
wobei die Pegelwandlerschaltung die folgenden Merkmale
umfasst:
einen ersten p-leitenden Feldeffekttransistor mit einem ersten p-leitenden Feldeffekttransistor-Gate, einem ersten p-leitenden Feldeffekttransistor-Drain und einer ersten p-leitenden Feldeffekttransistor-Source, wobei das erste p-leitende Feldeffekttransistor-Gate an den ersten Knoten gekoppelt ist, wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an eine Spannungsquelle für eine gesamte, interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des ersten p-leitenden Feldeffekttransistor-Drains oder der ersten p-leitenden Feldeffekttransistor-Source an einen dritten Knoten gekoppelt ist, wobei der dritte Knoten an einen zweiten Abschnitt der Signalleitung gekoppelt ist; und
einen dritten n-leitenden Feldeffekttransistor mit einem dritten n-leitenden Feldeffekttransistor-Gate, einem dritten n-leitenden Feldeffekttransistor-Drain und einer dritten n-leitenden Feldeffekttransistor-Source, wobei das dritte n-leitende Feldeffekttransistor-Gate an den zweiten Knoten gekoppelt ist, wobei entweder der dritte n-leitende Feldeffekttransistor-Drain oder die dritte n-leitende Feldeffekttransistor-Source an den dritten Knoten gekoppelt ist, und wobei der jeweils andere des dritten n-leitenden Feldeffekttransistor-Drains oder der dritten n-leitenden Feldeffekttransistor-Source mit einer Masse gekoppelt ist.
einen ersten p-leitenden Feldeffekttransistor mit einem ersten p-leitenden Feldeffekttransistor-Gate, einem ersten p-leitenden Feldeffekttransistor-Drain und einer ersten p-leitenden Feldeffekttransistor-Source, wobei das erste p-leitende Feldeffekttransistor-Gate an den ersten Knoten gekoppelt ist, wobei entweder der erste p-leitende Feldeffekttransistor-Drain oder die erste p-leitende Feldeffekttransistor-Source an eine Spannungsquelle für eine gesamte, interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des ersten p-leitenden Feldeffekttransistor-Drains oder der ersten p-leitenden Feldeffekttransistor-Source an einen dritten Knoten gekoppelt ist, wobei der dritte Knoten an einen zweiten Abschnitt der Signalleitung gekoppelt ist; und
einen dritten n-leitenden Feldeffekttransistor mit einem dritten n-leitenden Feldeffekttransistor-Gate, einem dritten n-leitenden Feldeffekttransistor-Drain und einer dritten n-leitenden Feldeffekttransistor-Source, wobei das dritte n-leitende Feldeffekttransistor-Gate an den zweiten Knoten gekoppelt ist, wobei entweder der dritte n-leitende Feldeffekttransistor-Drain oder die dritte n-leitende Feldeffekttransistor-Source an den dritten Knoten gekoppelt ist, und wobei der jeweils andere des dritten n-leitenden Feldeffekttransistor-Drains oder der dritten n-leitenden Feldeffekttransistor-Source mit einer Masse gekoppelt ist.
15. Niederspannungs-Verstärkerschaltung nach Anspruch 14,
wobei die Zwischenspeicherschaltung die folgenden
Merkmale umfasst:
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die gesamte interne Bauteil-Spannungsquelle gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen dritten p-leitenden Feldeffekttransistor mit einem dritten p-leitenden Feldeffekttransistor-Gate, einem dritten p-leitenden Feldeffekttransistor-Drain und einer dritten p-leitenden Feldeffekttransistor-Source, wobei das dritte p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der dritte p-leitende Feldeffekttransistor-Drain oder die dritte p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des dritten p-leitenden Feldeffekttransistor-Drains oder der dritten p-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt sind.
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die gesamte interne Bauteil-Spannungsquelle gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen dritten p-leitenden Feldeffekttransistor mit einem dritten p-leitenden Feldeffekttransistor-Gate, einem dritten p-leitenden Feldeffekttransistor-Drain und einer dritten p-leitenden Feldeffekttransistor-Source, wobei das dritte p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der dritte p-leitende Feldeffekttransistor-Drain oder die dritte p-leitende Feldeffekttransistor-Source an die Spannungsquelle für die gesamte interne Spannung des Bauteils gekoppelt ist, und wobei der jeweils andere des dritten p-leitenden Feldeffekttransistor-Drains oder der dritten p-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an einen ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt sind.
16. Niederspannungs-Verstärkerschaltung nach Anspruch 14,
wobei die Zwischenspeicherschaltung die folgenden
Merkmale umfasst:
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die gesamte interne Bauteil-Spannungsquelle gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
einen zweiten p-leitenden Feldeffekttransistor mit einem zweiten p-leitenden Feldeffekttransistor-Gate, einem zweiten p-leitenden Feldeffekttransistor-Drain und einer zweiten p-leitenden Feldeffekttransistor-Source, wobei das zweite p-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der zweite p-leitende Feldeffekttransistor-Drain oder die zweite p-leitende Feldeffekttransistor-Source an die gesamte interne Bauteil-Spannungsquelle gekoppelt ist, und wobei der jeweils andere des zweiten p-leitenden Feldeffekttransistor-Drains oder der zweiten p-leitenden Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist;
einen vierten n-leitenden Feldeffekttransistor mit einem vierten n-leitenden Feldeffekttransistor-Gate, einem vierten n-leitenden Feldeffekttransistor-Drain und einer vierten n-leitenden Feldeffekttransistor-Source, wobei das vierten n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der vierte n-leitende Feldeffekttransistor-Drain oder die vierte n-leitende Feldeffekttransistor-Source an den ersten Knoten gekoppelt ist, und wobei der jeweils andere des vierten n-leitenden Feldeffekttransistor-Drains oder der vierten n-leitenden Feldeffekttransistor-Source mit der Masse gekoppelt ist; und
einen fünften n-leitenden Feldeffekttransistor mit einem fünften n-leitenden Feldeffekttransistor-Gate, einem fünften n-leitenden Feldeffekttransistor-Drain und einer fünften n-leitenden Feldeffekttransistor-Source, wobei das fünfte n-leitende Feldeffekttransistor-Gate an den dritten Knoten gekoppelt ist, wobei entweder der fünfte n-leitende Feldeffekttransistor-Drain oder die fünfte n-leitende Feldeffekttransistor-Source mit der Masse gekoppelt ist, und wobei der jeweils andere des fünften n-leitenden Feldeffekttransistor-Drains oder der fünften n-leitenden Feldeffekttransistor-Source an den zweiten Knoten gekoppelt ist.
17. Verfahren zum Implementieren einer Niederspannungs-
Verstärkerschaltung mit Zwischenspeicherfunktion auf
einer Signalleitung, auf der Niederspannungssignale
anliegen, wobei die Niederspannungssignale einen
Spannungspegel umfassen, der kleiner als die gesamte interne
Bauteilspannung ist, wobei die Niederspannungs-
Verstärkerschaltung einen Eingangsknoten, der an ein
erstes Abschnitt der Signalleitung zum Empfangen eines
ersten Niederspannungssignals gekoppelt ist, und einen
Ausgangsknoten umfasst, der an einen zweiten Abschnitt
der Signalleitung zum Ausgeben eines zweiten
Niederspannungssignals gekoppelt ist, weiter umfassend:
Koppeln des Eingangsknotens an den ersten Abschnitt der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe der Verstärkerschaltung gekoppelt ist, wobei die Eingangsstufe zum Empfangen von ersten Niederspannungssignalen auf der Signalleitung ausgelegt ist, und wobei die Eingangsstufe auch an eine Pegelwandler- und Zwischenspeicherstufe gekoppelt ist, die zum Zwischenspeichern der an der Eingangsstufe liegenden ersten Niederspannungssignale und zum Ausgeben einer Anzahl von Kontrollsignalen für die Pegelwandlerstufe als Antwort auf das erste Niederspannungssignal ausgelegt ist, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen für die Pegelwandlerstufe höher ist als der den ersten Niederspannungssignal zugeordnete Spannungsbereich; und
Koppeln der Pegelwandler- und Zwischenspeicherstufe an die Ausgangsstufe, wobei die Ausgangsstufe auch an den Ausgangsknoten gekoppelt wird, der wiederum auch an den zweiten Abschnitt der Signalleitung gekoppelt ist.
Koppeln des Eingangsknotens an den ersten Abschnitt der Signalleitung, wobei der Eingangsknoten an eine Eingangsstufe der Verstärkerschaltung gekoppelt ist, wobei die Eingangsstufe zum Empfangen von ersten Niederspannungssignalen auf der Signalleitung ausgelegt ist, und wobei die Eingangsstufe auch an eine Pegelwandler- und Zwischenspeicherstufe gekoppelt ist, die zum Zwischenspeichern der an der Eingangsstufe liegenden ersten Niederspannungssignale und zum Ausgeben einer Anzahl von Kontrollsignalen für die Pegelwandlerstufe als Antwort auf das erste Niederspannungssignal ausgelegt ist, wobei ein Spannungsbereich der Anzahl von Kontrollsignalen für die Pegelwandlerstufe höher ist als der den ersten Niederspannungssignal zugeordnete Spannungsbereich; und
Koppeln der Pegelwandler- und Zwischenspeicherstufe an die Ausgangsstufe, wobei die Ausgangsstufe auch an den Ausgangsknoten gekoppelt wird, der wiederum auch an den zweiten Abschnitt der Signalleitung gekoppelt ist.
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