DE10305380A1

DE10305380A1 - Kapazitätsmessverfahren

Info

Publication number: DE10305380A1
Application number: DE10305380A
Authority: DE
Inventors: Takeshi Okagaki; Motoaki Tanizawa; Tatsuya Kunikiyo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-07
Filing date: 2003-02-10
Publication date: 2003-12-24
Also published as: KR20030095174A; US20030227291A1; JP2004012321A; US6737870B2; CN1467807A; TW561570B

Abstract

Es wird ein Kapazitätsmeßverfahren angegeben, das in der Lage ist, einen exakten Kapazitätswert selbst dann zu messen, wenn ein Leckstrom auf einem nicht zu ignorierenden Pegel in einer zu messenden Kapazität (C¶tst¶) auftritt. In einem Schritt S1 wird ein Teststrom (IC¶norm¶) gemessen, indem ein normales PMOS-Gatepotential (Gp1) als PMOS-Gatepotential (Gp) verwendet wird, um eine Ein-/Aus-Steuerung von PMOS-Transistoren (MP1, MP2) in einem vorbestimmten Zyklus durchzuführen. In einem Schritt S2 wird ein Strom (IC¶rat¶) gemessen, indem als PMOS-Gatepotential ein multipliziertes Einschaltzeit-PMOS-Gatepotential (Gp2) verwendet wird, dessen "L"-Periode und Abfallzeit ganzzahlige Vielfache der entsprechenden Werte des normalen PMOS-Gatepotentials sind. In einem Schritt S3 wird auf der Basis der Ströme (IC¶norm¶, IC¶rat¶) ein Leckstrom (IR¶t¶) eliminiert, und es wird der Betrag des Kapazitätsstroms (CIC) berechnet, der ausschließlich aus einer Kapazitätsstromkomponente (IC¶t¶) besteht. In einem Schritt S5 wird eine Zielkapazität auf der Basis des Kapazitätsstroms (CIC) und einer in dem Schritt S4 ermittelten Ladefrequenz (f¶rat¶) ermittelt.

Description

Die vorliegende Erfindung bezieht sich auf Kapazitätsmeßverfahren unter Verwendung einer CBCM-Schaltung (CBCM = Charge Based Capacitance Measurement bzw. Kapazitätsmessung auf Ladungsbasis).

Hinsichtlich des Grundprinzips der CBCM-Technik ist zu erwähnen, daß es sich bei der CBCM-Technik um ein Verfahren zum Messen von Kapazitätswerten auf einem Pegel unter dem fF-Pegel (P10^-15 F) handelt, die mit Wechselstrom-Meßvorrichtungen, wie zum Beispiel einem LCR-Meßgerät, nicht mit ausreichender Genauigkeit gemessen werden können.

Fig. 7 zeigt ein Schaltbild zur Erläuterung einer Konfiguration einer CBCM-Schaltung, bei der eine herkömmliche CBCM-Technik zur Anwendung kommt. Wie gezeigt, sind ein PMOS-Transistor MP1 und ein NMOS-Transistor MN1 in Reihe geschaltet sowie ein PMOS- Transistor MP2 und ein NMOS-Transistor MN2 in Reihe geschaltet. Der Sourceanschluß des PMOS-Transistors MP1 ist mit einem Stromanschluß 52 verbunden, der Sourceanschluß des PMOS-Transistors MP2 ist mit einem Stromanschluß 54 verbunden, und die Source-Anschlüsse der NMOS-Transistoren MN1 und MN2 sind mit Masse zusammengeschaltet. Ein PMOS-Gatepotential Gp wird an die Gates der PMOS-Transistoren MP1 und MP2 angelegt, während ein NMOS-Gatepotential Gn an die Gates der NMOS-Transistoren MN1 und MN2 angelegt wird.

Eine Referenzkapazität C_ref (Referenzwert = C_m (Scheinkapazität)) ist zwischen Drain (Schaltungspunkt N1) und Source des NMOS-Transistors MN1 vorgesehen, und eine Testkapazität C_tst (Kapazitätswert = C_m+C_t (Zielkapazität)) ist zwischen Drain (Schaltungspunkt N2) und Source des NMOS-Transistors MN2 vorgesehen. Der Zweck der in Fig. 7 dargestellten CBCM-Schaltung besteht in der Messung der Zielkapazität C_t.

Fig. 8 zeigt ein Zeitablaufdiagramm zur Erläuterung der Arbeitsweise der in Fig. 7 gezeigten CBCM-Schaltung. Im Folgenden wird die Kapazitätsmessung mittels der herkömmlichen CBCM-Schaltung unter Bezugnahme auf diese Zeichnung beschrieben.

Wie zu sehen ist, sind Eingangsspannungs-Wellenformen des PMOS-Gatepotential Gp und des NMOS-Gatepotentials Gn derart, daß zumindest entweder die NMOS-Transistoren MN1, MN2 oder die PMOS-Transistoren MP1, MP2 zu jedem beliebigen Zeitpunkt im Aus-Zustand sind. Aus diesem Grund fließt kein Kurzschlußstrom von dem PMOS-Transistor MP1 zu dem NMOS-Transistor MN1 oder von dem PMOS-Transistor MP2 zu dem NMOS-Transistor MN2.

Wie in Fig. 8 gezeigt ist, werden während eines Zeitintervalls zwischen t1 und t2 die PMOS-Transistoren MP1 und MP2 eingeschaltet, um Ströme I_r und I_t von den Stromanschlüssen 52 und 54 zuzuführen und dadurch die Referenzkapazität C_ref und die Testkapazität C_tst aufzuladen. Während dieser Zeitdauer sind die NMOS-Transistoren MN1 und MN2 beide im Aus-Zustand, und somit erreichen die Potentiale an den Schaltungspunkten N1 und N2, die mit der Referenzkapazität C_ref bzw. der Testkapazität Ctst verbunden sind, ein Stromversorgungspotential V_dd.

Während eines Zeitintervalls zwischen t2 und t3 sind die PMOS-Transistoren MP1, MP2 und die NMOS-Transistoren MN1, MN2 alle im Aus-Zustand. Idealerweise sollten die gesammelten Ladungen an der Referenzkapazität C_ref und der Testkapazität C_tst gespeichert werden und sollten die Schaltungspunkte N1 und N2 auf dem Stromversorgungspotential V_dd gehalten werden.

Während eines Zeitintervalls zwischen t3 und t4 befinden sich nur die NMOS- Transistoren MN1 und MN2 im Ein-Zustand. Auf diese Weise werden die gesammelten Ladungen an der Referenzkapazität C_ref und der Testkapazität C_tst zu Masse hin entladen, und die Potentiale an den Schaltungspunkten N1 und N2 erreichen ein Massepotential V_ss.

Während eines Zeitintervalls zwischen t4 und t5 befinden sich alle der MOS- Transistoren im Aus-Zustand. Idealerweise sollten die Referenzkapazität C_ref und die Testkapazität Ctsc ab Beendigung der Entladung auf Massepotential VSS gehalten werden.

Hierbei handelt es sich um einen Betriebszyklus mit der Dauer T (der Zeitdauer von t1 bis t5), wobei nachfolgend dieser Vorgang wiederholt wird. Durch die Meßgerätschaften ist der Durchschnittswert der Ströme Ir und It gegenüber der Zeit zu beobachten. Wenn f ( = 1/T) die Frequenz der Gate-Eingangswellenformen (Gp, Gn) ist, läßt sich der Zielkapazitätswert Ct aus den nachfolgenden Gleichungen (1) und (2) erzielen.

Der Vorteil der CBCM-Technik besteht darin, daß, wie in den Gleichungen (1) und (2) zum Ausdruck kommt, die Scheinkapazität (parasitäre Kapazität) Cm beseitigt werden kann und eine gewünschte Zielkapazität C_t erhalten werden kann.

Auf diese Weise ermöglicht die CBCM-Technik die Messung von Kapazitätwerten. Wenn bei der Kapazitätsmeßtechnik unter Verwendung der CBCM-Schaltung jedoch eine Ladungsleckage von der Testkapazität Ctsc auftritt und das Ausmaß der Leckage im Vergleich zu dem Betrag des Ladestroms nicht ignoriert werden kann (z. B. 1% oder mehr als Stromwert) führt die Behandlung des beobachteten Stroms It als Ladestrom zu einem Fehler in dem gemessenen Kapazitätswert.

Fig. 9 zeigt ein Schaltbild für eine Ersatzschaltung auf der Seite der Testkapazität C_tst, wobei kein Leckstrom vorhanden ist. Wie in der Zeichnung dargestellt ist, ist bei Nichtvorhandensein eines Leckstroms die Schaltungskonfiguration äquivalent zu der Konfiguration, bei der die Testkapazität C_tst und ein Widerstand R_s (beispielsweise der Widerstand eines Transistors) in Reihe geschaltet sind.

Fig. 10 zeigt ein Schaltbild für eine Ersatzschaltung auf der Seite der Testkapazität C_tst, wenn ein Leckstrom vorhanden ist. Wie gezeigt ist, ist bei Vorhandensein eines Leckstroms die Schaltungskonfiguration derart, daß ein Widerstand R_t der Testkapazität C_tst zusätzlich parallelgeschaltet ist.

Fig. 11 zeigt ein Schaltbild für eine Ersatzschaltung der CBCM-Schaltung bei Vorhandensein eines Leckstroms. Wie in der Darstellung zu sehen ist, ist die in Fig. 10 gezeigte Schaltungskonfiguration zwischen den Drainanschluß und den Sourceanschluß des NMOS-Transistors MN2 geschaltet, und der von dem Stromanschluß 54 zugeführte Strom I_t fließt als Strom IC_t durch die Testkapazität Ccsc sowie als Strom IR_t durch den Widerstand R_t.

Fig. 12 zeigt eine erläuternde Darstellung zur Veranschaulichung des Problems hinsichtlich des Leckstroms. Wie gezeigt, fließt selbst während der Periode, in der sich der PMOS-Transistor MP1 bei angelegtem PMOS-Gatepotential Gp (d. h. während der Periode, in der sich der NMOS-Transistor MN1 im Aus-Zustand befinden sollte) im Ein-Zustand befindet, der Strom IR_t als Leckstrom.

Die Kapazitätsmessung (Extraktion) unter Verwendung der herkömmlichen CBCM- Technik geht von der Annahme aus, daß auf der Seite des Stromversorgungspotentials V_dd festgestellte Ströme alle zum Laden der die CBCM-Schaltung bildenden MOS-Transistoren, der Testkapazität Ctst und der Scheinkapazität C_m verwendet werden. Wenn ein Leckstrom vorhanden ist, wird somit sogar eine Ladung, die eigentlich einem durch den Widerstand R_t fließenden Leckstrom entspricht, als akkumulierte Ladung behandelt, wobei dies ein Problem insofern verursachen kann, als der gemessene Kapazitätswert größer werden kann als der tatsächliche Kapazitätswert.

Die Aufgabe der vorliegenden Erfindung besteht daher in der Angabe eines Kapazitätsmeßverfahrens, das in der Lage ist, einen exakten Kapazitätswert zu messen, selbst wenn ein Leckstrom auf einem nicht zu ignorierenden Pegel in einer zu messenden Kapazität auftritt.

Gelöst wird diese Aufgabe erfindungsgemäß durch ein Verfahren, wie es im Anspruch 1 angegeben ist.

Gemäß der vorliegenden Erfindung dient das Kapazitätsmeßverfahren zum Messen einer zu messenden Kapazität, die mit einer CBCM-Schaltung (einer Schaltung zum Messen der Kapazität auf Ladungsbasis) mit einem Ladetransistor verbunden ist, wobei das Verfahren erfindungsgemäß die nachfolgend genannten Schritte (a) bis (e) aufweist.

Bei dem Schritt (a) handelt es sich um das Anlegen eines ersten Steuersignals an den Ladetransistor, um das Einschalten/Ausschalten des Ladetransistors in einem vorbestimmten Zyklus zu steuern, um dadurch einen Betrag eines ersten Teststroms zu messen, der durch den Ladetransistor der zu messenden Kapazität zuzuführen ist.

Bei dem Schritt (b) handelt es sich um das Anlegen eines zweiten Steuersignals an den Ladetransistor, um das Einschalten/Ausschalten des Ladetransistors in dem vorbestimmten Zyklus zu steuern und dadurch einen Betrag eines zweiten Teststroms zu messen, der durch den Ladetransistor der zu messenden Kapazität zuzuführen ist. Eine Periode, während der das zweite Steuersignal einen Ein-Zustand des Ladetransistors anzeigt, ist derart gewählt, daß sie eine vorbestimmte Anzahl von Malen länger ist als die Periode, während der das erste Steuersignal einen Ein-Zustand des Ladetransistors anzeigt.

In dem Schritt (c) wird auf der Basis des ersten und des zweiten Teststroms ein Leckstrom eliminiert, der auf die zu messende Kapazität einwirkend auftritt, und es wird ein Betrag des Kapazitätsstroms berechnet, der nur zum Laden der zu messenden Kapazität verwendet wird.

In dem Schritt (d) wird eine Ladefrequenz berechnet, die für den Betrag des Kapazitätsstroms geeignet ist.

Der Schritt (e) besteht in der Berechnung eines Kapazitätswerts der zu messenden Kapazität auf der Basis des Betrages der Stromkapazität und der Ladefrequenz.

Die Beträge des ersten und des zweiten Teststroms, die durch Ausführung der vorstehend genannten Schritte (a) und (b) gemessen werden, sind gleich der Summe der Beträge aus dem Kapazitätsstrom und dem Leckstrom. Der zweite Teststrom besitzt den gleichen Betrag des Kapazitätsstroms wie der erste Teststrom, weist jedoch einen Leckstrom auf, der um eine vorbestimmte Anzahl von Malen größer ist.

Somit wird in dem Schritt (c) der Betrag des ersten Teststroms um die vorbestimmte Anzahl von Malen erhöht, und es werden solche Vorgänge, wie die Bildung einer Differenz von dem Betrag zweiten Teststroms, durchgeführt, so daß ein exakter Betrag des Kapazitätsstroms, der nur zum Laden der zu messenden Kapazität verwendet wird, berechnet werden kann.

Durch die Ausführung der nachfolgenden Schritte (d) und (e) ist es somit möglich, einen exakten Kapazitätswert der zu messenden Kapazität zu berechnen, aus dem ein Leckstrom eliminiert worden ist, der auf die Kapazität einwirkend aufgetreten ist.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im Folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 ein Flußdiagramm zur Erläuterung einer Verarbeitungssequenz bei einem Kapazitätsmeßverfahren gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 2 ein Wellenform-Diagramm zur Erläuterung von Signalwellenformen von PMOS-Gatepotentialen;
Fig. 3 ein Wellenform-Diagramm zur Erläuterung eines ausführlichen Beispiels von Signalen der PMOS-Gatepotentiale;
Fig. 4 ein Wellenform-Diagramm zur Erläuterung von Simulationsresultaten des Kapazitätsstroms und des Leckstroms in einem Teil der Fig. 3;
Fig. 5 ein Wellenform-Diagramm zur Erläuterung eines detaillierten Beispiels von Signalen der PMOS-Gatepotentiale;
Fig. 6 ein Wellenform-Diagramm zur Erläuterung von Simulationsresultaten des Leckstroms in einem Teil der Fig. 5;
Fig. 7 ein Schaltbild zur Erläuterung eines Konfiguration einer CBCM-Schaltung, die von einer herkömmlichen CBCM-Technik Gebrauch macht;
Fig. 8 ein Zeitablaufdiagramm zur Erläuterung der Arbeitsweise der in Fig. 7 gezeigten CBCM-Schaltung;
Fig. 9 ein Schaltbild unter Darstellung eines Ersatzschaltbilds auf der Seite einer Testkapazität, wobei kein Leckstrom vorhanden ist;
Fig. 10 ein Schaltbild unter Darstellung eines Ersatzschaltbilds auf der Seite der Testkapazität, wobei ein Leckstrom vorhanden ist;
Fig. 11 ein Schaltbild unter Darstellung eines Ersatzschaltbilds der CBCM- Schaltung, wenn ein Leckstrom vorhanden ist; und
Fig. 12 eine erläuternde Darstellung zur Veranschaulichung eines Problems hinsichtlich des Leckstroms.
Im Folgenden wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen dargestellt. Dabei zeigt Fig. 1 ein Flußdiagramm zur Erläuterung einer Verarbeitungsabfolge bei einem Kapazitätsmeßverfahren gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Eine CBCM-Schaltung weist dabei eine ähnliche Schaltungskonfiguration wie die in den Fig. 7 und 11 gezeigten Konfigurationen auf.
Unter Bezugnahme auf Fig. 1 wird in einem Schritt S1 ein Teststrom IC_norm, der dem Strom I_c in Gleichung (1) entspricht, gemessen, indem ein normales PMOS-Gatepotential Gp1 als PMOS-Gatepotential Gp verwendet wird, um für eine Ein-/Aus-Steuerung der PMOS-Transistoren MP1 und MP2 in einem vorbestimmten Zyklus zu sorgen.
In einem Schritt S2 wird ein Teststrom IC_rat, der dem Strom I_c in Gleichung (1) entspricht, gemessen, wobei als PMOS-Gatepotential Gp ein multipliziertes Einschaltzeit-PMOS-Gatepotential Gp2 verwendet wird, dessen "L"-Periode und Abfallzeit ganzzahlige Vielfache von den entsprechenden Werten des normalen PMOS-Gatepotentials Gp1 sind. Somit handelt es sich bei beiden Strömen IC_norm und IC_rat um Ströme, aus denen der Strom I_r zum Laden der Scheinkapazität C_m eliminiert worden ist.
Fig. 2 zeigt ein Wellenform-Diagramm zur Erläuterung des normalen PMOS-Gatepotentials Gp1 sowie des multiplizierten Einschaltzeit-PMOS-Gatepotentials Gp2. Das normale PMOS-Gatepotential Gp1 besitzt eine normalerweise verwendete PMOS-Einschaltzeit PW ("L"-Periode) und Abfallzeit TF (Einschalt-Übergangszeit). Dabei ist V_on die Betriebsspannung der MOS-Transistoren in der CBCM-Schaltung.
Andererseits weist das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2 den gleichen Einschalt-/Ausschalt-Zyklus der PMOS-Transistoren MP1 und MP2 wie das normale PMOS-Gatepotential Gp1 auf, besitzt jedoch einen anderen Arbeitszyklus und eine andere Anstiegsgeschwindigkeit.
Das heißt, das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2, wie es in Fig. 2 gezeigt ist, weist eine PMOS-Einschaltzeit (PW × rat), wobei es sich um ein ganzzahliges Vielfaches der PMOS-Einschaltzeit PW des normalen PMOS-Gatepotentials Gp1 handelt, sowie eine Abfallzeit (TF × rat) auf, wobei es sich um ein ganzzahliges Vielfaches der Abfallzeit TF handelt, wobei rat der ganzzahlige Multiplikationsfaktor ist.
Die Anstiegszeiten (Ausschalt-Übergangszeiten) des normalen PMOS-Gatepotentials Gp1 und das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2 sind im Vergleich zu der Abfallzeit TF kurz genug gesetzt. Auf diese Weise läßt sich ein Fehler aufgrund einer in der Zielkapazität, wie zum Beispiel der Gatekapazität des PMOS-Transistors, auftretenden Entladung auf ein Minimum reduzieren.
Fig. 3 zeigt ein Wellenformdiagramm zur Erläuterung eines detaillierten Beispiels von Signalen des normalen PMOS-Gatepotentials Gp1 und des multiplizierten Einschaltzeit-PMOS-Gatepotentials Gp2. Fig. 4 zeigt eine Wellenform zur Erläuterung von Simulationsresultaten der Ströme IC_t und IR_t in einem Bereich A1 der Fig. 3. Hierbei beträgt der ganzzahlige Multiplikationsfaktor rat "2".
Da in der in Fig. 4 gezeigten Weise der Leckstrom IR_t, der durch den Widerstand R_t fließt, wobei es sich um eine Leckkomponente handelt, von dem Potential an dem Schaltungspunkt N2 abhängig ist, wird dann, wenn die Abfallzeit TF ausreichend lang ist, der Betrag der Ladung, die durch den Widerstand R_t fließt, mit dem ganzzahligen Multiplikationsfaktor rat (= 2) multipliziert. Andererseits fließt der Strom IC_t nur momentan zum Aufladen der Testkapazität C_tst, und somit tritt kein Unterschied an dem Ladungsbetrag zwischen dem normalen PMOS-Gatepotential Gp1 und dem multiplizierten Einschaltzeit-PMOS-Gatepotential Gp2 auf.
Fig. 5 zeigt ein Wellenform-Diagramm zur Erläuterung eines detaillierten Beispiels von Signalen des normalen PMOS-Gatepotentials Gp1 und des multiplizierten Einschaltzeit-PMOS-Gatepotentials Gp2. Fig. 6 zeigt ein Wellenform-Diagramm zur Erläuterung von Simulationsresultaten des Leckstroms IRt in einem Bereich A2 der Fig. 5, das in beliebigen Einheiten (bel. Einh.) unter Verwendung des ganzzahligen Multiplikationsfaktors rat aufgetragen ist. Hierbei beträgt der ganzzahlige Multiplikationsfaktor rat wiederum "2".
Wie in Fig. 6 gezeigt, entspricht der Wert des Leckstroms IRt für das normale PMOS- Gatepotential Gp1 dem Wert des Leckstroms für das multiplizierte Einschaltzeit- PMOS-Gatepotential Gp2. Während eines Zyklus des PMOS-Potentials Gp kann somit der Betrag des Leckstroms IR_p bei Anliegen des mulitiplizierten Einschaltzeit-PMOS- Gatepotentials Gp2, wobei zu diesem Zeitpunkt eine Periode, in der der Leckstrom IRt fließt, rat Male länger ist, als rat Male größer gemessen werden als bei Anliegen des normalen PMOS-Gatepotentials Gp1, wobei rat der ganzzahlige Multiplikationsfaktor ist.
Die Simulationsresultate der Fig. 3 und 6 zeigen, daß für das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2 im Vergleich zu dem normalen PMOS-Gatepotential Gp1, der Betrag der Leckstrom-Ladung IR_t pro Zeiteinheit (d. h. der durchschnittliche Stromwert gegenüber der Zeit) durch den ganzzahligen Multiplikationsfaktor rat multipliziert wird, jedoch das Ausmaß der Stromladung IC_t pro Zeiteinheit unverändert bleibt.
Unter erneuter Bezugnahme auf Fig. 1 wird in einem Schritt S3 auf der Basis der Ströme IC_norm und IC_rat der Leckstrom IR_t eliminiert, und es wird der Betrag des Kapazitätsstroms CIC, der lediglich aus einer Kapazitätsstromkomponente IC_t besteht, unter Verwendung der nachfolgenden Gleichung (3) berechnet.

CIC = rat. IC_norm - IC_rat (3)
Da in der vorstehend beschriebenen Weise der Betrag des Leckstroms IR_t für den Strom IC_rat als rat Male größer als für den Strom IC_norm gemessen wird, handelt es sich bei dem aus der Gleichung (3) gewonnenen Kapazitätsstrom CIC um einen Strom, aus dem eine Leckstromkomponente vollständig eliminiert worden ist.
In einem Schritt S4 wird eine Ladefrequenz f_rat berechnet. Da die Ströme IC_norm und IC_rat den gleichen Wert wie der Strom IC_t aufweisen, wird der Betrag des Stroms, der (rat - 1) x IC_t entspricht, durch Lösen der Gleichung (3) in dem Schritt S3 als Kapazitätsstrom CIC berechnet. Dies ist äquivalent zu einem Laden mit (rat - 1); somit läßt sich die Ladefrequenz f_rat anhand der nachfolgenden Gleichung (4) erzielen.

f_rat = (rat - 1).f (4).
In einem Schritt S5 wird auf der Basis des Kapazitätsstroms CIC und der Ladefrequenz f_rat eine Zielkapazität CC_t anhand der nachfolgenden Gleichung (5) ermittelt.
Simulations-Verifikationsergebnis
Auf der Grundlage der Ströme IC_norm und IC_rat, die anhand von Simulationen erzielt wurden, bei denen die Zielkapazität C_t (CC_t) = 100 fF beträgt, der Widerstand für die Leckage R_t = 100 kOhm beträgt, der Widerstand R_s = 1200 kOhm beträgt und die Scheinkapazität C_m = 0 F beträgt, erhält man die Zielkapazität durch das Kapazitätsmeßverfahren gemäß dem bevorzugten Ausführungsbeispiel. Die resultierende Zielkapazität CC_t beträgt 102 fF, wobei ein Fehler von 2% auftreten kann.
Bei der Zielkapazität C_t (CC_t), dem Widerstand R_s und dem Widerstand R_t, wie diese vorstehend beschrieben worden sind, handelt es sich jeweils um eine Zielkapazität C_t und einen Widerstand R_s, die aus einem MOSFET mit einer Isolierschichtdicke von 1,6 nm (wobei es sich um einen durch Elipsometrie gemessenen Wert handelt) unter Verwendung eines bereits bestehenden Zweifrequenzplans extrahiert sind, bzw. um einen Widerstand R_t, der etwa ein Zehntel des extrahierten Werts beträgt (wobei die Wahrscheinlichkeit des Auftretens des Leckstroms bei diesem Wert besteht).
Die Zielkapazität C_t, die in ähnlicher Weise durch das herkömmliche Kapazitätsmeßverfahren gemäß Gleichung (1) und (2) ermittelt worden ist, beträgt 1,4 pF, wobei der Fehler hierbei 1400% beträgt.
Das Kapazitätsmeßverfahren gemäß einem bevorzugten Ausführungsbeispiel kann durch Lösen der Gleichung (3) in dem Schritt S3 somit eine exakte Berechnung des Betrages des Kapazitätsstroms CIC vornehmen, der nur zum Laden der Testkapazität C_tst verwendet wird.
Durch Ausführen der anschließenden Schritte S4 und S5 ist es somit möglich, einen exakten Kapazitätswert der Testkapazität C_tst zu berechnen, aus dem ein auf die Testkapazität C_tst einwirkender Leckstrom eliminiert worden ist.
Da hierbei das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2 die Abfallzeit aufweist, die rat mal länger als die Abfallzeit des normalen PMOS-Gatepotentials Gp1 ist, sowie ferner die "L"-Periode aufweist, läßt sich ein exakter Betrag des Kapazitätsstroms durch Eliminieren einer Leckstromkomponente mit Gewißheit erzielen.
Die Signalwellenform des NMOS-Gatepotentials Gn gemäß diesem bevorzugten Ausführungsbeispiel ist derart gewählt, daß sie einen ausreichenden Arbeitszyklus und eine ausreichende Anstiegsgeschwindigkeit aufweist, um eine Entladung zu veranlassen, und zwar unabhängig davon, ob das PMOS-Gatepotential Gp das normale PMOS-Gatepotential Gp1 oder das multiplizierte Einschaltzeit-PMOS-Gatepotential Gp2 ist. Alternativ hierzu kann die Wellenform des NMOS-Gatepotentials Gn in Abhängigkeit davon verändert werden, ob es sich bei dem PMOS-Gatepotential Gp um das normale PMOS-Gatepotential Gp1 oder um das multiplizierte Einschaltzeit- PMOS-Gatepotential Gp2 handelt.

Claims

1. Kapazitätsmeßverfahren zum Messen einer zu messenden Kapazität (C_tst), die mit einer CBCM-Schaltung (einer Schaltung zum Messen der Kapazität auf Ladungsbasis) verbunden ist, die einen Ladetransistor (MP1, MP2) aufweist, gekennzeichnet durch folgende Schritte:

a) Anlegen eines ersten Steuersignals (Gp1) an den Ladetransistor, um das Einschalten/Ausschalten des Ladetransistors in einem vorbestimmten Zyklus zu steuern und dadurch einen Betrag eines ersten Teststroms zu messen, der durch den Ladetransistor der zu messenden Kapazität zuzuführen ist;

b) Anlegen eines zweiten Steuersignals (Gp2) an den Ladetransistor, um das Einschalten/Ausschalten des Ladetransistors in dem vorbestimmten Zyklus zu steuern und dadurch einen Betrag eines zweiten Teststroms zu messen, der durch den Ladetransistor der zu messenden Kapazität zuzuführen ist, wobei eine Periode, während der das zweite Steuersignal einen Ein-Zustand des Ladetransistors anzeigt, um eine vorbestimmte Anzahl von Malen länger vorgegeben ist als eine Periode, während der das erste Steuersignal einen Ein-Zustand des Ladetransistors anzeigt;

c) Eliminieren eines Leckstroms, der auf die zu messende Kapazität einwirkend auftritt, und Berechnen eines Betrags des Kapazitätsstroms, der nur zum Laden der zu messenden Kapazität verwendet wird, auf der Basis des ersten und des zweiten Teststroms;

d) Berechnen einer Ladefrequenz, die für den Betrag des Kapazitätsstroms geeignet ist; und

e) Berechnen eines Kapazitätswerts der zu messenden Kapazität auf der Basis des Betrags des Kapazitätsstromes und der Ladefrequenz.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Einschalt-Übergangszeit des zweiten Steuersignals, während der das zweite Steuersignal von einem einen Aus-Zustand anzeigenden Pegel auf ein einen Ein-Zustand anzeigenden Pegel übergeht, derart vorgegeben wird, daß diese die vorbestimmte Anzahl von Malen länger ist als die des ersten Steuersignals.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ausschalt-Übergangszeiten des ersten und des zweiten Steuersignals, während der das erste und das zweite Steuersignal von einem einen Ein- Zustand anzeigenden Pegel auf ein einen Aus-Zustand anzeigenden Pegel übergehen, beide kürzer vorgegeben sind als die Einschalt-Übergangszeit des ersten Steuersignals.