DE10223749A1

DE10223749A1 - Verfahren und Vorrichtung zum Testen digitaler Objekte und Verwendung von Übergangszeitstempeln

Info

Publication number: DE10223749A1
Application number: DE10223749A
Authority: DE
Inventors: Jochen Rivoir
Original assignee: Agilent Technologies Inc
Current assignee: Advantest Singapore Pte Ltd
Priority date: 2001-06-06
Filing date: 2002-05-28
Publication date: 2003-01-16
Anticipated expiration: 2022-05-29
Also published as: US6993695B2; DE10223749B4; JP2003057314A; US20020188888A1

Abstract

Ein Verfahren und eine Vorrichtung zum Testen eines Objekts unter Verwendung von Übergangszeitstempeln werden verwendet, um Ausgangssignale von dem Objekt auszuwerten. Das Verfahren umfaßt die Schritte des Durchführens von Zeitgebungstests an einem Signal von dem Objekt und des unabhängigen Ausführens von Bitebenentests an einem Signal von dem Objekt. Die unabhängigen Zeitgebungstests und Bitebenentests können parallel durchgeführt werden. Die Bitebenentests und die Vorrichtung umfassen das iterative Messen eines groben Zeitstempels für einen Übergang in dem Signal und das Vergleichen des gemessenen groben Zeitstempels mit einem erwarteten Zeitstempel, um zu bestimmen, ob das Objekt Spezifikationen erfüllt. Ob das Objekt Spezifikationen erfüllt, hängt davon ab, ob während dem Vergleichsschritt das Vorliegen einer Bitebenenstörung erfaßt wird. Die Vorrichtung und das Verfahren können Versatzstörungserfassung, Bitstörungserfassung, Keine-Überdeckung-Warnung-Erfassung und/oder Driftstörungserfassung umfassen. Ein automatisches Testsystem zum Testen von Objekten umfaßt Untersysteme, die die Vorrichtung und das Verfahren umfassen.

Description

Die Erfindung bezieht sich auf das Testen und auf Testobjekte. Insbesondere bezieht sich die Erfindung auf das Testen komplexer Systeme und integrierter Schaltungen, die potentiell große Versätze oder Verzögerungen zwischen Daten und einem Haupttakt aufweisen.
Digitale Systeme und die Halbleiterbauelemente oder integrierten Schaltungen (IC), die diese Systeme jeweils bilden, entwickeln sich laufend weiter und werden immer komplexer. Begleitend zu der Erhöhung bei der Komplexität ergibt sich eine Abnahme bei der Verwendung eines oder dem strengen Festhalten an einem einheitlichen chipweiten oder systemweiten Taktsignal. Statt dessen werden Taktsignalverteilungsverzögerungen und verwandte nicht-deterministische Signal-zu-Takt-Versätze, die großen komplexen Systemen und integrierten Schaltungen inhärent sind, oft bei dem Entwurf der integrierten Schaltung oder des Systems berücksichtigt. Während der Entwicklung solcher Systeme wird eine Toleranz für die erwarteten und nicht-deterministischen Verzögerungen und Versätze einfach in den Systementwurf eingebaut. Diese eingebaute Toleranz ermöglicht es dem System, beim Vorliegen der Verzögerungen und Versätze korrekt zu arbeiten.
Beispielsweise kann bei einigen großen IC ein Signalverteilungsbus eine Taktsignalleitung oder eine Strobeleitung umfassen, die zusammen mit den Datenleitungen des Busses geleitet wird, und dadurch sicherstellt, daß Daten und Takt oder Strobe ähnliche Zeitverzögerungen erfahren. Das Leiten eines Strobes zusammen mit den Daten wird manchmal als quellensynchroner Busentwurf bezeichnet. Bei quellensynchronen Busentwürfen leiten lokale Untersysteme auf der integrierten Schaltung Taktsignale oder Zeitgebungsinformationen von den Bustaktsignalen oder dem Strobe ab. Somit sind die einzelnen Untersysteme bezüglich des Haupttaktes oft schlecht synchronisiert, aber in einem betrieblichen Sinne überwiegend immun gegenüber den Verzögerungseffekten der Datenbusleitung. Unterschiedliche Verarbeitungsverzögerungen innerhalb individueller Untersysteme einer integrierten Schaltung können durch diesen Lösungsansatz auch oft berücksichtigt werden, indem es den Untersystemen ermöglicht wird, Strobes zu erzeugen, um anderen Untersystemen zu signalisieren, daß gültige Daten auf den Bus plaziert wurden.
Bei anderen Fällen von Entwurfsmethodiken für große ICs und Systeme, die versuchen, die betriebsmäßigen Effekte von Verzögerungen und Versätzen zu minimieren, wird eine Zeitgebungs- und/oder Bitpegelsynchronisation durch die Daten selbst geliefert, oder ist in dieselben eingebettet. Ein Beispiel dieses Lösungsansatzes findet sich in sogenannten asynchronen seriellen Kommunikationskanälen, wie z. B. RS-232C. In Fällen, in denen Zeitgebungsinformationen durch die Daten geliefert werden oder in dieselben eingebettet sind, leiten die Untersysteme einen lokalen Takt von den Daten ab, wenn dieselben an dem Untersystem ankommen. Der Effekt der nicht-deterministischen zeitvariablen Versätze, der von den Daten erlebt wird, wird dadurch im wesentlichen irrelevant gemacht, weil die Taktrückgewinnungsschaltung des Empfängers den Versatz verfolgt. Einer der Gründe für nicht-deterministische Versätze sind Temperaturschwankungen während des Betriebs.
Ferner werden bei einigen komplexen Systemen und ICs Mehrere Takte mit variierenden Taktraten verwendet. Die Verwendung von mehreren Takten in einer IC wird oft als eine Mehrfachtaktdomain-IC bezeichnet. Die Verwendung von mehreren Takten in einer IC kann ein nicht-deterministisches Verhalten auf der Bitebene bewirken. Erneut berücksichtigt der System- oder IC-Entwurf das Potential für nicht- deterministische Bitpegelleistung, die einen richtigen Betrieb ermöglicht. Selbst wenn ein gemeinsamer Takt in einer gesamten IC oder einem gesamten System verwendet wird, sind moderne komplexe Ics darüber hinaus oft entworfen, um relativ große Unterschiede oder "Versätze" zwischen Taktsignalen an verschiedenen Punkten innerhalb der IC zu tolerieren und sogar auch zu erwarten.
Das Vorliegen von nicht-deterministischen Versätzen und Chips, die entworfen sind, um große Versätze in Kombination mit dem Druck des Marktes nach geringeren IC- und Systemkosten, führen zu einem Bedarf, Toleranz gegenüber einem Bereich von Versätzen in einen IC-Entwurf und -Test einzubauen. Letztendlich ist der Trend, daß die IC und die Systeme, die dieselben verwenden, dazu neigen, eine insgesamte Verringerung bei der Phasenbeziehung zwischen dem chipweiten oder systemweiten Takt und den Digitaldaten zeigen, die durch diese IC und Systeme erzeugt werden, während sich die Komplexität erhöht.
Die Tendenz zum Verringern der Dichtheit oder dem Lockern der Phasenbeziehungen zwischen Daten und Takt kann wesentliche Probleme beim Testen von Objekten und Systemen erzeugen, und tut dies auch. Diese Probleme sind häufig am offensichtlichsten, wenn moderne Systeme und ICs unter Verwendung einer automatischen Prüfeinrichtung (ATE) getestet werden. Das Testen mit anderen Einrichtungen kann durch die reduzierte Phasenbeziehung zwischen Daten und Takt jedoch auch nachteilig beeinträchtigt werden. Im schlimmsten Fall läßt das Testsystem Objekte durchfallen, die in Wirklichkeit gemäß den Entwurfsspezifikationen funktionieren, lediglich weil das Testsystem fälschlicherweise die reduzierte Dichtheit der Daten/Taktphasenbeziehung des zu testenden Objekts (DUT) berücksichtigt hat.
Um besser zu verstehen, wie Taktversätze und Taktverzögerungen ein Problem für herkömmliches Testen unter Verwendung von ATEs und verwandten Testsystemen ergeben können, beachte man, daß eine ATE während dem Betrieb typischerweise ein chipweites allgemeines Taktsignal zusammen mit einem oder mehreren analogen und/oder digitalen Signalverläufen erzeugt, die als Eingangsdaten wirken. Die Eingangsdaten werden an Eingänge des zu testenden Objekts (DUT) angelegt. Das DUT verarbeitet die Daten und erzeugt Ausgangsdaten, die unter Verwendung des Haupttakts durch die ATE abgetastet werden. Die abgetasteten Daten werden typischerweise mit erwarteten Daten verglichen, um zu bestimmen, ob das Objekt richtig arbeitet oder nicht, und um zu verifizieren, daß das Objekt die Spezifikationen erfüllt.
Herkömmlicherweise versucht die ATE, die Ausgangsdaten an einem Anfangs- und einem Endzeitfenster, in dem ein bestimmter Logikpegelausgang erwartet wird, genau zu "stroben", zu übernehmen oder abzutasten. Wenn der übernommene Logikpegel nicht wie erwartet ist, ist die Folgerung, daß entweder ein Zeitgebungsfehler oder ein Bitfehler aufgetreten ist. Um zu erkennen, ob der Fehler zeitgebungsbezogen oder bitbezogen ist, müssen erwartete Pegel allgemein bekannt sein. Kurz gesagt, es gibt bei herkömmlichen Testsystemen und -methoden normalerweise keine explizite Trennung zwischen Bitpegeltest und Zeitgebungstest.
Wenn sich der nicht-deterministische/nichtwiederholbare Versatz zwischen den DUT-Ausgangsdaten und dem allgemeinen Takt aufgrund von Schwankungen bei der internen Taktverteilung und Verarbeitungsverzögerungen innerhalb des DUT erhöht, neigt die Gültigkeit der abgetasteten Daten, die durch die ATE gesammelt werden, leider dazu, sich zu verringern. Höhere Taktgeschwindigkeiten verschlimmern die Situation lediglich, indem die Abtastperiode, die durch die ATE verwendet wird, reduziert wird. Schließlich kann der Versatz so schwerwiegend sein, daß die ATE ein richtig funktionierendes DUT durchweg durchfallen läßt. Selbst bevor der Versatzpegel schwerwiegend genug geworden ist für einen vollständigen Zusammenbruch bei der ATE-Fähigkeit, betriebsfähige und nichtbetriebsfähige DUT zu unterscheiden, kann der Versatz, der bei einem normalen DUT-Betrieb tolerierbar sein kann, bewirken, daß die ATE zeitweilig DUTs durchfallen läßt, was zu einer Verringerung des Herstellungsertrags und einer Erhöhung bei den IC-Kosten führt.
Mehrere Techniken werden verwendet, um die Effekte von Taktversatz bezüglich einer automatischen Prüfung zu verkleinern. Bei einer Technik wird die gleiche Prüfung eines bestimmten DUT mehrmals mit einem festen, chipweiten Takt durchgeführt. Der Takt wird als eine Abtastfrequenz verwendet, die die Abtastzeit in jeder Taktperiode, mit der die Daten, die durch das DUT ausgegeben werden, abgetastet oder gemessen werden, festlegt. Alternativ wird das Abtasten von Ausgangsdaten zu verschiedenen unterschiedlichen Abtastzeiten innerhalb einer Taktperiode durchgeführt, bei jedem von mehreren aufeinanderfolgenden Tests. Das Ziel ist es, zumindest einen gültigen Abtastwert von jedem Ausgangsdatenbit zu bekommen, unabhängig von der Phasenbeziehung zwischen dem DUT-Takt und der Abtastzeit. Die Fehlerabbildungen, die während jedem dieser Mehrfachtests erzeugt werden, werden untersucht, um zu bestimmen, ob während der Reihe von Mehrfachtests alle Testvektoren alle Signale zumindest einmal durchlaufen haben. Es ist anzumerken, daß es im allgemeinen nicht ausreicht, daß ein erstes Bit einen ersten Testvektor durchläuft, während ein zweites Bit einen zweiten Testvektor durchläuft. Typischerweise müssen beide Bits in dem gleichen Vektor durchlaufen, um eine Kreuzstiftzeitgebung (Cross-Pin-Timing) zu verifizieren. Die Nachteile dieser Technik sind unter anderem lange Testzeiten, schneller Überlauf der Fehlerabbildungen, die von der Testausrüstung verwendet werden, und Schwierigkeiten bei der Handhabung von Mehrfachperiodenphasenabweichungen.
Bei einer anderen Technik, die hauptsächlich bei den quellensynchronen Bus- und Mehrfachtaktdomainsituationen anwendbar ist, wird eine anwendungsspezifische Resynchronisationsschaltung auf der DUT-Schnittstellenplatine verwendet.
Die Resynchronisationsschaltung versucht, jede Art von Versatz zwischen dem Haupttakt, der durch die ATE erzeugt wird, und den abgetasteten Daten, die durch das DUT erzeugt werden, zu korrigieren. Ein Problem bei der Verwendung einer anwendungsspezifischen Resynchronisationsschaltung auf der DUT-Schnittstellenplatine ist unter anderem, daß dieselbe die Zuverlässigkeit der DUT-Schnittstellenplatine reduzieren kann, und aufgrund des Bedarfs an Bypassrelais für die Zeitgebung von Tests und den parametrischen DC-Test Signalintegritätsprobleme einführen kann. Außerdem erfordert die Verwendung einer anwendungsspezifischen Resynchronisationsschaltung zusätzliche Bemühungen im Zusammenhang mit dem Entwurf einer solchen Schaltung. Eine verwandte alternative Technik zum Verwenden einer anwendungsspezifischen Resynchronisationsschaltung auf der DUT-Platine ist es, eine Resynchronisationsschaltung in die ATE zu integrieren, die so allgemein wie möglich ist. Es ist jedoch schwierig, falls nicht unmöglich, eine wirklich "allgemeine" Schaltung zu entwickeln, die nicht nur alle der derzeit verwendeten Taktgebungsschemata handhaben kann, sondern auch zukünftige Schemata unterbringen kann.
Schließlich kann in bestimmten Situationen, wie z. B. beim Testen von seriellen Kommunikationskanälen, bei denen die Bitzeitgebung in die Daten eingebettet ist, eine Schaltung, die entweder der DUT-Schnittstellenplatine oder der ATE hinzugefügt ist, verwendet werden, um die Zeitgebungsinformationen auf ziemlich genau die gleiche Weise zu extrahieren, wie es durch die Kommunikationskanalobjekte selbst durchgeführt wird. Diese Art von Schaltung wird oft als eine Taktrückgewinnungs- oder Taktsynchronisationsschaltung bezeichnet. Der Hauptnachteil dieser Art von Lösungsansatz ist, daß dieser Lösungsansatz relativ spezifisch für den Typ von eingebetteter Bitzeitgebung ist, der verwendet wird, und daher gibt es beträchtliche Schwierigkeiten im Zusammenhang mit dem Entwerfen einer ausreichend allgemeinen Taktrückgewinnungsschaltung, insbesondere wenn die Schaltung zu der ATE hinzugefügt werden soll. Außerdem kann beim Vorliegen eines geringfügig fehlerhaften DUT die Taktrückgewinnungsschaltung selbst nicht zuverlässig genug arbeiten, um definitiv zu bestimmen, ob das DUT fehlerhaft ist oder nicht.
Dementsprechend wäre es vorteilhaft, ein Verfahren und eine Vorrichtung zum Testen von Objekten unter Verwendung von einer ATE oder einem verwandten Testsystem durchzuführen, das das Testsystem unempfindlich macht gegenüber sogenannten "tolerierbaren" Versätzen, insbesondere nicht- deterministischen Versätzen oder Drifts zwischen dem Testsystemhaupttakt und den Ausgangsdaten oder dem zu testenden Signal, das durch die DUT erzeugt wird. Die Fähigkeit des Testsystems, tolerierbare Versätze unterzubringen, sollte begleitet werden von einer Fähigkeit, Versätze zu markieren, die auf der Basis der DUT-Entwurfsspezifikationen als zu groß angesehen werden. Außerdem wäre es wünschenswert, daß ein solches Verfahren und eine solche Vorrichtung bezüglich des Abdeckens einer großen Vielzahl von Taktgebungsprotokollen ziemlich allgemein sind, und auf eine Vielzahl von Test/Analysemethoden anwendbar sind, einschließlich der Analyse von digitalen Signalen unter Verwendung von ATE, Verifizierungswerkzeugen, digitalen Stimulus-und-Antwort-Systemen und Logikanalysatoren. Ferner wäre es wünschenswert, daß das Verfahren und die Vorrichtung auf Tests anwendbar sind, die von Chippegel- zu Systempegeltesten reichen. Ein solches Verfahren und eine solche Vorrichtung würden einen bereits seit langem bestehenden Bedarf zu Testen von komplexen digitalen IC und Systemen lösen.
Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zum Durchführen von Tests an einem zu testenden Objekt mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1, 11, 32, 33, 34 oder 35, durch eine Vorrichtung gemäß Anspruch 17, 26 oder 29 und durch ein System gemäß Anspruch 36 gelöst.
Die vorliegende Erfindung schafft ein neuartiges Verfahren und eine Vorrichtung zum Durchführen von Digital- Signalverlauf-Tests an einem zu testenden Objekt, das Versätze, insbesondere nicht-deterministische Drifts zwischen einem Haupttakt und den Daten, die durch das DUT erzeugt werden, unterbringen kann. Das Verfahren und die Vorrichtung der vorliegenden Erfindung sind sinnvoll zum Testen einer großen Vielzahl von Testmethoden und Testbetriebsweisen, die von Chippegel- zu Systempegel-Testen reichen. Bei der vorliegenden Erfindung ist das Testen eines DUT unterteilt in ein Paar von unabhängigen Tests, die als ein Zeitgebungstest und als ein Bitpegeltest bekannt sind. Außerdem verwenden die Messungen Übergangszeitstempel, um die zu testenden Signale zu charakterisieren. Das Ergebnis ist ein Testverfahren und eine Testvorrichtung, die äußerst allgemein sind, und in einem Stück einer automatischen Prüfeinrichtung (ATE) implementiert sein können, und dadurch keine DUT-Platinenunterstützung erfordern.
Bei einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Testen eines Objekts unter Verwendung von Übergangszeitstempeln vorgesehen. Das Verfahren zum Testen umfaßt das Ausführen eines Bitpegeltests an dem Objekt, der den Schritt des Messens eines groben Zeitstempels für einen Übergang in einem zu testenden Signal umfaßt; und des Vergleichens des gemessenen groben Zeitstempels mit einem erwarteten Zeitstempel, um zu bestimmen, ob das Objekt die Spezifikationen erfüllt. Die Schritte des Messens und Vergleichens werden für eine Sequenz von Übergängen für die Dauer des zu testenden Signals iterativ wiederholt.
Bei einem Ausführungsbeispiel umfaßt der Schritt des Vergleichens den Schritt des Subtrahierens des gemessenen Zeitstempels von dem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen; und ferner des Vergleichens des Versatzwertes mit einem spezifizierten maximalen Versatz. Ein Versatz-Störungs-Fehler (Skew Fault error) ist angezeigt, wenn der Versatzwert größer ist als der spezifizierte maximale Versatz. Bei anderen Ausführungsbeispielen umfaßt der Schritt des Vergleichens des gemessenen Zeitstempels mit dem erwarteten Zeitstempel die Schritte zum Erfassen von Bitstörungsfehlern (Bit Fault errors), Keine- Überdeckung-Warnungen (No Coverage Warnings) und Drift- Störungs-Fehlern (Drift Fault errors) in dem zu testenden Signal.
Bei noch einem weiteren Ausführungsbeispiel umfaßt das Verfahren ferner das Durchführen von Zeitgebungstests an dem zu testenden Signal, unabhängig vom Ausführen eines Bitpegeltests. Die Zeitgebungstests können auch parallel zu den Bitpegeltests durchgeführt werden. Die Zeitgebungstests umfassen den Schritt des Erzeugens einer Übergangszeitstempelsequenz für das zu testende Signal. Die Übergangszeitstempelsequenz umfaßt Zeitstempel auf einem Satz von Übergängen in dem zu testenden Signal während der Dauer des zu testenden Signals. Der Satz von Übergängen kann ein Teilsatz sein, der weniger als alle Übergänge während einer Signaldauer ist. Die Zeitgebungstests umfassen ferner den Schritt des Prüfens der Übergangszeitstempel der Sequenz. Der Schritt des Prüfens umfaßt vorzugsweise das Berechnen von Zeitgebungsinformationen von den Zeitstempeln, um zu bestimmen, ob die Zeitgebung der Übergänge die Objektspezifikationen erfüllt.
Bei einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Bestimmen, ob eine Störung in Bitpegeltests an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen angezeigt ist, vorgesehen. Das Verfahren zum Bestimmen umfaßt den Schritt des Messens eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer; und des Subtrahierens des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen. Eine Versatzstörung ist angezeigt, wenn der Versatzwert größer ist als der spezifizierte maximale Versatz. Das Verfahren zum Bestimmen umfaßt ferner verschiedene Schritte zum Bestimmen, ob eine Bitstörung angezeigt ist, eine Keine-Überdeckung-Warnung angezeigt ist, oder eine Driftstörung angezeigt ist.
Bei noch einem weiteren Aspekt der vorliegenden Erfindung ist eine Vorrichtung zum Ausführen eines Bitpegeltestens an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen vorgesehen. Die Vorrichtung umfaßt einen ersten groben Zeitgebungsintervallanalysator (TIA; TIA = timing interval analyzer), der von dem zu testenden Objekt ein Signal empfängt. Die Vorrichtung umfaßt ferner einen ersten und einen zweiten FIFO-Speicher (FIFO = first in first out = zuerst-hinein-zuerst-hinaus). Der erste FIFO empfängt ein gemessenes Zeitstempelsignal von dem ersten TIA. Der zweite FIFO empfängt ein erwartetes Zeitstempelsignal von erwarteten Daten für das Objekt. Die Vorrichtung umfaßt ferner einen ersten Subtrahierer, der das gemessene Zeitstempelsignal von dem ersten FIFO und das erwartete Zeitstempelsignal von dem zweiten FIFO empfängt, und eine Versatzstörungserfassungsschaltung.
Bei einem Ausführungsbeispiel der Vorrichtung umfaßt die Vorrichtung ferner eine Bitstörungserfassungsschaltung, die mit einem Ausgang des ersten Subtrahierers verbunden ist, und eine Keine-Überdeckung-Warnung-Erfassungsschaltung, die mit einem Ausgang des zweiten FIFO verbunden ist. Bei diesem Ausführungsbeispiel umfaßt die Vorrichtung ferner ein erstes UND-Gatter mit einem invertieren Eingang und einem nichtinvertierten Eingang. Ein Ausgang der Keine- Überdeckung-Warnung-Schaltung ist mit dem invertierten Eingang verbunden, und ein Ausgang der Bitstörungsschaltung ist mit dem nichtinvertierten Eingang verbunden. Die Vorrichtung umfaßt ferner ein zweites UND-Gatter, das zwei nichtinvertierte Eingänge aufweist. Der Bitstörungsschaltungsausgang ist ferner mit einem der beiden zweiten Gattereingänge verbunden, und der Keine-Überdeckung-Warnung- Ausgang ist ferner mit einem anderen der beiden zweiten Gattereingänge verbunden.
Bei einem weiteren Ausführungsbeispiel der Vorrichtung umfaßt die Vorrichtung ferner eine Drift-Störung-Erfassungs- Schaltungsanordnung. Die Drift-Störung-Erfassungs- Schaltungsanordnung umfaßt eine Drift-Differenz-Schaltung, die mit dem Ausgang des ersten Subtraktors zum Messen von Drift verbunden ist, und eine Zeitintervallschaltung, die verwendet wird, um ein Zeitintervall des erwarteten Signalverlaufs zu messen, und mit dem Ausgang des zweiten FIFO verbunden ist. Bei diesem Ausführungsbeispiel umfaßt die Vorrichtung ferner einen Driftstörungskomparator, der ein Ausgangssignal von der Driftmessungsschaltung mit einem zweiten Ausgangssignal von der Zeitintervallmeßschaltung vergleicht.
Bei noch einem weiteren Aspekt der vorliegenden Erfindung ist eine Vorrichtung zum Erzeugen grober Zeitstempel für Übergänge in dem zu testenden Signal vorgesehen. Die Grobübergangszeitstempelvorrichtung weist ein synchrones grobes Übergangszeitstempelausführungsbeispiel auf, und ein asynchrones grobes Übergangszeitstempelausführungsbeispiel. Beide Ausführungsbeispiele erzeugen Zeitstempel mit einer Auflösung, die geringer ist als die Hälfte einer Taktperiode, und vorzugsweise ein Drittel einer Taktperiode.
Bei noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist ein System zum automatischen Testen eines Objekts unter Verwendung von Übergangszeitstempeln vorgesehen. Das System umfaßt ein Zeitgebungstestuntersystem und ein Bitpegeltestuntersystem. Das Zeitgebungstestuntersystem umfaßt das Verwenden eines Präzisionszeitstempelgenerators oder eines Zeitgebungsintervallanalysators TIA. Das Bitpegeltestuntersystem umfaßt die Verwendung eines groben TIA oder eines groben Zeitstempelgenerators. Die üntersysteme können unabhängig und parallel arbeiten, um die Leistungsfähigkeit eines Objekts zu testen. Das System verwendet Übergangszeitstempel, um das Objekt zu charakterisieren.
Bei noch einem weiteren Aspekt der vorliegenden Erfindung sind getrennte Verfahren zum Ausführen eines Bitpegeltestens an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen vorgesehen. Die getrennten Verfahren führen Bitpegelversatz-Störung-Fehlertesten, Bit- Störung-Fehlertesten und Drift-Störung-Fehlertesten durch, und auch eine Nicht-Überdeckung-Warnung-Anzeige.
Die verschiedenen Merkmale und Vorteile der vorliegenden Erfindung werden mit Bezugnahme auf die folgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen leichter verständlich, wobei gleiche Bezugszeichen gleiche strukturelle Elemente bezeichnen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Dualität zwischen einem digitalen Signalverlauf, der als eine Sequenz von "Einsen" und "Nullen" oder "Highs" und "Lows" und als Übergangszeitstempelsequenzen dargestellt ist;
Fig. 2A ein Flußdiagramm eines Verfahrens zum Testen eines zu testenden Objekts (DUT) der vorliegenden Erfindung;
Fig. 2B ein Flußdiagramm eines unabhängigen Verfahrens zum Durchführen von Zeitgebungstests unter Verwendung einer Zeitstempelsequenz der vorliegenden Erfindung;
Fig. 2C ein Flußdiagramm eines unabhängigen Verfahrens zum Ausführen von Bitpegeltests unter Verwendung von Zeitstempeln der vorliegenden Erfindung;
Fig. 3A ein Flußdiagramm eines Ausführungsbeispiels eines Schritts zum Vergleichen gemäß der vorliegenden Erfindung in Fig. 2A und 2C, der eine Versatzstörung erfaßt und anzeigt;
Fig. 3B ein Flußdiagramm eines Ausführungsbeispiels eines Schritts zum Vergleichen gemäß der vorliegenden Erfindung in Fig. 2A und 2C, der eine Bitstörung erfaßt und anzeigt;
Fig. 3C ein Flußdiagramm eines Ausführungsbeispiels eines Schritts zum Vergleichen gemäß der vorliegenden Erfindung in Fig. 2A und 2C, der eine Keine- Überdeckung-Warnung erfaßt und anzeigt;
Fig. 3D ein Flußdiagramm eines Ausführungsbeispiels eines Schritts zum Vergleichen gemäß der vorliegenden Erfindung in Fig. 2A und 2C, der eine Driftstörung erfaßt und anzeigt;
Fig. 4 ein schematisches Blockdiagramm einer Vorrichtung zum Erzeugen und Vergleichen von Zeitstempelsequenzen gemäß der vorliegenden Erfindung;
Fig. 5 ein schematisches Blockdiagramm einer Vorrichtung zum Erfassen einer Versatzstörung und einer Driftstörung gemäß der vorliegenden Erfindung;
Fig. 6A ein schematisches Blockdiagramm einer Vorrichtung für synchrone grobe Zeitstempelerzeugung gemäß der vorliegenden Erfindung;
Fig. 6B ein schematisches Blockdiagramm einer Vorrichtung für asynchrone grobe Zeitstempelerzeugung gemäß der vorliegenden Erfindung;
Fig. 6C ein schematisches Blockdiagramm einer N-bit breiten Gatter-Auswahlschaltung, die bei der in Fig. 6B dargestellten Vorrichtung verwendet wird; und
Fig. 6D ein schematisches Blockdiagramm einer 3 mal N "ODER"-Struktur, die in der in Fig. 6B dargestellten Vorrichtung verwendet wird.
Die vorliegende Erfindung ist ein neuartiges Verfahren und eine neuartige Vorrichtung zum Testen eines zu testenden Objekts (DUT), das einen digitalen Signalverlauf ausgibt. Insbesondere messen und verwenden das Verfahren und die Vorrichtung der vorliegenden Erfindung Übergangszeitstempel und/oder Übergangszeitstempelsequenzen, um verschiedene Aspekte der DUT-Leistungsfähigkeit zu charakterisieren, anstatt dem herkömmlich verwendeten Logikpegelabtasten auf der Basis eines Haupttakts. Das Verfahren und die Vorrichtung der vorliegenden Erfindung sind auf die Verifikation oder das Testen des korrekten Verhaltens von Ausgangssignalen eines DUT anwendbar. Darüber hinaus ist die vorliegende Erfindung auf jeden Typ von Objekt, digital oder analog, das einen oder mehrere digitale Ausgänge aufweist, die während einem Test digitale Signale erzeugen, anwendbar. Außerdem sind das Verfahren und die Vorrichtung auf das Testen mit einem automatischen Prüfeinrichtungssystem (ATE- System), einem Logikanalysator, einem Bitfehlerratentester und einem Protokollanalysator anwendbar, aber nicht darauf beschränkt.
Wie er hierin verwendet wird, bezieht sich der Begriff "digitales Signal" auf ein Signal, das zu jedem bestimmten Zeitpunkt einen von zwei erlaubten Werten oder Zuständen zeigt, bei der Abwesenheit von Rauschen. Beispielsweise kann ein digitales Signal einen Spannungssignalverlauf aufweisen, der zwei "erlaubte" nominale Spannungszustände aufweist. Traditionell werden die beiden möglichen logischen Zustände des Digitalsignals bezeichnet als "wahr" und "falsch", "hoch" und "niedrig" oder einfach "1" und "0". Zu jedem bestimmten Zeitpunkt soll das Vorliegen von einem der Zustände eine logische "1" darstellen, während das Vorliegen eines anderen Zustands eine logische "0" bezeichnet. Darüber hinaus kann ein bestimmtes digitales Signal entweder ein tatsächliches (d. h. physikalisches) Signal oder ein "spezifiziertes" Signal sein. Ein spezifiziertes Signal ist eine abstrakte Darstellung eines tatsächlichen Signals. Eine solche abstrakte Darstellung kann beispielsweise in einem Computerspeicher gespeichert werden, und verwendet werden, um ein tatsächliches Signal zu erzeugen. Häufig werden spezifizierte Signale verwendet, um ein erwartetes Signal darzustellen, mit dem ein tatsächliches digitales Signal, das durch ein DUT erzeugt wird, als Teil eines Tests verglichen wird, um zu bestimmen, ob das DUT richtig arbeitet. Ein "vollständig spezifiziertes" digitales Signal ist eines, bei dem ein gültiger logischer Zustand für alle Zeiten während einer Signalperiode spezifiziert ist (d. h. es gibt keine "Egal"-(don't care) oder undefinierte Zustände in der Signalperiode).
Ein spezifiziertes digitales Signal kann durch einen Anfangslogikwert oder -zustand, entweder "1" oder "0", und eine Sequenz von Zeitstempeln dargestellt werden, wobei jeder Zeitstempel einen Zeitpunkt bezeichnet, zu dem ein Logikzustandsübergang auftritt. Ein Logikzustandsübergang in einem digitalen Signal ist als ein Übergang von einem ersten logischen Zustand zu einem zweiten komplementären oder gegenüberliegenden Zustand (d. h. "1" zu "0" oder "0" zu "1") definiert. Durch Kenntnis des Anfangslogikzustands bestimmen die Zeitstempel, die Logikübergänge bezeichnen, den digitalen Signalverlauf eindeutig, der der Zeitstempelfrequenz entspricht. Bei einigen Testsituationen, wie z. B. dem Bestimmen der Zeitdifferenz zwischen zwei Übergängen, ist der Anfangswert von geringem oder überhaupt nicht von Interesse, und kann von der Zeitstempelsequenz ausgelassen werden.
Häufig, obwohl auf keinen Fall immer, wird ein digitales Signal von einer Sequenz von Bits erzeugt, wobei der Logikzustand des Bits für die Dauer jeder Bitperiode den Logikwert oder -zustand des Signals für den "hohen" oder "niedrigen" Pegel bestimmt. Die Dualität zwischen dem Darstellen eines digitalen Signalverlaufs als eine Sequenz von "Nullen" und "Einsen" mit zugeordneten Zeitintervallen und als ein Anfangslogikwert mit einer Sequenz von Zeitstempeln ist in Fig. 1 dargestellt.
Fig. 1 stellt ein Beispiel eines digitalen Signalverlaufs 10 dar, der einer digitalen Sequenz von Bits {010110} entspricht. Wie dargestellt ist, weist der digitale Signalverlauf 10 einen "Niedrig"-Anfangswert auf und umfaßt vier Übergänge. Die Sequenzen in Fig. 1 mit den Bezugszeichen 12, 14 stellen Beispiele von Zeitstempelsequenzen dar, die von dem digitalen Signalverlauf 10 erzeugt werden. Die Erzeugung der Zeitstempelsequenzen 12, 14 wird hierin nachfolgend näher beschrieben.
Die Zeitskala oben in Fig. 1 stellt Zyklen des Zeitgebungstakts dar, der als eine Zeitreferenz verwendet wird, um Zeitstempelwerte zuzuweisen. Der Zeitgebungstakt weist typischerweise eine höhere Frequenz auf als der allgemeine Takt, der verwendet wird, um DUT anzutreiben, und eine maximale Datenrate, die für das zu testende Signal erwartet wird. Wie es dargestellt ist, beginnen die Zeitstempelsequenzen 12, 14 jeweils mit einer Anzeige des Anfangswerts des Signalverlaufs 10, nämlich "L" für niedrig, gefolgt von einer Sequenz von Zahlen oder Buchstaben. Die Zahlen in der ersten Zeitstempelsequenz 12 entsprechen den Zeitstempelwerten, die jedem Übergang zugewiesen sind, der in der Wellenform in dem Signalverlauf 10 auf der Basis des Zeitgebungstakts erfaßt wird. Die Buchstaben in der zweiten Zeitgebungssequenz 14, die in Fig. 1 dargestellt ist, stellen das Vorhandensein oder Nichtvorhandensein eines Übergangs während einer bestimmten Periode oder einem Intervall des Zeitgebungstakts dar. Zusätzlich können die Buchstaben auch den Typ des Übergangs anzeigen (z. B. "R" = steigend; "N" = keine Änderung; und "F" = fallend). Falls es beispielsweise bekannt ist oder angenommen wird, daß Übergänge nominal nur in Zeitintervallen auftreten, die einem Drittel der Bitperiode entsprechen, kann die Zeitstempelsequenz auf "LRNNFNNRNNNNNF" komprimiert werden, drei Buchstaben pro Bitperiode, wie es in dem Beispiel von Fig. 1 dargestellt ist. Ein Fachmann auf diesem Gebiet kann ohne weiteres ähnliche Zeitstempelsequenzen identifizieren, die ähnlich sind wie die Beispiele, die in Fig. 1 dargestellt sind. Alle solche Zeitstempelsequenzen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
Es ist anzumerken, daß eine weitere Komprimierung der Zeitstempelsequenz möglich ist, wenn die Darstellung eines erwarteten Signals betrachtet wird, im Gegensatz zu dem Darstellen eines tatsächlichen Signals. Für ein erwartetes Signal ist es möglich, beim Erzeugen der Zeitstempeldarstellung bekannte Charakteristika des Signals auszunutzen. Falls es beispielsweise im voraus bekannt ist, daß ein Übergang nur während jeder dritten Taktperiode des Zeitgebungstaktes auftritt, kann die Zeitstempelsequenz aus Einträgen bestehen, die nur jeder dritten Zeitgebungstaktperiode entsprechen. Das in Fig. 1 dargestellte Beispiel, das diesen Lösungsansatz verwendet, würde die komprimierte Zeitstempelsequenz "LRFRNF" (nicht gezeigt) ergeben, einen Buchstaben pro drei Zeitgebungstaktperioden. Dies bedeutet, daß das erwartete Signal wesentlich weniger Platz in einem Computerspeicher erfordert (z. B. ein Drittel so viel Speicher für das in Fig. 1 dargestellte Beispiel), als wenn jede Periode des Zeitgebungstaktes in der Zeitstempelsequenz explizit berücksichtigt werden müßte.
Es ist wichtig, anzumerken, daß das in Fig. 1 dargestellte Beispiel nur darstellend ist. Insbesondere sind die Frequenz des Zeitgebungstakts und die resultierende Auflösung der Übergangszeitstempel, die von demselben erzeugt werden, auf der Basis des Testtyps, der durchgeführt wird, gewählt.
Beispielsweise ist es für Bitpegeltesten oft ausreichend und manchmal sogar vorzuziehen, wie es nachfolgend näher erörtert wird, eine Zeitgebungstaktfrequenz zu wählen, die mehr als zweimal die maximale Bitrate ist, und vorzugsweise zumindest dreimal die maximale Bitrate des zu testenden Signals. Andererseits sind für Zeitgebungstests typischerweise Hochauflösungszeitstempel erforderlich. Daher ist normalerweise ein relativ hoher Frequenzzeitgebungstakt für Zeitgebungstests notwendig, da die Genauigkeit der Zeitgebungsmessung eine Funktion der Zeitreferenz oder Zeitgebungstaktfrequenz ist, die bei der Messung verwendet wird.
Im allgemeinen wird das DUT durch Anlegen eines Signals an einen oder mehrere Eingangsstifte oder -tore an dem DUT, und durch Beobachten oder Messen eines Antwortsignals an einem oder mehreren Ausgangstoren oder -stiften des DUT getestet. Das Antwortsignal/die Antwortsignale werden manchmal als zu testendes Signal bezeichnet. Beispielsweise kann während eines typischen Tests eines digitalen DUT ein Test- oder Eingangssignal an einen Eingangsstift angelegt werden, und ein Ausgangs- oder ein Antwortsignal, das durch das DUT an einem oder mehreren Ausgangsstiften erzeugt wird, wird als ein zu testendes Signal gemessen oder aufgezeichnet. Beim herkömmlichem Testen wird das gemessene zu testende Signal dann mit einem "erwarteten" Ausgangssignal verglichen und/oder Parameter, die von dem zu testenden Signal extrahiert werden, werden mit verschiedenen Spezifikationen für das Signal verglichen. In dem Fall eines Vergleichs mit einem erwarteten Ausgangssignal ist dies der Vergleich zwischen dem tatsächlich gemessenen Signal und dem Signal oder der Datensequenz, die durch das DUT an einem speziellen Ausgangsstift für ein bestimmtes zu testendes Signal oder für bestimmte zu testende Signale erzeugt werden sollte, falls das DUT richtig funktioniert. Das Vergleichen des gemessenen Ausgangssignals und des erwarteten Signals zu bestimmten Zeitpunkten kann verwendet werden, um zu bestimmen, ob das Objekt richtig und innerhalb der Spezifikationen funktioniert. Außerdem können solche Vergleiche mit erwarteten Signalen und mit Spezifikationen oft eine Anzeige der Art einer Störung liefern, falls eine erfaßt werden sollte.
Eine Übergangszeitstempelsequenz, die von einem zu testenden Signal erzeugt wird, kann mit einer erwarteten Übergangszeitstempelsequenz verglichen werden, die für das erwartete Ausgangssignal erzeugt wird, auf eine Weise, die analog ist zum Vergleichen der tatsächlichen Signale.
Gleichartig dazu kann die Übergangszeitstempelsequenz, die von dem gemessenen zu testenden Signal erzeugt wird, verwendet werden, um Daten abzuleiten, die auf analoge Weise direkt mit einer Spezifikation verglichen werden können. Vorteilhafterweise erzeugen bei vielen praktischen Fällen die Analysewerkzeuge, die verwendet werden, um die erwartete Leistungsfähigkeit eines DUT zu formen und vorherzusagen, in der Tat Zeitstempelsequenzen, von denen ein erwartetes Signal erzeugt werden kann. Das Messen und Vergleichen von Übergangszeitstempeln spart in der Tat einen Schritt in dem Prozeß im Vergleich zu dem herkömmlichen Vergleich von Signalen.
Bei einem Aspekt der vorliegenden Erfindung ist ein Verfahren 100 zum Testen eines DUT unter Verwendung von Übergangszeitstempelsequenzen vorgesehen. Ein Blockdiagramm des Verfahrens 100 zum Testen unter Verwendung von Zeitstempeln ist in Fig. 2A dargestellt. Das Verfahren zum Testen 100 der vorliegenden Erfindung umfaßt den Schritt des Durchführens 110 von Zeitgebungstest. Die Zeitgebungstests können beispielsweise prüfen, ob Drift und Jitter von Daten in einem oder mehreren gemessenen Ausgangssignalen innerhalb einer spezifizierten Toleranz liegen. Außerdem messen die Zeitgebungstests Kreuzstiftzeitgebungscharakteristika zwischen Paaren von Signalen. Kreuzstiftzeitgebungstests umfassen das Testen von Einstell- und Haltezeiten des DUT, sind aber nicht darauf beschränkt. Darüber hinaus können Zeitgebungstests ohne genaue Kenntnis des exakten erwarteten Signals oder äquivalent dazu, den erwarteten Bits, die dem Signal zugeordnet sind, durchgeführt werden und werden im allgemeinen auch so durchgeführt.
Das Verfahren zum Testen 100 der vorliegenden Erfindung umfaßt ferner den Schritt des Ausführens 120 von Bitpegeltests an dem DUT. Der Schritt des Ausführens 120 von Bitpegeltests dient dazu, zu verifizieren, daß die Ausgangsdaten in einem oder mehreren Ausgangssignalen eine Sequenz von Logikbits enthalten, die einer erwarteten Sequenz von Logikbits entsprechen. Der Schritt des Durchführens 110 von Zeitgebungstests kann unabhängig von dem Schritt des Ausführens 120 von Bitpegeltests durchgeführt werden. Alternativ können die Schritte 110, 120 parallel an dem gleichen zu testenden Signal durchgeführt werden. Darüber hinaus können die Schritte 110, 120 sequentiell durchgeführt werden, unabhängig von der Reihenfolge, in der die Schritte 110, 120 durchgeführt werden.
Gemäß einem Ausführungsbeispiel des Verfahrens 100 umfaßt der Schritt des Durchführens 110 von Zeitgebungstests den Schritt des Erzeugens 112 einer Übergangszeitstempelsequenz von einem zu testenden Signal oder von zu testenden Signalen, die als eine Folge des Anlegens eines Eingangssignals an einem oder mehreren Ausgangsstiften des DUT erzeugt wird. Wie oben angemerkt ist, kann der Schritt des Durchführens 110 von Zeitgebungstests unabhängig als ein Verfahren 110 durchgeführt werden, wie es in Fig. 2B dargestellt ist. Für die Zwecke der Erfindung ist die Beschreibung des Schritts des Durchführens 110 hierin gleich für das Verfahren des Durchführens 110.
Die Übergangszeitstempelsequenz des Schritts des Durchführens 110 von Zeitgebungstests umfaßt vorzugsweise Zeitstempel für einen Teilsatz der Übergänge in dem Ausgangssignal. Der Schritt des Erzeugens 112 einer Übergangszeitstempelsequenz umfaßt das Messen und Aufzeichnen der Zeit des Auftretens einer Folge von Übergängen, die in dem Ausgangssignal erfaßt werden. Die Folge von Übergängen muß kein angrenzender Satz von Übergängen sein. In der Tat ist es in Anbetracht des aktuellen Stands der Technik von Präzisionszeitgebungsintervallanalysatoren (TIA), im allgemeinen schwierig oder unmöglich, genaue und hochpräzise Messungen von Übergangszeiten für jeden Übergang in einem Hochgeschwindigkeitssignal durchzuführen. Vorteilhafterweise zeichnet der Schritt des Erzeugens 112 vorzugsweise die Zeitstempel für nur einen Teilsatz von Übergängen auf. Im allgemeinen würde der Schritt des Erzeugens 112 Zeitstempel für so viele Übergänge in dem zu testenden Signal aufzeichnen, wie nötig sind, um eine Bestanden/Durchgefallen- Entscheidung zu treffen. Alternativ können nur bestimmte vorbestimmte Übergänge, die in bestimmten vorbestimmten Zeitfenstern auftreten, als Teil des Teilsatzes aufgezeichnet werden.
Zusätzlich zum Aufzeichnen von Übergangszeitstempeln für einen Teilsatz der Übergänge in dem zu testenden Signal kann der Schritt des Erzeugens 112 außerdem die Übergangsrichtung von jedem zeitgestempelten Übergang aufzeichnen. Der Begriff "Übergangsrichtung", wie er hierin verwendet wird, bezieht sich darauf, ob der Übergang von niedrig zu hoch (d. h. ein ansteigender Übergang) oder von hoch zu niedrig (d. h. ein fallender Übergang) war. Zusätzlich dazu kann, wie es hierin erörtert wurde, ein Anfangswert der Zeitstempelsequenz, entweder hoch oder niedrig, aufgezeichnet werden. Der Anfangswert ist jedoch von geringem praktischem Wert für Zeitgebungstests, insbesondere denjenigen, die Teilsätze von allen der Übergänge verwenden. Ein oder mehrere TIAs können verwendet werden, um die gemessenen Übergangszeitstempelsequenzen zu erzeugen. Ein Fachmann auf diesem Gebiet würde ohne weiteres in der Lage sein, einen TIA auszuwählen, der zum Erzeugen von Zeitstempeln für den Schritt oder das Verfahren des Durchführens 110 oder das Verfahren 100 der vorliegenden Erfindung geeignet ist.
Zeitgebungsinformationen, die aufgezeichnet sind, können die verstrichene Zeit bezüglich einer globalen Anfangszeit reflektieren, oder können die verstrichene Zeit zwischen vordefinierten Übergängen sein. Ein Zeitgebungstakt erzeugt die Zeitgebungsinformationen, die den Zeitstempelwert darstellen. Der Zeitgebungstakt kann sich auf den Haupttakt beziehen, der verwendet wird, um das DUT anzutreiben, oder auch nicht. Die Übergangszeitstempelsequenz, die somit erzeugt wird, besteht aus einem Array oder einer Liste von numerischen Werten, die die Übergangszeiten anzeigen, und kann, wie es oben angemerkt ist, einen Anfangswert und eventuell Anzeigen von Übergangstypen enthalten. Die Übergangszeitstempelsequenz 12, die in Fig. 1 dargestellt ist, besteht aus numerischen Werten, die von dem digitalen Signalverlauf 10 erzeugt werden, wobei jeder numerische Wert dem Zeitgebungstaktwert entspricht, wenn ein Übergang erfaßt wurde.
Der Schritt des Durchführens 110 von Zeitgebungstest umfaßt ferner den Schritt des Prüfens 114 der Übergangszeitstempel. Der Schritt des Prüfens 114 kann abhängig von dem Typ des Zeitgebungstests, der durchgeführt wird, eine Anzahl von unterschiedlichen Analysen umfassen, und tut dies normalerweise auch. Beispielsweise kann der Schritt des Prüfens 114 in einigen Fällen das Vergleichen der Sequenz von Übergangszeitstempeln mit einer Sequenz von "erwarteten" Zeitstempeln umfassen. Die erwarteten Zeitstempel werden von Informationen bezüglich des erwarteten Betriebs des DUT erzeugt. Alternativ können die Zeitstempelwerte miteinander verglichen werden, um zu bestimmen, ob die Zeitgebung von Übergängen innerhalb des zu testenden Signals mit der Spezifikation für das DUT übereinstimmen.
Im allgemeinen gibt es zwei Hauptklassen von Zeitgebungstests, die an DUTs durchgeführt werden. Die erste Klasse von Zeitgebungstests ist als Jitter- und Drifttests bekannt. Die Jitter- und Drifttests erfordern im allgemeinen die Messung von Übergangszeiten für Paare von Übergängen, die durch eine vordefinierte Anzahl von Bits in einem einzelnen zu testenden Signal getrennt sind. Die Zeitunterschiede zwischen diesen Paaren von Übergängen werden typischerweise statistisch analysiert, um zu bestimmen, wie konsistent sich die Zeitunterschiede im Verlauf der Zeit auf einen durchschnittlichen Bittakt abbilden. Vorteilhafterweise kann der Schritt des Erzeugens 112 von Übergangszeitstempelsequenzen der vorliegenden Erfindung Zeitstempelpaare in der Sequenz erzeugen, die verwendet werden kann, um Jitter- und Drifttests durchzuführen.
Die zweite Klasse von Zeitgebungstests ist als Kreuzstiftzeitgebungstests bekannt. Kreuzstiftzeitgebungstests vergleichen die Zeitgebung von Ereignissen, normalerweise von Übergängen oder Gruppen von Übergängen, die in mehreren unterschiedlichen zu testenden Signalen auftreten. Typischerweise umfassen Kreuzstiftzeitgebungstests das Bestimmen, ob die relativen Übergangszeiten, die für einen oder mehrere Übergänge in einer Mehrzahl von zu testenden Signalen gemessen werden, einen bestimmten Satz von Spezifikationen erfüllen. Beispielsweise kann ein Kreuzstiftzeitgebungstest versuchen, zu bestimmen, ob ein Übergang während eines spezifizierten Zeitfensters in mehreren getrennten zu testenden Signalen auftritt. Das spezifizierte Zeitfenster kann bezüglich eines Haupttakts definiert sein, der verwendet wird, um das DUT anzutreiben, oder eines Strobe- oder Auslösesignals auf einem Datenbus. Andererseits kann ein Kreuzstiftzeitgebungstest das Auftreten einer speziellen Struktur von Übergängen in einem Datenstrom verwenden, um als Auslöser für das Zeitfenster zu wirken. Die Kreuzstiftzeitgebungstests werden verwendet, um die relative Zeitdifferenz zwischen einem oder mehreren Ausgangssignalen zu messen, wobei der allgemeine Drift und Jitter nicht zu dem Ergebnis beitragen sollte.
Somit umfaßt der Schritt des Prüfens 114 bei einem Ausführungsbeispiel das Analysieren der Übergangszeitstempelsequenz, die von einem einzelnen Ausgangssignal von einem Signalausgangsstift des DUT erzeugt wurde 112. Wenn der Schritt des Prüfens 114 ein einzelnes Ausgangssignal umfaßt, wird dies manchmal als ein "Einzelsignaltest" bezeichnet. Die erste Klasse von Zeitgebungstests, Jitter- und Drifttests, sind Einzelsignaltests. Typischerweise wird eine weitere Zahlenverarbeitung verwendet, um die Zeitstempelsequenzen des Einzelsignaltests zu analysieren. Die zusätzliche Zahlenverarbeitung umfaßt oft die Verwendung einer schnellen Fourier-Transformation an den Übergangsdaten, um ein spezifisches Driftspektrum zu erzeugen. Für einen Einzelsignaltest ist nur ein einzelner TIA erforderlich.
Bei einem alternativen Ausführungsbeispiel umfaßt der Schritt des Prüfens 114' das Prüfen von mehreren Zeitstempelsequenzen, die von mehreren zu testenden Signalen erzeugt werden, die gleichzeitig an mehreren Ausgangsstiften des DUT erzeugt werden. In einigen Fällen wird der Schritt des Prüfens 114' durch Ableiten einer erwarteten Zeitstempelsequenz von einer der gemessenen Zeitstempelsequenzen ermöglicht, und durch Verwenden der erwarteten Zeitstempelsequenz, um als ein Auslöser zu wirken. Wenn der Schritt des Prüfens 114' mehr als ein Ausgangssignal umfaßt, wird er manchmal als "Mehrfachsignalzeitgebungstest" bezeichnet. Für Kreuzstiftzeitgebungstests kann ein einzelner TIA verwendet werden, durch wiederholtes Anlegen des Eingangssignals und nacheinanderfolgendes Messen von jedem der Ausgangssignale. Es werden jedoch vorzugsweise zwei oder mehr unabhängige TIA verwendet, so daß eine momentane gemeinsame Modendrift und ein Jitter ausgeglichen werden können. Noch bevorzugter weist jedes Ausgangssignal, das gemessen wird, einen zugewiesen unabhängigen TIA auf.
Typischerweise werden hochgenaue TIA verwendet, sowohl für die Einzelsignal- als auch die Mehrfachsignalzeitgebungstests des Schritts des Durchführens 110 von Zeitgebungstests. Da das Wesen einer Zeitgebungsmessung normalerweise das Berechnen von Zeitgebungsdifferenzen umfaßt, beeinträchtigen die Genauigkeit und Präzision des TIA die Genauigkeit und Präzision des betreffenden Tests direkt. Ein Fachmann auf diesem Gebiet würde ohne weiteres die erforderliche TIA-Präzision und -Genauigkeit bestimmen, wenn die Testspezifikationseinzelheiten für ein spezielles DUT und einen speziellen Zeitgebungstest gegeben sind.
Eine Zeitgebungsmessung, die Übergangszeitstempelsequenzen verwendet, ist vorteilhafterweise sehr flexibel. Insbesondere eine Strobe-zu-Daten-Gruppierung und Typen von Taktung, wie z. B. Dualflankenstrobing und Mehrphasentaktsysteme, beeinflussen den Hardwareentwurf nicht, wenn Übergangszeitstempelsequenzen verwendet werden. Außerdem kann die Verwendung von Übergangszeitstempelsequenzen vorteilhafterweise eine Reduzierung bei der Verarbeitungszeit für die Tests bei dem Schritt des Durchführens 110 von Zeitgebungstests ermöglichen.
Die Verarbeitungszeit bei dem Schritt des Durchführens 110 von Zeitgebungstests kann während dem Schritt des Erzeugens 112 minimiert werden, durch Erzeugen von Zeitstempelsequenzen, die Teilsätze der Gesamtzahl von Übergängen darstellen, wie es hierin oben beschrieben ist. Anders ausgedrückt, ist es vorteilhafterweise nicht notwendig, alle Übergänge innerhalb einer Signaldauer genau zu messen. Beispielsweise kann ein Teilsatz von Übergängen, die der ungünstigsten Zeitgebung entsprechen, auf der Basis von DUT- Simulationen ausgewählt werden. Während des Schritts des Durchführens 110 von Zeitgebungstest sind nur Übergänge, die diesen ungünstigsten Übergängen entsprechen, in der Zeitstempelsequenz enthalten, die in dem Schritt des Erzeugens 112 und/oder dem Schritt des Prüfens 114, 114' erzeugt wird. Daher können TIAs, die zum genauen Erzeugen von Zeitstempeln für alle Übergänge zu langsam sind, nach wie vor in dem Schritt des Durchführens 110 von Zeitgebungstests verwendet werden.
Der Schritt des Ausführens 120 von Bitpegeltests umfaßt den Schritt des Messens 122 von Übergangszeitstempeln. Der Schritt des Messens 122 verwendet einen oder mehrere TIAs, um ein oder mehrere Ausgangssignale zu messen, und einen oder mehrere gemessene Zeitstempel zu erzeugen. Wie oben angemerkt ist, kann der Schritt des Ausführens 120 von Bitpegeltests unabhängig als ein Verfahren 120 durchgeführt werden, wie es in Fig. 2C dargestellt ist. Für die Zwecke der Erfindung ist die Beschreibung des Schritts des Ausführens 120 von Bitpegeltests hierin gleich für das Verfahren zum Ausführen 120.
Der Schritt des Ausführens 120 von Bitpegeltests des DUT erzeugt Übergangszeitstempel für jedes gemessene zu testende Signal oder zu testende Signale des DUT. Darüber hinaus können die Übergangszeitstempel, die für jedes zu testende Signal erzeugt werden, unabhängig voneinander sein, und sind dies auch oft. Wie hierin oben für den Schritt des Durchführens 110 beschrieben ist, können die Übergangszeitstempel des Schritts des Ausführens 120, wenn dieselben als Zeitstempelsequenzen betrachtet werden, entweder aus einer Anfangslogik und einem Satz oder einer Sequenz von numerischen Werten, die Übergangszeiten entsprechen, bestehen, oder aus einem Anfangslogikwert und einer Aufzeichnung des Vorliegens von und des Typs von Übergang bestehen, der während sequentiellen Abtastintervallen vorliegt. Ein oder mehrere TIAs können verwendet werden, um die Übergangszeitstempel in dem Schritt des Ausführens 120 von Bitpegeltests verwendet werden.
Anders als die Übergangszeitstempelsequenzen, die in dem Schritt des Durchführens 110 von Zeitgebungstests erzeugt werden, erzeugt der Schritt des Ausführens 120 von Bitpegeltests vorzugsweise Zeitstempel für alle Übergänge, die in dem Ausgangssignal während eines Testintervalls oder einer Testdauer auftreten. Obwohl jeder Übergang mit einem Zeitstempel versehen wird, muß jedoch die Genauigkeit und Präzision der Zeitstempel des Schritts des Ausführens 120 vorteilhafterweise nicht so gut sein wie diejenige des Schritts des Durchführens 110. In der Tat muß die Auflösung der Zeitstempel in dem Schritt des Ausführens 120 nur eine Auflösung von weniger als der Hälfte einer minimalen Bitperiode des zu testenden Signals aufweisen. Daher werden die TIAs, die für den Schritt des Ausführens 120 verwendet werden, hierin nachfolgend als "grobe TIAs" bezeichnet.
Die groben TIAs weisen vorzugsweise eine Auflösung auf, die geringer oder gleich ist wie ein Drittel der erwarteten minimalen Pulsbreite oder minimalen Bitperiode. Die Auswahl der bevorzugten Auflösung wird auf der Basis von zwei Hauptbeschränkungen durchgeführt. Zuerst, um zu vermeiden, daß gleiche Zeitstempel zwei unterschiedlichen Übergängen zugewiesen werden, oder um es zu vermeiden, Übergänge zu verpassen, sollte die Auflösung kleiner sein als die erwartete minimale Pulsbreite. Zweitens, um Übergänge, die "falsche Bits" anzeigen (d. h. Bits, die sich tatsächlich von ihren entsprechenden erwarteten Bits unterscheiden) von Übergängen zu unterscheiden, die zu früh oder zu spät auftreten, wobei die Auflösung vorzugsweise geringer ist als eine Hälfte einer Bitperiode, und noch bevorzugter geringer als oder gleich wie ein Drittel der Bitperiode. Somit ist eine Wahl der bevorzugten Auflösung von weniger als oder gleich wie ein Drittel der erwarteten minimalen Pulsbreite (oder Bitperiode) eine gute, da sie beide dieser Beschränkungen gleichzeitig erfüllt. Zusätzlich ist eine bevorzugte Auflösung von einem Drittel der erwarteten minimalen Pulsbreite nicht unnötig anspruchsvoll bezüglich praktischer Implementierungen. Darüber hinaus können beim Auswählen einer bevorzugten Auflösung von einem Drittel einer Bitperiode für jeden Zeitstempel N längere Bits nach wie vor von N + 1 kürzeren Bits des gleichen Werts unterschieden werden, solange die Drift zwischen nachfolgenden Übergängen geringer oder gleich ist wie ein Drittel einer Bitperiode. Das Auswählen einer feineren Auflösung für die Zeitstempel kann die tolerierbare Drift zwischen nachfolgenden Übergängen weiter erhöhen.
Mit einer TIA-Auflösung von einem Drittel der minimalen Bitperiode sind die groben TIAs in der Lage, unzweideutige Zeitstempel für jeden Übergang in dem Ausgangssignal zu erzeugen. Die gemessenen Übergangszeitstempel und die erwarteten Übergangszeitstempel können auf einem gemeinsamen Zeitgebungstakt basieren. Der Zeitgebungstakt kann sich auf den Haupttakt beziehen, der durch das DUT verwendet wird, um das zu testende Signal/die zu testenden Signale zu erzeugen, oder auch nicht. Das Basieren des Zeitgebungstakts auf dem Haupttakt für den Schritt des Ausführens 120 trägt jedoch dazu bei, die langfristige Genauigkeit der gemessenen und erwarteten Daten bezüglich des zu testenden Signals sicherzustellen. Alternativ kann die Zeitstempelerzeugung von keinem Takt abhängen.
Die Zeitstempel des Schritts des Ausführens 120 von Bitpegeltests können einen Anfangswert umfassen, gefolgt von einem oder mehreren einer Sequenz von numerischen Zeitstempelwerten, wie es in Fig. 1 als eine Sequenz 12 für ein zu testendes Signal 10 dargestellt ist. Als Alternative kann der Zeitstempel, der durch den Schritt des Ausführens 120 erzeugt wird, einen Anfangswert umfassen, gefolgt von einem oder mehreren von einer Sequenz von Flagwerten, die das Vorhandensein oder das Nichtvorhandensein eines Übergangs in jedem von einer Folge von Abtastintervallen anzeigt, wie es in Fig. 1 als Sequenz 14 dargestellt ist.
Für die alternative Zeitstempelsequenzform 14 wird das zu testende Signal 10 bei regelmäßigen Intervallen gemäß dem Zeitgebungstakt abgetastet, und das Vorhandensein oder das Nichtvorhandensein eines Übergangs innerhalb des Intervalls kann bemerkt und aufgezeichnet werden. Wie oben erwähnt wurde, umfaßt die Übergangszeitstempelsequenz 14 einen Anfangslogikwert und ein Array von Flagwerten, die entweder einen Übergang und Übergangstyp (z. B. "R" = ansteigend und "F" = fallend) oder keinen Übergang (z. B. "N" = kein Übergang) für jedes Intervall anzeigen, das an regelmäßigen Intervallen entsprechend einem Zeitgebungstakt abgetastet wird. Ein oder mehrere Übergangsdetektoren können verwendet werden, um die gemessenen Übergangsflagsequenzen zu erzeugen. Ein Fachmann auf diesem Gebiet kann andere Zeitstempelsequenzformate entwickeln, die alle in eine dieser beiden Kategorien gruppiert werden können. Alle solche Zeitstempelsequenzen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
Der Schritt des Ausführens 120 von Bitpegeltests umfaßt ferner den Schritt des Vergleichens 124 von gemessenen Zeitstempeln mit erwarteten Zeitstempeln. Der Schritt des Vergleichens 124 kann entweder auf einer Zeitstempel-um- Zeitstempel-Basis oder an einem Sequenzpegel durchgeführt werden. An dem Sequenzpegel wird eine gemessene Zeitstempelsequenz mit einer erwarteten Zeitstempelsequenz verglichen. Der Schritt des Vergleichens 124 wird jedoch vorzugsweise auf einer Zeitstempel-um-Zeitstempel-Basis erreicht. Bei dem bevorzugten Ausführungsbeispiel wird ein gemessener Zeitstempel durch den Schritt des Messens 122 erzeugt, und dann unmittelbar mit einem entsprechenden erwarteten Zeitstempel verglichen 124. Die Schritte des Messens 122 und Vergleichens 124 werden für jeden Übergang in dem zu testenden Signal bei diesem Ausführungsbeispiel iterativ wiederholt.
Der Schritt des Vergleichens 124 wird verwendet, um zu bestimmen, ob das DUT gemäß den Spezifikationen arbeitet. In der einfachsten Form bestimmt der Schritt des Vergleichens 124 im wesentlichen, ob alle erwarteten Übergänge in der gemessenen Übergangszeitstempelsequenz vorliegen. Außerdem kann eine Bestimmung durchgeführt werden, ob die Zeitgebung zwischen den Übergängen innerhalb der Spezifikationen liegt.
Während des Schritts des Vergleichens 124 der gemessenen und erwarteten Zeitstempel ist einer der grundlegendsten Vergleiche die Bestimmung, ob die Anfangswerte und alle Zeitintervalle zwischen nachfolgenden Übergängen der gemessenen Sequenz und der erwarteten Sequenz innerhalb der TIA- Auflösung gleich sind (z. B. weniger als die Hälfte einer Bitperiode). Falls die Anfangswerte übereinstimmen, und alle Zeitintervalle zwischen nachfolgenden Übergangszeitstempeln übereinstimmen (z. B. vorzugsweise ≤ ein Drittel) zeigen die Zeitstempelsequenzen ein betriebsfähiges DUT an. In anderen Worten, der grundlegende Vergleich zeigt an, daß alle Bits definitiv wie erwartet empfangen werden, und daß ein inkrementales Drift oder eine Driftdifferenz zwischen zwei aufeinanderfolgenden Übergängen geringer ist als die TIA-Auflösung.
Wenn jedoch die tolerierbare Driftdifferenz zwischen zwei sehr entfernten Übergängen mehr als die TIA-Auflösung ist (z. B. größer als eine Drittel Bitperiode für eine TIA- Auflösung von einem Drittel einer Bitperiode) hat der Schritt des Ausführens 120 von Bitpegeltests Schwierigkeiten, zwischen N mittellangen Bits des gleichen Werts oder N - 1 langen Bits oder N + 1 kurzen Bits des gleichen Werts zu unterscheiden. In den meisten Fällen wird ein falsches Bit erfaßt oder ein solches kann unterschieden werden, weil es sich in dem folgenden Zeitintervall ändert. Für die seltenen Fälle, in denen die Unterscheidung nicht garantiert werden kann, kann eine "Keine-Überdeckung-Warnung" erzeugt werden, wie es nachfolgend näher ausgeführt wird, oder der Entwurf des DUT kann manchmal modifiziert werden, um einen Übergang zu erzwingen, bevor die tolerierbare Driftspanne die TIA-Auflösung erreicht.
Über den grundlegenden Vergleich in dem Schritt des Vergleichens 124 hinaus, der hierin oben beschrieben wurde, können mehrere spezifische Vergleiche durchgeführt werden, die mehreren spezifischen Bitpegeltests zugeordnet sind, um mehrere unterschiedliche Typen von potentiellen Störungen gemäß der vorliegenden Erfindung zu erfassen. Insbesondere können spezifische Vergleiche das Vorliegen einer sogenannten "Versatzstörung", einer "Bitstörung" und einer "Driftstörung" anzeigen, wie es hierin nachfolgend näher beschrieben ist.
Fig. 3A stellt ein Flußdiagramm des Schritts des Vergleichens 124' dar, um eine Versatzstörung zu erfassen. Der Schritt des Vergleichens 124' umfaßt den Schritt des Berechnens 124a' eines Versatzwerts. Der Schritt des Berechnens 124' eines Versatzwerts umfaßt das Berechnen der Differenz zwischen dem erwarteten Zeitstempel und dem gemessenen Zeitstempel. Man betrachte beispielsweise eine gemessene Zeitstempelsequenz mit einem i-ten Zeitstempel t_i, der einem i-ten Übergang entspricht. Darüber hinaus nehme man an, daß eine erwartete Zeitstempelsequenz existiert, die einen entsprechenden i-ten Zeitstempel T_i aufweist. Der Schritt des Berechnens 124a' subtrahiert T_i von t_i, was einen i-ten Versatz S_i ergibt. Der Schritt des Vergleichens 124' umfaßt ferner den Schritt des Vergleichens 124b' des Versatzes S_i mit einem spezifizierten maximalen Versatzwert S_max. Falls der absolute Wert des Versatzes S_i größer ist als der maximale Versatz S_max, wird eine Versatzstörung angezeigt. Der maximale Versatz S_max ist ein spezifizierter Wert, der von der DUT-Spezifikation abgleitet ist. Ein Fachmann auf diesem Gebiet wäre ohne weiteres in der Lage, unter den gegebenen DUT-Spezifikationen ohne übermäßiges Experimentieren einen geeigneten maximalen Versatz S_max abzuleiten.
Fig. 3B stellt ein Flußdiagramm des Schritts des Vergleichens 124" dar, um eine Bitstörung zu erfassen. Der Schritt des Vergleichens 124" umfaßt den Schritt des Berechnens 124a" eines Versatzwertes. Der Schritt des Berechnens 124a" eines Versatzwertes umfaßt das Berechnen der Differenz zwischen dem Zeitstempel T_i der erwarteten Zeitstempelsequenz und des Zeitstempels t_i der gemessenen Zeitstempelsequenz, um den Versatzwert S_i zu erzeugen. Der Schritt des Berechnens 124a" ist im wesentlichen identisch mit dem Schritt des Berechnens 124a'. Der Schritt des Vergleichens 124" umfaßt ferner den Schritt des Erzeugens 124b" einer Driftdifferenz (d. h. der inkrementalen Drift seit dem letzten Übergang) D_i durch Subtrahieren eines vorherigen Versatzwertes S_i-1 von dem Versatzwert S_i. Der Schritt des Vergleichens 124" umfaßt ferner den Schritt des Vergleichens 124c" der Driftdifferenz D_i mit einer maximalen erlaubten Differenz D_max.
Bei einem bevorzugten Ausführungsbeispiel wird die maximale erlaubte Differenz D_max von der Zeitstempelauflösung bestimmt, so daß ein falsches Bit von der tolerierbaren Drift differenziert werden kann. Im allgemeinen sollte zweimal die maximal erlaubte Differenz D_max weniger als eine Bitperiode sein. Anders ausgedrückt, die maximal erlaubte Differenz D_max sollte gleich sein wie die TIA- oder Zeitstempelauflösung oder wie ein ganzzahliges Mehrfaches der Zeitstempelauflösung. Beispielsweise sollte die maximal erlaubte Differenz D_max gleich ein Drittel sein, wenn drei Abtastungen pro Bitperiode verwendet werden; die maximal erlaubte Differenz D_max sollte gleich drei Siebtel sein, wenn sieben Abtastungen pro Periode verwendet werden; und die maximal erlaubte Differenz D_max sollte gleich drei Achtel sein, wenn acht Abtastwerte pro Periode verwendet werden.
Bei einem weiteren Ausführungsbeispiel ist die maximale erlaubte Differenz D_max variabel, und kann auf einer Bit-um- Bit-Basis oder sogar einer Teil-Bit-Basis geändert werden. Beispielsweise kann die maximale erlaubte Differenz D_max gleich zehn Bitperioden eingestellt werden, bis ein spezieller Satz von Bits angetroffen wird. Nach dem Antreffen des Satzes von Bits kann die maximal erlaubte Differenz D_max auf einen anderen Wert eingestellt werden, etwa eine Drittel Bitperiode. Bei einem anderen Beispiel ist die maximale erlaubte Differenz D_max während jeder Bitperiode auf einen anderen Wert eingestellt. Bei noch einem weiteren Beispiel wird D_max mit einer Rate geändert, die gleich ist wie die Zeitstempelauflösung.
Der Schritt des Vergleichens 124" umfaßt ferner den Schritt des Berechnens 124d" einer erwarteten Übergangsdifferenz ΔT_i. Die Übergangsdifferenz ist die Differenz zwischen einem i-ten Zeitstempel T_i der erwarteten Zeitstempelsequenz und einem vorhergehenden Zeitstempel T_i-1 der erwarteten Zeitstempelsequenz. Der Schritt des Vergleichens 124" umfaßt ferner den Schritt des Vergleichens 124e" der erwarteten Übergangsdifferenz ΔT_i mit einem minimalen Intervall T_Dmax, für das eine Drift von bis zu der maximalen erlaubten Drift D_max toleriert werden kann. Das minimale Intervall T_Dmax kann von einem Fachmann auf diesem Gebiet ohne weiteres von der DUT-Spezifikation bestimmt werden.
Der Schritt des Vergleichens 124" umfaßt ferner den Schritt des Bestimmens 124f''', ob eine Bitstörung angezeigt wird. Falls der absolute Wert der Driftdifferenz D_i größer ist als die maximale erlaubte Differenz D_max und die erwartete Übergangsdifferenz ΔT_i geringer ist als das minimale Intervall T_Dmax, dann wird eine Bitstörung durch den Schritt des Vergleichens 124" angezeigt.
Fig. 3C stellt ein Flußdiagramm des Schritts des Vergleichens 124''' dar, um eine Situation zu erfassen, in der eine Keine-Überdeckung-Warnung angezeigt ist. Die Keine- Überdeckung-Warnung ist im wesentlichen eine Warnung, daß, falls eine Störung während einem Intervall auftritt, in dem eine Keine-Überdeckung-Warnung angezeigt ist, die Störung vielleicht nicht erfaßt wird (d. h. die Störung kann verpaßt werden). Der Schritt des Vergleichens 124''' umfaßt den Schritt des Berechnens 124a''' eines Versatzwerts S_i durch Berechnen der Differenz zwischen dem Zeitstempel T_i der erwarteten Zeitstempelsequenz und dem Zeitstempels t_i der gemessenen Zeitstempelsequenz. Der Schritt des Berechnens 124a''' ist im wesentlichen identisch mit den Schritten des Berechnens 124a' und 124a". Der Schritt des Vergleichens 124''' umfaßt ferner den Schritt des Erzeugens 124b''' einer Driftdifferenz D_i und den Schritt des Vergleichens 124c''' der Driftdifferenz D_i mit der maximal erlaubten Differenz D_max. Der Schritt des Vergleichens 124''' umfaßt ferner den Schritt des Berechnens 124d''' einer erwarteten Übergangsdifferenz ΔT_i und den Schritt des Vergleichens 124e''' der erwarteten Übergangsdifferenz ΔT_i mit dem minimalen Intervall T_Dmax. Die Schritte 124b''', 124c''', 124d''' und 124e''' sind im wesentlichen identisch mit den Schritten 124b", 124c", 124d" bzw. 124e" des Schritts des Vergleichens 124". Der Schritt des Vergleichens 124''' umfaßt ferner den Schritt des Bestimmens 124f''', ob eine Nicht-Überdeckung-Warnung angezeigt ist. Falls der absolute Wert der Driftdifferenz D_i größer ist als die erlaubte maximale Differenz D_max, und die erwartete Übergangsdifferenz ΔT_i größer ist als das Intervall T_Dmax, dann ist durch den Schritt des Vergleichens 124''' eine Nicht-Überdeckung-Warnung angezeigt.
Fig. 3D stellt ein Flußdiagramm des Schritts des Vergleichens 124'''' dar, um eine Driftstörung zu erfassen. Der Schritt des Vergleichens 124'''' umfaßt den Schritt des Berechnens 124a'''' des Versatzwerts S_i durch Berechnen der Differenz zwischen dem Zeitstempel T_i der erwarteten Zeitstempelsequenz und dem Zeitstempels t_i der gemessenen Zeitstempelsequenz. Der Schritt des Berechnens 124a'''' ist im wesentlichen identisch mit den Schritten des Berechnens 124a', 124a", die hierin oben beschrieben sind. Der Schritt des Vergleichens 124'''' umfaßt ferner den Schritt des Berechnens 124b'''' einer k-ten Driftdifferenz D_ik. Die k-te Driftdifferenz D_ik ist die Differenz zwischen dem i- ten Versatzwert S_i und einem k-ten vorhergehenden Versatzwert S_i-k und stellt die inkrementale Drift innerhalb der letzten k Übergänge dar. Der Schritt des Vergleichens 124'''' umfaßt ferner den Schritt des Berechnens 124c'''' eines Toleranzzeitintervalls g(D_ik), das benötigt wird, um die tatsächliche Drift zu tolerieren, wobei g(.) eine Funktion ist, die durch die Gleichungen (3) und (4) gegeben ist, die nachfolgend näher beschrieben werden. Der Schritt des Vergleichens 124'''' umfaßt ferner den Schritt des Berechnens 124d'''' einer k-ten erwarteten Übergangsdifferenz ΔT_ik für einen k-ten vorhergehenden Übergang. Die k-te erwartete Übergangsdifferenz ΔT_ik ist die Differenz zwischen dem i-ten erwarteten Zeitstempel T_i und einem k-ten vorhergehenden erwarteten Zeitstempel T_i-k. Der Schritt des Vergleichens 124'''' umfaßt ferner den Schritt des Bestimmens 124e'''', ob eine Driftstörung angezeigt ist. Der Schritt des Bestimmens 124e'''' umfaßt das Vergleichen der k-ten erwarteten Übergangsdifferenz ΔT_ik mit dem Toleranzintervall g(D_ik), das benötigt wird, um die tatsächliche Drift zu tolerieren. Falls das Toleranzzeitintervall g(D_ik) größer ist als die k-te erwartete Übergangsdifferenz ΔT_ik wird durch den Schritt des Vergleichens 124'''' eine Driftstörung angezeigt.
Bei einem weiteren Aspekt der Erfindung ist eine Vorrichtung 200, 200' zum Erzeugen und Vergleichen von Zeitstempeln von einem Ausgangssignal eines DUT mit einem erwarteten Zeitstempel für das Ausgangssignal vorgesehen. Ein Blockdiagramm der Vorrichtung 200, 200' der vorliegenden Erfindung ist in Fig. 4 dargestellt. Die Vorrichtung 200 umfaßt einen ersten groben TIA 202 und einen ersten FIFO- Speicher oder Puffer 204. Der grobe TIA 202 weist jedem Logikübergang, der in dem Ausgangssignal erfaßt wird, einen gemessenen Übergangszeitstempel t_i zu, wobei i ein Index des Zeitstempelwerts ist. Zusätzlich dazu, daß er einen groben Zeitpunkt enthält, zu dem ein bestimmter Übergang auftritt, umfaßt der Zeitstempel t_i, der durch den groben TIA 202 erzeugt wird, außerdem eine Mehrzahl von Bits, die durch den TIA 202 eingestellt werden können, um das Vorliegen von mehreren Übergängen innerhalb einer Bitperiode anzuzeigen. Zumindest zwei Bits werden verwendet, um das Vorliegen von Übergängen in einem ersten oder zweiten Abschnitt der Bitperiode anzuzeigen. Vorzugsweise werden drei Bits verwendet, um das Vorliegen von Übergängen in einem ersten, zweiten oder dritten Abschnitt der Bitperiode anzuzeigen, wenn Dreifachratenabtasten als die TIA-Auflösung verwendet wird. Diese Bits werden als "Teilperiodenübergangsbits" oder einfach "SPT-Bits" bezeichnet. Der erste FIFO 204 speichert einen oder mehrere der Übergangszeitstempelwerte, die durch den TIA 202 erzeugt werden, temporär auf eine Zuerst-Hinein-Zuerst-Hinaus-Weise, bevor die Verarbeitungsausrüstung, die dem FIFO 204 folgt, dieselben benötigt.
Die Vorrichtung 200 umfaßt ferner einen zweiten groben TIA 203, einen zweiten FIFO 205 und eine Bitstromquelle 207. Der zweite TIA 203 tastet einen erwarteten Bitstrom von der Bitstromquelle 207 ab, und weist eine Auftrittszeit zu, um einen erwarteten Zeitstempel T_i für jeden Logikübergang zu erzeugen, der in dem erwarteten Bitstromsignal erfaßt wird, wobei i ein Index des Zeitstempelwerts ist. Der zweite FIFO 205 speichert einen oder mehrere der Übergangswerte, die durch den TIA 203 erzeugt werden, temporär auf eine Zuerst- Hinein-Zuerst-Hinaus-Weise. Das erwartete Bitstromsignal, das durch die Bitstromquelle 207 erzeugt wird, wird von Informationen bezüglich des DUT erzeugt, und stellt das Signal dar, das durch ein richtig funktionierendes DUT erzeugt werden sollte. Die Bitstromquelle 207 ist oft ein Abschnitt einer herkömmlichen ATE.
Bei einem weiteren Ausführungsbeispiel der Vorrichtung 200' ist der zweite TIA 203 ausgelassen, und der erwartete Bitstrom wird durch eine erwartete Zeitstempelsequenz ersetzt. Der TIA 203 und die Bitstromquelle 207 sind aus diesem Grund in Fig. 4 in Kästen aus gestrichelten Linien dargestellt. Bei einer typischen ATE oder einem ähnlichen Testsystem wird der erwartete Bitstrom vor einem Test erzeugt, und in dem Speicher gespeichert. Bei dem alternativen Ausführungsbeispiel von der Vorrichtung 200' wird die erwartete Übergangszeitstempelsequenz oder der erwartete Bitstrom statt dessen in dem ATE-Speicher gespeichert. Ein Fachmann auf diesem Gebiet würde ohne weiteres erkennen, daß von diesen beiden Ausführungsbeispielen der Vorrichtung 200, 200' die Vorrichtung 200' etwas allgemeiner ist, und etwas geeigneter, da dieselbe beliebige digitale Signalverläufe beschreiben kann und nicht auf digitale Signale begrenzt ist, die als ein Bitstrom mit gleicher Bitperiode definiert sind.
Die Vorrichtung 200, 200' umfaßt ferner einen ersten Subtrahierer 206 und eine Versatzstörungserfassungsschaltung, die einen ersten Komparator 208 umfaßt. Wenn beide FIFOs 204, 205 zumindest einen Eintrag enthalten, wird ein erster gemessener Zeitstempelwert in dem FIFO 204 zu einem Subtrahendeneingang des ersten Subtrahierers 206 übertragen, während ein erster erwarteter Zeitstempelwert in dem FIFO 205 zu einem Minuendeneingang des ersten Subtrahierers 206 übertragen wird. Bei dem bevorzugten Ausführungsbeispiel der Vorrichtung 200, 200' wird der Zeitstempelwert in zwei Teile unterteilt, einen Teil auf der Basis eines Zählwerts der Anzahl von Zeitgebungstaktzyklen und einen zweiter Teil, der die Position des Übergangs innerhalb des Taktzyklus codiert. Der erwartete Zeitstempelwert T_i wird von dem gemessenen Zeitstempelwert t_i subtrahiert, um einen Wert für den Versatzwert S_i oder einen totalen Versatz zwischen den beiden Zeitstempeln (d. h. S_i = t_i - T_i) an einem Ausgang des ersten Subtrahierers 206 zu erzielen. Der Komparator 208 ist mit dem Ausgang des ersten Subtrahierers 206 verbunden, und vergleicht den Versatzwert S_i mit einer Versatzfehlerspanne oder einem maximalen Versatz S_max und erzeugt ein Fehlersignal Versatzstörung, das die Erfassung einer Versatzstörung anzeigt, wenn der absolute Wert von S_i größer ist als der maximale Versatz S_max. Der maximale Versatz S_max ist ein Wert, der durch einen Fachmann auf diesem Gebiet ohne weiteres von den Spezifikationen für das DUT abgeleitet werden kann. Nach einer Zeit, die ausreicht, um die gesamte Verarbeitung für das aktuelle Übergangspaar durchzuführen, aber nicht länger ist als die Durchschnittszeit zwischen den Übergängen (um einen Überlauf zu verhindern) wird ein nächstes Übergangsereignis erzeugt. Das nächste Übergangsereignis taktet Register in der Bitstörungsschaltung und der Keine-Überdeckung-Warnung-Schaltung und löscht den Eintrag von FIFO 205. Wenn der aktuelle Eintrag von FIFO 204 nur ein SPT-Bit gesetzt hat, wird der aktuelle Eintrag von FIFO 204 ebenfalls gelöscht. In einem Fall, in dem mehrere SPT-Bits gesetzt sind, wird ein nächster Übergangszeitstempel erzeugt und der Zeitstempel wird nicht von dem FIFO 204 gelöscht. Nachdem der letzte Übergang für den Vergleich verwendet wurde, wird der Eintrag in FIFO 204 schließlich gelöscht. Bei einem weiteren Ausführungsbeispiel umfaßt die Vorrichtung 200, 200' ferner eine Bitstörungserfassungsschaltung, eine Keine-Überdeckung- Warnungserfassungsschaltung und ein Paar von UND-Gattern 222, 224.
Die Bitstörungsschaltung umfaßt ein erstes Latch oder Register 210, und die Keine-Überdeckung-Warnungsschaltung umfaßt ein zweites Latch oder Register 212. Das erste Latch 210 weist einen Eingang auf, der mit dem Ausgang des ersten Subtrahierers 206 verbunden ist, und zeichnet den Gesamtversatz S_i jedesmal auf, wenn ein Übergangsauslöser erzeugt wird, und speichert denselben. Ein Ausgang des ersten Latch 210 ist ein vorhergehender Gesamtversatz S_i-1 einer vorhergehenden Subtraktion durch den ersten Subtrahierer 206. Gleichartig dazu ist ein Eingang des zweiten Latch 212 mit dem zweiten FIFO 205 verbunden, so daß das zweite Latch 212 den erwarteten Zeitstempel T_i jedesmal aufzeichnet und speichert, wenn ein Übergangsauslöser erzeugt wird. Ein Ausgang des zweiten Latch 212 ist ein vorher erwarteter Zeitstempel T_i-1.
Die Bitstörungsschaltung umfaßt ferner einen zweiten Subtrahierer 214 und die Keine-Überdeckung-Warnungsschaltung umfaßt ferner einen dritten Subtrahierer 216. Ein Subtrahendengang des zweiten Subtrahierers 214 empfängt den Versatzwert S_i, während ein Minuendeneingang den vorhergehenden Versatzwert S_i-1 von dem ersten Latch 210 empfängt. Der zweite Subtrahierer 214 subtrahiert den vorhergehenden Versatzwert S_i-1 von dem Versatzwert S_i, um die Driftdifferenz D_i (d. h. eine Driftdifferenz, wie sie in Fig. 3B und 3C beschrieben ist) an einem Ausgang des zweiten Subtrahierers 214 zu erzielen. Ein Subtrahendeneingang des dritten Subtrahierers 216 empfängt den erwarteten Zeitstempel T_i, während ein Minuendeneingang den vorher erwarteten Zeitstempel T_i-1 von dem zweiten Latch 212 empfängt. Der dritte Subtrahierer 216 subtrahiert den vorhergehenden erwarteten Zeitstempel T_i-1 von dem erwarteten Zeitstempel T_i, um eine erwartete Übergangsdifferenz ΔT_i (d. h. von der Beschreibung der Fig. 3B und 3C) an einem Ausgang des dritten Subtrahierers 216 zu erzielen.
Die Bitstörungsschaltung umfaßt ferner einen zweiten Komparator 218 und die Keine-Überdeckung-Warnungsschaltung umfaßt ferner einen dritten Komparator 220. Der zweite Komparator 218 vergleicht die Driftdifferenz D_i von dem zweiten Subtrahierer 214 mit der maximalen erlaubten Differenz D_max. Falls der absolute Wert der Driftdifferenz D_i größer ist als die maximal erlaubte Differenz D_max, erzeugt der zweite Komparator 218 an einem Ausgang einen logisch hohen Wert. Andernfalls ist der Ausgang des zweiten Komparators 218 ein logisch niedriger Zustand. Der dritte Komparator 220 vergleicht die erwartete Übergangsdifferenz ΔT_i von dem dritten Subtrahierer 216 mit einem minimalen Intervall T_Dmax- Wert, während dem es tolerierbar ist, daß die Driftdifferenz D_i die maximal erlaubte Differenz D_max erreicht oder überschreitet. Der dritte Komparator 220 erzeugt einen logisch hohen Zustand, wenn die erwartete Übergangsdifferenz ΔT_i größer ist als das minimale Intervall T_Dmax-Wert. Andernfalls ist der Ausgangslogikwert des dritten Komparators 220 ein logisch niedriger Zustand. Die maximal erlaubte Differenz D_max hängt von der Auflösung des TIA ab, wie es hierin oben beschrieben ist. Falls beispielsweise eine grobe TIA-Abtastung bei dreimal der minimalen Bitperiode verwendet wird, ist der Wert der maximal erlaubten Differenz D_max vorzugsweise ein Drittel der minimalen Bitperiode. Der minimale Intervall T_Dmax-Wert wird von den Spezifikationen für das DUT und das zu testende Signal abgeleitet, wie es oben beschrieben ist. Ein Fachmann auf diesem Gebiet wäre in der Lage, die Werte ohne übermäßige Experimentierung abzuleiten.
Wie es oben für das Verfahren 100 beschrieben ist, ist eine Bitstörung definiert als die Situation, wenn der absolute Wert der Driftdifferenz D_i größer ist als die maximal erlaubte Differenz D_max und die erwartete Übergangsdifferenz ΔT_i geringer ist als das minimale Intervall T_Dmax. Gleichartig dazu wird eine Keine-Überdeckung-Warnung in der Situation erzeugt, wenn der absolute Wert der Driftdifferenz D_i die maximal erlaubte Differenz D_max überschreitet, und die erwartete Übergangsdifferenz ΔT_i größer ist als das minimale Intervall T_Dmax. Anders ausgedrückt ist ein Bitstörungssignal, das die Erfassung einer Bitstörung anzeigt, der Ausgangslogikwert des zweiten Komparators 218, der mit dem logischen Inversen des Ausgangslogikwerts des dritten Komparators 220 mit dem UND-Gatter 222 durch logisches UND verknüpft ist. Das Keine-Überdeckung-Warnungssignal, das die Erfassung einer Keine-Überdeckung-Warnung anzeigt, ist der Ausgangslogikwert des zweiten Komparators 218, der mit dem Ausgangslogikwert des dritten Komparators 220 mit dem UND-Gatter 224 durch logisches UND verknüpft ist.
Um Taktpegelunsicherheiten, wie z. B. Synchronisationsunsicherheiten zwischen Mehrfachtaktdomänen handzuhaben, kann die normalerweise festgelegte maximal erlaubte Differenz D_max, mit der die Driftdifferenz D_i in dem zweiten Komparator 218 verglichen wird, durch einen variablen Wert ersetzt werden, der dem erwarteten Übergangszeitstempel T_i zugeordnet ist. In diesem Fall wird ein individueller Testgrenzwert (oder ein Index zu einer Nachschlagtabelle) zusammen mit dem erwartete Übergangszeitstempel T_i ausgebreitet, um einen "übergangsspezifischen entspannten Testgrenzwert" zu ermöglichen.
Bei noch einem weiteren Aspekt der Erfindung kann die Driftdifferenz zwischen entfernten Übergängen verwendet werden, um ein DUT nach einer großen langfristigen Drift zu testen. Der Begriff "entfernte Übergänge", wie er hierin verwendet wird, bezieht sich auf Übergänge in dem Eingangssignal, die durch mehrere Übergänge in der Zeit getrennt sind. Der Driftdifferenztest basiert auf der Formel von Gleichung (1).

D_ik/ΔT_ik < f_drift(ΔT_ik) (1)

wobei

ΔT_ik = T_i - T_i-k
S_i - t_i - T_i
D_ik = S_i - S_i-k

und wobei, wie hierin oben, t_i den Zeitstempelwert des i- ten Übergangs des DUT bezeichnet, und T_i der erwartete Zeitstempel des i-ten Übergangs ist. Ebenfalls so wie oben verwendet, ist S_i der Versatzwert des i-ten Übergangs, D_ik ist die k-te Driftdifferenz zwischen dem i-ten Übergang und dem Übergang i-k. Die Menge f_drift(ΔT) ist die tolerierbare Drift, als eine Funktion der verstrichenen Zeit zwischen Übergängen. Die tolerierbare Drift f_drift(ΔT) ist eng verwandt mit einer spektralen Jitterspezifikation, die das tolerierbare Jitter als eine Funktion der Frequenz spezifiziert.
In der Praxis können die Werte, die für die k-te Driftdifferenz D_ik beobachtet werden, durch kleine, begrenzte Zahlen dargestellt werden, während die Werte der Mengen der k- ten erwarteten Übergangsdifferenz ΔT_ik sehr groß sein können. Daher ist es im allgemeinen leichter, den Test auf der Basis der folgenden Formel der Gleichung (2) zu implementieren:

g(D_ik) < ΔT_ik (2)

wobei

g(D_ik) = h^-1(D_ik) (3)

h(D_ik) = f_Drift (D_ik).D_ik (4)
Bei diesem Aspekt der Erfindung ist eine Vorrichtung 300, 300' zum Erfassen und Anzeigen einer Driftstörung vorgesehen. Ein Blockdiagramm der Vorrichtung 300, 300' ist in Fig. 5 dargestellt. Die Vorrichtung 300 umfaßt den ersten und den zweiten TIA 202, 203, den ersten und den zweiten FIFO 204, 205, die Bitstromquelle 207, den ersten Subtrahierer 206, und die Versatzstörungserfassungsschaltung, die den ersten Komparator 208 der Vorrichtung 200 umfaßt. Der Betrieb von und eine funktionale Beziehung zwischen den TIA 202, 203, dem ersten und dem zweiten FIFO 204, 205, der Bitstromquelle 207, dem ersten Subtrahierer 206 und dem ersten Komparator 208 der Vorrichtung 300 sind identisch mit den hierin für die Vorrichtung 200 beschriebenen. Gleichartig dazu ist, wie bei der Vorrichtung 200', eine alternative Vorrichtung 300' vorgesehen, die eine direkt erzeugte erwartete Zeitstempelsequenz für diejenige einsetzt, die durch die Bitstromquelle 207 und den zweiten TIA 203 erzeugt wird. Bei der Vorrichtung 400' sind der TIA 203 und die Bitstromquelle 207 ausgelassen (in Fig. 5 aus diesem Grund mit gestrichelten Kästen dargestellt). Als solche kann die Vorrichtung 300, 300' eine Versatzstörung erfassen, wie es oben für die Vorrichtung 200, 200' dargestellt ist. Anders als die Vorrichtung 200, 200' umfaßt die Vorrichtung 300, 300' jedoch ferner eine Driftstörungsschaltungsanordnung, die eine Driftstörung erfaßt und anzeigt, im Gegensatz zu den Ausführungsbeispielen, die eine Bitstörungs- und eine Keine-Überdeckung-Warnungs- Schaltungsanordnung umfassen, die oben für die Vorrichtung 200, 200' beschrieben sind.
Die Driftstörungsschaltungsanordnung der Vorrichtung 300, 300' umfaßt eine Driftdifferenzschaltung zum Messen einer tolerierbaren Drift, die einen ersten Satz von k Latches oder vorzugsweise Registern 310, einen ersten k-bis-1-Multiplexer 314, einen zweiten Subtrahierer 316 und einen Speicher 318 umfaßt. Ein erstes Latch 310 ₁ des ersten Satzes von Latches 310 akzeptiert ein Signal von dem Ausgang des ersten Subtrahierers 206. Ein Ausgang des ersten Latch 310 ₁ ist mit einem Eingang eines zweiten Latch 310 ₂ des ersten Satzes von Latches 310 und mit einem ersten Eingang des Multiplexers 314 verbunden. Gleichartig dazu ist ein Ausgang des zweiten Latch 310 ₂ mit einem Eingang eines dritten Latch 310 ₃ und mit einem zweiten Eingang des Multiplexers 314 verbunden. Diese Struktur der Latch/Multiplexereingangs- und -ausgangsverbindungen ist bis zu dem k-ten Latch 310k wiederholt. Ein Ausgang des k- ten Latch 310k ist mit einem k-ten Eingang des Multiplexers 314 verbunden. Alle Latches 310 werden bei einem nächsten Übergangsereignis getaktet. Der Multiplexer 314 wählt eines der k Eingangssignale gemäß einem Auswahleingang K aus, und erzeugt einen ausgewählten Versatzwert S_i-k an einem Ausgangstor. Der ausgewählte Versatzwert S_i-k ist der Versatzwert, der von k Abtastwerten vor dem i-ten oder dem aktuellen Abtastwert gemessen wurde.
Ein Subtrahendeneingang des zweiten Subtrahierers 316 akzeptiert einen Versatzwert S_i von dem Ausgang des ersten Subtrahierers 206. Ein Minuendeneingang des zweiten Subtrahierers 316 akzeptiert den ausgegebenen gewählten Versatzwert S_i-k von dem ersten Multiplexer 314. Ein Ausgangssignal des zweiten Subtrahierers 316 stellt die k-te Driftdifferenz D_ik zwischen den Übergängen i und _i-k dar. Ein Ausgang des zweiten Subtrahierers 316 ist mit einem Eingang des Speichers 318 verbunden. Der Speicher 318 ist eine Nachschlagtabelle, die die Funktion g(.) der Gleichung (3) darstellt oder implementiert. Der Speicher 318 erzeugt ein Ausgangssignal, das dem Toleranzzeitintervall g(D_ik) entspricht.
Die Driftstörungsschaltungsanordnung der Vorrichtung 300, 300' umfaßt ferner eine Übergangsdifferenzschaltung zum Messen der k-ten erwarteten Übergangsdifferenz, die einen zweiten Satz von k Latches 312, einen zweiten k-bis-1- Multiplexer 320 und einen dritten Subtrahierer 322 umfaßt. Die Driftstörungsschaltungsanordnung umfaßt ferner einen zweiten Komparator 324. Ein erstes Latch 312 ₁ des zweiten Satzes von Latches 312 akzeptiert ein Signal von dem Ausgang des zweiten FIFO 205. Ein Ausgang des ersten Latch 312 ₁ ist mit einem Eingang eines zweiten Latch 312 ₂ des zweiten Satzes von Latches 312 und mit einem ersten Eingang des Multiplexers 420 verbunden. Ein Ausgang des zweiten Latch 312 ₂ ist gleichartig dazu mit einem Eingang eines dritten Latch 312 ₃ und mit einem zweiten Eingang des Multiplexers 420 verbunden. Diese Struktur von Latch/Multiplexereingangs- und -ausgangsverbindungen wird bis zu dem k-ten Latch 312 _k wiederholt. Ein Ausgang des k- ten Latch 312 _k ist mit einem k-ten Eingang des Multiplexers 314 verbunden. Der Multiplexer 314 wählt eines der k Eingangssignale gemäß einem Auswahleingang K aus, und gibt das ausgewählte Signal, den k-ten vorhergehenden erwarteten Zeitstempel T_i-k an einem Ausgangstor aus. Der k-te vorhergehende erwartete Zeitstempel T_i-k ist der erwartete Übergangszeitstempel von k Abtastwerten vor dem i-ten oder aktuellen erwarteten Übergangszeitstempel T_i.
Ein Subtrahendeneingang des dritten Subtrahierers 322 akzeptiert einen erwarteten Übergangszeitstempel T_i von dem Ausgang des zweiten FIFO 205. Ein Minuendeneingang des dritten Subtrahierers 322 akzeptiert den k-ten vorhergehenden erwarteten Zeitstempel T_i-k des zweiten Multiplexers 320. Ein Ausgang des dritten Subtrahierers 322 stellt die erwartete k-te erwartete Übergangsdifferenz ΔT_ik zwischen den erwarteten Übergängen i und i-k dar. Die k-te erwartete Übergangsdifferenz ΔT_ik wird durch den zweiten Komparator 324 mit dem Speicherausgang 318 verglichen, der das Toleranzzeitintervall g(D_ik) darstellt. Ein Driftstörungssignal, das die Erfassung einer Driftstörung anzeigt, wird durch den zweiten Komparator 324 erzeugt, falls das Toleranzzeitintervall g(D_ik) mehr ist als die k-te erwartete Übergangsdifferenz ΔT_ik gemäß Gleichung (2).
Wie es hierin oben beschrieben ist, weist der grobe Zeitstempelgenerator oder der grobe TIA 202 der Vorrichtung 200, 200' und der Vorrichtung 300, 300' der vorliegenden Erfindung allen Übergängen in dem gemessenen Ausgangssignal Zeitstempel zu. Um sicherzustellen, daß alle Übergänge des Ausgangssignals des DUT zeitgestempelt sind, und nicht unbeabsichtigt übersprungen werden, wird das Ausgangssignal öfters abgetastet als die minimale Pulsbreite. Wenn man ein Ohne-Rückkehr-zu-Null-Signal (NRZ; NRZ = non-return to zero) für das Ausgangssignal annimmt, bedeutet dies, daß das Signal vorzugsweise öfter als die kürzeste Bitperiode abgetastet wird. Noch bevorzugter sollte die Abtastung mindestens dreimal pro Bitperiode des Ausgangssignals durchgeführt werden.
Bei noch einem weiteren Aspekt der Erfindung ist eine Vorrichtung 400 für eine grobe Zeitstempelerzeugung vorgesehen. Ein Blockdiagramm der Vorrichtung 400, die hierin als ein "synchroner grober Zeitstempelgenerator" bezeichnet wird, ist in Fig. 6A dargestellt. Das Blockdiagramm von Fig. 6A ist ein Beispiel, wie die Vorrichtung 400 implementiert sein kann. Ferner ist die "Synchroner-Generator"- Vorrichtung 400 eine Möglichkeit gemäß der Erfindung, wie der grobe TIA 202 in den Vorrichtungen 200, 200', 300, 300' implementiert sein kann. Die Vorrichtung 400 für eine grobe Zeitstempelerzeugung umfaßt eine Mehrzahl von M Generatorschaltungen, die durch eine Mehrzahl von M Taktsignalen getaktet ist, wobei M größer ist als 2. Fig. 6A stellt die Vorrichtung 400 mit einer ersten, zweiten und dritten Generatorschaltung für die bevorzugte Mehrzahl von M = 3 Generatorschaltungen dar. Die Generatorschaltungen umfassen die gleichen Komponenten und arbeiten parallel. Die Generatorschaltungen sind nachfolgend in Kombination beschrieben.
Die Generatorschaltungen der Vorrichtung 400 für eine grobe Zeitstempelerzeugung, die in Fig. 6A gezeigt sind, umfassen jeweils ein erstes getaktetes Flip-Flop 402, 404, 406, ein Exklusiv-ODER-Gatter 408, 410, 412, ein zweites Flip-Flop 414, 416, 418, ein drittes Flip-Flop 420, 422, 424 und ein viertes Flip-Flop 426, 428, 430. Jede Generatorschaltung weist einen Signaleingang, einen Takteingang und einen Generatorschaltungsausgang auf. Der Signaleingang der Generatorschaltung ist mit einem Dateneingang des ersten Flip- Flops 402, 404, 406 verbunden. Der Takteingang der Generatorschaltung ist mit einem Takteingang des ersten Flip- Flops 402, 404, 406 und dem zweiten Flip-Flop 414, 416, 418 verbunden. Ein Ausgang des ersten Flip-Flops 402, 404, 406 ist mit einem ersten Eingang des Exklusiv-ODER-Gatters 408, 410, 412 verbunden. Ein Ausgang des Exklusiv-ODER-Gatters 408, 410, 412 ist mit einem Dateneingang des zweiten Flip- Flops 414, 416, 418 verbunden. Ein Ausgang des zweiten Flip-Flops 414, 416, 418 ist mit einem Dateneingang des dritten Flip-Flops 420, 422, 424 verbunden, während ein Datenausgang des dritten Flip-Flops 420, 422, 424 mit einem Dateneingang des vierten Flip-Flops 426, 428, 430 verbunden ist.
Ein Eingangssignal S_in, das Übergänge enthält, die zeitgestempelt werden sollen, wird an den Signaleingang der ersten, zweiten und dritten Generatorschaltung angelegt. Ein erstes Taktsignal Clk-1 wird an den Takteingang der ersten Generatorschaltung angelegt. Ein zweites Taktsignal Clk-2 wird an den Takteingang der zweiten Generatorschaltung angelegt. Ein drittes Taktsignal Clk-3 wird an den Takteingang der dritten Generatorschaltung angelegt. Das erste Taktsignal Clk-1 wird auch an einen Takteingang des dritten Flip-Flops 420 der ersten Generatorschaltung und an einen Takteingang des dritten Flip-Flops 422 der zweiten Generatorschaltung angelegt. Das zweite Taktsignal Clk-2 wird außerdem an einen Takteingang des dritten Flip-Flops 424 der dritten Generatorschaltung angelegt. Das erste Taktsignal Clk-1 wird auch an einen Takteingang des vierten Flip-Flops 426, 428, 430 von jedem der Generatorschaltungen angelegt.
Das erste Taktsignal Clk-1, das zweite Taktsignal Clk-2 und das dritte Taktsignal Clk-3 sind bezüglich zueinander um 1/M verzögert, obwohl dieselben die gleiche Taktfrequenz und Taktperiode aufweisen, oder vorzugsweise ein Drittel der Taktperiode für das in Fig. 6A dargestellte Ausführungsbeispiel. Anders ausgedrückt, eine ansteigende Flanke des ersten Taktsignals Clk-1 geht einer ansteigenden Flanke in dem zweiten Taktsignal Clk-2 um ein Drittel der Taktperiode voraus. Gleichartig dazu geht eine ansteigende Flanke des zweiten Taktsignals Clk-2 einer ansteigenden Flanke in dem dritten Taktsignal Clk-3 um ein Drittel der Taktperiode voraus. Die Beziehung zwischen der Taktsignalzeitgebung des ersten Taktsignals Clk-1, des zweiten Taktsignals Clk-2 und des dritten Taktsignals Clk-3 sind in dem in Fig. 6A dargestellten Nebenbildkasten 440 dargestellt.
Die Generatorschaltungen der synchronen Generatorvorrichtung 400 sind miteinander verbunden, so daß der Ausgang des ersten Flip-Flops 402 der ersten Generatorschaltung mit einem zweiten Eingang des Exklusiv-ODER-Gatters 412 der dritten Generatorschaltung verbunden ist. Der Ausgang des ersten Flip-Flops 404 der zweiten Generatorschaltung ist mit einem zweiten Eingang des Exklusiv-ODER-Gatters 408 der ersten Generatorschaltung verbunden, und der Ausgang des ersten Flip-Flops 406 der dritten Generatorschaltung ist mit einem zweiten Eingang des Exklusiv-ODER-Gatters 410 der zweiten Generatorschaltung verbunden.
Die synchrone Generatorvorrichtung 400 umfaßt ferner einen Periodenzähler 432, der die Anzahl von Perioden des Taktsignals Clk-1 zählt, und ein N-Bit-Ausgangswort erzeugt, das den Zählwert enthält. Der Zählwert ist der Zeitstempel TS, der den Übergängen in dem Eingangssignal zugewiesen ist. Die Vorrichtung 400 umfaßt ferner ein ODER-Gatter 434, das einen ersten Eingang aufweist, der mit dem Ausgang der ersten Generatorschaltung verbunden ist, einen zweiten Eingang, der mit dem Ausgang der zweiten Generatorschaltung verbunden ist, und einen dritten Eingang, der mit dem Ausgang der dritten Generatorschaltung verbunden ist. Ein Ausgangssignal, das als "TE" für Übergangsereignis ("transition event") bezeichnet wird, wird durch einen Ausgang des ODER-Gatters 434 erzeugt.
Die synchrone Generatorvorrichtung 400 umfaßt ferner ein getaktetes Register oder Latch 436, das einen Chipfreigabeeingang CE (CE = Chip Enable)und einen Takteingang aufweist. Der Chipfreigabeeingang ist mit einem Ausgang des ODER-Gatters 434 verbunden, und das erste Taktsignal Clk-1 wird an den Takteingang angelegt. Das Taktregister 436 weist zumindest N + M Dateneingänge und N + M Datenausgänge auf. Wie vorher ist bei dem bevorzugten Ausführungsbeispiel M = 3. Der erste Dateneingang des Registers 436 ist mit dem Ausgang des vierten Flip-Flops 426 der ersten Generatorschaltung verbunden. Der zweite Dateneingang des Registers 436 ist mit dem Ausgang des vierten Flip-Flops 428 der zweiten Generatorschaltung verbunden, während der dritte Dateneingang des Registers 436 mit dem Ausgang des vierten Flip-Flops 430 der dritten Generatorschaltung verbunden ist. Die verbleibenden N Eingänge sind mit N Ausgangsleitungen von dem Periodenzähler verbunden, die den Zählwert tragen.
Eine logische "1" in dem Übergangsereignisausgangssignal TE zeigt die Erfassung eines Übergangs durch die Vorrichtung 400 an. Die logische "1" aktiviert das Register 436. Während einem nächsten Taktzyklus, nachdem derselbe aktiviert wurde, speichert das Register 436 die Daten zwischen, die an seinen N + M Eingängen vorliegen, und überträgt dann die zwischengespeicherten Daten in seine N + M Datenausgänge. Die N Datenausgänge des Registers 436, die den Zählwertinformationen entsprechen, die dem ersten Taktsignal Clk-1 zugeordnet sind, werden einmal für jeden erfaßten Übergang aktualisiert.
Ein Ausgangssignal an dem ersten Datenausgang wird als "T12" bezeichnet, und zeigt an, daß zwischen einer ansteigenden Flanke des ersten Taktsignals Clk-1 und einer nächsten ansteigenden Flanke des zweiten Taktsignals Clk-2 ein Übergang erfaßt wurde. Ein Ausgangssignal an dem zweiten Datenausgang wird als "T23" bezeichnet, und zeigt an, daß ein Übergang zwischen einer ansteigenden Flanke des zweiten Taktsignals Clk-2 und einer nächsten ansteigenden Flanke des dritten Taktsignals Clk-3 erfaßt wurde. Ein Ausgangssignal an dem dritten Datenausgang wird als "T31" bezeichnet, und zeigt an, daß ein Übergang zwischen einer ansteigenden Flanke des dritten Taktsignals Clk-3 und einer nächsten ansteigenden Flanke des ersten Taktsignals Clk-1 erfaßt wurde. Somit kann durch Verwenden der Signale TE und der Zählwertdaten jedem Übergang in dem Eingangssignal S_in ein Zeitstempel zugewiesen werden, wodurch ein grober Übergangszeitstempel erzeugt wird. Außerdem kann die Zeitgebung des Übergangs, der innerhalb der Periode des ersten Taktsignals Clk-1 erfaßt wurde, unter Verwendung der Signale T12, T23 und T31 bestimmt werden. Die Signale T12, T23 und T31 stellen die SPT-Bits dar, die durch die synchrone grobe Übergangszeitstempelgeneratorvorrichtung 400 erzeugt wurden. Darüber hinaus wird die Vorrichtung 400 hierin als "synchron" bezeichnet, da der Zählwert und die Signale T12, T23 und T31 bezüglich des ersten Taktsignals Clk-1 synchron aktualisiert werden.
Ein weiteres Ausführungsbeispiel einer groben Zeitstempelgeneratorvorrichtung 400' arbeitet bezüglich des ersten Clk-1-, des zweiten Clk-2- und des dritten Clk-3- Taktsignals asynchron. Ein Blockdiagramm der Vorrichtung 400', die hierin als "asynchroner grober Zeitstempelgenerator" bezeichnet wird, ist in Fig. 6B dargestellt. Das Blockdiagramm von Fig. 6B ist ein Beispiel dafür, wie die "asynchrone Generatorvorrichtung 400''' implementiert werden kann. Ferner ist die asynchrone Generatorvorrichtung 400' noch eine weitere Möglichkeit zum Implementieren des groben TIA 202 der Vorrichtungen 200, 200', 300, 300' gemäß der Erfindung. Die Vorrichtung 400' für eine asynchrone grobe Zeitstempelerzeugung umfaßt eine Mehrzahl von M Generatorschaltungen, die durch Übergänge in ein Eingangssignal getaktet wird, wobei M größer ist als 2. Jede Generatorschaltung empfängt ein jeweiliges der Mehrzahl von M Taktsignalen an einem Takteingang und empfängt das Eingangssignal an einem Signaleingang. Die grobe Zeitstempelgeneratorvorrichtung 400', die in Fig. 6B dargestellt ist, weist eine erste, zweite und dritte Generatorschaltung für eine bevorzugte Mehrzahl von M = 3 Generatorschaltungen und jeweilige Taktsignale auf. Die Generatorschaltungen der Vorrichtung 400' umfassen die gleichen Komponenten und arbeiten parallel, und sind nachfolgend beschrieben.
Die Generatorschaltungen für die Vorrichtung 400' für eine asynchrone grobe Zeitstempelerzeugung umfassen jeweils ein getaktetes Flip-Flop 452, 454, 456, ein Zwei-Eingang-UND- Gatter 474, 476, 478 und einen Periodenzähler 458, 460, 462. Der Takteingang der Generatorschaltung ist mit einem Dateneingang des Flip-Flops 452, 454, 456 und mit einem Takteingang des Periodenzählers 458, 460, 462 verbunden. Der Signaleingang der Generatorschaltung ist mit einem Takteingang des Flip-Flops 452, 454, 456 verbunden. Ein Ausgang des Flip-Flops 452, 454, 456 ist mit einem ersten Eingang des Zwei-Eingang-UND-Gatters 474, 476, 478 verbunden. Der Periodenzähler 458, 460, 462 zählt die Anzahl von Perioden eines Taktsignals, das an den Takteingang des Periodenzählers 458, 460, 462 angelegt ist, und erzeugt ein N-Bit-Ausgangswort an einem Periodenzählerausgang, das den Zählwert enthält. Der Zählwert ist der Zeitstempel TS, der schließlich den Übergängen in einem Eingangssignal S_in zugewiesen wird.
Der Ausgang des Flip-Flops 452 der ersten Generatorschaltung ist mit einem zweiten Eingang des UND-Gatters 478 der dritten Generatorschaltung invertiert verbunden. Der Ausgang des Flip-Flops 454 der zweiten Generatorschaltung ist mit einem zweiten Eingang des UND-Gatters 474 der ersten Generatorschaltung invertiert verbunden. Der Ausgang des Flip-Flops 456 der dritten Generatorschaltung ist invertiert mit einem zweiten Eingang des UND-Gatters 476 der zweiten Generatorschaltung verbunden. Wie es für einen Fachmann auf diesem Gebiet ohne weiteres ersichtlich ist, können die invertierten Verbindungen, auf die hierin oben Bezug genommen ist, durch eine Anzahl von Lösungsansätzen erreicht werden, einschließlich, aber nicht beschränkt auf, das Einfügen eines Invertierers in die Verbindung zwischen den Flip-Flops 452, 454, 456 und den UND-Gattern 474, 476 und 478, wie es in Fig. 6B dargestellt ist, oder beispielsweise durch Verwenden von Flip-Flops 452', 454', 456' (nicht gezeigt), die jeweils einen zweiten Ausgang aufweisen, der das Inverse eines ersten Ausgangs für die oben beschriebenen invertieren Verbindungen ist.
Das Eingangssignal S_in wird an den Signaleingang von jeder der Generatorschaltungen angelegt. Die hierin oben beschriebenen drei Taktsignale Clk-1, Clk-2, Clk-3 werden mit der asynchronen Zeitstempelgeneratorvorrichtung 400' verwendet. Das erste Taktsignal Clk-1 wird an den Takteingang der ersten Generatorschaltung angelegt. Das zweite Taktsignal Clk-2 ist an den Takteingang der zweiten Generatorschaltung angelegt, und das dritte Taktsignal Clk-3 wird an den Takteingang der dritten Generatorschaltung angelegt. Somit zählt der Periodenzähler 458 der ersten Generatorschaltung die Anzahl von Perioden in dem ersten Taktsignal Clk-1, der Periodenzähler 460 der zweiten Generatorschaltung zählt die Anzahl von Perioden in dem zweiten Taktsignal Clk-2, und der Periodenzähler 462 der dritten Generatorschaltung zählt die Anzahl von Perioden in dem dritten Taktsignal Clk-3. Die aktuellen Periodenzählwerte für die Periodenzähler 458, 460, 462 von jeder der Generatorschaltungen werden an einem Satz von N Signalleitungen an einem Ausgang von jeder der Generatorschaltungen ausgegeben, wobei jedem der Zähler 458, 460 bzw. 462 ein Satz zugeordnet ist.
Die asynchrone Generatorvorrichtung 400' umfaßt ferner ein getaktetes Register oder ein paralleles Latch 464 mit drei N Dateneingängen und drei N Datenausgängen, die in einen ersten Satz von N Eingängen/Ausgängen, einen zweiten Satz von N Eingängen/Ausgängen und einen dritten Satz von N Eingängen/Ausgängen unterteilt sind. Das Eingangssignal S_inwird an einen Takteingang angelegt, und wird verwendet, um das Register 464 zu takten. Während einem Taktzyklus speichert das Register 64 Daten zwischen, die an seinen drei N Eingängen vorliegen, und überträgt die zwischengespeicherten Daten dann zu seinen drei N Datenausgängen, wo die Daten bis zu dem nächsten Taktzyklus gehalten werden. Die N Ausgangsleitungen des Periodenzählers 458 der ersten Generatorschaltung sind mit dem ersten Satz von N Eingängen des Registers 464 verbunden. Die N Ausgangsleitungen des Periodenzählers 460 der zweiten Generatorschaltung sind mit dem zweiten Satz von N Eingängen des Registers 464 verbunden. Die N Ausgangsleitungen des Periodenzählers 462 der dritten Generatorschaltung sind mit dem dritten Satz von N Eingängen des Registers 464 verbunden.
Die asynchrone Generatorvorrichtung 400' umfaßt ferner ein erstes N-Bit paralleles UND-Gatter 466, ein zweites N-Bit paralleles UND-Gatter 468 und ein drittes N-Bit paralleles UND-Gatter 470, und ein Drei-Eingang-N-Bit paralleles ODER- Gatter 472. Die N-Bit parallelen UND-Gatter 466, 468, 470 weisen jeweils N + 1 Eingänge und N Ausgänge auf. Ein erster Eingang jedes der N-Bit parallelen UND-Gatter 466, 468, 470 ist ein "Gatter"-Eingang, während die verbleibenden N Eingänge Dateneingänge sind. Die Gattereingänge sind jeweils mit einem unterschiedlichen Ausgang einer Generatorschaltung verbunden. Eine logische "1" an dem Gattereingang aktiviert Daten, die an den Datengängen vorliegen, um zu den Datenausgängen zu verlaufen. Eine logische "0" an dem Gattereingang blockiert den Datendurchgang und zwingt alle N Datenausgänge zu einem logischen "0"-Zustand. Das Drei-Eingang-N-Bit parallele ODER-Gatter 472 weist drei Sätze von N Eingängen und N Ausgängen auf. Der logische Ausgangszustand, der durch das Drei-Eingang-N-Bit parallele ODER-Gatter 472 erzeugt wird, ist die logische "ODER- Verbindung" der drei Sätze von N Eingängen. Somit stellt ein erster Ausgang der N Ausgänge die logische "ODER- Verbindung" oder einen ersten Eingang von jedem der drei Sätze von Eingängen dar. Gleichartig dazu stellt ein zweiter Ausgang der N Ausgänge die logische "ODER-Verbindung" eines zweiten Eingangs von jedem der drei Sätze von Eingängen dar, usw.
Fig. 6C stellt ein schematisches Blockdiagramm einer möglichen Realisierung des N-Bit parallelen UND-Gatters 466, 468, 470 dar. Das N-Bit parallele UND-Gatter, das in Fig. 6C dargestellt ist, umfaßt eine Menge N von Zwei-Eingang- UND-Gattern 492. Der Gattereingang des N-Bit parallelen UND-Gatters 466, 468, 470 ist mit einem ersten Eingang von jedem der Zwei-Eingang-UND-Gatter 492 ₁ _→ _N verbunden. Ein erster Eingang der N Dateneingänge des UND-Gatters 466, 468, 470 ist mit einem zweiten Eingang eines ersten Zwei- Eingang-UND-Gatters 492 ₁ verbunden. Ein zweiter Eingang der N Dateneingänge des UND-Gatters 466, 468, 470 ist mit einem zweiten Eingang eines zweiten Zwei-Eingang-UND-Gatters 492 ₂ verbunden, usw., bis ein N-ter Dateneingang mit einem zweiten Eingang eines N-ten Zwei-Eingang-UND-Gatters 492 _N verbunden ist. Ein Ausgang des ersten Zwei-Eingang-UND-Gatters 492 ₁ ist mit einem ersten Ausgang der N Datenausgänge des N-Bit parallelen UND-Gatters 466, 468, 470 verbunden. Ein Ausgang des zweiten Zwei-Eingang-IJND-Gatters 492 ₂ ist mit einem zweiten der N Datenausgänge verbunden, usw., bis ein Ausgang des N-ten Zwei-Eingang-UND-Gatters 492 _N mit einem N-ten Datenausgang des N-Bit parallelen UND-Gatters 466, 468, 470 verbunden ist.
Fig. 6D stellt ein schematisches Biockdiagramm einer möglichen Realisierung des Drei-Eingang-N-Bit parallelen ODER- Gatters 472 dar. Das Drei-Eingang-N-Bit parallele ODER- Gatter 472, das in Fig. 6D dargestellt ist, umfaßt eine Menge N von Drei-Eingang-ODER-Gattern 494. Ein erster Dateneingang des ersten, zweiten und dritten Satzes von N Dateneingängen von dem N-Bit parallelen UND-Gatter 466, 468, 470 ist mit einem ersten, zweiten bzw. dritten Eingang eines ersten Drei-Eingang-ODER-Gatters 494 ₁ verbunden. Ein zweiter Dateneingang des ersten, zweiten und dritten Satzes von den N Dateneingängen ist mit einem ersten, zweiten bzw. dritten Eingang eines zweiten Drei-Eingang-ODER-Gatters 494 ₂ verbunden, usw. Ein Ausgang des ersten Drei-Eingang- ODER-Gatters 494 ₁ ist mit einem ersten Datenausgang der N Datenausgänge des Drei-Eingang-N-Bit parallelen ODER- Gatters 472 verbunden. Gleichartig dazu ist ein Ausgang des zweiten Drei-Eingang-ODER-Gatters 494 ₂ mit einem zweiten Datenausgang der N Datenausgänge verbunden, usw.
Mit erneuter Bezugnahme auf Fig. 6B ist der erste Satz von N Ausgängen des Registers 464 mit den N Dateneingängen des ersten N-Bit parallelen UND-Gatters 466 verbunden. Der zweite Satz von N Ausgängen des Registers 464 ist mit den N Dateneingängen des zweiten N-Bit parallelen UND-Gatters 468 verbunden, und der dritte Satz von N Ausgängen des Registers 464 ist mit den N Dateneingängen des dritten N-Bit parallelen UND-Gatters 470 verbunden. Die N Ausgänge des ersten N-Bit parallelen UND-Gatters 466 sind mit dem ersten Satz von N Eingängen des Drei-Eingang-N-Bit parallelen ODER-Gatters 472 verbunden. Die N Ausgänge des zweiten N- Bit parallelen UND-Gatters 468 sind mit dem zweiten Satz von N Eingängen des Drei-Eingang-N-Bit parallelen ODER- Gatters 472 verbunden, und die N Ausgänge des dritten N-Bit parallelen UND-Gatters 470 sind mit dem dritten Satz von N Eingängen des Drei-Eingang-N-Bit parallelen ODER-Gatters 472 verbunden.
Der Gattereingang des ersten N-Bit parallelen UND-Gatters 466 ist mit einem Ausgang des UND-Gatters 476 der zweiten Generatorschaltung verbunden. Der Gattereingang des zweiten N-Bit parallelen UND-Gatters 468 ist mit einem Ausgang des UND-Gatters 478 der dritten Generatorschaltung verbunden, und der Gattereingang des dritten N-Bit parallelen UND- Gatters 470 ist mit einem Ausgang des UND-Gatters 474 der ersten Generatorschaltung verbunden.
Die N Ausgänge des Drei-Eingang parallelen ODER-Gatters 472 tragen ein Signal TS, das den Zeitstempel darstellt, der durch die asynchrone Übergangszeitstempelgeneratorvorrichtung 400' der vorliegenden Erfindung erzeugt wird. Ein Übergangsereignis kann durch einen Übergang auf dem Signal TE erkannt werden, das einfach das Eingangssignal S_in ist. Ein Signal T12, das durch den Ausgang des UND-Gatters 474 der ersten Generatorschaltung erzeugt wird, zeigt die Erfassung eines Übergangs an, der zwischen einer ansteigenden Flanke des ersten Taktsignals Clk-1 und einer nächsten ansteigenden Flanke des zweiten Taktsignals Clk-2 auftritt. Ein Signal T23, das durch den Ausgang des UND-Gatters 476 der zweiten Generatorschaltung erzeugt wird, zeigt die Erfassung eines Übergangs an, der zwischen einer ansteigenden Flanke des zweiten Taktsignals Clk-2 und einer nächsten ansteigenden Flanke des dritten Taktsignals Clk-3 erscheint. Ein Signal T31, das durch den Ausgang des UND- Gatters 478 der dritten Generatorschaltung erzeugt wird, zeigt die Erfassung eines Übergangs an, der zwischen einer ansteigenden Flanke des dritten Taktsignals Clk-3 und einer nächsten ansteigenden Flanke des ersten Taktsignals Clk-1 erscheint. Somit ist der Betrieb der asynchronen Übergangszeitstempelgeneratorvorrichtung 400' analog zu demjenigen der synchronen Übergangszeitstempelvorrichtung 400, außer daß die Ausgangsdaten, die in den Signalen TS, T12, T23, T31 und TE getragen werden, nicht mit dem ersten, zweiten oder dritten Takt synchronisiert sind. Bei den meisten Anwendungen wird die synchrone Übergangszeitstempelgeneratorvorrichtung 400 bevorzugt. Wie bei der Vorrichtung 400 stellen die Signale T12, T23 und T31, die durch die in Fig. 6B dargestellte asynchrone Generatorvorrichtung 400' erzeugt werden, die SPT-Bits dar, wie sie durch die synchrone Generatorvorrichtung 400 erzeugt werden.
Somit wurden neuartige Verfahren 100, 124', 124", 124''', 124'''' und Vorrichtungen 200, 200', 300, 300', 400 und 400' zum Verwenden von Übergangszeitstempeln zum Testen digitaler Objekte beschrieben, die Anwendung bei ATE, logischen Analysierern, Bitfehlerratentestern, Protokollanalysatoren und anderen Vorrichtungen finden, die mit digitalen Signalen arbeiten.

Claims

1. Verfahren zum Testen eines Objekts unter Verwendung von Übergangszeitstempeln, das das Ausführen (120) eines Bitebenentests an dem Objekt umfaßt, wobei der Bitebenentest folgende Schritte umfaßt:
Messen (122) eines groben Zeitstempels für einen Übergang in einem zu testenden Signal von dem Objekt;
Vergleichen (124) des gemessenen groben Zeitstempels mit einem erwarteten Zeitstempel, um zu bestimmen, ob das Objekt Spezifikationen erfüllt; und
Wiederholen der Schritte des Messens und Vergleichens iterativ für eine Sequenz von Übergängen in einer Signaldauer.

2. Verfahren gemäß Anspruch 1, das nach dem Schritt des Vergleichens ferner folgende Schritte umfaßt:
Subtrahieren (124a') des gemessenen Zeitstempels von dem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen; und
Vergleichen (124b') des Versatzwerts mit einem spezifizierten maximalen Versatz, so daß eine Versatzstörung angezeigt wird, wenn der Versatzwert größer ist als der spezifizierte maximale Versatz.

3. Verfahren gemäß Anspruch 1 oder 2, das nach dem Schritt des Vergleichens ferner folgende Schritte umfaßt:
Subtrahieren (124a") des gemessenen Zeitstempels von dem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Erzeugen (124b") einer Driftdifferenz durch Subtrahieren eines vorhergehenden Versatzwertes von dem Versatzwert;
Vergleichen (124c") der Driftdifferenz mit einer maximal erlaubten Differenz;
Berechnen (124d") einer erwarteten Übergangsdifferenz von einer Differenz zwischen dem erwarteten Zeitstempel und einem vorher erwarteten Zeitstempel;
Vergleichen (124e") der erwarteten Übergangsdifferenz mit einem minimalen Intervall; und
Bestimmen (124f"), ob von den Schritten des Vergleichens der Driftdifferenz und des Vergleichens der erwarteten Übergangsdifferenz eine Bitstörung angezeigt wird, wobei die Bitstörung angezeigt wird, wenn die Driftdifferenz größer ist als die maximal erlaubte Differenz und die erwartete Übergangsdifferenz geringer ist als das minimale Intervall.

4. Verfahren gemäß einem der Ansprüche 1 bis 3, das nach dem Schritt des Vergleichens ferner folgende Schritte umfaßt:
Subtrahieren (124a''') des gemessenen Zeitstempels von dem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Erzeugen (124b''') einer Driftdifferenz durch Subtrahieren eines vorhergehenden Versatzwertes von dem Versatzwert;
Vergleichen (124c''') der Driftdifferenz mit einer maximal erlaubten Differenz;
Berechnen (124d''') einer erwarteten Übergangsdifferenz von einer Differenz zwischen dem erwarteten Zeitstempel und einem vorhergehenden erwarteten Zeitstempel;
Vergleichen (124e''') der erwarteten Übergangsdifferenz mit einem minimalen Intervall; und
Bestimmen (124f'''), ob von den Schritten des Vergleichens der Driftdifferenz und des Vergleichens der erwarteten Übergangsdifferenz eine Nicht-Überdeckungs- Warnung angezeigt wird, wobei die Keine-Überdeckung- Warnung angezeigt wird, falls die Driftdifferenz größer ist als die maximal erlaubte Differenz, und die erwartete Übergangsdifferenz größer ist als das minimale Intervall.

5. Verfahren gemäß einem der Ansprüche 1 bis 4, das nach dem Schritt des Vergleichens ferner folgende Schritte umfaßt:
Subtrahieren (124a'''') des gemessenen Zeitstempels von dem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Berechnen (124b'''') einer k-ten Driftdifferenz, wobei die k-te Driftdifferenz eine Differenz zwischen einem i-ten Versatzwert und einem k-ten vorhergehenden Versatzwert ist;
Berechnen (124c'''') eines tolerierbaren Zeitintervalls, wobei das tolerierbare Zeitintervall eine Funktion g(.) der k-ten Driftdifferenz ist, die durch die Gleichungen (3) und (4) gegeben ist;
Berechnen (124d'''') einer k-ten erwarteten Übergangsdifferenz, wobei die k-te erwartete Übergangsdifferenz eine Differenz zwischen dem i-ten erwarteten Zeitstempel und dem k-ten vorhergehenden erwarteten Zeitstempel ist; und
Vergleichen (124e'''') der k-ten erwarteten übergangsdifferenz mit dem tolerierbaren Zeitintervall, so daß eine Driftstörung angezeigt wird, wenn das tolerierbare Zeitintervall größer ist als die k-te erwartete Übergangsdifferenz.

6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem der Schritt des Messens den Schritt des Messens aller groben Zeitstempel in der Sequenz von Übergängen in dem zu testenden Signal während der Signaldauer vor dem Schritt des Vergleichens umfaßt; und wobei der Schritt des Vergleichens den Schritt des Vergleichens der gemessenen Zeitstempelsequenz mit einer erwarteten Zeitstempelsequenz umfaßt; und wobei bei dem Schritt des Wiederholens die Schritte des Messens aller Zeitstempel und des Vergleichens der Sequenzen für jede Sequenz iterativ wiederholt werden.

7. Verfahren zum Testen gemäß einem der Ansprüche 1 bis 6, das ferner das unabhängige Durchführen eines Zeitgebungstests an dem Objekt umfaßt, der folgende Schritte umfaßt:
Erzeugen (112) einer Übergangszeitstempelsequenz für das zu testende Signal, wobei die Übergangszeitstempelsequenz Zeitstempel an einem Satz von Übergängen in dem zu testenden Signal während einer Zeitgebungstestsignaldauer umfaßt; und
Prüfen (114, 114') der Übergangszeitstempel der Sequenz.

8. Verfahren zum Testen gemäß Anspruch 7, bei dem bei dem Schritt des Erzeugens der Satz von Übergängen geringer ist als alle Übergänge in der Zeitgebungstestsignaldauer.

9. Verfahren gemäß Anspruch 7 oder 8, bei dem der Schritt des Prüfens folgenden Schritt umfaßt:
Vergleichen von Übergangszeitstempeln in der erzeugten Übergangszeitstempelsequenz miteinander, um zu bestimmen, ob die Zeitgebung der Übergänge die Objektspezifikationen erfüllt.

10. Verfahren gemäß einem der Ansprüche 7 bis 9, bei dem der Schritt des Prüfens folgenden Schritt umfaßt:
Vergleichen der erzeugten Übergangszeitstempelsequenz mit einer erwarteten Zeitstempelsequenz für das Objekt.

11. Verfahren zum Bestimmen, ob bei einem Bitebenentest an einem zu testenden Objekt eine Störung angezeigt wird, unter Verwendung von Übergangszeitstempeln, wobei das Verfahren folgende Schritte umfaßt:
Messen eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer; und
Subtrahieren des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen.

12. Verfahren gemäß Anspruch 11, das ferner folgenden Schritt umfaßt:
Vergleichen des Versatzwerts mit einem spezifizierten maximalen Versatz, so daß eine Versatzstörung angezeigt wird, wenn der Versatzwert größer ist als der spezifizierte maximale Versatz.

13. Verfahren gemäß Anspruch 11, das ferner folgende Schritte umfaßt:
Erzeugen einer Driftdifferenz durch Subtrahieren eines vorhergehenden Versatzes von dem Versatzwert;
Vergleichen der Driftdifferenz mit einer maximal erlaubten Differenz;
Berechnen einer erwarteten Übergangsdifferenz von einer Differenz zwischen dem erwarteten Zeitstempel und einem vorhergehenden erwarteten Zeitstempel; und
Vergleichen der erwarteten Übergangsdifferenz mit einem minimalen Intervall.

14. Verfahren gemäß Anspruch 13, bei dem bei den Schritten des Vergleichens der Driftdifferenz und des Vergleichens der erwarteten Übergangsdifferenz eine Bitstörung angezeigt wird, falls die Driftdifferenz größer ist als die maximal erlaubte Differenz, und die erwartete Übergangsdifferenz geringer ist als das minimale Intervall.

15. Verfahren gemäß Anspruch 13, bei dem bei den Schritten des Vergleichens der Driftdifferenz und des Vergleichens der erwarteten Übergangsdifferenz eine Keine- Überdeckung-Warnung angezeigt ist, falls die Driftdifferenz größer ist als die maximal erlaubte Differenz, und die erwartete Übergangsdifferenz größer ist als das minimale Intervall.

16. Verfahren gemäß einem der Ansprüche 11 bis 15, das ferner folgende Schritte umfaßt:
Berechnen einer k-ten Driftdifferenz, wobei die k-te Driftdifferenz eine Differenz zwischen einem i-ten Versatzwert und einem k-ten vorhergehenden Versatzwert ist;
Berechnen eines Toleranzzeitintervalls, wobei das Toleranzzeintervall eine Funktion g(.) der k-ten Driftdifferenz ist, die durch die Gleichungen (3) und (4) gegeben ist;
Berechnen einer k-ten Übergangsdifferenz, wobei die k-te erwartete Übergangsdifferenz eine Differenz zwischen dem i-ten erwarteten Zeitstempel und dem k-ten vorhergehenden erwarteten Zeitstempel ist; und
Vergleichen der k-ten erwarteten Übergangsdifferenz mit dem Toleranzzeitintervall, so daß eine Driftstörung angezeigt wird, wenn das Toleranzzeitintervall größer ist als die k-te erwartete Übergangsdifferenz.

17. Vorrichtung (200, 200', 300, 300') zum Ausführen eines Bitebenentestens (120) an einem Objekt unter Verwendung von Übergangszeitstempeln, die folgende Merkmale umfaßt:
einen ersten Grob-Zeitgebungsintervallanalysator (TIA) (202), der einen ersten Eingang, der in zu testendes Signal von dem Objekt empfängt, und einen ersten Ausgang aufweist;
einen ersten FIFO-Speicher (204), der einen ersten Eingang aufweist, der einen gemessenen Zeitstempel von dem ersten Ausgang des Grob-Zeitgebungsintervallanalysators (202) empfängt;
einen zweiten FIFO-Speicher (205), der einen zweiten Eingang aufweist, der einen erwarteten Zeitstempel erzeugt;
einen ersten Subtrahierer (206), der einen ersten Subtrahendeneingang, der den gemessenen Zeitstempel von dem ersten FIFO (204) empfängt, einen Subtrahiererminuendeneingang, der den erwarteten Zeitstempel von dem zweiten FIFO (205) empfängt, und einen ersten Ausgang aufweist; und
eine Versatzstörungserfassungsschaltung, die einen ersten Komparator (208) umfaßt, der einen ersten Eingang, der einen Versatzwert (S_i) empfängt, der die Differenz zwischen dem gemessenen Zeitstempel (T_i) und dem erwarteten Zeitstempel (T_i) von dem ersten Subtrahierer (206) darstellt, einen zweiten Eingang, der einen spezifizierten maximalen Versatzwert (S_max) empfängt, und einen ersten Ausgang aufweist.

18. Vorrichtung (200, 200', 300, 300') gemäß Anspruch 17, die ferner folgende Merkmale umfaßt:
eine Bitstörungserfassungsschaltung, die mit dem Ausgang des ersten Subtrahierers (206) verbunden ist;
eine Nicht-Überdeckungs-Warnungsschaltung, die mit dem Ausgang des zweiten FIFO (205) verbunden ist;
ein erstes UND-Gatter (222), das einen ersten Gattereingang und einen ersten invertierten Gattereingang aufweist, wobei ein Ausgang der Keine-Überdeckung- Warnungsschaltung mit dem invertierten Eingang verbunden ist, und ein Ausgang der Bitstörungsschaltung mit dem Eingang des ersten Gatters (222) verbunden ist; und
ein zweites UND-Gatter (224), das zwei zweite Gattereingänge aufweist, wobei der Ausgang der Bitstörungsschaltung ferner mit einem der beiden zweiten Gattereingänge verbunden ist, und der Keine-Überdeckung- Warnungsausgang ferner mit einem anderen der beiden zweiten Gattereingänge verbunden ist.

19. Vorrichtung (200, 200') gemäß Anspruch 18, bei dem die Bitstörungserfassungsschaltung folgende Merkmale umfaßt:
einen zweiten Subtrahierer (214), der einen zweiten Subtrahierersubtrahendeneingang, der den Versatzwert (S_i) von dem ersten Subtrahierer (206) empfängt, einen zweiten Subtrahiererminuendeneingang und einen zweiten Subtrahiererausgang aufweist;
ein Bitstörungslatch (210), das den Versatzwert (S_i) von dem ersten Subtrahierer (206) empfängt, und einen vorhergehenden Versatzwert (S_i-1) erzeugt, der durch den zweiten Subtrahiererminuendeneingang empfangen wird; und
einen zweiten Komparator (218), der einen ersten Eingang, der eine Driftdifferenz (D_i) von dem zweiten Subtrahierer (214) empfängt, einen zweiten Eingang, der eine maximal erlaubte Differenz (D_max) empfängt, und einen zweiten Komparatorausgang aufweist.

20. Vorrichtung (200, 200') gemäß Anspruch 19, bei der die Keine-Überdeckung-Warnungserfassungsschaltung folgende Merkmale umfaßt:
einen dritten Subtrahierer (216), der einen dritten Subtrahierersubtrahendeneingang, der den erwarteten Zeitstempel (T_i) von dem zweiten FIFO (205) empfängt, einen dritten Subtrahiererminuendeneingang, und einen dritten Subtrahiererausgang aufweist;
ein Nicht-Überdeckung-Störung-Latch, das den erwarteten Zeitstempel (T_i) von dem zweiten FIFO (205) empfängt, und einen vorher erwarteten Zeitstempel (T_i-1) erzeugt, der durch den dritten Subtrahiererminuendeneingang empfangen wird;
einen dritten Komparator (220), der einen ersten Eingang, der eine erwartete Übergangsdifferenz von dem dritten Subtrahierer (216) empfängt, einen zweiten Eingang, der ein minimales Intervall (T_Dmax) empfängt, und einen dritten Komparatorausgang aufweist.

21. Vorrichtung (200, 200') gemäß Anspruch 20, bei der die maximal erlaubte Differenz (D_max) einen konstanten Wert für alle Bitintervalle in dem zu testenden Signal aufweist.

22. Vorrichtung (200, 200') gemäß Anspruch 20, bei der die maximal erlaubte Differenz (D_max) einen unterschiedlichen Wert für zumindest ein Bitintervall in dem zu testenden Signal aufweist.

23. Vorrichtung (300, 300') gemäß einem der Ansprüche 17 bis 22, die ferner eine Driftstörungserfassungsschaltungsanordnung umfaßt, die folgende Merkmale aufweist:
eine Driftdifferenzschaltung, die den Versatzwert (S_i) von dem ersten Subtrahiererausgang empfängt;
eine Übergangsdifferenzmessungsschaltung, die den erwarteten Zeitstempel (T_i) von dem zweiten FIFO-Ausgang empfängt; und
einen Driftstörungskomparator (324), der zwei Eingänge aufweist, einen ersten Eingang, der mit einem Ausgang der Driftdifferenzschaltung verbunden ist, und einen zweiten Eingang, der mit einem Ausgang der Übergangsdifferenzschaltung verbunden ist.

24. Vorrichtung (300, 300') gemäß Anspruch 23, bei der die Driftdifferenzschaltung tolerierbare Drift mißt und folgende Merkmale umfaßt:
einen ersten Satz der Menge k sequentiell verbundener Latches (310), wobei ein erstes Latch (310 ₁) des ersten Satzes einen Eingang aufweist, der den Versatzwert (S_i) von dem ersten Substrahlererausgang empfängt, und einen Ausgang, der mit einem zweiten Latch (310 ₂) des ersten Satzes verbunden ist, wobei das zweite Latch bis zu dem a(k-1)-ten Latch jeweils einen Eingang, der mit einem vorhergehenden Latch verbunden ist, und einen Ausgang, der mit vorhergehenden Latch verbunden ist, aufweist, wobei ein k-tes Latch (310 _k) des ersten Satzes einen Ausgang aufweist;
einen ersten Multiplexer (314), wobei die Ausgänge des ersten Satzes von Latches (310) jeweils ferner mit getrennten Eingängen des ersten Multiplexers (314) verbunden sind;
einen zweiten Subtrahierer (316), der einen zweiten Subtrahierersubtrahendeneingang, der den Versatzwert (S_i) von dem ersten Subtrahierer (206) empfängt, einen zweiten Subtrahiererminuendeneingang, der einen k-ten vorhergehenden Versatzwert (S_a-k) von dem ersten Multiplexer (314) empfängt, und einen zweiten Subtrahiererausgang aufweist; und
einen ersten Speicher (318), der eine k-te Driftdifferenz (D_ik) von dem zweiten Subtrahiererausgang empfängt, und das erste Ausgangssignal erzeugt, das ein Toleranzzeitintervall g(D_ik) auf der Basis einer Funktion g(.) ist, die durch den ersten Eingang des Driftstörungskomparators (324) empfangen wird.

25. Vorrichtung (300, 300') gemäß Anspruch 24, bei der die Übergangsdifferenzschaltung eine Übergangsdifferenz (ΔT_ik) mißt, und folgende Merkmale umfaßt:
einen zweiten Satz der Menge k sequentiell verbundener Latches (312), wobei ein erstes Latch (312 ₁) des zweiten Satzes einen Eingang, der den erwarteten Zeitstempel (T_i) von dem zweiten FIFO (205) empfängt, und einen Ausgang, der mit einem zweiten Latch (312 ₂) des zweiten Satzes verbunden ist, aufweist, wobei das zweite Latch (312 ₂) bis zu dem a(k-1)-ten Latch jeweils einen Eingang, der mit einem vorhergehenden Latch verbunden ist, und einen Ausgang, der mit einem nächsten Latch verbunden ist, aufweist, wobei ein k-tes Latch (312 _k) des zweiten Satzes einen Ausgang aufweist;
einen zweiten Multiplexer (320), wobei die Ausgänge des zweiten Satzes von Latches (312) jeweils ferner mit einem getrennten Eingang des zweiten Multiplexers (320) verbunden sind und
einen dritten Subtrahierer (322), der einen dritten Subtrahierersubtrahendeneingang, der den erwarteten Zeitstempel (T_i) von dem zweiten FIFO (205) empfängt, einen dritten Subtrahiererminuendeneingang, der einen k-ten vorhergehenden erwarteten Zeitstempel (T_i-k) von dem zweiten Multiplexer (320) empfängt, und einen dritten Subtrahiererausgang, der das zweite Ausgangssignal erzeugt, das eine k-te erwartete Übergangsdifferenz (ΔT_ik) ist, die durch den zweiten Eingang des Driftstörungskomparators (324) empfangen wird, aufweist.

26. Vorrichtung zum synchronen Erzeugen eines Übergangszeitstempels, die folgende Merkmale umfaßt:
eine Mehrzahl von M Generatorschaltungen, die durch eine Mehrzahl von M Taktsignalen getaktet ist, wobei M größer ist als 2, und jede Generatorschaltung einen Signaleingang, einen Takteingang und einen Generatorausgang aufweist;
einen Periodenzähler, der einen Zählertakteingang und eine Mehrzahl von N Ausgängen aufweist, wobei der Zähler durch ein erstes Taktsignal an dem Zählertakteingang getaktet ist, und ein N-Bit-Wort erzeugt, das einen Zählwert von Perioden des ersten Taktsignals an der Mehrzahl von N Ausgängen umfaßt;
ein ODER-Gatter mit einer Mehrzahl von M Eingängen und einem Ausgang, wobei ein erster Gattereingang mit einem Ausgang eines ersten Generators verbunden ist, ein zweiter Gattereingang mit einem Ausgang eines zweiten Generators verbunden ist, und ein dritter Gattereingang mit einem Ausgang eines dritten Generators verbunden ist; und
ein Register mit einem Chipfreigabeeingang, einem Registertakteingang, einer Mehrzahl von N + M Dateneingängen, und einer Mehrzahl von N + M Datenausgängen, wobei das Register durch das erste Taktsignal an dem Registertakteingang getaktet wird, wobei der Chipfreigabeeingang mit dem ODER-Gatterausgang, N der Mehrzahl von N + M Dateneingänge verbunden ist, um das N-Bit- Wort von der Mehrzahl von N Ausgängen des Periodenzählers zu empfangen, und wobei die Ausgänge der Mehrzahl von M Generatoren jeweils ferner mit einem jeweiligen der M Dateneingänge der Mehrzahl von N + M Dateneingängen verbunden sind;
wobei alle Taktsignale der Mehrzahl von M Taktsignalen bezüglich zueinander um 1/M einer Taktperiode zeitverzögert sind, und eine gleiche Taktfrequenz und eine gleiche Taktperiode aufweisen, und wobei der Zählwert und die Mehrzahl von Generatordatenausgängen des Registers bezüglich des ersten Taktsignals synchron aktualisiert werden.

27. Vorrichtung gemäß Anspruch 26, bei der M = 3 ist, und die relative Zeitverzögerung der Taktsignale ein Drittel ist, wobei die zweite Generatorschaltung ein zweites Taktsignal empfängt, und die dritte Generatorschaltung ein drittes Taktsignal der Mehrzahl von M Taktsignalen empfängt.

28. Vorrichtung gemäß Anspruch 27, bei dem jede jeweilige Generatorschaltung folgende Merkmale umfaßt:
eine Mehrzahl von Flip-Flops, wobei jedes Flip-Flop einen Takteingang und einen Dateneingang und einen Ausgang aufweist, wobei der Dateneingang eines ersten Flip-Flops der Mehrzahl mit dem Signaleingang der jeweiligen Generatorschaltung verbunden ist, so daß der Dateneingang des ersten Flip-Flops ein Eingangssignal empfängt, und die Takteingänge des ersten Flip-Flops und eines zweiten Flip-Flops der Mehrzahl das jeweilige Taktsignal von dem Takteingang der jeweiligen Generatorschaltung empfängt, und wobei der Takteingang eines dritten Flip-Flops des ersten Generators und des zweiten Generators das erste Taktsignal empfängt, wobei der Takteingang des dritten Flip-Flops des dritten Generators das zweite Taktsignal empfängt, und wobei der Takteingang eines letzten Flip-Flops von jedem Generator das erste Taktsignal empfängt; und
ein Exklusiv-ODER-Gatter mit zwei Eingängen und einem Ausgang, wobei der Ausgang des ersten Flip-Flops mit einem Eingang des Exklusiv-ODER-Gatters verbunden ist, und der Ausgang des Exklusiv-ODER-Gatters mit dem Dateneingang des zweiten Flip-Flops verbunden ist,
wobei der Ausgang des zweiten Flip-Flops mit dem Dateneingang des dritten Flip-Flops verbunden ist, und der Ausgang des dritten Flip-Flops mit dem Dateneingang des letzten Flip-Flops verbunden ist, und der Ausgang des letzten Flip-Flops mit dem Generatorausgang verbunden ist, und
wobei der Ausgang des ersten Flip-Flops des ersten Generators ferner mit einem weiteren Eingang des ODER- Gatters des dritten Generators verbunden ist, der Ausgang des ersten Flip-Flops des zweiten Generators ferner mit einem anderen Eingang des Exklusiv-ODER- Gatters des ersten Generators verbunden ist, und der Ausgang des ersten Flip-Flops des dritten Generators ferner mit einem weiteren Eingang des Exklusiv-ODER- Gatters des zweiten Generators verbunden ist.

29. Vorrichtung zum asynchronen Erzeugen von Übergangszeitstempeln, die folgende Merkmale umfaßt:
eine Mehrzahl von M Generatorschaltungen, die durch ein Eingangssignal getaktet ist, und eine Mehrzahl von M Taktsignalen empfängt, wobei M größer ist als 2, wobei jeder der Mehrzahl von Generatoren das Eingangssignal an einem Generatorsignaleingang, und ein jeweiliges Taktsignal an einem Takteingang des Generators empfängt;
ein Register mit drei Sätzen von N Dateneingängen, drei Sätzen von N Datenausgängen und einem Registertakteingang, der mit dem Generatorsignaleingang verbunden ist, wobei das Register durch das Eingangssignal getaktet ist;
eine Mehrzahl M von N-Bit parallelen UND-Gattern, die jeweils N Dateneingänge, einen Gattereingang, der mit einem anderen Ausgang der Mehrzahl von M Generatorschaltungen verbunden ist, und N Datenausgänge aufweisen, wobei die N Dateneingänge eines ersten parallelen UND-Gatters mit den N Datenausgängen eines ersten Satzes der N Datenausgänge des Registers verbunden sind, wobei die N Dateneingänge eines zweiten parallelen UND-Gatters mit den N Datenausgängen eines zweiten Satzes der N Datenausgänge des Registers verbunden sind, und die N Dateneingänge eines dritten parallelen UND-Gatters mit den N Datenausgängen eines dritten Satzes der N Datenausgänge des Registers verbunden sind, und wobei der Gattereingang des ersten parallelen UND-Gatters mit dem Ausgang einer zweiten Generatorschaltung verbunden ist, und der Gattereingang des zweiten parallelen UND-Gatters mit dem Ausgang einer dritten Generatorschaltung verbunden ist, und der Gattereingang des dritten parallelen UND-Gatters mit dem Ausgang einer ersten Generatorschaltung verbunden ist; und
ein N-Bit paralleles ODER-Gatter mit drei Sätzen von N Eingängen und N Ausgängen, wobei ein erster Satz von ODER-Gatter-N-Eingängen mit den N Ausgängen des ersten parallelen UND-Gatters verbunden ist, ein zweiter Satz von ODER-Gatter N Eingängen mit den N Ausgängen des zweiten parallelen UND-Gatters verbunden ist, und ein dritter Satz von ODER-Gatter-N-Eingängen mit den N Ausgängen des dritten parallelen UND-Gatters verbunden ist, und die ODER-Gatter-N-Ausgänge mit den N Ausgängen der Zählerschaltung verbunden sind, und
wobei die Mehrzahl von Taktsignalen bezüglich zueinander durch 1/M einer Taktperiode zeitverzögert ist, und eine gleiche Taktfrequenz und eine gleiche Taktperiode aufweist.

30. Vorrichtung gemäß Anspruch 29, bei der jede Generatorschaltung der Mehrzahl von Generatorschaltungen folgende Merkmale umfaßt:
ein Flip-Flop mit einem Dateneingang, der mit dem Generatortakteingang verbunden ist, einem Eingang, der mit dem Generatorsignaleingang verbunden ist, und einem Ausgang;
ein UND-Gatter mit zwei Eingängen und einem Ausgang, wobei der Ausgang des Flip-Flops mit dem einen der UND-Gattereingänge verbunden ist, und der Ausgang des UND-Gatters mit einem Generatorausgang verbunden ist; und
einen Periodenzähler mit einem Takteingang, der mit dem Generatortakteingang verbunden ist, und N Ausgängen, wobei der Zähler durch ein jeweiliges der M Taktsignale getaktet wird, und ein N-Bit-Wort erzeugt, das einen Zählwert von Perioden des Taktsignals an der Mehrzahl von N Ausgängen umfaßt,
wobei der Ausgang des Eingangs-Flip-Flops eines ersten Generators ferner mit einem anderen der Eingänge eines dritten UND-Gatters invertiert verbunden ist, wobei der Ausgang des Eingangs-Flip-Flops eines zweiten Generators ferner mit einem anderen der Eingänge eines ersten UND-Gatters invertiert verbunden ist, und der Ausgang des Eingangs-Flip-Flops eines dritten Generators ferner mit einem anderen der Eingänge eines zweiten UND-Gatters invertiert verbunden ist.

31. Vorrichtung gemäß Anspruch 29 oder 30, bei der M = 3 ist, und die relative Zeitverzögerung der Taktsignale ein Drittel der Taktperiode ist, und bei der eine erste Generatorschaltung ein erstes Taktsignal empfängt, eine zweite Generatorschaltung ein zweites Taktsignal empfängt, und eine dritte Generatorschaltung ein drittes Taktsignal der Mehrzahl von M Taktsignalen empfängt.

32. Verfahren zum Ausführen eines Bitebenenversatzstörungsfehlertests an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen, wobei das Verfahren folgende Schritte umfaßt:
Messen eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer;
Subtrahieren des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen; und
Vergleichen des Versatzwerts mit einem spezifizierten maximalen Versatz, so daß eine Versatzstörung angezeigt wird, wenn der Versatzwert größer ist als der spezifizierte maximale Versatz.

33. Verfahren zum Ausführen eines Bitebenenbitstörungsfehlertests an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen, wobei das Verfahren folgende Schritte umfaßt:
Messen eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer;
Subtrahieren des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Erzeugen einer Driftdifferenz durch Subtrahieren eines vorhergehenden Versatzwerts von dem Versatzwert;
Vergleichen der Driftdifferenz mit einer maximal erlaubten Differenz;
Berechnen einer erwarteten Übergangsdifferenz von einer Differenz zwischen dem erwarteten Zeitstempel und einem vorhergehenden erwarteten Zeitstempel; und
Vergleichen der erwarteten Übergangsdifferenz mit einem minimalen Intervall,
wobei der Bitstörungsfehler angezeigt wird, falls die Driftdifferenz größer ist als der Wert, und die erwartete Übergangsdifferenz geringer ist als das minimale Intervall.

34. Verfahren zum Durchführen eines Bitebene-Keine- Überdeckung-Warnung-Fehlertests an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen, das folgende Schritte umfaßt:
Messen eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer;
Subtrahieren des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Erzeugen einer Driftdifferenz durch Subtrahieren eines vorhergehenden Versatzwerts von dem Versatzwert;
Vergleichen der Driftdifferenz mit einer maximal erlaubten Differenz;
Berechnen einer erwarteten Übergangsdifferenz von einer Differenz zwischen dem erwarteten Zeitstempel und einem vorhergehenden erwarteten Zeitstempel; und
Vergleichen der erwarteten Übergangsdifferenz mit einem minimalen Intervall,
wobei der Keine-Überdeckung-Warnungsfehler angezeigt wird, falls die Driftdifferenz größer ist als der Wert, und die erwartete Übergangsdifferenz größer ist als das minimale Intervall.

35. Verfahren zum Ausführen eines Bitebenendriftstörungsfehlertests an einem zu testenden Objekt unter Verwendung von Übergangszeitstempelsequenzen, wobei das Verfahren folgende Schritte umfaßt:
Messen eines groben Zeitstempels für einen Übergang in einem Ausgangssignal von dem zu testenden Objekt während einer Signaldauer;
Subtrahieren des gemessenen Zeitstempels von einem erwarteten Zeitstempel, um einen Versatzwert zu erzeugen;
Berechnen einer k-ten Driftdifferenz, wobei die k-te Driftdifferenz eine Differenz zwischen einem i-ten Versatzwert und einem k-ten vorhergehenden Versatzwert ist;
Berechnen eines Toleranzzeitintervalls, wobei das Toleranzzeitintervall eine Funktion g(.) der k-ten Driftdifferenz ist, die durch die Gleichungen (3) und (4) gegeben ist;
Berechnen einer k-ten erwarteten Übergangsdifferenz, wobei die k-te erwartete Übergangsdifferenz eine Differenz zwischen dem i-ten erwarteten Zeitstempel und dem k-ten vorhergehenden erwarteten Zeitstempel ist; und
Vergleichen der k-ten erwarteten Übergangsdifferenz mit dem Toleranzzeitintervall, so daß ein Driftstörungsfehler angezeigt wird, wenn das Toleranzzeitintervall größer ist als die k-te erwartete Übergangsdifferenz.

36. Testsystem zum Testen eines zu testenden Objekts, das folgende Merkmale umfaßt:
ein Zeitgebungstestuntersystem, das Zeitgebungstests unter Verwendung eines Untersatzes von Übergangszeitstempeln von einem zu testenden Signal verwendet; und
ein Bitebenentestuntersystem, das Bitebenentests unter Verwendung von groben Zeitstempeln von einem zu testenden Signal durchführt.