DE102023105498A1 - 3d -halbleiterstruktur für halbleitervorrichtungen mit breiter bandlücke - Google Patents

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Ting-Fu Chang
Jiun-Lei Yu
Man-Ho Kwan
Chun-Lin Tsai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verschiedene Ausführungsformen der vorliegenden Offenbarung sind auf eine dreidimensionale (3D)-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke gerichtet, bei der die Halbleitervorrichtungen mit breiter Bandlücke auf einen ersten IC-Die und einen zweiten IC-Die verteilt sind. Der erste IC-Die weist ein erstes Substrat und eine erste Halbleitervorrichtung auf. Das erste Substrat weist ein erstes Material mit breiter Bandlücke auf, und die erste Halbleitervorrichtung liegt über dem ersten Substrat und wird teilweise durch das erste Material mit breiter Bandlücke ausgebildet. Der zweite IC-Die liegt über dem ersten IC-Die und ist durch eine Bondstruktur zwischen dem ersten und dem zweiten IC-Die an den ersten IC-Die gebondet. Ferner weist der zweite IC-Die ein zweites Substrat und eine zweite Halbleitervorrichtung auf. Das zweite Substrat weist ein zweites Material mit breiter Bandlücke auf, und die zweite Halbleitervorrichtung liegt unter dem zweiten Substrat und wird teilweise durch das zweite Material mit breiter Bandlücke ausgebildet.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/358,292 , eingereicht am 5. Juli 2022, und der vorläufigen US-Patentanmeldung Nr. 63/412,565 , eingereicht am 3. Oktober 2022. Die Inhalte der vorgenannten Patentanmeldungen werden durch Bezugnahme insgesamt in die vorliegende Anmeldung aufgenommen.
  • HINTERGRUND
  • Halbleitervorrichtungen auf Siliziumbasis bildeten in den letzten Jahrzehnten den Standard. Halbleitervorrichtungen auf der Basis von Galliumnitrid (GaN) und dergleichen werden jedoch zunehmend für Stromversorgungs-/Wandleranwendungen und Hochfrequenz-Anwendungen (HF-Anwendungen) eingesetzt. Im Vergleich zu siliziumbasierten Halbleitervorrichtungen weisen Halbleitervorrichtungen auf Basis von GaN und dergleichen breite Bandlücken auf. Unter anderem ermöglichen die breiten Bandlücken den Betrieb bei hohen Frequenzen, hohen Spannungen und hohen Temperaturen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen einer dreidimensionalen (3D)-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke.
    • 2 zeigt eine Querschnittsansicht einiger Ausführungsformen der 3D-Halbleiterstruktur von 1, in der zusätzliche Details dargestellt sind.
    • 3 zeigt ein Schaltbild einiger Ausführungsformen einer Halbbrückenschaltung der 3D-Halbleiterstruktur von 2.
    • 4A und 4B zeigen jeweils Schaltbilder einiger Ausführungsformen von Stromwandlerschaltungen, die die Halbbrückenschaltung von 2 und 3 aufweisen.
    • 5 stellt eine Ansicht des Oberseiten-Layouts einiger Ausführungsformen der 3D-Halbleiterstruktur von 2 dar.
    • 6 und 7 zeigen eine Querschnittsansicht bzw. eine Ansicht des Oberseiten-Layouts einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 2, in der eine erste Halbleitervorrichtung zentriert ist.
    • 8 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 2, in denen IC-Dies Dichtungsringe aufweisen.
    • 9 stellt eine Ansicht des Oberseiten-Layouts einiger Ausführungsformen der 3D-Halbleiterstruktur von 8 dar.
    • 10 und 11 zeigen eine Querschnittsansicht bzw. eine Ansicht des Oberseiten-Layouts einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8, in der eine erste Halbleitervorrichtung zentriert ist.
    • 12 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8, in der Halbleiter-Durchkontaktierungen weggelassen sind.
    • 13 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8, in denen eine Halbleiter-Durchkontaktierung eines zweiten Dichtungsrings Metall umfasst.
    • 14 stellt eine Ansicht des Oberseiten-Layouts einiger Ausführungsformen der 3D-Halbleiterstruktur von 13 dar.
    • 15 und 16 zeigen eine Querschnittsansicht bzw. eine Ansicht des Oberseiten-Layouts einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 13, in der eine erste Halbleitervorrichtung zentriert ist.
    • 17 zeigt eine Querschnittsansicht einiger Ausführungsformen der 3D-Halbleiterstruktur von 8, in der IC-Dies über einem Interposer-Die liegen und an diesen gebondet sind.
    • 18 zeigt eine Querschnittsansicht einiger Ausführungsformen der 3D-Halbleiterstruktur von 17, in denen der Interposer-Die über einem zweiten Interposer-Die liegt und an diesen gebondet ist.
    • 19-29 zeigen eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Herstellen einer 3D-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke.
    • 30 stellt ein Blockdiagramm einiger Ausführungsformen des Verfahrens der 19-29 dar.
    • 31-34 stellen eine Reihe von Querschnittsansichten einiger alternativer Ausführungsformen des Verfahrens der 19-29 dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Beispiele für das Implementieren verschiedener Merkmale dieser Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und nicht als einschränkend zu verstehen. Beispielsweise kann die Ausbildung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Elemente zwischen dem ersten und dem zweiten Element derart ausgebildet sein können, dass das erste und das zweite Element unter Umständen nicht in direktem Kontakt stehen. Darüber hinaus können sich in der vorliegenden Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und Übersichtlichkeit dienen und gibt an sich keine Beziehung zwischen den diversen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können raumbezogene Begriffe wie „unter“, „unterhalb“, „untere“, „oberhalb“, „obere“ und dergleichen hier verwendet werden, um die Beschreibung zu erleichtern und die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben. Diese raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren gezeigten Ausrichtung mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein, und die raumbezogenen Beschreibungen in dieser Patentschrift können entsprechend in gleicher Weise interpretiert werden.
  • Integrierte Schaltungsbauteile (IC-Bauteile), die für Energiemanagement und dergleichen verwendet werden, weisen in der Regel eine Halbbrückenschaltung auf. Die Schaltung weist einen hochspannungsseitigen (High-Side-) Transistor und einen niederspannungsseitigen (Low-Side-) Transistor mit einzelnen Source/Drain-Bereichen auf, die elektrisch mit einem Ausgangsknoten gekoppelt sind. Der High-Side-Transistor ist dazu eingerichtet, den Ausgangsknoten auf eine hohe Spannung zu ziehen, und der Low-Side-Transistor ist dazu eingerichtet, den Ausgangsknoten auf eine niedrige Spannung zu ziehen.
  • Die Halbbrückenschaltung kann mit Silizium realisiert werden, wobei n/p-Übergänge verwendet werden können, um die High-Side- und Low-Side-Transistoren gegeneinander zu isolieren. In dem Bemühen, die Leistung zu verbessern, ist man jedoch zu Galliumnitrid (GaN) und dergleichen übergegangen. Unter anderem ermöglicht GaN den Betrieb von High-Side- und Low-Side-Transistoren bei höheren Frequenzen, höheren Spannungen und höheren Temperaturen. Allerdings sind bei der Verwendung von GaN keine n/p-Übergänge verfügbar, um die High-Side- und Low-Side-Transistoren gegeneinander zu isolieren. So kann das gemeinsame Substrat wie ein Backgate wirken, das die Schaltleistung herabsetzt. Wenn beispielsweise angenommen wird, dass die High-Side-Spannung 50 Volt beträgt, die Low-Side-Spannung 0 Volt beträgt und das gemeinsame Substrat mit der Low-Side-Spannung vorgespannt ist, dann kann das gemeinsame Substrat als Backgate mit einer effektiven Spannung von -50 Volt am High-Side-Transistor wirken. Diese effektive Spannung kann es erschweren, den High-Side-Transistor ein- und auszuschalten.
  • Ein erster Lösungsansatz zum Mindern des Backgating-Effekts ist das Verwenden von diskreten High-Side- und Low-Side-Transistoren, die durch Drahtbonden oder dergleichen elektrisch miteinander gekoppelt sind. Dieser Ansatz beansprucht jedoch eine große Fläche und führt zu langen Leiterbahnen, die die High-Side- und Low-Side-Transistoren miteinander verbinden. Die langen Leiterbahnen haben eine hohe parasitäre Induktivität, die beim Schalten zu Klingeln führt und somit die Schaltleistung verringert.
  • In einem zweiten Ansatz zum Mindern des Backgating-Effekts wird ein gemeinsames GaN-auf-Silizium-auf-Isolator-Substrat (GaN-auf-SOI-Substrat) zusammen mit einer Tiefgrabenisolation (Deep Trench Isolation, DTI) verwendet. Allerdings sind die Kosten des GaN-auf-SOI-Substrats recht hoch. Darüber hinaus sind die High-Side- und Low-Side-Transistoren effektiv diskrete Bauelemente, wobei die High-Side- und Low-Side-Transistoren durch Drahtbonden oder dergleichen elektrisch miteinander gekoppelt sind. Der zweite Ansatz leidet also unter denselben Problemen (z.B. parasitäre Induktivität, große Fläche usw.) wie der erste Ansatz.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung sind auf eine dreidimensionale (3D)-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke gerichtet, bei der die Halbleitervorrichtungen mit breiter Bandlücke auf einen ersten IC-Die und einen zweiten IC-Die verteilt sind. Der erste IC-Die weist ein erstes Substrat und eine erste Halbleitervorrichtung auf. Das erste Substrat weist ein erstes Material mit breiter Bandlücke auf, beispielsweise GaN oder dergleichen, und die erste Halbleitervorrichtung liegt über dem ersten Substrat und wird teilweise durch das erste Material mit breiter Bandlücke ausgebildet. Der zweite IC-Die liegt über dem ersten IC-Die und ist durch eine Bondstruktur zwischen dem ersten und dem zweiten IC-Die an den ersten IC-Die gebondet. Die Bondstruktur koppelt den ersten und den zweiten IC-Die sowohl physisch als auch elektrisch miteinander. Ferner weist der zweite IC-Die ein zweites Substrat und eine zweite Halbleitervorrichtung auf. Das zweite Substrat weist ein zweites Material mit breiter Bandlücke auf, beispielsweise GaN oder dergleichen, und die zweite Halbleitervorrichtung liegt unter dem zweiten Substrat und wird teilweise durch das zweite Material mit breiter Bandlücke ausgebildet. In einigen Ausführungsformen sind das erste und das zweite Material mit breiter Bandlücke identisch.
  • Die 3D-Halbleiterstruktur kann beispielsweise eine Halbbrückenschaltung sein oder umfassen, bei der die erste und die zweite Halbleitervorrichtung einem Low-Side-Transistor und einem High-Side-Transistor oder umgekehrt entsprechen. Da sich der High-Side- und der Low-Side-Transistor auf separaten Substraten befinden, sind High-Side- und Low-Side-Transistor gegeneinander isoliert und der Backgating-Effekt wird gemindert. Da der erste und der zweite IC-Die durch die Bondstruktur verbunden und elektrisch miteinander gekoppelt sind, wird das Drahtbonden zwischen High-Side- und Low-Side-Transistor vermieden und sind die Leiterbahnen zwischen High-Side- und Low-Side-Transistor kurz. Daher sind die parasitäre Induktivität und das Klingeln gering. Zusammengenommen kann dies zu einer hohen Leistung der Halbbrückenschaltung führen.
  • Da der High-Side- und der Low-Side-Transistor vertikal gestapelt sind, ist die von der Halbbrückenschaltung belegte Fläche klein. Da der erste und der zweite IC-Die vertikal gestapelt sind, kann die Halbbrückenschaltung durch Chip-auf-Wafer-Herstellungsprozesse (CoW-Herstellungsprozesse), Wafer-auf-Wafer-Herstellungsprozesse (WoW-Herstellungsprozesse) oder dergleichen ausgebildet werden. Solche Herstellungsverfahren vereinfachen die Herstellung der Halbbrückenschaltung. Zusammengenommen kann Vorstehendes zu niedrigen Kosten und hohen Produktionserträgen führen.
  • Es wird Bezug genommen auf 1, in der eine Querschnittsansicht 100 einiger Ausführungsformen einer 3D-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke 102 dargestellt ist, bei der die Halbleitervorrichtungen mit breiter Bandlücke 102 auf einen ersten IC-Die 104 und einen zweiten IC-Die 106 aufgeteilt sind. Ein Material mit breiter Bandlücke kann beispielsweise ein Halbleitermaterial sein, dessen Bandlücke größer ist als die Bandlücke von Silizium oder dergleichen und/oder dessen Bandlücke größer ist als etwa 2 Elektronvolt (eV) oder ein anderer geeigneter Wert. So können die Halbleitervorrichtungen mit breiter Bandlücke 102 beispielsweise GaN-Transistoren oder dergleichen sein.
  • Der erste IC-Die 104 weist ein erstes Substrat 108, eine erste Halbleitervorrichtung 102a und eine erste Interconnect-Struktur 110 auf. Das erste Substrat 108 umfasst ein erstes Material mit breiter Bandlücke. Die erste Halbleitervorrichtung 102a liegt über dem ersten Substrat 108 auf einer Vorderseite 108f des ersten Substrats 108 und ist zum Teil durch das erste Material mit breiter Bandlücke ausgebildet. Die erste Interconnect-Struktur 110 liegt über der ersten Halbleitervorrichtung 102a auf der Vorderseite 108f des ersten Substrats 108 und ist mit dieser elektrisch gekoppelt.
  • Der zweite IC-Die 106 liegt über dem ersten IC-Die 104 und ist über eine Bondstruktur 112 an diesen gebondet, die den ersten und den zweiten IC-Die 104, 106 sowohl physisch als auch elektrisch miteinander koppelt. Ferner weist der zweite IC-Die 106 ein zweites Substrat 114, eine zweite Halbleitervorrichtung 102b und eine zweite Interconnect-Struktur 116 auf. Das zweite Substrat 114 umfasst ein zweites Material mit breiter Bandlücke, das identisch mit dem ersten Material mit breiter Bandlücke oder von diesem verschieden sein kann. Die zweite Halbleitervorrichtung 102a liegt unter dem zweiten Substrat 114 auf einer Vorderseite 114f des zweiten Substrats 114 und ist zum Teil durch das zweite Material mit breiter Bandlücke ausgebildet. Die zweite Interconnect-Struktur 116 liegt unter der zweiten Halbleitervorrichtung 102b auf der Vorderseite 114f des zweiten Substrats 114 und ist mit dieser elektrisch gekoppelt.
  • In einigen Ausführungsformen bilden die erste und die zweite Halbleitervorrichtung 102a, 102b eine Halbbrückenschaltung, bei der die erste und die zweite Halbleitervorrichtung 102a, 102b einem Low-Side-Transistor und einem High-Side-Transistor oder umgekehrt entsprechen. Da sich der High-Side- und der Low-Side-Transistor auf getrennten Substraten befinden (z.B. dem ersten und dem zweiten Substrat 108, 114), sind High-Side- und Low-Side-Transistor gegeneinander isoliert. Ferner können die Substrate unterschiedliche Vorspannungen aufweisen, um den Backgating-Effekt zu mindern. Da der erste und der zweite IC-Die 104, 106 über die Bondstruktur 112 verbunden und elektrisch miteinander gekoppelt sind, wird das Drahtbonden zwischen High-Side- und Low-Side-Transistor vermieden und die Leiterbahnen zwischen High-Side- und Low-Side-Transistor sind kurz. Daher sind die parasitäre Induktivität und das Klingeln gering. Zusammengenommen kann Vorstehendes zu einer hohen Leistung führen.
  • Da der High-Side- und der Low-Side-Transistor vertikal gestapelt sind, ist die von der Halbbrückenschaltung belegte Fläche klein. Da der erste und der zweite IC-Die 104, 106 vertikal gestapelt sind, kann die Halbbrückenschaltung durch CoW-Herstellungsprozesse, WoW-Herstellungsprozesse oder dergleichen ausgebildet werden. Solche Herstellungsverfahren vereinfachen die Herstellung der Halbbrückenschaltung. Zusammengenommen kann Vorstehendes zu niedrigen Kosten und hohen Produktionserträgen führen.
  • Es wird weiter Bezug genommen auf 1; der erste und der zweite IC-Die 104, 106 werden durch die Bondstruktur 112 Vorderseite an Vorderseite gebondet. Mit Vorderseite an Vorderseite ist gemeint, dass die Vorderseite 108f des ersten Substrats 108 und die Vorderseite 114f des zweiten Substrats 114 einander zugewandt sind. Wie oben gesehen, entspricht die Vorderseite 108f des ersten Substrats 108 einer Seite des ersten Substrats 108, auf der die erste Halbleitervorrichtung 102a angeordnet ist. Ferner entspricht die Vorderseite 114f des zweiten Substrats 114 einer Seite des zweiten Substrats 114, auf der die zweite Halbleitervorrichtung 102b angeordnet ist.
  • Die Bondstruktur 112 weist eine Klebeschicht 118 und mehrere Höcker 120, die in die Klebeschicht 118 eingebettet sind, auf. Die Klebeschicht 118 ist dielektrisch, während die Höcker 120 leitfähig sind. Die Höcker 120 koppeln den ersten und den zweiten IC-Die 104, 106 elektrisch miteinander. Die Klebeschicht 118 und die Höcker 120 halten den ersten und den zweiten IC-Die 104, 106 physisch zusammen.
  • Die erste und die zweite Verbindungsstruktur 110, 116 bilden Leiterbahnen, die die erste und die zweite Halbleitervorrichtung 102a, 102b elektrisch miteinander koppeln, um eine Schaltung auszubilden. Wie bereits erwähnt, kann die Schaltung beispielsweise eine Halbbrückenschaltung oder dergleichen sein. Die erste und die zweite Interconnect-Struktur 110, 116 können Stapel von leitfähigen Elementen (nicht gezeigt) aufweisen, die in entsprechende dielektrische Interconnect-Schichten (nicht gezeigt) eingebettet sind. Die leitfähigen Elemente bilden die Leiterbahnen und können zum Beispiel Durchkontaktierungen, Kontakte, Drähte, Kontaktinseln oder eine beliebige Kombination davon umfassen.
  • Das erste Substrat 108 weist ein erstes Trägersubstrat 122 und eine erste Halbleiterschicht 124 auf während das zweite Substrat 114 ein zweites Trägersubstrat 126 und eine zweite Halbleiterschicht 128 aufweist. Die erste und die zweite Halbleiterschicht 124, 128 befinden sich auf dem ersten bzw. dem zweiten Trägersubstrat 122, 126 und umfassen das erste bzw. das zweite Material mit breiter Bandlücke. Das erste und das zweite Trägersubstrat 122, 126 tragen jeweils die erste und die zweite Halbleiterschicht 124, 128.
  • In einigen Ausführungsformen besteht eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 aus Silizium, Siliziumkarbid, Saphir, Diamant oder dergleichen oder umfasst dieses. In einigen Ausführungsformen ist das erste Trägersubstrat 122 ein kristallines Material, das für das epitaktische Aufwachsen der ersten Halbleiterschicht 124 auf dem ersten Trägersubstrat 122 geeignet ist. In einigen Ausführungsformen ist das zweite Trägersubstrat 126 ein kristallines Material, das für das epitaktische Aufwachsen der zweiten Halbleiterschicht 128 auf dem zweiten Trägersubstrat 126 geeignet ist. In einigen Ausführungsformen sind das erste und das zweite Trägersubstrat 122, 126 dasselbe Material. In einigen Ausführungsformen sind das erste und das zweite Trägersubstrat 122, 126 verschiedene Materialien.
  • In einigen Ausführungsformen ist eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 ein Halbleiter. Beispielsweise kann eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 aus Silizium, Siliziumkarbid, Saphir, Diamant oder dergleichen bestehen. In einigen Ausführungsformen ist eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 ein Keramikmaterial. Beispielsweise kann eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 aus Saphir oder dergleichen bestehen.
  • In einigen Ausführungsformen hat das erste Trägersubstrat 122 eine kleinere Bandlücke als die Bandlücke der ersten Halbleiterschicht 124 und/oder hat das zweite Trägersubstrat 126 eine kleinere Bandlücke als die Bandlücke der zweiten Halbleiterschicht 128. Beispielsweise kann das erste Trägersubstrat 122 aus Silizium oder dergleichen bestehen und kann die erste Halbleiterschicht 124 aus GaN oder dergleichen bestehen. In einigen Ausführungsformen hat das erste Trägersubstrat 122 eine größere Bandlücke als die Bandlücke der ersten Halbleiterschicht 124 und/oder hat das zweite Trägersubstrat 126 eine größere Bandlücke als die Bandlücke der zweiten Halbleiterschicht 128. Beispielsweise kann das erste Trägersubstrat 122 aus Diamant oder dergleichen bestehen und kann die erste Halbleiterschicht 124 aus GaN oder dergleichen bestehen. In einigen Ausführungsformen hat eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 eine Bandlücke von ungefähr 1-2 eV, ungefähr 2-3,2 eV oder ungefähr 4-6 eV. Ungeachtet der vorgenannten Werte für die Bandlücke sind auch andere geeignete Werte denkbar.
  • In einigen Ausführungsformen hat eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 einen niedrigen Widerstand. Ein niedriger Widerstand kann beispielsweise ein Widerstand von weniger als ungefähr 30 Ohm/Zentimeter (Ω/cm), ungefähr 20 Ω/cm, ungefähr 10 Ω/cm oder ungefähr 1 Ω/cm sein. In einigen Ausführungsformen hat eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 einen hohen Widerstand. Ein hoher Widerstand kann beispielsweise ein Widerstand von mehr als ungefähr 1 Kiloohm/Zentimeter (kΩ/cm), ungefähr 1,8 kΩ/cm oder ungefähr 3 kΩ/cm sein und/oder kann beispielsweise ungefähr 1-1,8 kΩ/cm oder ungefähr 1,8-3 kΩ/cm sein. In einigen Ausführungsformen hat eines oder jedes von erstem und zweitem Trägersubstrat 122, 126 einen Widerstand von ungefähr 100-500 Ω/cm, ungefähr 100-300 Ω/cm oder ungefähr 300-500 Ω/cm und/oder hat das zweite Trägersubstrat 122 einen Widerstand von ungefähr 100-500 Ω/cm, ungefähr 100-300 Ω/cm oder ungefähr 300-500 Ω/cm. Ungeachtet der vorgenannten Widerstandswerte sind auch andere geeignete Werte denkbar.
  • In einigen Ausführungsformen besteht eine oder jede von erster und zweiter Halbleiterschicht 124, 128 aus einem oder mehreren Materialien der Gruppe III-V, einem oder mehreren anderen Materialien mit breiter Bandlücke oder einer beliebigen Kombination davon oder umfasst diese. Ein Material mit breiter Bandlücke kann beispielsweise ein Halbleitermaterial sein, dessen Bandlücke größer ist als die Bandlücke von Silizium oder dergleichen und/oder dessen Bandlücke größer ist als etwa 2 Elektronvolt oder ein anderer geeigneter Wert. In einigen Ausführungsformen besteht eine oder jede von erster und zweiter Halbleiterschicht 124, 128 aus GaN, Aluminiumgalliumnitrid (AlGaN) oder einer beliebigen Kombination davon oder umfasst diese. In einigen Ausführungsformen sind die erste und die zweite Halbleiterschicht 124, 128 dasselbe Material. In einigen Ausführungsformen sind die erste und die zweite Halbleiterschicht 124, 128 verschiedene Materialien.
  • In einigen Ausführungsformen hat eine oder jede von erster und zweiter Halbleiterschicht 124, 128 eine Bandlücke: 1) größer als ungefähr 1, 12 eV, ungefähr 2 eV, ungefähr 3 eV oder ein anderer geeigneter Wert; 2) größer als eine Bandlücke von Silizium oder dergleichen; 3) ungefähr 2-3 eV, ungefähr 3-4 eV oder ein anderer geeigneter Wert; 4) oder eine beliebige Kombination davon. In einigen Ausführungsformen haben die erste und die zweite Halbleiterschicht 124, 128 dieselbe Bandlücke. In einigen Ausführungsformen haben die erste und die zweite Halbleiterschicht 124, 128 verschiedene Bandlücken.
  • Sofern die erste Halbleiterschicht 124 aus GaN besteht oder dieses umfasst und das erste Trägersubstrat 122 aus Silizium, Siliziumkarbid, Saphir oder Diamant besteht, kann das erste Substrat 108 als GaN-auf-Silizium-Substrat, GaN-auf-Siliziumkarbid-Substrat, GaN-auf-Saphir-Substrat bzw. GaN-auf-Diamant-Substrat betrachtet werden. In gleicher Weise kann, sofern die zweite Halbleiterschicht 128 aus GaN besteht oder dieses umfasst und das zweite Trägersubstrat 126 aus Silizium, Siliziumkarbid, Saphir oder Diamant besteht, das zweite Substrat 114 als GaN-auf-Silizium-Substrat, GaN-auf-Siliziumkarbid-Substrat, GaN-auf-Saphir-Substrat bzw. GaN-auf-Diamant-Substrat betrachtet werden.
  • In einigen Ausführungsformen bestehen die erste und die zweite Halbleiterschicht 124, 128 aus GaN oder umfassen dieses und bestehen das erste und das zweite Trägersubstrat 122, 126 aus Silizium, Siliziumkarbid, Saphir oder Diamant oder umfassen dieses. In wenigstens einigen dieser Ausführungsformen sind die erste und die zweite Halbleitervorrichtung 102a, 102b GaN-Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors, HEMTs), GaN-Metalloxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, MOSFETs) oder dergleichen. Andere Materialtypen und/oder Vorrichtungstypen sind jedoch in alternativen Ausführungsformen denkbar.
  • Auch wenn die erste und die zweite Halbleitervorrichtung 102a, 102b in der gleichen Größe dargestellt sind, können die erste und die zweite Halbleitervorrichtung 102a, 102b in alternativen Ausführungsformen unterschiedliche Größen haben. Auch wenn die erste und die zweite Halbleitervorrichtung 102a, 102b in der Abbildung nicht zueinander ausgerichtet sind (z.B. seitlich gegeneinander versetzt), können die erste und die zweite Halbleitervorrichtung 102a, 102b in alternativen Ausführungsformen zueinander ausgerichtet sein.
  • Es wird Bezug genommen auf 2, in der eine Querschnittsansicht 200 einiger Ausführungsformen der 3D-Halbleiterstruktur von 1 dargestellt ist, in der zusätzliche Details gezeigt sind. Die erste und die zweite Halbleiterschicht 124, 128 weisen einzelne Kanalschichten 202 und einzelne Sperrschichten 204 auf. Die Kanalschichten 202 und die Sperrschichten 204 sind Halbleiterschichten und die Kanalschichten 202 haben andere Bandlücken als die Sperrschichten 204. In einigen Ausführungsformen sind oder umfassen die Kanal- und die Sperrschichten 202, 204 Halbleitermaterialien der Gruppe III-V, andere Materialien mit breiter Bandlücke oder dergleichen.
  • Die Kanalschichten 202 berühren jeweils an Heteroübergängen direkt die Sperrschichten 204. Ferner nehmen die Kanalschichten 202 zweidimensionale (2D-) Trägergase 206 auf. Beispielsweise können die Kanalschichten 202 2D-Elektronengase oder 2D-Lochgase aufnehmen. Die Sperrschichten 204 sind polarisiert, um die Bildung der 2D-Trägergase 206 zu fördern. Die Polarisation kann beispielsweise durch spontane Polarisationseffekte, piezoelektrische Polarisationseffekte oder eine beliebige Kombination davon entstehen.
  • In einigen Ausführungsformen bestehen die Kanalschichten 202 aus GaN oder umfassen dieses, während die Sperrschichten 204 aus AlGaN bestehen oder dieses umfassen, oder umgekehrt. So sind in einigen Ausführungsformen die Kanalschichten 202 ein Halbleiter der Gruppe III-V (z.B. GaN oder dergleichen) oder umfassen einen solchen und sind die Sperrschichten 204 Halbleiter der Gruppe III-V plus ein zusätzliches Element (z.B. Aluminium oder dergleichen) oder umfassen diese. Ungeachtet der oben genannten spezifischen Halbleitermaterialien und/oder Elemente sind auch andere geeignete Halbleitermaterialien und/oder Elemente denkbar.
  • Einzelne Pufferschichten 208 auf der ersten und der zweiten Halbleiterschicht 124, 128 trennen die erste und die zweite Halbleiterschicht 124, 128 von dem ersten und dem zweiten Trägersubstrat 122, 126. In einigen Ausführungsformen dienen die Pufferschichten 208 als Keim- oder Keimbildungsschichten für das epitaktische Aufwachsen der entsprechenden Halbleiterschichten 124, 128. Ferner dienen in einigen Ausführungsformen die Pufferschichten 208 dazu, Abweichungen zwischen den Gitterkonstanten, den Wärmeausdehnungskoeffizienten usw. zwischen den entsprechenden Trägersubstraten 122, 126 und den entsprechenden Halbleiterschichten 124, 128 auszugleichen.
  • In einigen Ausführungsformen sind die Pufferschichten 208 Halbleiterschichten. Ferner können in einigen Ausführungsformen, in denen die Kanalschichten 202 aus GaN und die Sperrschichten 204 aus AlGaN bestehen, die Pufferschichten 208 aus Aluminiumnitrid (AlN), AlGaN, GaN, einem anderen geeigneten Material oder einer beliebigen Kombination davon bestehen oder diese umfassen.
  • Die erste und die zweite Halbleitervorrichtung 102a, 102b sind HEMTs. Eine oder beide von erster und zweiter Halbleitervorrichtung 102a, 102b können jedoch alternativ auch ein MOSFET oder eine andere geeignete Art von Halbleitervorrichtung sein. Die erste und die zweite Halbleitervorrichtung 102a, 102b weisen einzelne Paare von Source/Drain-Elektroden 210, einzelne Gate-Elektroden 212 und einzelne Deckschichten 214 auf. Source/Drain-Elektrode(n) können sich auf eine Source oder einen Drain beziehen, je nach Kontext einzeln oder gemeinsam.
  • Die Gate-Elektroden 212 befinden sich seitlich zwischen den entsprechenden Source/Drain-Elektroden 210, und die Deckschichten 214 trennen die entsprechenden Gate-Elektroden 212 von den entsprechenden Halbleiterschichten 124, 128. Die Source/Drain-Elektroden 210 und die Gate-Elektroden 212 sind leitfähig und können beispielsweise aus Metall oder dergleichen bestehen. Die Deckschichten 214 sind Halbleitermaterialien und sind so polarisiert, dass sie die Leitfähigkeit der entsprechenden 2D-Trägergase 206 verändern. Beispielsweise kann die Deckschicht 214 der ersten Halbleitervorrichtung 102a das entsprechende 2D-Trägergas 206 von mobilen Trägern an der Gate-Elektrode 212 der ersten Halbleitervorrichtung 102a verarmen. In einigen Ausführungsformen sind die Deckschichten 214 dotiert und/oder sind Materialien der Gruppe III-V, ein Material mit breiter Bandlücke oder dergleichen. Beispielsweise können die Deckschichten 214 aus p-dotiertem GaN oder einem anderen geeigneten Halbleitermaterial bestehen oder dieses umfassen.
  • Die erste und die zweite Verbindungsstruktur 110, 116 bilden Leiterbahnen, die die erste und die zweite Halbleitervorrichtung 102a, 102b elektrisch miteinander koppeln, um eine Halbbrückenschaltung auszubilden. Beispielsweise kann ein Drain einer der Source/Drain-Elektroden 210 der ersten Halbleitervorrichtung 102a elektrisch mit einer Source einer der Source/Drain-Elektroden 210 der zweiten Halbleitervorrichtung 102b gekoppelt sein. In alternativen Ausführungsformen koppeln die Leiterbahnen die erste und die zweite Halbleitervorrichtung 102a, 102b elektrisch miteinander, um eine andere geeignete Schaltung auszubilden. Ferner weisen die erste und die zweite Interconnect-Struktur 110,116 mehrere Durchkontaktierungen 216 und mehrere Drähte 218 auf, die in entsprechenden dielektrischen Interconnect-Schichten 220 gestapelt sind, um die Leiterbahnen auszubilden.
  • Die Durchkontaktierungen 216 sind in mehreren Durchkontaktierungsebenen gruppiert und die Drähte 218 sind in mehreren Drahtebenen gruppiert. Draht- und Durchkontaktierungsebenen in der ersten Interconnect-Struktur 110 sind von der ersten Halbleitervorrichtung 102a zur Bondstruktur 112 abwechselnd gestapelt. Ferner sind Draht- und Durchkontaktierungsebenen in der zweiten Interconnect-Struktur 116 von der zweiten Halbleitervorrichtung 102b zur Bondstruktur 112 abwechselnd gestapelt. Die Durchkontaktierungen 216 und die Drähte 218 sind leitfähig und können beispielsweise aus Kupfer, Aluminium, Aluminium-Kupfer o.ä. oder einer beliebigen Kombination davon bestehen oder diese umfassen.
  • Wenigstens einige gegenüberliegende Drähte an der Bondstruktur 112 sind durch die Höcker 120 elektrisch miteinander gekoppelt. Ferner dienen wenigstens einige Drähte an der Oberseite der ersten Interconnect-Struktur 110 als Kontaktinseln zum elektrischen Koppeln der ersten und der zweiten Halbleitervorrichtung 102a, 102b mit externen Strukturen. Die Kontaktinseln bilden jeweils einen Low-Side-Eingangsanschluss TLI, einen High-Side-Eingangsanschluss THI, einen Ausgangsanschluss TO, einen Low-Side-Anschluss TL und einen High-Side-Anschluss TH oder sind anderweitig elektrisch mit diesen gekoppelt. Außerdem werden die Kontaktinseln durch den zweiten IC-Die 106 teilweise freigelegt, da der zweite IC-Die 106 eine geringere Breite als der erste IC-Die 104 hat. Wie im Folgenden noch näher zu ersehen sein wird, ist der Ausgangsanschluss TO auch elektrisch mit dem zweiten Trägersubstrat 126 gekoppelt, um einen Backgating-Effekt zu mindern, der andernfalls auftreten würde, wenn das zweite Trägersubstrat 126 mit der gleichen Vorspannung wie das erste Trägersubstrat 122 vorgespannt wäre.
  • Es wird Bezug genommen auf 3, in der ein Schaltbild 300 einiger Ausführungsformen der Halbbrückenschaltung der 3D-Halbleiterstruktur von 2 dargestellt ist. Die erste Halbleitervorrichtung 102a ist elektrisch vom Low-Side-Anschluss TL zum Ausgangsanschluss TO gekoppelt, und die zweite Halbleitervorrichtung 102b ist elektrisch vom Ausgangsanschluss TO zum High-Side-Anschluss TH gekoppelt. Die erste Halbleitervorrichtung 102a bildet einen Low-Side-Transistor, der durch ein Signal am Low-Side-Eingangsanschluss TLI torgesteuert ist. Die zweite Halbleitervorrichtung 102b bildet einen High-Side-Transistor, der durch ein Signal am High-Side-Eingangsanschluss THI torgesteuert ist. In einigen Ausführungsformen ist die Spannung am High-Side-Anschluss TH ungefähr 100-1000 Volt, ungefähr 100-550 Volt, ungefähr 550-1000 Volt, ungefähr 650 Volt oder eine andere geeignete Spannung und/oder ist die Spannung am Low-Side-Anschluss TL ungefähr 0 Volt (z.B. Masse) oder eine andere geeignete Spannung.
  • Es wird Bezug genommen auf 4A und 4B, in denen jeweils Schaltbilder 400A, 400B einiger Ausführungsformen von Stromwandlerschaltungen, die die Halbbrückenschaltung von 2 und 3 (gekennzeichnet mit 402) aufweisen, dargestellt sind.
  • Wie im Schaltbild 400A von 4A dargestellt, weist eine Totem-Pole-Leistungsfaktorkorrekturschaltung (Totem-Pole-PFC-Schaltung) die Halbbrückenschaltung 402 auf. Eine Wechselstrom-Eingangsspannung (AC-Eingangsspannung) Vin wird in die Totem-Pole-PFC-Schaltung eingespeist und eine Gleichstrom-Ausgangsspannung (DC-Ausgangsspannung) Vout wird von der Totem-Pole-PFC-Schaltung ausgegeben. Die AC-Eingangsspannung Vin kann beispielsweise ungefähr 150-300 Volt, ungefähr 300-450 Volt, ungefähr 450-650 Volt oder eine andere geeignete Spannung sein und/oder die DC-Ausgangsspannung Vout kann beispielsweise ungefähr 150-300 Volt, ungefähr 300-450 Volt, ungefähr 450-650 Volt oder eine andere geeignete Spannung sein. In einigen Ausführungsformen ist die AC-Eingangsspannung Vin ungefähr 208 Volt oder eine andere geeignete Spannung und ist die DC-Ausgangsspannung Vout ungefähr 400 Volt oder eine andere geeignete Spannung.
  • Zusätzlich zu der Halbbrückenschaltung 402 weist die Totem-Pole-PFC-Schaltung ein Paar MOSFETs 404, einen Kondensator 406 und eine Induktivität 408 auf. Ein positiver Eingangsanschluss der Totem-Pole-PFC-Schaltung ist über die Induktivität 408 elektrisch mit einem ersten gemeinsamen Knoten C1 zwischen der ersten und der zweiten Halbleitervorrichtung 102a, 102b der Halbbrückenschaltung 402 gekoppelt. Ein negativer Eingangsanschluss ist elektrisch mit einem zweiten gemeinsamen Knoten C2 zwischen den MOSFETs 404 gekoppelt. Die erste und die zweite Halbleitervorrichtung 102a, 102b sind vom ersten gemeinsamen Knoten C1 aus elektrisch zu einem positiven Ausgangsanschluss bzw. zu einem negativen Ausgangsanschluss gekoppelt. Die MOSFETs 404 sind vom zweiten gemeinsamen Knoten C2 aus elektrisch zum positiven Ausgangsanschluss bzw. zum negativen Ausgangsanschluss gekoppelt. Der Kondensator 406 ist elektrisch vom positiven Ausgangsanschluss zum negativen Ausgangsanschluss gekoppelt.
  • Wie im Schaltbild 400B von 4B dargestellt, weist eine LLC-Wandlerschaltung die Halbbrückenschaltung 402 auf. Eine DC-Eingangsspannung Vin wird in die LLC-Wandlerschaltung eingespeist und eine DC-Ausgangsspannung Vout wird von der LLC-Wandlerschaltung ausgegeben. Die DC-Eingangsspannung Vin kann beispielsweise ungefähr 150-300 Volt, ungefähr 300-450 Volt, ungefähr 450-650 Volt oder eine andere geeignete Spannung sein und/oder die DC-Ausgangsspannung Vout kann beispielsweise ungefähr 1-20 Volt, ungefähr 30-140 Volt oder eine andere geeignete Spannung sein. In einigen Ausführungsformen ist die DC-Eingangsspannung Vin ungefähr 400 Volt oder eine andere geeignete Spannung und ist die DC-Ausgangsspannung Vout ungefähr 48 Volt, ungefähr 12 Volt, ungefähr 5 Volt oder eine andere geeignete Spannung.
  • Neben der Halbbrückenschaltung 402 weist die LLC-Wandlerschaltung ferner einen Tankschwingkreis 410, einen Transformator 412, ein Paar Dioden 414 und einen Ausgangskondensator 416 auf. Die erste und die zweite Halbleitervorrichtung 102a, 102b sind von einem gemeinsamen Knoten C elektrisch zum positiven Eingangsanschluss bzw. zum negativen Eingangsanschluss gekoppelt.
  • Ein Eingang des Tankschwingkreises 410 ist elektrisch parallel mit der ersten Halbleitervorrichtung 102a gekoppelt, und ein Ausgang des Tankschwingkreises 410 ist elektrisch parallel mit einer Primärwicklung des Transformators 412 gekoppelt. Der Tankschwingkreis 410 weist einen Schwingkondensator 418, eine Schwinginduktivität 420 und eine magnetische Induktivität 422 des Transformators 412 auf. Der Schwingkondensator 418 und die Schwinginduktivität 420 sind vom gemeinsamen Knoten C elektrisch in Reihe zu der magnetischen Induktivität 422 und zum Transformator 412 gekoppelt. Die magnetische Induktivität 422 ist elektrisch parallel mit der Primärwicklung des Transformators 412 von der Schwinginduktivität 420 zum negativen Eingangsanschluss gekoppelt.
  • Die Dioden 414 weisen einzelne Anoden auf, die elektrisch mit den entgegengesetzten Enden der Sekundärwicklung des Transformators 412 gekoppelt sind, und weisen außerdem einzelne Kathoden auf, die elektrisch mit einem positiven Ausgangsanschluss gekoppelt sind. Der Ausgangskondensator 416 ist elektrisch vom positiven Ausgangsanschluss zu einem negativen Ausgangsanschluss gekoppelt, der elektrisch mit einem Mittelabgriff an der Sekundärwicklung des Transformators 412 gekoppelt ist.
  • In einigen Ausführungsformen ist ein Eingang der LLC-Wandlerschaltung von 4B elektrisch mit einem Ausgang der Totem-Pole-Leistungsfaktorkorrekturschaltung (Totem-Pole-PFC-Schaltung) von 4A gekoppelt. Anders ausgedrückt sind Vin von 4B und Vout von 4A identisch. In alternativen Ausführungsformen ist der Eingang der LLC-Wandlerschaltung von 4B elektrisch mit einem Ausgang einer Vollwellen-Gleichrichterschaltung oder einer anderen geeigneten Wechselstrom/Gleichstrom-Stromwandlerschaltung (AC/DC-Stromwandlerschaltung) gekoppelt.
  • Es wird Bezug genommen auf 5, in der eine Ansicht des Oberseiten-Layouts 500 einiger Ausführungsformen der 3D-Halbleiterstruktur von 2 dargestellt ist. Die Ansicht des Oberseiten-Layouts 500 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner kann die Querschnittsansicht 200 von 2 beispielsweise entlang der Linie A-A' in 5 aufgenommen sein.
  • Der erste und der zweite IC-Die 104, 106 haben eine quadratische Oberseitengeometrie. In alternativen Ausführungsformen hat der erste IC-Die 104 eine andere geeignete Oberseitengeometrie und/oder hat der zweite IC-Die 106 eine andere geeignete Oberseitengeometrie. Ferner ist der zweite IC-Die 106 kleiner als der erste IC-Die 104, so dass ein oberseitiger Abschnitt des ersten IC-Die 104 freiliegt. Die Drähte 218, die als Kontaktinseln dienen, sind in diesem freiliegenden oberseitigen Abschnitt angeordnet oder erstrecken sich anderweitig in diesen, um die Anschlüsse der 3D-Halbleiterstruktur auszubilden oder anderweitig elektrisch mit diesen zu koppeln. Diese Anschlüsse umfassen den Low-Side Eingangsanschluss TLI, den High-Side-Eingangsanschluss THI, den Ausgangsanschluss TO, den Low-Side-Anschluss TL und den High-Side-Anschluss TH.
  • Es wird Bezug genommen auf 6, in der eine Querschnittsansicht 600 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 2 dargestellt ist, in der sich die erste Halbleitervorrichtung 102a in der Mitte des ersten IC-Die 104 befindet. Demzufolge sind die erste und die zweite Halbleitervorrichtung 102a, 102b ausgerichtet und weisen die Drähte 218 und die Durchkontaktierungen 216 ein anderes Layout auf.
  • Es wird Bezug genommen auf 7, in der eine Ansicht des Oberseiten-Layouts 700 einiger Ausführungsformen der 3D-Halbleiterstruktur von 6 dargestellt ist. Die Ansicht des Oberseiten-Layouts 700 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner sind in der Ansicht des Oberseiten-Layouts 700 die Drähte 218 der zweiten Interconnect-Struktur 116 an den Höckern 120 in gestrichelten Linien dargestellt. Die Querschnittsansicht 600 von 6 kann beispielsweise entlang der Linie B-B' in 7 aufgenommen sein.
  • Es wird Bezug genommen auf 8, in der eine Querschnittsansicht 800 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 2 dargestellt ist, in der der erste und der zweite IC-Die 104, 106 einen ersten Dichtring 802 bzw. einen zweiten Dichtring 804 aufweisen. Der erste Dichtring 802 erstreckt sich in einem geschlossenen Pfad entlang eines Umfangs der ersten IC-Die 104, sodass er die erste Halbleitervorrichtung 102a umgibt. In gleicher Weise erstreckt sich der zweite Dichtring 804 in einem geschlossenen Pfad entlang eines Umfangs der zweiten IC-Die 106, sodass er die zweite Halbleitervorrichtung 102b umgibt.
  • Der erste und der zweite IC-Die 104, 106 können in großer Stückzahl auf entsprechenden Wafern hergestellt werden. Beispielsweise kann sich der erste IC-Die 104 in einer Gitterstruktur auf dem entsprechenden Wafer wiederholen. So können der erste und der zweite IC-Die 104, 106 einem Vereinzelungsprozess unterzogen werden, bei dem eine Chipsäge einzelne Exemplare des ersten und des zweiten IC-Die 104, 106 voneinander trennt. Der erste und der zweite Dichtring 802, 804 sorgen während des Vereinzelungsprozesses für eine Spannungsentlastung, die Rissbildung und andere schädliche Auswirkungen des Vereinzelungsprozesses verhindern kann.
  • Der erste und der zweite Dichtring 802, 804 umfassen einzelne leitfähige Wände 806 und einzelne Halbleiter-Durchkontaktierungen 808. Die leitfähigen Wände 806 und die Halbleiter-Durchkontaktierungen 808 erstrecken sich seitlich in einzelnen geschlossenen Pfaden entlang der Umfänge der entsprechenden IC-Dies (z.B. des ersten IC-Die 104 und/oder des zweiten IC-Die 106). Ferner sind die leitfähigen Wände 806 jeweils von den Halbleiter-Durchkontaktierungen 808 umgeben.
  • Die leitfähigen Wände 806 werden durch die Drähte 218 bzw. die Durchkontaktierungen 216 der ersten und der zweiten Interconnect-Struktur 110,116 ausgebildet. Ferner erstrecken sich die leitfähigen Wände 806 jeweils vertikal durch die erste und die zweite Interconnect-Struktur 110,116. Die Halbleiter-Durchkontaktierungen 808 entsprechen Gräben, die mit Auskleidungen für Durchkontaktierungen 810 ausgekleidet sind. Die Halbleiter-Durchkontaktierungen 808 erstrecken sich vertikal durch die erste bzw. die zweite Halbleiterschicht 124, 128 und vertikal durch die erste bzw. die zweite Interconnect-Struktur 110, 116. Ferner erstrecken sich die Halbleiter-Durchkontaktierungen 808 vertikal in das erste bzw. das zweite Trägersubstrat 122, 126. Die Halbleiter-Durchkontaktierung 808 des zweiten IC-Die 106 ist mit der Klebeschicht 118 ausgefüllt, und die Halbleiter-Durchkontaktierung 808 des ersten IC-Die 104 ist nicht mit der Klebeschicht 118 ausgefüllt.
  • Es wird Bezug genommen auf 9, in der eine Ansicht des Oberseiten-Layouts 900 einiger Ausführungsformen der 3D-Halbleiterstruktur von 8 dargestellt ist. Die Ansicht des Oberseiten-Layouts 900 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner kann die Querschnittsansicht 800 von 8 beispielsweise entlang der Linie A-A' in 9 aufgenommen sein.
  • Es wird Bezug genommen auf 10, in der eine Querschnittsansicht 1000 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8 dargestellt ist, in der sich die erste Halbleitervorrichtung 102a in der Mitte des ersten IC-Die 104 befindet. Demzufolge sind die erste und die zweite Halbleitervorrichtung 102a, 102b ausgerichtet und weisen die Drähte 218 und die Durchkontaktierungen 216 ein anderes Layout auf.
  • Es wird Bezug genommen auf 11, in der eine Ansicht des Oberseiten-Layouts 1100 einiger Ausführungsformen der 3D-Halbleiterstruktur von 10 dargestellt ist. Die Ansicht des Oberseiten-Layouts 1100 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner sind in der Ansicht des Oberseiten-Layouts 1100 die Drähte 218 der zweiten Interconnect-Struktur 116 an den Höckern 120 in gestrichelten Linien dargestellt. Die Querschnittsansicht 1000 von 10 kann beispielsweise entlang der Linie B-B' in 11 aufgenommen sein.
  • Es wird Bezug genommen auf 12, in der eine Querschnittsansicht 1200 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8 dargestellt ist, in der die Halbleiter-Durchkontaktierungen 808 weggelassen wurden.
  • Es wird Bezug genommen auf 13, in der eine Querschnittsansicht 1300 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 8 dargestellt ist, in der sich die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 eine durchgängige leitfähige Schicht 1302 mit einem Draht der zweiten Interconnect-Struktur 116 teilt. Ferner bedeckt die Auskleidung für Durchkontaktierungen 810 des zweiten Dichtrings 804 die durchgängige leitfähige Schicht 1302 an der Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 und/oder kleidet diese aus. Die durchgängige leitfähige Schicht 1302 kann beispielsweise aus einem Metall oder dergleichen bestehen oder ein solches umfassen.
  • Der durch die durchgängige leitfähige Schicht 1302 ausgebildete Draht ist elektrisch mit dem Ausgangsanschluss TO gekoppelt, wobei die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 elektrisch mit dem Ausgangsanschluss TO gekoppelt ist. Ferner erstreckt sich die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 zum zweiten Trägersubstrat 126, wodurch das zweite Trägersubstrat 126 ebenfalls elektrisch mit dem Ausgangsanschluss TO gekoppelt ist. Wie vorstehend bereits erwähnt, kann eine derartige elektrische Kopplung einen Backgating-Effekt mindern, der andernfalls auftreten würde, wenn das zweite Trägersubstrat 126 mit der gleichen Vorspannung wie das erste Trägersubstrat 122 vorgespannt wäre. Ferner kann, wie nachstehend noch zu ersehen sein wird, die Verwendung der Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 zum elektrischen Koppeln des zweiten Trägersubstrats 126 mit dem Ausgangsanschluss TO einen Drahtbond einsparen, der andernfalls für eine solche elektrische Kopplung sorgen würde.
  • Während die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 und ein Draht der zweiten Interconnect-Struktur 116 dahingehend beschrieben werden, dass sie sich die durchgängige leitfähige Schicht 1302 teilen, sind in alternativen Ausführungsformen auch separate leitfähige Schichten denkbar. Ferner kann, auch wenn die Auskleidung für Durchkontaktierungen 810 des zweiten Dichtrings 804 und die dielektrische Interconnect-Schicht 220 der zweiten Interconnect-Struktur 116 als voneinander getrennt beschrieben werden, die Auskleidung für Durchkontaktierungen 810 des zweiten Dichtrings 804 in alternativen Ausführungsformen Teil der dielektrischen Interconnect-Schicht 220 der zweiten Interconnect-Struktur 116 sein.
  • Es wird Bezug genommen auf 14, in der eine Ansicht des Oberseiten-Layouts 1400 einiger Ausführungsformen der 3D-Halbleiterstruktur von 13 dargestellt ist. Die Ansicht des Oberseiten-Layouts 1400 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner ist die durchgängige leitfähige Schicht 1302, die die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 bildet, in gestrichelten Linien dargestellt. Die Querschnittsansicht 1300 von 13 kann beispielsweise entlang der Linie A-A' in 14 aufgenommen sein.
  • Es wird Bezug genommen auf 15, in der eine Querschnittsansicht 1500 einiger alternativer Ausführungsformen der 3D-Halbleiterstruktur von 13 dargestellt ist, in der sich die erste Halbleitervorrichtung 102a in der Mitte des ersten IC-Die 104 befindet. Demzufolge sind die erste und die zweite Halbleitervorrichtung 102a, 102b ausgerichtet und weisen die Drähte 218 und die Durchkontaktierungen 216 ein anderes Layout auf.
  • Es wird Bezug genommen auf 16, in der eine Ansicht des Oberseiten-Layouts 1600 einiger Ausführungsformen der 3D-Halbleiterstruktur von 15 dargestellt ist. Die Ansicht des Oberseiten-Layouts 1600 ist an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 aufgenommen, um die Drähte 218 der ersten Interconnect-Struktur 110 zu zeigen, die als Kontaktinseln dienen. Ferner sind in der Ansicht des Oberseiten-Layouts 1600 die Drähte 218 der zweiten Interconnect-Struktur 116 an den Höckern 120 in gestrichelten Linien dargestellt. Die Querschnittsansicht 1500 von 15 kann beispielsweise entlang der Linie B-B' in 16 aufgenommen sein.
  • Es wird Bezug genommen auf 17, in der eine Querschnittsansicht 1700 einiger Ausführungsformen der 3D-Halbleiterstruktur von 8 dargestellt ist, in der der erste und der zweite IC-Die 104, 106 über einem Interposer-Die 1702 (oder kurz Interposer 1702) liegen und an diesen gebondet sind. In einigen Ausführungsformen verbindet ein Klebstoff den ersten IC-Die 104 mit dem Interposer-Die 1702. Außerdem sind der erste und der zweite IC-Dies 104, 106 von einer Formmasse 1704 umgeben.
  • Der Interposer-Die 1702 weist ein Interposer-Substrat 1706, mehrere Interconnect-Elemente 1708 und mehrere Substrat-Durchkontaktierungen 1710 auf. Die Interconnect-Elemente 1708 liegen über bzw. unter dem Interposer-Substrat 1706 in entsprechenden dielektrischen Interconnect-Schichten 1712. Die Substrat-Durchkontaktierungen 1710 erstrecken sich durch das Interposer-Substrat 1706 jeweils von den Interconnect-Elementen 1708, die über dem Interposer-Substrat 1706 liegen, jeweils zu den Interconnect-Elementen 1708, die unter dem Interposer-Substrat 1706 liegen. Auch wenn nur eine Ebene von Interconnect-Elementen 1708 dargestellt ist, die über dem Interposer-Substrat 1706 liegt, sind auch mehrere Ebenen von Interconnect-Elementen denkbar. In ähnlicher Weise sind, auch wenn nur eine Ebene von Interconnect-Elementen 1708 dargestellt ist, die unter dem Interposer-Substrat 1706 liegt, auch mehrere Ebenen von Interconnect-Elementen denkbar.
  • Die Interconnect-Elemente 1708 sind leitfähig und können beispielsweise aus Metall und/oder (einem) anderen geeigneten leitfähigen Material(ien) bestehen oder diese(s) umfassen. Ferner können die Interconnect-Elemente 1708 beispielsweise Drähte, Durchkontaktierungen, Kontaktinseln oder eine beliebige Kombination davon sein oder umfassen. In einigen Ausführungsformen, in denen mehrere Ebenen von Interconnect-Elementen über oder unter dem Interposer-Substrat 1706 liegen, wechseln die Ebenen zwischen Durchkontaktierungsebenen und Drahtebenen, ähnlich wie bei den Drähten 218 und den Durchkontaktierungen 216. Die Substrat-Durchkontaktierungen 1710 sind leitfähig und können beispielsweise aus Metall und/oder (einem) anderen geeigneten leitfähigen Material(ien) bestehen oder diese(s) umfassen. Ferner können, auch wenn dies nicht dargestellt ist, dielektrische Schichten die Substrat-Durchkontaktierungen 1710 vom Interposer-Substrat 1706 trennen. Das Interposer-Substrat 1706 kann beispielsweise ein Bulk-Silizium-Substrat und/oder ein anderes geeignetes Substrat sein oder umfassen.
  • Mehrere Drahtbonds 1714 befinden sich in der Formmasse 1704. Ein Substratdrahtbond 1714s der Drahtbonds 1714 erstreckt sich von einer Kontaktinsel an einem Ausgang der durch die erste und die zweite Halbleitervorrichtung 102a, 102b ausgebildeten Halbbrückenschaltung zum zweiten Trägersubstrat 126. Wie bereits erwähnt, kann dies den Backgating-Effekt mindern. Ein übriger Teil der Drahtbonds 1714 erstreckt sich jeweils vom Interposer-Die 1702 jeweils zu den Kontaktinseln der Halbbrückenschaltung. Wie bereits erwähnt, entsprechen die Kontaktinseln den Drähten 218 an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110. Durchgezogene Abschnitte der Drahtbonds 1714 befinden sich in der Querschnittsansicht 1700 von 17 und gestrichelte Abschnitte der Drahtbonds 1714 liegen außerhalb der Querschnittsansicht 1700 von 17 und erstrecken sich nicht durch den zweiten IC-Die 106.
  • Es wird Bezug genommen auf 18, in der eine Querschnittsansicht 1800 einiger Ausführungsformen der 3D-Halbleiterstruktur von 17 dargestellt ist, in der der Interposer-Die 1702 über einem zweiten Interposer-Die 1802 (oder kurz zweiter Interposer 1802) liegt und an diesen gebondet ist. Ferner liegt ein dritter IC-Die 1804 über dem zweiten Interposer-Die 1802 und ist an diesen gebondet. Der dritte IC-Die 1804 und der Interposer-Die 1702 sind an den zweiten Interposer-Die 1802 durch zweite Höcker 1806 gebondet. Die zweiten Höcker 1806 sind leitfähig und koppeln auch den dritten IC-Die 1804 und den Interposer-Die 1702 elektrisch mit dem zweiten Interposer-Die 1802.
  • Der zweite Interposer-Die 1802 weist mehrere leitfähige Elemente (nicht gezeigt) auf, die Leiterbahnen 1808 bilden (von denen nur eine gezeigt ist), die den dritten IC-Die 1804 elektrisch mit dem ersten IC-Die 104 und/oder dem zweiten IC-Die 106 koppeln. Die leitfähigen Elemente können beispielsweise Drähte, Durchkontaktierungen, Kontaktinseln und so weiter sein. Der dritte IC-Die 1804 kann beispielsweise eine Eingangs-/Ausgangsschaltung, eine Gate-Treiberschaltung, eine Schaltung zur elektrostatischen Entladung (ESD-Schaltung), eine andere geeignete Schaltung oder eine beliebige Kombination davon sein oder diese umfassen. Die ESD-Schaltung kann beispielsweise die erste und die zweite Halbleitervorrichtung 102a, 102b gegen ESD-Ereignisse schützen. Die Gate-Treiberschaltung kann beispielsweise ein Signal an eine Gate-Elektrode der ersten Halbleitervorrichtung 102a und/oder ein Signal an eine Gate-Elektrode der zweiten Halbleitervorrichtung 102b bereitstellen. Der E/A-Schaltkreis kann beispielsweise einen Ausgang der Halbbrückenschaltung, die durch die erste und die zweite Halbleitervorrichtung ausgebildet wird, empfangen.
  • Auch wenn in 17 und 18 der erste und der zweite IC-Die 104, 106 gemäß den Ausführungsformen von 8 eingerichtet sind, können der erste und der zweite IC-Die 104, 106 alternativ auch gemäß den Ausführungsformen einer der 1, 2, 6, 10, 12, 13 und 15 eingerichtet sein. In alternativen Ausführungsformen, in denen der erste und der zweite IC-Die 104, 106 gemäß den Ausführungsformen von 13 oder 15 eingerichtet sind, kann der Substratdrahtbond 1714s weggelassen werden. Die Halbleiter-Durchkontaktierung 808 des zweiten IC-Die 106 stellt die elektrische Kopplung her, die der Substratdrahtbond 1714s sonst herstellen würde.
  • Es wird Bezug genommen auf 19-29, die eine Reihe von Querschnittsansichten 1900-2900 einiger Ausführungsformen eines Verfahrens zum Herstellen einer 3D-Halbleiterstruktur für Halbleitervorrichtungen mit breiter Bandlücke zeigen. Das Verfahren kann beispielsweise verwendet werden, um die 3D-Halbleiterstruktur von 18 oder eine andere geeignete Halbleiterstruktur auszubilden.
  • Wie durch die Querschnittsansicht 1900 von 19 dargestellt, wird ein erster IC-Die 104 auf einem ersten Substrat 108, das ein Wafer ist, wiederholt ausgebildet. Es ist zu beachten, dass nur ein einzelnes Exemplar des ersten IC-Die 104 abgebildet ist. Das erste Substrat 108 weist ein erstes Trägersubstrat 122, eine Pufferschicht 208 und eine erste Halbleiterschicht 124 auf. Die Pufferschicht 208 liegt über dem ersten Trägersubstrat 122, und die erste Halbleiterschicht 124 liegt über der Pufferschicht 208.
  • Die erste Halbleiterschicht 124 weist eine Kanalschicht 202 und eine Sperrschicht 204 auf. Die Kanalschicht 202 und die Sperrschicht 204 berühren sich direkt an einem Heteroübergang und sind Halbleiterschichten mit verschiedenen Bandlücken. Ferner nimmt die Kanalschicht 202 ein 2D-Trägergas 206 auf. In einigen Ausführungsformen besteht die Kanalschicht 202 aus GaN oder umfasst dieses und besteht die Sperrschicht 204 aus AlGaN oder umfasst dieses, oder umgekehrt. In alternativen Ausführungsformen besteht die Kanalschicht 202 aus einem anderen geeigneten Material mit breiter Bandlücke oder umfasst dieses und/oder besteht die Sperrschicht 204 aus einem anderen geeigneten Material mit breiter Bandlücke oder umfasst dieses. Ein Material mit breiter Bandlücke kann beispielsweise ein Halbleitermaterial sein, dessen Bandlücke größer ist als die Bandlücke von Silizium oder dergleichen und/oder dessen Bandlücke größer ist als etwa 2 eV oder ein anderer geeigneter Wert.
  • Eine erste Interconnect-Struktur 110 liegt über dem ersten Substrat 108. Die erste Interconnect-Struktur 110 weist mehrere Durchkontaktierungen 216 und mehrere Drähte 218 auf, die in einer dielektrischen Interconnect-Schicht 220 gestapelt sind. Die Durchkontaktierungen 216 sind in mehreren Durchkontaktierungsebenen gruppiert und die Drähte 218 sind in mehreren Drahtebenen gruppiert. Draht- und die Durchkontaktierungsebenen sind abwechselnd gestapelt. Ferner können Drähte auf der obersten Drahtebene auch als Kontaktinseln betrachtet werden und beispielsweise ein Oberseiten-Layout wie in 9 haben.
  • Der erste IC-Die 104 weist eine leitfähige Wand 806 und eine erste Halbleitervorrichtung 102a auf. Die leitfähige Wand 806 wird durch die Drähte 218 und die Durchkontaktierungen 216 ausgebildet und erstreckt sich seitlich in einem geschlossenen Pfad entlang eines Umfangs des ersten IC-Die 104. Die leitfähige Wand 806 kann beispielsweise eine obere Anordnung haben, wie sie für ihr Gegenstück in 9 dargestellt ist. Die erste Halbleitervorrichtung 102a liegt zwischen dem ersten Substrat 108 und der ersten Interconnect-Struktur 110 und weist ein Paar Source/Drain-Elektroden 210, eine Gate-Elektrode 212 und eine Deckschicht 214 auf. Die Gate-Elektrode 212 liegt zwischen den Source-/Drain-Elektroden 210, und die Deckschicht 214 trennt die Gate-Elektrode 212 von der ersten Halbleiterschicht 124.
  • Wie durch die Querschnittsansicht 2000 von 20 dargestellt, wird eine Halbleiter-Durchkontaktierung 808 am ersten IC-Die 104 ausgebildet. Die Halbleiter-Durchkontaktierung 808 entspricht einem Graben, der von einer Auskleidung für Durchkontaktierungen 810 ausgekleidet ist, und erstreckt sich vertikal durch die erste Interconnect-Struktur 110 und die erste Halbleiterschicht 124 zum ersten Trägersubstrat 122. Ferner erstreckt sich die Halbleiter-Durchkontaktierung 808 seitlich in einem geschlossenen Pfad entlang eines Umfangs des ersten IC-Die 104 und umgibt die leitfähige Wand 806. Die Halbleiter-Durchkontaktierung 808 kann beispielsweise ein Oberseiten-Layout haben, wie es für ihr Gegenstück in 9 dargestellt ist.
  • Zusammengenommen bilden die Halbleiter-Durchkontaktierung 808 und die leitfähige Wand 806 einen ersten Dichtring 802. Der erste Dichtring 802 kann für eine Spannungsentlastung sorgen und die Wahrscheinlichkeit einer Rissbildung verringern, während die einzelnen Exemplare des ersten IC-Die 104 voneinander getrennt werden. Ein solches Trennen kann beispielsweise mit einer Chipsäge oder dergleichen durchgeführt werden.
  • Wie durch die Querschnittsansicht 2100 von 21 dargestellt, ist ein zweiter IC-Die 106 auf einem zweiten Substrat 114, das ein Wafer ist, wiederholt ausgebildet. Es ist zu beachten, dass nur ein einzelnes Exemplar des zweiten IC-Die 106 abgebildet ist. Das zweite Substrat 114 weist ein zweites Trägersubstrat 126, eine Pufferschicht 208 und eine zweite Halbleiterschicht 128 auf. Die zweite Halbleiterschicht 128 liegt über dem zweiten Trägersubstrat 126 und ist genau wie die erste Halbleiterschicht 124, die unter Bezugnahme auf 19 beschrieben wird. So weist die zweite Halbleiterschicht 128 eine Kanalschicht 202 und eine Sperrschicht 204 auf, und die Kanalschicht 202 nimmt ein 2D-Trägergas 206 auf. Die Pufferschicht 208 trennt die zweite Halbleiterschicht 128 von dem zweiten Trägersubstrat 126
  • Eine zweite Interconnect-Struktur 116 liegt über dem zweiten Substrat 114 und ist genau wie die erste Interconnect-Struktur 110, die unter Bezugnahme auf 19 beschrieben wird. So weist die erste Interconnect-Struktur 116 mehrere Durchkontaktierungen 216 und mehrere Drähte 218 auf, die in einer dielektrischen Interconnect-Schicht 220 gestapelt sind.
  • Der zweite IC-Die 106 weist eine leitfähige Wand 806 und eine zweite Halbleitervorrichtung 102b auf. Die leitfähige Wand 806 wird durch die Drähte 218 und die Durchkontaktierungen 216 ausgebildet und erstreckt sich seitlich in einem geschlossenen Pfad entlang eines Umfangs des zweiten IC-Die 106. Die leitfähige Wand 806 kann beispielsweise ein Oberseiten-Layout haben, wie es für ihr Gegenstück in 9 dargestellt ist. Die zweite Halbleitervorrichtung 102b liegt zwischen der zweiten Interconnect-Struktur 116 und dem zweiten Substrat 114 und ist genau wie die erste Halbleitervorrichtung 102a, die unter Bezugnahme auf 19 beschrieben wird. So weist die zweite Halbleitervorrichtung 102b ein Paar Source/Drain-Elektroden 210, eine Gate-Elektrode 212 und eine Deckschicht 214 auf.
  • Wie durch die Querschnittsansicht 2200 von 22 dargestellt, ist eine Halbleiter-Durchkontaktierung 808 am zweiten IC-Die 106 ausgebildet. Die Halbleiter-Durchkontaktierung 808 ist genau wie unter Bezugnahme auf 20 beschrieben und entspricht somit einem Graben, der mit einer Auskleidung für Durchkontaktierungen 810 ausgekleidet ist. Die Halbleiter-Durchkontaktierung 808 erstreckt sich vertikal durch die zweite Interconnect-Struktur 116 und die zweite Halbleiterschicht 128 zum zweiten Trägersubstrat 126. Ferner erstreckt sich die Halbleiter-Durchkontaktierung 808 seitlich in einem geschlossenen Pfad entlang eines Umfangs des zweiten IC-Die 106 und umgibt die leitfähige Wand 806. Die Halbleiter-Durchkontaktierung 808 kann beispielsweise ein Oberseiten-Layout haben, wie es für ihr Gegenstück in 9 dargestellt ist.
  • Zusammengenommen bilden die Halbleiter-Durchkontaktierung 808 und die leitfähige Wand 806 einen zweiten Dichtring 804. Der zweite Dichtring 804 kann für eine Spannungsentlastung sorgen und die Wahrscheinlichkeit einer Rissbildung verringern, während die einzelnen Exemplare des zweiten IC-Die 106 voneinander getrennt werden. Ein solches Trennen kann beispielsweise mit einer Chipsäge oder dergleichen durchgeführt werden.
  • Wie durch die Querschnittsansicht 2300 von 23 dargestellt, wird ein Vereinzelungsprozess durchgeführt, um einzelne Exemplare des zweiten IC-Die 106 voneinander zu trennen. Der Vereinzelungsprozess umfasst das Schneiden der Halbleiterstruktur von 22 entlang der Ritzlinien zwischen den Instanzen des zweiten IC-Die 106 mit einer Chipsäge. Während des Schneidens schützt der zweite Dichtring 804 das Innere des zweiten IC-Die 106 vor Rissbildung.
  • Wie in der Querschnittsansicht 2400 von 24 dargestellt, ist der zweite IC-Die 106 vertikal umgedreht und über dem ersten IC-Die 104 von 20 angeordnet und an diesen gebondet. Das Bonden wird mit einer Bondstruktur 112 erreicht, die eine Klebeschicht 118 und mehrere Höcker 120 aufweist. Die Klebeschicht 118 ist dielektrisch, während die Höcker 120 leitfähig sind. Die Höcker 120 sind in die Klebeschicht 118 eingebettet und koppeln den zweiten IC-Die 106 elektrisch mit dem ersten IC-Die 104. Die Klebeschicht 118 und die Höcker 120 befestigen den zweiten IC-Die 106 physisch an dem ersten IC-Die 104.
  • Da der erste IC-Die 1902 den Vereinzelungsprozess erst noch durchlaufen muss, bleiben die einzelnen Exemplare des ersten IC-Die 104 verbunden und entspricht das erste Substrat 108 einem Wafer. So kann das Verfahren als CoW-Herstellungsprozess bezeichnet werden. In alternativen Ausführungsformen durchläuft der erste IC-Die 104 gleichzeitig mit dem zweiten IC-Die 106 den Vereinzelungsprozess, wodurch das durchgeführte Verfahren als WoW-Herstellungsprozess charakterisiert werden kann.
  • In einigen Ausführungsformen koppeln die Höcker 120 und die erste und die zweite Interconnect-Struktur 110, 116 elektrisch die erste und die zweite Halbleitervorrichtung 102a, 102b, um eine Halbbrückenschaltung auszubilden, bei der die erste und die zweite Halbleitervorrichtung 102a, 102b einem Low-Side-Transistor und einem High-Side-Transistor oder umgekehrt entsprechen. Da sich der High-Side- und der Low-Side-Transistor auf getrennten Substraten befinden (z.B. dem ersten und dem zweiten Substrat 108, 114), können die Substrate verschiedene Vorspannungen aufweisen, um den Backgating-Effekt zu mindern. Da die elektrische Kopplung zwischen dem High-Side- und dem Low-Side-Transistor über die Bondstruktur 112 erfolgt, wird das Drahtbonden zwischen High-Side- und Low-Side-Transistor vermieden und sind die Leiterbahnen zwischen High-Side- und Low-Side-Transistor kurz. Daher sind die parasitäre Induktivität und das Klingeln gering. Zusammengenommen kann Vorstehendes zu einer hohen Leistung führen.
  • Da der High-Side- und der Low-Side-Transistor vertikal gestapelt sind, ist die von der Halbbrückenschaltung belegte Fläche klein. Da die Halbbrückenschaltung durch einen CoW-Herstellungsprozess, einen WoW-Herstellungsprozess oder dergleichen ausgebildet werden kann. Solche Herstellungsverfahren vereinfachen die Herstellung der Halbbrückenschaltung. Zusammengenommen kann Vorstehendes zu niedrigen Kosten und hohen Produktionserträgen führen.
  • Wie durch die Querschnittsansicht 2500 von 25 dargestellt, wird ein Vereinzelungsprozess durchgeführt, um einzelne Exemplare des ersten IC-Die 104 voneinander zu trennen. Der Vereinzelungsprozess umfasst das Schneiden der Halbleiterstruktur von 24 entlang der Ritzlinien zwischen den Instanzen des ersten IC-Die 104 mit einer Chipsäge. Während des Schneidens schützt der erste Dichtring 802 das Innere des ersten IC-Die 104 vor Rissbildung.
  • Wie in der Querschnittsansicht 2600 von 26 dargestellt, sind der erste und der zweite IC-Die 104, 106 über einem Interposer-Die 1702 (oder kurz Interposer 1702) angeordnet und an diesen gebondet. In einigen Ausführungsformen verbindet ein Klebstoff den ersten IC-Die 104 mit dem Interposer-Die 1702.
  • Der Interposer-Die 1702 wiederholt sich über ein Interposer-Substrat 1706, das ein Wafer ist. Es ist zu beachten, dass nur ein einzelnes Exemplar des Interposer-Die 1702 abgebildet ist. Ferner weist der Interposer-Die 1702 mehrere Interconnect-Elemente 1708 und mehrere Substrat-Durchkontaktierungen 1710 auf. Die Interconnect-Elemente 1708 liegen über bzw. unter dem Interposer-Substrat 1706 in entsprechenden dielektrischen Interconnect-Schichten 1712. Die Substrat-Durchkontaktierungen 1710 erstrecken sich durch das Interposer-Substrat 1706 jeweils von den Interconnect-Elementen 1708, die über dem Interposer-Substrat 1706 liegen, jeweils zu den Interconnect-Elementen 1708, die unter dem Interposer-Substrat 1706 liegen. Die Interconnect-Elemente 1708 können beispielsweise Drähte, Durchkontaktierungen, Kontaktinseln oder dergleichen oder eine beliebige Kombination davon sein.
  • Ebenfalls in der Querschnittsansicht 2600 von 26 sind mehrere Drahtbindungen 1714 ausgebildet. Ein Substratdrahtbond 1714s der Drahtbonds 1714 erstreckt sich von einer Kontaktinsel an einem Ausgang der durch die erste und die zweite Halbleitervorrichtung 102a, 102b ausgebildeten Halbbrückenschaltung zum zweiten Trägersubstrat 126. Wie bereits erwähnt, kann dies den Backgating-Effekt mindern. Ferner erstreckt sich ein übriger Teil der Drahtbonds 1714 jeweils vom Interposer-Die 1702 jeweils zu den Kontaktinseln der Halbbrückenschaltung. Es ist zu beachten, dass die Kontaktinseln den Drähten 218 an einer Grenzfläche zwischen den Höckern 120 und der ersten Interconnect-Struktur 110 entsprechen.
  • Wie ebenfalls durch die Querschnittsansicht 2700 von 27 dargestellt, wird eine Formmasse 1704 ausgebildet, die den ersten und den zweiten IC-Die 104, 106 umgibt. In einigen Ausführungsformen wird die Formmasse 1704 deckend auf das Interposer-Substrat 1706 aufgebracht und dann strukturiert, um die Formmasse 1704 von den Ritzlinien zu befreien, die die Instanzen des Interposer-Die 1702 auf dem Interposer-Substrat 1706 trennen. Das Strukturieren kann beispielsweise durch einen Photolithographie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess erfolgen.
  • Wie durch die Querschnittsansicht 2800 von 28 dargestellt, wird ein Vereinzelungsprozess durchgeführt, um einzelne Exemplare des Interposer-Die 1702 voneinander zu trennen. Der Vereinzelungsprozess umfasst das Schneiden der Halbleiterstruktur von 27 entlang der Ritzlinien zwischen den Instanzen des ersten Interposer-Die 1702 mit einer Chipsäge.
  • Wie in der Querschnittsansicht 2900 von 29 dargestellt, ist die Halbleiterstruktur von 28 über einem zweiten Interposer-Die 1802 (oder kurz: zweiter Interposer 1802) angeordnet und an diesen gebondet. Ferner ist ein dritter IC-Die 1804 über dem zweiten Interposer-Die 1802 angeordnet und an diesen gebondet. Der dritte IC-Die 1804 und der Interposer-Die 1702 sind an den zweiten Interposer-Die 1802 durch zweite Höcker 1806 gebondet. Die zweiten Höcker 1806 sind leitfähig und koppeln auch den dritten IC-Die 1804 und den Interposer-Die 1702 elektrisch mit dem zweiten Interposer-Die 1802.
  • Der zweite Interposer-Die 1802 weist mehrere leitfähige Elemente (nicht gezeigt) auf, die Leiterbahnen 1808 bilden (von denen nur eine gezeigt ist), die den dritten IC-Die 1804 elektrisch mit dem ersten IC-Die 104 und/oder dem zweiten IC-Die 106 koppeln. Die leitfähigen Elemente können beispielsweise Drähte, Durchkontaktierungen, Kontaktinseln und so weiter sein.
  • Obwohl 19-29 unter Bezugnahme auf ein Verfahren beschrieben werden, ist einzusehen, dass die in 19-29 gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern auch unabhängig getrennt von diesem Verfahren verwendet werden können. Obwohl 19-29 als eine Reihe von Handlungen beschrieben sind, kann die Reihenfolge der Handlungen in anderen Ausführungsformen geändert werden. Obwohl 19-29 als eine Reihe von Handlungen beschrieben sind, ist einzusehen, dass die Reihenfolge der Handlungen in anderen Ausführungsformen geändert werden kann. Ferner können in anderen Ausführungsformen auch Handlungen enthalten sein, die nicht abgebildet und/oder beschrieben sind.
  • Es wird Bezug genommen auf 30, in der ein Blockdiagramm einiger Ausführungsformen des Verfahrens der 19- 29 bereitgestellt ist.
  • Bei 3002 wird ein erster IC-Die auf einem ersten Substrat, das ein Wafer ist, wiederholt ausgebildet, wobei der erste IC-Die eine erste Halbleitervorrichtung aufweist, die auf dem ersten Substrat und teilweise durch ein erstes Halbleitermaterial mit breiter Bandlücke des ersten Substrats ausgebildet ist. Siehe beispielsweise 19 und 20. Das erste Halbleitermaterial mit breiter Bandlücke des ersten Substrats kann beispielsweise GaN oder dergleichen sein oder umfassen.
  • Bei 3004 wird ein zweiter IC-Die auf einem zweiten Substrat, das ein Wafer ist, wiederholt ausgebildet, wobei der zweite IC-Die eine zweite Halbleitervorrichtung auf dem zweiten Substrat aufweist und teilweise durch ein zweites Halbleitermaterial mit breiter Bandlücke des zweiten Substrats ausgebildet ist. Siehe beispielsweise 21 und 22. Das zweite Halbleitermaterial mit breiter Bandlücke des ersten Substrats kann beispielsweise GaN oder dergleichen sein oder umfassen.
  • Bei 3006 wird der zweite IC-Die vereinzelt, um die einzelnen Exemplare des zweiten IC-Die auf dem zweiten Substrat voneinander zu trennen. Siehe beispielsweise 23.
  • Bei 3008 wird der zweite IC-Die an den ersten IC-Die gebondet. Siehe beispielsweise 24.
  • Bei 3010 wird der erste IC-Die vereinzelt, um die einzelnen Exemplare des ersten IC-Die auf dem ersten Substrat voneinander zu trennen. Siehe beispielsweise 25.
  • Bei 3012 werden der erste und der zweite IC-Die an einen ersten Interposer-Die gebondet, wobei sich der erste Interposer-Die auf einem Interposer-Substrat wiederholt, das ein Wafer ist. Siehe beispielsweise 26.
  • Bei 3014 wird der erste Interposer-Die an den ersten IC-Die gebondet. Siehe beispielsweise 26.
  • Bei 3016 wird eine Formmasse ausgebildet, die über dem ersten Interposer-Die liegt und den ersten und den zweiten IC-Die umgibt. Siehe beispielsweise 27.
  • Bei 3018 wird der erste Interposer-Die vereinzelt, um die einzelnen Exemplare des ersten Interposer-Die auf dem Interposer-Substrat voneinander zu trennen. Siehe beispielsweise 28.
  • Bei 3020 werden der erste Interposer-Die und ein dritter IC-Die an einen zweiten Interposer-Die gebondet. Siehe beispielsweise 29.
  • Auch wenn das Blockdiagramm 3000 von 30 hier als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge dieser Handlungen oder Ereignisse nicht in einschränkendem Sinne auszulegen ist. Einige Handlungen können beispielsweise in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen neben denen eintreten, die in diesem Dokument veranschaulicht und/oder beschrieben werden. Ferner können nicht alle veranschaulichten Handlungen erforderlich sein, um eine(n) oder mehrere Aspekt(e) oder Ausführungsform(en) der in diesem Dokument enthaltenen Beschreibung zu implementieren, und eine oder mehrere der in diesem Dokument dargestellten Handlungen können in einer oder mehreren gesonderten Handlungen und/oder Phasen ausgeführt werden.
  • Es wird Bezug genommen auf 31-34, in denen eine Reihe von Querschnittsansichten 3100-3400 einiger alternativer Ausführungsformen des Verfahrens von 19-29 bereitgestellt werden, in denen die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 Metall umfasst. Das Verfahren kann beispielsweise dazu verwendet werden, alternative Ausführungsformen der 3D-Halbleiterstruktur von 18 auszubilden, bei denen der erste und der zweite IC-Die 104, 106 den Ausführungsformen von 13 oder anderen geeigneten Ausführungsformen entsprechen.
  • Wie in der Querschnittsansicht 3100 von 31 dargestellt, wird ein zweiter IC-Die 106 wie unter Bezugnahme auf die 21 und 22 beschrieben ausgebildet, mit der Ausnahme, dass die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 so ausgebildet ist, dass sie sich eine durchgängige leitfähige Schicht 1302 mit einem Draht der zweiten Interconnect-Struktur 116 teilt. Ferner bedeckt die Auskleidung für Durchkontaktierungen 810 die durchgängige leitfähige Schicht 1302 an der Halbleiter-Durchkontaktierung 808 und/oder kleidet diese aus. So kann ein Verfahren zum Ausbilden der Halbleiter-Durchkontaktierung 808 umfassen, die durchgängige leitfähige Schicht 1302 derart abzuscheiden, dass sie einen Graben auskleidet, der der Halbleiter-Durchkontaktierung 808 entspricht.
  • Die Halbleiter-Durchkontaktierung 808 erstreckt sich durch die zweite Halbleiterschicht 128 zum zweiten Trägersubstrat 126. So ist der von der durchgängigen leitfähigen Schicht 1302 ausgebildete Draht durch die Halbleiter-Durchkontaktierung 808 elektrisch mit dem zweiten Trägersubstrat 126 gekoppelt. Die durchgängige leitfähige Schicht 1302 kann beispielsweise ein Oberseiten-Layout wie in 14 gezeigt haben und/oder kann beispielsweise aus Metall oder dergleichen bestehen oder ein solches umfassen.
  • Wie in der Querschnittsansicht 3200 von 32 dargestellt, werden die in 19, 20, 23 und 24 beschriebenen Handlungen durchgeführt. Ein erster IC-Die 104 wird wie unter Bezugnahme auf 19 und 20 beschrieben ausgebildet. Ein Vereinzelungsprozess wird durchgeführt, um die einzelnen Exemplare des zweiten IC-Die 106 voneinander zu trennen, wie unter Bezugnahme auf 23 beschrieben. Der zweite IC-Die 106 ist vertikal umgedreht und über dem ersten IC-Die 104 angeordnet und an diesem gebondet, wie unter Bezugnahme auf 24 beschrieben.
  • Wie durch die Querschnittsansicht 3300 von 33 dargestellt, werden die unter Bezugnahme auf 25 und 26 beschriebenen Handlungen durchgeführt, mit der Ausnahme, dass der Substratdrahtbond 1714s nicht ausgebildet wird. Konkreter wird ein Vereinzelungsprozess durchgeführt, um die einzelnen Exemplare des ersten IC-Die 104 voneinander zu trennen, wie unter Bezugnahme auf 25 beschrieben. Der erste und der zweite IC-Die 104, 106 sind über einem Interposer-Die 1702 angeordnet und an diesen gebondet, wie unter Bezugnahme auf 26 beschrieben. Ferner werden mehrere Drahtbonds 1714, mit Ausnahme des Substratdrahtbonds 1714s, ausgebildet wie unter Bezugnahme auf 26 beschrieben.
  • Der Substratdrahtbond 1714s wird nicht ausgebildet, weil die Halbleiter-Durchkontaktierung 808 des zweiten Dichtrings 804 die elektrische Kopplung durchführt, die andernfalls durch den Substratdrahtbond 1714s durchgeführt würde. Wie bereits erwähnt, wird durch eine solche elektrische Kopplung das zweite Trägersubstrat 126 vorgespannt, um einen Backgating-Effekt zu verringern.
  • Wie in der Querschnittsansicht 3400 von 34 dargestellt, werden die unter Bezugnahme auf 27-29 beschriebenen Handlungen durchgeführt. Eine Formmasse 1704 wird ausgebildet, die den ersten und den zweiten IC-Die 104, 106 umgibt, wie unter Bezugnahme auf 27 beschrieben. Ein Vereinzelungsprozess wird durchgeführt, um die einzelnen Exemplare des Interposer-Die 1702 voneinander zu trennen, wie unter Bezugnahme auf 28 beschrieben. Der Interposer-Die 1702 und ein dritter IC-Die 1804 sind über einem zweiten Interposer-Die 1802 angeordnet und an diesen gebondet, wie unter Bezugnahme auf 29 beschrieben.
  • Obwohl 31-34 unter Bezugnahme auf ein Verfahren beschrieben werden, ist einzusehen, dass die in 31-34 gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern auch unabhängig getrennt von diesem Verfahren verwendet werden können. Obwohl 31-34 als eine Reihe von Handlungen beschrieben sind, kann die Reihenfolge der Handlungen in anderen Ausführungsformen geändert werden. Obwohl 31-34 als eine Reihe von Handlungen beschrieben sind, ist einzusehen, dass die Reihenfolge der Handlungen in anderen Ausführungsformen geändert werden kann. Ferner können in anderen Ausführungsformen auch Handlungen enthalten sein, die nicht abgebildet und/oder beschrieben sind.
  • In einigen Ausführungsformen stellt die vorliegende Offenbarung eine Halbleiterstruktur bereit, die aufweist: einen ersten IC-Die, der ein erstes Substrat und eine erste Halbleitervorrichtung, die auf dem ersten Substrat und teilweise von diesem gebildet ist, aufweist; einen zweiten IC-Die, der über dem ersten IC-Die liegt und ein zweites Substrat und eine zweite Halbleitervorrichtung, die auf dem zweiten Substrat und teilweise von diesem gebildet ist, aufweist; und eine Bondstruktur zwischen dem ersten und dem zweiten IC-Die, die den ersten und den zweiten IC-Die miteinander verbindet; wobei die erste und die zweite Halbleitervorrichtung Material der Gruppe III-V umfassen. In einigen Ausführungsformen liegen die erste und die zweite Halbleitervorrichtung zwischen dem ersten und dem zweiten Substrat. In einigen Ausführungsformen sind das erste und das zweite Substrat GaN-auf-Silizium-Substrate. In einigen Ausführungsformen weist das erste Substrat ein Halbleitersubstrat und eine Gruppe-III-V-Schicht zwischen dem Halbleitersubstrat und der Bondstruktur auf, wobei der erste IC-Die aufweist: eine Durchkontaktierung, die sich vertikal von der Bondstruktur durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt und die sich seitlich entlang eines Umfangs des ersten IC-Die in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt. In einigen Ausführungsformen weist das zweite Substrat ein zweites Halbleitersubstrat und eine zweite Gruppe-III-V-Schicht zwischen dem zweiten Halbleitersubstrat und der Bondstruktur auf, wobei der zweite IC-Die aufweist: eine zweite Durchkontaktierung, die sich vertikal von der Bondstruktur durch die zweite Gruppe-III-V-Schicht zum zweiten Halbleitersubstrat erstreckt und die sich seitlich entlang eines Umfangs des zweiten IC-Die in einem zweiten engen Pfad um die zweite Halbleitervorrichtung erstreckt. In einigen Ausführungsformen weist der erste IC-Die einen abwechselnden Stapel von Drähten und Durchkontaktierungen auf, die eine leitfähige Wand bilden, wobei sich die leitfähige Wand vertikal von der Bondstruktur bis auf gleiche Höhe mit der ersten Halbleitervorrichtung erstreckt und sich ferner seitlich entlang des Umfangs des ersten IC-Die in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt. In einigen Ausführungsformen weisen der erste und der zweite IC-Die eine erste bzw. eine zweite Interconnect-Struktur auf, die die Bondstruktur zwischen dem ersten und zweiten Substrat direkt kontaktieren und Leiterbahnen bilden, die die erste und die zweite Halbleitervorrichtung elektrisch miteinander koppeln, um eine Halbbrückenschaltung auszubilden.
  • In einigen Ausführungsformen umfasst die vorliegende Offenbarung: ein erstes Substrat; eine erste Halbleitervorrichtung und eine erste Interconnect-Struktur, die über dem ersten Substrat liegen, wobei die erste Halbleitervorrichtung auf dem ersten Substrat und teilweise von diesem gebildet ist und zwischen dem ersten Substrat und der ersten Interconnect-Struktur liegt; ein zweites Substrat, das über dem ersten Substrat und der ersten Interconnect-Struktur liegt; und eine zweite Halbleitervorrichtung und eine zweite Interconnect-Struktur, die unter dem zweiten Substrat liegen, wobei die zweite Halbleitervorrichtung zwischen dem zweiten Substrat und der zweiten Interconnect-Struktur liegt; wobei das erste und das zweite Substrat ein Halbleitermaterial mit breiter Bandlücke mit einer Bandlücke, die größer als die Bandlücke von Silizium ist, aufweisen. In einigen Ausführungsformen umfasst die Halbleiterstruktur ferner: einen Interposer, der unter dem ersten Substrat liegt; und einen Drahtbond, der sich vom Interposer zu einer Kontaktinsel der ersten Interconnect-Struktur erstreckt. In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine Formmasse auf, die über dem Interposer liegt und das erste Substrat, den Drahtbond und das zweite Substrat einkapselt. In einigen Ausführungsformen weist das zweite Substrat ein Halbleitersubstrat und eine unter dem Halbleitersubstrat liegende Halbleiterschicht auf, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke umfasst und teilweise die zweite Halbleitervorrichtung ausbildet und wobei die Halbleiterstruktur aufweist: einen Drahtbond, der sich von einer Kontaktinsel der ersten Interconnect-Struktur zum Halbleitersubstrat erstreckt. In einigen Ausführungsformen weist die Halbleiterstruktur ferner auf: einen Interposer, der unter dem ersten Substrat liegt und elektrisch mit der ersten und der zweiten Halbleitervorrichtung gekoppelt ist; und einen IC-Die auf dem Interposer, angrenzend an das erste Substrat, wobei der IC-Die über den Interposer elektrisch mit der ersten und der zweiten Halbleitervorrichtung gekoppelt ist. In einigen Ausführungsformen weist das erste Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Halbleiterschicht auf, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke aufweist und teilweise die erste Halbleitervorrichtung ausbildet, und wobei die Halbleiterschicht von der ersten Halbleitervorrichtung bis zu einer äußersten Seitenwand der Halbleiterschicht durchgängig ist. In einigen Ausführungsformen weist das zweite Substrat ein Halbleitersubstrat und eine unter dem Halbleitersubstrat liegende Halbleiterschicht auf, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke aufweist und teilweise die zweite Halbleitervorrichtung ausbildet und wobei die Halbleiterstruktur aufweist: eine Durchkontaktierung, die sich durch die zweite Interconnect-Struktur und die Halbleiterschicht zum Halbleitersubstrat erstreckt, wobei die Durchkontaktierung Metall umfasst.
  • In einigen Ausführungsformen stellt die vorliegende Offenbarung ein Verfahren zum Herstellen einer Halbleiterstruktur bereit, wobei das Verfahren umfasst: wiederholtes Ausbilden eines ersten IC-Die auf einem ersten Substrat, das ein Wafer ist, wobei der erste IC-Die eine erste Halbleitervorrichtung aufweist, die auf dem ersten Substrat und teilweise von diesem gebildet ist; Ausbilden eines zweiten IC-Die, der eine zweite Halbleitervorrichtung aufweist, die auf einem zweiten Substrat und teilweise von diesem gebildet ist; Bonden und elektrisches Koppeln des ersten und des zweiten IC-Die aneinander, während der zweite IC-Die über dem ersten IC-Die liegt; und Vereinzeln des ersten IC-Die, um die einzelnen Exemplare des ersten IC-Die voneinander zu trennen, wobei das Vereinzeln des ersten IC-Die nach dem Bonden durchgeführt wird; wobei die erste und die zweite Halbleitervorrichtung Material der Gruppe III-V umfassen. In einigen Ausführungsformen ist das zweite Substrat ein Wafer, auf dem sich der zweite IC-Die wiederholt, wobei das Verfahren ferner umfasst: Schneiden des zweiten Substrats, um die einzelnen Exemplare des zweiten IC-Die voneinander zu trennen, wobei das Schneiden vor dem Bonden durchgeführt wird. In einigen Ausführungsformen weist das erste Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Gruppe-III-V-Schicht auf, wobei das Verfahren ferner umfasst: Durchführen eines Ätzvorgangs in den ersten IC-Die, um einen Graben auszubilden, der sich vertikal durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt, und wobei sich der Graben seitlich in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt. In einigen Ausführungsformen weist das zweite Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Gruppe-III-V-Schicht auf, wobei das Verfahren ferner umfasst: Durchführen eines Ätzvorgangs in den zweiten IC-Die, um einen Graben auszubilden, der sich vertikal durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt, wobei sich der Graben seitlich in einem geschlossenen Pfad um die zweite Halbleitervorrichtung erstreckt; und Abscheiden einer Metallschicht, die den Graben auskleidet. In einigen Ausführungsformen umfasst das Verfahren ferner das Bonden des ersten IC-Die auf eine oberseitige Fläche eines Interposers, der sich auf einer dem zweiten IC-Die entgegengesetzten Seite des ersten IC-Die befindet; und Drahtbonden des Interposers an den ersten IC-Die. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer Formmasse, die den ersten und den zweiten IC-Die und die durch das Drahtbonden ausgebildeten Drahtbonds umschließt.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage für die Ausgestaltung oder Modifikation anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf diesem Gebiet der Technik sollten außerdem erkennen, dass derartige gleichwertige Konstruktionen nicht vom Wesen und Schutzbereich der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Modifikationen vornehmen können, ohne vom Wesen und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/358292 [0001]
    • US 63/412565 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: einen ersten integrierten Schaltkreis-Die (IC-Die), der ein erstes Substrat und eine erste Halbleitervorrichtung, die auf dem ersten Substrat und teilweise von diesem gebildet ist, aufweist; einen zweiten IC-Die, der über dem ersten IC-Die liegt und ein zweites Substrat und eine zweite Halbleitervorrichtung, die auf dem zweiten Substrat und teilweise von diesem gebildet ist, aufweist; und eine Bondstruktur zwischen dem ersten und dem zweiten IC-Die, die den ersten und den zweiten IC-Die miteinander verbindet; wobei die erste und die zweite Halbleitervorrichtung Material der Gruppe III-V umfassen.
  2. Halbleiterstruktur gemäß Anspruch 1, wobei die erste und die zweite Halbleitervorrichtung zwischen dem ersten und dem zweiten Substrat liegen.
  3. Halbleiterstruktur gemäß Anspruch 1 oder 2, wobei das erste und das zweite Substrat Galliumnitrid (GaN)-auf-Silizium-Substrate sind.
  4. Halbleiterstruktur gemäß einem der vorstehenden Ansprüche, wobei das erste Substrat ein Halbleitersubstrat und eine Gruppe-III-V-Schicht zwischen dem Halbleitersubstrat und der Bondstruktur aufweist und wobei der erste IC-Die aufweist: eine Durchkontaktierung, die sich vertikal von der Bondstruktur durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt und die sich seitlich entlang eines Umfangs des ersten IC-Die in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt.
  5. Halbleiterstruktur gemäß Anspruch 4, wobei das zweite Substrat ein zweites Halbleitersubstrat und eine zweite Gruppe-III-V-Schicht zwischen dem zweiten Halbleitersubstrat und der Bondstruktur aufweist und wobei der zweite IC-Die aufweist: eine zweite Durchkontaktierung, die sich vertikal von der Bondstruktur durch die zweite Gruppe-III-V-Schicht zum zweiten Halbleitersubstrat erstreckt und die sich seitlich entlang eines Umfangs des zweiten IC-Die in einem zweiten engen Pfad um die zweite Halbleitervorrichtung erstreckt.
  6. Halbleiterstruktur gemäß Anspruch 4 oder 5, wobei der erste IC-Die einen abwechselnden Stapel von Drähten und Durchkontaktierungen aufweist, die eine leitfähige Wand bilden, wobei sich die leitfähige Wand vertikal von der Bondstruktur bis auf gleiche Höhe mit der ersten Halbleitervorrichtung erstreckt und sich ferner seitlich entlang des Umfangs des ersten IC-Die in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt.
  7. Halbleiterstruktur gemäß einem der vorstehenden Ansprüche, wobei der erste und der zweite IC-Die eine erste bzw. eine zweite Interconnect-Struktur aufweisen, die die Bondstruktur zwischen dem ersten und zweiten Substrat direkt kontaktieren und Leiterbahnen bilden, die die erste und die zweite Halbleitervorrichtung elektrisch miteinander koppeln, um eine Halbbrückenschaltung auszubilden.
  8. Halbleiterstruktur, aufweisend: ein erstes Substrat; eine erste Halbleitervorrichtung und eine erste Interconnect-Struktur, die über dem ersten Substrat liegen, wobei die erste Halbleitervorrichtung auf dem ersten Substrat und teilweise von diesem gebildet ist und zwischen dem ersten Substrat und der ersten Interconnect-Struktur liegt; ein zweites Substrat, das über dem ersten Substrat und der ersten Interconnect-Struktur liegt; und eine zweite Halbleitervorrichtung und eine zweite Interconnect-Struktur, die unter dem zweiten Substrat liegen, wobei die zweite Halbleitervorrichtung zwischen dem zweiten Substrat und der zweiten Interconnect-Struktur liegt; wobei das erste und das zweite Substrat ein Halbleitermaterial mit breiter Bandlücke mit einer Bandlücke, die größer als die Bandlücke von Silizium ist, umfassen.
  9. Halbleiterstruktur gemäß Anspruch 8, ferner aufweisend: einen Interposer, der unter dem ersten Substrat liegt; und einen Drahtbond, der sich vom Interposer zu einer Kontaktinsel der ersten Interconnect-Struktur erstreckt.
  10. Halbleiterstruktur gemäß Anspruch 9, ferner aufweisend: eine Formmasse, die über dem Interposer liegt und das erste Substrat, den Drahtbond und das zweite Substrat einkapselt.
  11. Halbleiterstruktur gemäß einem der Ansprüche 8 bis 10, wobei das zweite Substrat ein Halbleitersubstrat und eine unter dem Halbleitersubstrat liegende Halbleiterschicht umfasst, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke umfasst und teilweise die zweite Halbleitervorrichtung ausbildet, und wobei die Halbleiterstruktur aufweist: einen Drahtbond, der sich von einer Kontaktinsel der ersten Interconnect-Struktur zum Halbleitersubstrat erstreckt.
  12. Halbleiterstruktur gemäß einem der Ansprüche 8 bis 11, ferner aufweisend: einen Interposer, der unter dem ersten Substrat liegt und elektrisch mit der ersten und der zweiten Halbleitervorrichtung gekoppelt ist; und einen integrierte Schaltkreis-Die (IC-Die) auf dem Interposer, angrenzend an das erste Substrat, wobei der IC-Die über den Interposer elektrisch mit der ersten und der zweiten Halbleitervorrichtung gekoppelt ist.
  13. Halbleiterstruktur gemäß einem der Ansprüche 8 bis 12, wobei das erste Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Halbleiterschicht aufweist, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke umfasst und teilweise die erste Halbleitervorrichtung ausbildet und wobei die Halbleiterschicht von der ersten Halbleitervorrichtung bis zu einer äußersten Seitenwand der Halbleiterschicht durchgängig ist.
  14. Halbleiterstruktur gemäß einem der Ansprüche 8 bis 13, wobei das zweite Substrat ein Halbleitersubstrat und eine unter dem Halbleitersubstrat liegende Halbleiterschicht umfasst, wobei die Halbleiterschicht das Halbleitermaterial mit breiter Bandlücke umfasst und teilweise die zweite Halbleitervorrichtung ausbildet und wobei die Halbleiterstruktur aufweist: eine Durchkontaktierung, die sich durch die zweite Interconnect-Struktur und die Halbleiterschicht zum Halbleitersubstrat erstreckt, wobei die Durchkontaktierung Metall umfasst.
  15. Verfahren zum Herstellen einer Halbleiterstruktur, umfassend: wiederholtes Ausbilden eines ersten integrierten Schaltkreis-Die (IC-Die) auf einem ersten Substrat, das ein Wafer ist, wobei der erste IC-Die eine erste Halbleitervorrichtung aufweist, die auf dem ersten Substrat und teilweise von diesem gebildet ist; Ausbilden eines zweiten IC-Die, der eine zweite Halbleitervorrichtung aufweist, die auf einem zweiten Substrat und teilweise von diesem gebildet ist; Bonden und elektrisches Koppeln des ersten und des zweiten IC-Die aneinander, während der zweite IC-Die über dem ersten IC-Die liegt; und Vereinzeln des ersten IC-Die, um die einzelnen Exemplare des ersten IC-Die voneinander zu trennen, wobei das Vereinzeln des ersten IC-Die nach dem Bonden durchgeführt wird; wobei die erste und die zweite Halbleitervorrichtung Material der Gruppe III-V umfassen.
  16. Verfahren gemäß Anspruch 15, wobei das zweite Substrat ein Wafer ist, auf dem sich der zweite IC-Die wiederholt, und wobei das Verfahren ferner umfasst: Schneiden des zweiten Substrats, um die einzelnen Exemplare des zweiten IC-Die voneinander zu trennen, wobei das Schneiden vor dem Bonden durchgeführt wird.
  17. Verfahren gemäß Anspruch 15 oder 16, wobei das erste Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Gruppe-III-V-Halbleiterschicht aufweist, und wobei das Verfahren ferner umfasst: Durchführen eines Ätzvorgangs in den ersten IC-Die, um einen Graben auszubilden, der sich vertikal durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt, und wobei sich der Graben seitlich in einem geschlossenen Pfad um die erste Halbleitervorrichtung erstreckt.
  18. Verfahren gemäß einem der Ansprüche 15 bis 17, wobei das zweite Substrat ein Halbleitersubstrat und eine über dem Halbleitersubstrat liegende Gruppe-III-V-Halbleiterschicht aufweist und wobei das Verfahren ferner umfasst: Durchführen eines Ätzvorgangs in den zweiten IC-Die, um einen Graben auszubilden, der sich vertikal durch die Gruppe-III-V-Schicht zum Halbleitersubstrat erstreckt, und wobei sich der Graben seitlich in einem geschlossenen Pfad um die zweite Halbleitervorrichtung erstreckt; und Abscheiden einer Metallschicht, die den Graben auskleidet.
  19. Verfahren gemäß einem der Ansprüche 15 bis 18, ferner umfassend: Bonden des ersten IC-Die auf eine oberseitige Fläche eines Interposers, der sich auf einer dem zweiten IC-Die entgegengesetzten Seite des ersten IC-Die befindet; und Drahtbonden des Interposers an den ersten IC-Die.
  20. Verfahren nach Anspruch 19, ferner umfassend: Ausbilden einer Formmasse, die den ersten und den zweiten IC-Die und die durch das Drahtbonden ausgebildeten Drahtbonds umschließt.
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