DE102017119356B4 - Halbleiter-lithographie-ausrichtungsstruktur mit epitaxieblocker - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleiteranordnung, das aufweist:Bereitstellen eines III-V-Halbleitersubstrats (100; 200);Entfernen von Halbleitermaterial von dem III-V-Halbleitersubstrat (100; 200), so dass das III-V-Halbleitersubstrat (100) wenigstens eine Ausrichtungsstruktur (108) aufweist, die sich von einer Hauptseitenfläche (110) des III-V-Halbleitersubstrats (100; 200) weg erstreckt, wobei die wenigstens eine Ausrichtungsstruktur (108) eine erste Seitenfläche (112), die vertikal gegenüber der Hauptseitenfläche (110) versetzt ist, sowie eine erste vertikale Seitenwand (114) und zweite vertikale Seitenwand (116), die sich jeweils zwischen der ersten Seitenfläche (112) und der Hauptseitenfläche (110) erstrecken, umfasst;Herstellen eines Epitaxieblockers (120) auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108); undepitaktisches Wachsen einer nachgewachsenen III-V-Halbleiterschicht (122) auf einem Teil des III-V-Halbleitersubstrats (100; 200), der die wenigstens eine Ausrichtungsstruktur (108) enthält,wobei der Epitaxieblocker (120) das Herstellen der nachgewachsenen III-V-Halbleiterschicht (122) auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur verhindert,wobei der Epitaxieblocker (120) selektiv nur auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108) hergestellt wird, so dass die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und die Hauptseitenfläche (110) von dem Epitaxieblocker (120) frei sind, undbei dem das epitaktische Wachsen der nachgewachsenen III-V-Halbleiterschicht (122) ein Wachsen der nachgewachsenen III-V-Halbleiterschicht (122) auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und auf der freigelegten Hauptseitenfläche (110) aufweist.

Description

  • Die vorliegende Anmeldung bezieht sich auf die Herstellung von Halbleiteranordnungen, und insbesondere auf Ausrichtungstechniken bei der Herstellung von Halbleiteranordnungen.
  • Halbleitertransistoren, insbesondere feldeffektgesteuerte Schaltanordnungen, wie z. B. ein MISFET (Metal Insulator Semiconductor Field Effect Transistor - Metall-Isolator-Halbleiter-Feldeffekttransistor), im Folgenden auch als MOSFET (Metal Oxide Semiconductor Field Effect Transistor - Metall-Oxid-Halbleiter-Feldeffekttransistor) bezeichnet, und ein HEMT (High-Electron-Mobility Field Effect Transistor - Feldeffekttransistor mit hoher Elektronenmobilität), auch als Heterostruktur-FET (HFET) und modulationsdotierter FET (MODFET) bekannt, werden in einer Vielfalt von Applikationen verwendet. Aufgrund ihrer günstigen Leistungsdichte, ihres Durchlasswiderstands, ihrer Schaltfrequenz und ihrer Effizienzvorteile werden HEMTs in vielen Applikationen konventionellen siliziumbasierten Transistoren vorgezogen.
  • HEMTs werden in der Regel aus III-V-Halbleitermaterialien, wie z. B. GaN, GaAs, InGaN, AlGaN usw., hergestellt. In einem GaN/AIGaN-basierten HEMT entsteht ein zweidimensionales Elektronengas (2DEG) an der Schnittstelle zwischen der AlGaN-Barriereschicht und der GaN-Pufferschicht. Das 2DEG bildet den Kanal der Anordnung anstelle einer dotierten Region, die in einer konventionellen MOSFET-Anordnung den Kanal bildet. Ähnliche Prinzipien können genutzt werden, um Puffer- und Barriereschichten auszuwählen, die ein zweidimensionales Löchergas (2DHG) als Kanal der Anordnung bilden. Ein 2DEG oder 2DHG wird allgemein als zweidimensionales Trägergas bezeichnet.
  • Epitaktische Wachstumstechniken werden allgemein zur Herstellung von Halbleitersubstraten verwendet, die das III-V-Halbleitermaterial für die Herstellung von HEMT-Anordnungen darin einschließen. Gemäß einer Technik wird ein Basissubstrat, das leicht verfügbares Halbleitermaterial, wie z. B. Silizium oder Siliziumkarbid, enthält, bereitgestellt. Mehrere Epitaxieschichten aus III-V-Halbleitermaterial werden auf dem Basissubstrat hergestellt. Zwischenschichten, wie z. B. AIN-Schichten, können verwendet werden, um epitaktisches Wachstum zu fördern und die elektrische Leistungsfähigkeit des Substrats zu verbessern.
  • In letzter Zeit erlangen epitaktische Neuwachstumstechniken Gunst als bevorzugte Technik für die Herstellung von III-V-Halbleitersubstraten. Gemäß dieser Technik wird eine III-V-Halbleiterschicht epitaktisch gewachsen und teilweise entfernt. Anschließend wird eine III-V-Halbleiterschicht auf der ursprünglichen III-V-Halbleiterschicht neu gewachsen. Im Vergleich zu der ursprünglichen Schicht besitzt die nachgewachsene Schicht verbesserte elektrische Eigenschaften. Diese Verbesserung kann zu einem HEMT mit niedrigerem RDSON (Durchlasswiderstand) bei derselben Teilung führen.
  • Eine Herausforderung hinsichtlich des epitaktischen Neuwachstums bezieht sich auf die Ausrichtung der Bauelemente, die in der nachgewachsenen Schicht hergestellt werden. In vielen Fällen kann die nachgewachsene Epitaxieschicht strukturierte Regionen enthalten, die auf strukturierte Regionen in darunter liegenden Schichten ausgerichtet werden müssen. Beispiele dieser strukturierten Regionen schließen Emitterübergänge und Gate-Übergang ein.
  • Eine Technik zur Ausrichtung von strukturierten Regionen in einem Halbleitersubstrat beinhaltet die Nutzung von dreidimensionalen Ausrichtungsstrukturen um die Peripherie der aktiven Anordnungsfläche. Diese Ausrichtungsstrukturen bieten einen Referenzpunkt, anhand dessen gewährleistet wird, dass unterschiedliche Masken in Bezug aufeinander zentriert sind. Diese Technik ist jedoch nicht mit epitaktischen Neuwachstumstechniken kompatibel, weil die epitaktisch nachgewachsene Schicht die Ausrichtungsstrukturen bedeckt und eine Unterscheidung der Ausrichtungsstrukturen durch die Verarbeitungseinrichtung erschwert oder unmöglich macht.
  • Die US 2008 / 0 200 004 A1 beschreibt ein Verfahren zum Herstellen eines optischen Bauelements. Das Verfahren umfasst das Herstellen eines Schichtstapels, der mehrere Halbleiterschichten umfasst, auf einem Halbleitersubstrat; das Ätzen des Schichtstapels unter Verwendung einer Ätzmaske derart, dass langgestreckte Abschnitte (Mesagebiete) des Schichtstapels verbleiben, die Wellenleiter bilden; und das Wachsen einer Abdeckschicht auf freigelegten Abschnitten des Substrats und Seitenwänden der Mesagebiete. Vor dem Ätzen des Schichtstapels zum Herstellen der Mesagebiete werden außerdem Löcher in dem Schichtstapel hergestellt, wobei beim Ätzen des Schichtstapels im Bereich der Löcher des Schichtstapels Löcher in das Halbleitersubstrat geätzt werden. Oberhalb dieser Löcher verbleiben nach dem Herstellen der Abdeckschicht Ausbuchtungen in der Abdeckschicht, die als Justiermarken dienen.
  • Die US 2016 / 0 268 312 A1 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements. Dieses Verfahren umfasst das Herstellen von Gräben in einem Schichtstapel, der ein Halbleitersubstrat und eine Dielektrikumsschicht umfasst, das Abscheiden einer Dielektrikumsschicht, die die Gräben füllt und den Schichtstapel abdeckt, und das Planarisieren der Dielektrikumsschicht derart, dass diese nur in den Gräben verbleibt.
  • US 2013 / 0 230 339 A1 beschreibt einen Halbleiterwafer mit mehreren Halbleiterchips, die durch Sägespuren, entlang derer der Halbleiterwafer zerteilt werden kann, voneinander getrennt sind. In den Sägespuren können Justiermarken für die Prozessierung der Halbleiterchips angeordnet sein.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein verbessertes Verfahren zum Herstellen wenigstens einer Ausrichtungsstruktur auf einem III-V-Halbleiterwafer und einen entsprechend hergestellten III-V-Halbleiterwafer zur Verfügung zu stellen. Diese Aufgabe wird jeweils durch ein Verfahren nach Anspruch 1 und Anspruch 13 und einen III-V-Halbleiterwafer nach Anspruch 18 gelöst.
  • Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung einer Halbleiteranordnung offenbart. Das Verfahren beinhaltet die Bereitstellung eines III-V-Halbleitersubstrats und das Entfernen des Halbleitermaterials von dem III-V-Halbleitersubstrat, so dass das III-V-Halbleitersubstrat ein oder mehrere Ausrichtungsstrukturen umfasst, die sich von einer Hauptseitenfläche des III-V-Halbleitersubstrats weg erstrecken. Jede der Ausrichtungsstrukturen enthält eine erste Seitenfläche, die vertikal von der Hauptseitenfläche versetzt ist, sowie eine erste und zweite vertikale Seitenwand, die sich zwischen der ersten Seitenfläche und der Hauptseitenfläche erstrecken. Das Verfahren beinhaltet ferner die Herstellung eines Epitaxieblockers auf der ersten und zweiten vertikalen Seitenwand jedes Ausrichtungselements, und das epitaktische Wachsen einer nachgewachsenen III-V-Halbleiterschicht auf einem Teil des Halbleiterwafers, der das eine oder die mehreren Ausrichtungsstrukturen einschließt. Der Epitaxieblocker verhindert die Herstellung der nachgewachsenen III-V-Halbleiterschicht auf der ersten und zweiten vertikalen Seitenwand der einen oder der mehreren Ausrichtungsstrukturen.
  • Bei einigen Ausführungsformen sind die eine oder die mehreren Ausrichtungsstrukturen elektrisch inaktive Strukturen.
  • Bei einigen Ausführungsformen umfasst das III-V-Halbleitersubstrat mehrere Die-Stellen und einen Zerteilungsstreifen, der die Die-Stellen voneinander trennt, und wobei die eine oder die mehreren Ausrichtungsstrukturen in dem Zerteilungsstreifen hergestellt werden.
  • Bei einigen Ausführungsformen umfasst das Verfahren ferner das Schneiden des III-V-Halbleitersubstrats entlang dem Zerteilungsstreifen, um die Die-Stellen voneinander und vom Zerteilungsstreifen zu trennen.
  • Bei einigen Ausführungsformen umfasst das Verfahren ferner die Herstellung einer oder mehrerer aktiver Anordnungen in den Die-Stellen. Die eine oder mehreren aktiven Anordnungen können durch Bereitstellen einer Lithographiemaske auf dem III-V-Halbleitersubstrat hergestellt werden, wobei die eine oder die mehreren Ausrichtungsstrukturen benutzt werden, um Öffnungen in der Lithographiemaske zu positionieren; und Herstellung eines oder mehrerer strukturierter Merkmale in der nachgewachsenen III-V-Halbleiterschicht unter Verwendung der Lithographiemaske.
  • Der Epitaxieblocker kann selektiv nur auf der ersten und zweiten vertikalen Seitenwand jedes Ausrichtungselements hergestellt werden, so dass die erste Seitenfläche jeder der Ausrichtungsstrukturen von dem Epitaxieblocker freigelegt ist und die Hauptseitenfläche von dem Epitaxieblocker freigelegt ist. Epitaktisches Wachsen der nachgewachsenen III-V-Halbleiterschicht kann ein Abscheiden der nachgewachsenen III-V-Halbleiterschicht auf der ersten Seitenfläche jeder der Ausrichtungsstrukturen und auf der freigelegten Hauptseitenfläche umfassen.
  • Der Epitaxieblocker kann selektiv hergestellt werden durch Abscheiden einer konformen Schicht des Epitaxieblockers auf einem Teil des III-V-Halbleitersubstrats, das die Hauptseitenfläche und die eine oder die mehreren Ausrichtungsstrukturen enthält; und Entfernen von Teilen der konformen Schicht, die sich auf der ersten Seitenfläche jeder der Ausrichtungsstrukturen und der Hauptseitenfläche bilden.
  • Die Teile der konformen Schicht, die sich auf der ersten Seitenfläche jeder der Ausrichtungsstrukturen bilden, können unter Verwendung eines beschädigungsarmen Plasmaverfahrens mit anisotropem Ätzen entfernt werden.
  • Bei einigen Ausführungsformen können nach selektiver Herstellung des Epitaxieblockers und vor dem epitaktischen Wachsen der nachgewachsenen III-V-Halbleiterschicht die freigelegten Oberflächen des III-V-Halbleitersubstrats gereinigt, der Epitaxieblocker verdichtet und Oberflächendefekte von dem III-V-Halbleitersubstrat entfernt werden.
  • Die eine oder die mehreren Ausrichtungsstrukturen können in dem III-V-Halbleitersubstrat hergestellt werden, indem Gräben hergestellt werden, die sich vertikal in das III-V-Halbleitersubstrat hinein erstrecken, wobei die erste Seitenfläche einen Boden der Gräben bildet.
  • Die eine oder die mehreren Ausrichtungsstrukturen können in dem III-V-Halbleitersubstrat hergestellt werden in einem Verfahren, das die Herstellung von Mesastrukturen umfasst, die sich vertikal von dem III-V-Halbleitersubstrat weg erstrecken, wobei die erste Seitenfläche ein Plateau oder eine Oberseite der Mesastrukturen bildet.
  • Der Epitaxieblocker kann ein Oxid- oder Nitridmaterial, wie z. B. eines oder mehrere der folgenden umfassen: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (SiOxNy).
  • Ein Verfahren zur Herstellung eines Ausrichtungselements für einen III-V-Halbleiterwafer wird offenbart. Gemäß einer Ausführungsform beinhaltet das Verfahren die Bereitstellung eines III-V-Halbleiterwafers, der mehrere Die-Stellen und einen Zerteilungsstreifen aufweist, der die Die-Stellen voneinander trennt, und die Herstellung einer oder mehrerer elektrisch inaktiver Ausrichtungsstrukturen in dem Zerteilungsstreifen. Jede der Ausrichtungsstrukturen enthält eine erste Seitenfläche, die vertikal von der Hauptseitenfläche des III-V-Halbleiterwafers versetzt ist, sowie eine erste und zweite vertikale Seitenwand, die sich zwischen der ersten Seitenfläche und der Hauptseitenfläche erstrecken. Das Verfahren beinhaltet ferner die Herstellung eines Epitaxieblockers auf der ersten und zweiten Seitenwand jedes Ausrichtungselements. Der Epitaxieblocker enthält Material, das epitaktisches Wachstum verhindert.
  • Der Epitaxieblocker kann eines oder mehrere der folgenden Materialien umfassen: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (SiOxNy). Bei einer bestimmten Ausführungsform umfasst der Epitaxieblocker Siliziumnitrid.
  • Der Epitaxieblocker kann auf der ersten und zweiten vertikalen Seitenwand hergestellt werden durch selektive Herstellung des Epitaxieblockers nur auf der ersten und zweiten Seitenwand jeder der Ausrichtungsstrukturen, so dass die erste Seitenfläche jeder der Ausrichtungsstrukturen und die Hauptseitenfläche von dem Epitaxieblocker freigelegt ist.
  • Der Epitaxieblocker kann selektiv hergestellt werden durch Abscheiden einer konformen Schicht des Epitaxieblockers auf einem Teil des Halbleiterwafers, der die Hauptseitenfläche und die eine oder die mehreren Ausrichtungsstrukturen enthält; und Entfernen von Teilen der konformen Schicht, die sich auf der ersten Seitenfläche jeder der Ausrichtungsstrukturen und der Hauptseitenfläche bilden, wobei das Entfernen von Teilen der konformen Schicht, die sich auf der ersten Seitenfläche jeder der Ausrichtungsstrukturen bilden, ein beschädigungsarmes Plasmaverfahren mit anisotropem Ätzen umfasst.
  • Ein III-V-Halbleiterwafer wird offenbart. Gemäß einer Ausführungsform enthält der Ill-V-Halbleiterwafer mehrere Die-Stellen, einen Zerteilungsstreifen, der die Die-Stellen voneinander trennt, und eines oder mehrere von elektrisch inaktiven Ausrichtungsstrukturen in dem Zerteilungsstreifen. Jede der Ausrichtungsstrukturen enthält eine erste Seitenfläche, die vertikal von der Hauptseitenfläche des III-V-Halbleiterwafers versetzt ist, sowie eine erste und zweite vertikale Seitenwand, die sich zwischen der ersten Seitenfläche und der Hauptseitenfläche erstrecken. Der Ill-V-Halbleiterwafer enthält ferner einen Epitaxieblocker, der entlang der ersten und zweiten Seitenwand jedes Ausrichtungselements angeordnet ist und Material enthält, das epitaktisches Wachstum verhindert, sowie eine nachgewachsene III-V-Halbleiterschicht, die auf dem III-V-Halbleiterwafer angeordnet ist. Die nachgewachsene III-V-Halbleiterschicht bedeckt zumindest teilweise die Hauptseitenfläche des III-V-Halbleiterwafers und die erste Seitenfläche jedes Ausrichtungselements. Die nachgewachsene III-V-Halbleiterschicht fehlt auf der ersten und zweiten Seitenwand jeder der Ausrichtungsstrukturen.
  • Der Epitaxieblocker kann eines oder mehrere der folgenden Materialien umfassen: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (SiOxNy).
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können miteinander kombiniert werden, es sei denn, sie schließen sich gegenseitig aus.
    • 1 stellt eine Querschnittsansicht eines III-V-Halbleitersubstrats gemäß einer Ausführungsform dar.
    • 2, die 2A und 2B enthält, stellt eine Querschnittsansicht eines III-V-Halbleitersubstrats mit in dem Substrat hergestellten Ausrichtungsstrukturen gemäß einer Ausführungsform dar. 2A stellt Ausrichtungsstrukturen in Grabenform dar, und 2B stellt Ausrichtungsstrukturen in Mesaform dar.
    • 3, die 3A und 3B enthält, stellt eine Querschnittsansicht der Herstellung einer nachgewachsenen Epitaxieschicht direkt auf den Ausrichtungsstrukturen der 2A und 2B ohne jegliche weitere Maßnahmen zur Verhinderung von seitlichem epitaktischen Wachstum entlang den Seitenwänden der Ausrichtungsstrukturen gemäß einer Ausführungsform dar.
    • 4, die 4A und 4B enthält, stellt eine Querschnittsansicht der Herstellung einer konformen Schicht von Epitaxieblockermaterial direkt auf den Ausrichtungsstrukturen der 2A und 2B gemäß einer Ausführungsform dar.
    • 5, die 5A und 5B enthält, stellt eine Querschnittsansicht des selektiven Entfernens von Teilen der konformen Schicht, die außerhalb der Seitenwände der Ausrichtungsstrukturen liegen, gemäß einer Ausführungsform dar.
    • 6, die 6A und 6B enthält, stellt eine Querschnittsansicht der Herstellung einer nachgewachsenen Epitaxieschicht auf den Ausrichtungsstrukturen dar, wobei Epitaxieblockermaterial gemäß einer Ausführungsform auf den Seitenwänden der Ausrichtungsstrukturen vorhanden ist.
    • 7, die 7A und 7B enthält, stellt eine Draufsicht des Substrats dar, wobei die nachgewachsene Epitaxieschicht gemäß einer Ausführungsform auf den Ausrichtungsstrukturen, und der Epitaxieblocker auf den Ausrichtungsstrukturen hergestellt ist.
    • 8 stellt eine Draufsicht des Halbleiterwafers dar, wobei Ausrichtungsstrukturen gemäß einer Ausführungsform in einem Waferzerteilungsstreifen angeordnet sind.
    • 9 stellt eine Draufsicht des Halbleiterwafers dar, wobei Ausrichtungsstrukturen gemäß einer Ausführungsform in einem Waferzerteilungsstreifen angeordnet sind und eine Fotomaske über dem Wafer hergestellt ist.
  • Gemäß hier beschriebener Ausführungsformen werden Halbleiter-Ausrichtungsstrukturen auf eine Weise hergestellt und verarbeitet, dass die Topologie der Ausrichtungsstrukturen intakt bleibt und deutlich sichtbar ist, nachdem eine nachgewachsene III-V-Epitaxieschicht über den Ausrichtungsstrukturen hergestellt worden ist. Die Ausrichtungsstrukturen können Grabenstrukturen sein, die sich vertikal in das Halbleitersubstrat hinein erstrecken. Alternativ dazu können die Ausrichtungsstrukturen Mesastrukturen sein, die sich vertikal von dem Halbleitersubstrat weg erstrecken. Gemäß den hier beschriebenen Techniken wird ein Material, welches das epitaktische Wachstum von III-V-Halbleitermaterial blockiert, selektiv entlang vertikaler Seitenwände der Ausrichtungsstrukturen hergestellt. Nachfolgend wird eine III-V-Halbleiterschicht epitaktisch auf dem Substrat gewachsen. Die nachgewachsene III-V-Halbleiterschicht wächst überall, mit Ausnahme der vertikalen Seitenwände, aufgrund der Gegenwart des Epitaxieblockers, der an diesen Stellen angeordnet ist. Daher bleiben die vertikalen Flächen der Ausrichtungsstrukturen nach dem epitaktischen Neuwachstum klar definiert. Nachfolgend können die Ausrichtungsstrukturen verwendet werden, um eine strukturierte Maske, die auf der nachgewachsenen Schicht hergestellt wird, korrekt zu positionieren.
  • Unter Bezugnahme auf 1 ist ein III-V-Halbleitersubstrat 100 dargestellt. Das III-V-Halbleitersubstrat 100 enthält ein Basissubstrat 102. Das Basissubstrat 102 kann ein Massensubstrat oder eine epitaktisch hergestellte Schicht sein. Im Allgemeinen kann das Basissubstrat 102 ein beliebiges kristallines Halbleitermaterial enthalten, das zur Herstellung von Halbleiteranordnungen geeignet ist, und kann insbesondere ein beliebiges Material enthalten, das für das epitaktische Wachstum eines III-V-Halbleitermaterials darauf geeignet ist.
  • Beispielhafte Materialien für das Basissubstrat 102 schließen Silizium (Si), Verbund-Halbleitermaterial der Gruppe IV, wie z. B. Siliziumkarbid (SiC) oder Silizium-Germanium (SiGe) ein. Alternativ dazu kann das Basissubstrat 102 einen III-V-Halbleiter enthalten, der Galliumnitrid (GaN), Galliumarsenid (GaAs), Aluminiumnitrid (AIN), Aluminiumarsenid (AlAs), Indiumnitrid (InN), Indiumarsenid (InAs) usw. enthält.
  • Ein III-V-Halbleiter kann auch als III-V-Halbleiter bezeichnet werden, wobei III die Gruppe III, und V die Gruppe V des Periodensystems der Elemente kennzeichnet.
  • Das III-V-Halbleitersubstrat 100 enthält ferner eine erste Epitaxieschicht 104, die epitaktisch auf dem Basissubstrat 102 hergestellt wird. Im Allgemeinen kann die erste Epitaxieschicht 104 ein beliebiges III-V-Halbleitermaterial, wie z. B. Nitrid der Gruppe III, z. B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Aluminiumnitrid (AIN), oder ein anderes III-V-Halbleitermaterial, z. B. Aluminiumarsenid (AlAs), Indiumnitrid (InN), Indiumarsenid (InAs) usw., enthalten. Die erste Epitaxieschicht 104 kann auch ternäre oder quaternäre III-V-Halbleitermaterialien, wie z. B. ternäre oder quaternäre Nitrid-Halbleitermaterialien der Gruppe III, z. B. Aluminium-Galliumnitrid (AlGaN), Aluminium-Galliumarsenid (AlGaAs), Indium-Galliumnitrid (InGaN), Indium-Aluminium-Galliumnitrid (InAlGaN) usw., enthalten.
  • Das III-V-Halbleitersubstrat 100 enthält ferner eine zweite Epitaxieschicht 106, die epitaktisch auf der ersten Epitaxieschicht 104 hergestellt wird. Im Allgemeinen kann die zweite Epitaxieschicht 106 ein beliebiges III-V-Halbleitermaterial, wie z. B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Aluminiumnitrid (AIN), Aluminiumarsenid (AlAs), Indiumnitrid (InN), Indiumarsenid (InAs) usw., enthalten. Die zweite Epitaxieschicht 106 kann auch ternäre oder quaternäre III-V-Halbleitermaterialien, wie z. B. Aluminium-Galliumnitrid (AlGaN), Aluminium-Galliumarsenid (AlGaAs), Indium-Galliumnitrid (InGaN), Indium-Aluminium-Galliumnitrid (InAlGaN) usw., enthalten. Die zweite Epitaxieschicht kann Nitrid-Halbleitermaterial der Gruppe III enthalten.
  • Unter Bezugnahme auf 2 ist das III-V-Halbleitersubstrat 100 verarbeitet worden, um eine oder mehrere Ausrichtungsstrukturen 108 zu bilden. Gemäß einer Ausführungsform sind die Ausrichtungsstrukturen 108 elektrisch inaktive Elemente. Das heißt, die Ausrichtungsstrukturen 108 haben keine elektrische Verbindung mit aktiven Halbleiteranordnungen, wie z. B. Transistoren, Dioden usw., und beeinflussen nicht deren Funktionalität.
  • Die strukturelle Konfiguration der Ausrichtungsstrukturen 108 kann variieren. Zwei Beispiele sind in 2 gezeigt. 2A stellt Ausrichtungsstrukturen in Grabenform 108 dar, während 2B Ausrichtungsstrukturen in Mesaform 108 darstellt. Die Ausrichtungsstrukturen in Grabenform 108 erstrecken sich in der vertikalen Richtung von einer Hauptseitenfläche 110 des III-V-Halbleitersubstrats 100 weg. Die Ausrichtungsstrukturen in Mesaform 108 erstrecken sich ebenfalls in der vertikalen Richtung von der Hauptseitenfläche 110 weg, aber in einer entgegengesetzten Orientierung wie die Ausrichtungsstrukturen in Grabenform 108. Bei beiden Formen enthalten die Ausrichtungsstrukturen 108 eine erste Seitenfläche 112, die vertikal von der Hauptseitenfläche 110 versetzt ist. Außerdem enthalten die Ausrichtungsstrukturen 108 bei beiden Formen eine erste und eine zweite Seitenwand 114, 116, die sich zwischen der ersten Seitenfläche 112 und der Hauptseitenfläche 110 erstrecken. Die erste und zweite vertikale Seitenwand 114, 116 erstrecken sich zumindest teilweise in einer vertikalen Richtung, die senkrecht zu der Hauptseitenfläche 110 ist.
  • Die Ausrichtungsstrukturen in Grabenform 108 von 2A erstrecken sich vertikal in das III-V-Halbleitersubstrat hinein, so dass die erste Seitenfläche 112 der Ausrichtungsstrukturen in Grabenform 108 einen Boden der Gräben bildet. Im Gegensatz dazu erstrecken sich die Ausrichtungsstrukturen in Mesaform 108 vertikal von dem III-V-Halbleitersubstrat 100 weg, so dass die erste Seitenfläche 112 der Ausrichtungsstrukturen in Mesaform 108 ein Plateau der Mesastrukturen bildet.
  • Die Orientierung der ersten und zweiten vertikalen Seitenwand 114, 116 relativ zu der ersten Seitenfläche 112 und der Hauptseitenfläche 100 kann variieren. Gemäß einer Ausführungsform ist die Hauptseitenfläche 110 parallel zu der ersten Seitenfläche 112, und die erste und zweite vertikale Seitenwand 114, 116 sind senkrecht sowohl zu der Hauptseitenfläche 110 als auch der ersten Seitenfläche 112. Alternativ dazu können die erste und zweite vertikale Seitenwand 114, 116 schräge Winkel mit der Hauptseitenfläche 110 und/oder der ersten Seitenfläche 112 bilden. Beispielsweise können sich die Ausrichtungsstrukturen 108 (entweder in Grabenform oder in Mesaform) mit zunehmender Entfernung von der Hauptseitenfläche 110 allmählich verengen oder verbreitern. Die erste Seitenfläche 112 und die erste und zweite vertikale Seitenwand 114, 116 können völlig ebene Oberflächen sein, müssen es aber nicht unbedingt sein. Mehrstufige Strukturen sind ebenfalls möglich. In jedem Fall haben die Ausrichtungsstrukturen 108 mindestens zwei Oberflächen, die sich vertikal von der Hauptseitenfläche 110 weg erstrecken (aber nicht unbedingt senkrecht dazu sein müssen).
  • Gemäß einer Ausführungsform werden die Ausrichtungsstrukturen 108 durch Entfernen von Halbleitermaterial von dem III-V-Halbleitersubstrat 100 hergestellt. Beispielsweise können die Ausrichtungsstrukturen 108 durch Nass- oder Trockenätzen des Halbleitermaterials von der zweiten Epitaxieschicht 106 weg hergestellt werden. Dies kann gemäß einer beliebigen allgemein bekannten maskierten Ätztechnik durchgeführt werden. Im Falle der Ausrichtungsstrukturen in Grabenform 108 von 2A entsprechen die Gräben den geätzten Teilen des III-V-Halbleitersubstrats 100. Im Falle der Ausrichtungsstrukturen in Mesaform 108 von 2B entsprechen die Mesas den nicht geätzten Teilen des III-V-Halbleitersubstrats 100.
  • Unter Bezugnahme auf 3 wird direktes Wachstum einer Epitaxieschicht 118 auf den Ausrichtungsstrukturen 108 gezeigt, ohne dass dazwischen liegendes Material das Wachstum der Epitaxieschicht 118 beeinflusst. 3A stellt eine Nahansicht einer der Ausrichtungsstrukturen in Grabenform 108 dar, während 3B eine Nahansicht einer der Ausrichtungsstrukturen in Mesaform 108 darstellt. In beiden Fällen wird eine Epitaxieschicht 118 direkt auf den Ausrichtungsstrukturen 108 hergestellt, ohne dass andere Materialien dazwischen angeordnet sind. Die Epitaxieschicht 118 kann ein beliebiges III-V-Halbleitermaterial, wie z. B. GaN, AlGaN usw., enthalten.
  • Wie zu sehen ist, bedeckt die Epitaxieschicht 118 die Ausrichtungsstrukturen 108 in einer Weise, dass die Geometrie dieser Strukturen verschleiert wird. Das heißt, die vertikale Definition der Seitenwände der Ausrichtungsstrukturen 108 der zweiten Epitaxieschicht 106 wird im Wesentlichen in der Epitaxieschicht 118 geglättet, so dass die Neigung der Seitenwände in der Epitaxieschicht 118 viel flacher ist. Infolgedessen haben die Ausrichtungsstrukturen 108 geringen Kontrast bei Ansicht von oben und sind bei ausreichend hohen Dickenwerten für die Epitaxieschicht 118 nicht erkennbar. Dies ist zum Teil auf die Tatsache zurückzuführen, dass die Epitaxieschicht 118 entlang der ersten und zweiten vertikalen Seitenwand 114, 116 der Ausrichtungsstrukturen 108 wächst. Somit werden die Gräben der Ausrichtungsstrukturen in Grabenform 108 teilweise ausgefüllt, wie in 3A dargestellt. Ebenso sind die Mesas der Ausrichtungsstrukturen in Mesaform 108 weniger ausgeprägt.
  • Die 4-7 stellen eine Technik dar, die verhindert, dass die Epitaxieschicht die Ausrichtungsstrukturen 108 in der unter Bezugnahme auf 3 beschriebenen Weise verschleiert, indem ein Epitaxieblocker auf der ersten und zweiten vertikalen Seitenwand 114, 116 jeder der Ausrichtungsstrukturen 108 vor dem Schritt der epitaktischen Abscheidung hergestellt wird.
  • Unter Bezugnahme auf 4 kann eine Fotolackmaske (nicht gezeigt), die zur Herstellung der Ausrichtungsstrukturen 108 verwendet wird, entfernt werden, und die Oberfläche des III-V-Halbleitersubstrats 100 kann mittels bekannter Techniken gereinigt werden. Bevor weitere Epitaxieschichten auf der zweiten Epitaxieschicht 106 gewachsen werden, wird eine konforme Schicht 120 auf einem Teil des III-V-Halbleitersubstrats 100 hergestellt, der die Ausrichtungsstrukturen 108 enthält. Die konforme Schicht 120 wird hergestellt, um die erste und zweite Seitenwand 114, 116 jedes Ausrichtungselements vollständig auszukleiden.
  • Gemäß einer Ausführungsform enthält die konforme Schicht 120 ein Epitaxieblockermaterial. Im Allgemeinen kann das Epitaxieblockermaterial ein beliebiges Material sein, das dem epitaktischen Wachstum von Halbleitermaterialien und insbesondere der epitaktischen Herstellung von III-V-Halbleitermaterialien darauf widersteht. Beispiele dieser Materialien schließen Typ-IV-Halbleiteroxide, -nitride und -karbide ein. Beispielsweise kann das Epitaxieblockermaterial Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN) und Siliziumoxynitrid (SiOxNy) einschließen. Die konforme Schicht 120 kann eine einfache Schicht eines dieser Materialien sein, sie kann aber auch eine Verbundschicht sein, die zwei oder mehr Epitaxieblockermaterialien enthält. Die konforme Schicht 120 kann beispielsweise durch Tempern des III-V-Halbleitersubstrats 100 in einer sauerstoff- oder stickstoffreichen Umgebung hergestellt werden. Die konforme Schicht 120 kann, abhängig von z. B. der Größe der Ausrichtungsstrukturen 108, der Art des Epitaxieblockermaterials, der Art des auf der konformen Schicht 120 zu wachsenden epitaktischen Materials usw., unterschiedliche Dicken haben. Gemäß einer Ausführungsform hat die konforme Schicht 120 eine Dicke von zwischen 50 nm (Nanometer) und 100 nm, und gemäß einer spezielleren Ausführungsform hat die konforme Schicht 120 eine Dicke von 75 nm.
  • Unter Bezugnahme auf 5 wird die konforme Schicht 120 selektiv von Teilen des III-V-Halbleitersubstrats 100 entfernt. Im Besonderen wird die konforme Schicht 120 selektiv von der Hauptseitenfläche 110 und der ersten Seitenfläche 112 jeder der Ausrichtungsstrukturen 108 entfernt. Das heißt, die konforme Schicht 120 wird von jeder Stelle des III-V-Halbleitersubstrats 100 entfernt, mit Ausnahme der ersten und zweiten vertikalen Seitenwand 114, 116 jeder der Ausrichtungsstrukturen 108. Infolgedessen werden die erste und zweite vertikale Seitenwand 114, 116 von dem Epitaxieblocker bedeckt, während die benachbarten Oberflächen von dem Epitaxieblocker freigelegt werden.
  • Die konforme Schicht 120 kann beispielsweise mittels eines Ätzprozesses selektiv von Teilen des III-V-Halbleitersubstrats 100 entfernt werden. Im Allgemeinen kann der Ätzprozess ein beliebiger anisotroper Ätzprozess sein. Gemäß einer Ausführungsform wird die konforme Schicht 120 mittels eines anisotropen Ätzprozesses mit beschädigungsarmem Plasma (ICP-Plasma) von der Hauptseitenfläche 110 und von der ersten Seitenfläche 112 jeder der Ausrichtungsstrukturen 108 entfernt.
  • Nach selektiver Entfernung der konformen Schicht 120 kann eine weitere Halbleiterverarbeitung durchgeführt werden, um das III-V-Halbleitersubstrat 100 für epitaktisches Wachstum darauf vorzubereiten. Gemäß einer Ausführungsform wird ein Oberflächenreinigungsprozess durchgeführt. Der Oberflächenreinigungsprozess kann ein Reinigungsprozess nach RCA (Radio Corporation of America) sein. Nachfolgend kann eine Hochtemperaturbehandlung (z. B. Halbleiterverarbeitung bei 700 °C - 1000 °C) durchgeführt werden. Beispielsweise kann das III-V-Halbleitersubstrat 100 in einer Wasserstoffatmosphäre bei ungefähr 800 °C getempert werden. Dieser Prozess erhöht die Dichte des Epitaxieblockermaterials, das auf der ersten und zweiten vertikalen Seitenwand 114, 116 vorhanden ist, und entfernt Verunreinigungen von den freigelegten Oberflächen des III-V-Halbleitersubstrats 100.
  • Unter Bezugnahme auf 6 wird eine nachgewachsene III-V-Halbleiterschicht 122 auf einem Teil des III-V-Halbleitersubstrats 100, der die eine oder die mehreren Ausrichtungsstrukturen 108 enthält, epitaktisch gewachsen. 6A stellt die nachgewachsene III-V-Halbleiterschicht 122 dar, die auf den Ausrichtungsstrukturen in Grabenform 108 hergestellt wird, während 2B die nachgewachsene III-V-Halbleiterschicht 122 darstellt, die auf den Ausrichtungsstrukturen in Mesaform 108 hergestellt wird. Die nachgewachsene III-V-Halbleiterschicht 122 kann ein beliebiges III-V-Halbleitermaterial, wie z. B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Aluminiumnitrid (AIN), Aluminiumarsenid (AlAs), Indiumnitrid (InN), Indiumarsenid (InAs) usw., einschließen. Die nachgewachsene III-V-Halbleiterschicht 122 kann ternäre oder quaternäre III-V-Halbleitermaterialien, wie z. B. Aluminium-Galliumnitrid (AIGaN), Aluminium-Galliumarsenid (AlGaAs), Indium-Galliumnitrid (InGaN), Indium-Aluminium-Galliumnitrid (InAlGaN) usw., einschließen.
  • Aufgrund der Gegenwart des Epitaxieblockers auf der ersten und zweiten vertikalen Seitenwand 114, 116 der Ausrichtungsstrukturen 108 wird eine Herstellung der nachgewachsenen III-V-Halbleiterschicht 122 an diesen Stellen verhindert. Das heißt, die nachgewachsene III-V-Halbleiterschicht 122 wächst vertikal auf der Hauptseitenfläche 110 und der ersten Seitenfläche 112 der Ausrichtungsstrukturen 108, wird aber daran gehindert, seitlich auf der ersten und zweiten vertikalen Seitenwand 114, 116 der Ausrichtungsstrukturen 108 zu wachsen. Infolgedessen wird die unter Bezugnahme auf 3 beschriebene Verschleierung der Ausrichtungsstrukturen 108 vermieden, und die grundlegende Geometrie der Ausrichtungsstrukturen 108 bleibt nach der Herstellung der nachgewachsenen III-V-Halbleiterschicht 122 intakt. Demgemäß kann die nachgewachsene III-V-Halbleiterschicht 122 wesentlich dicker gemacht werden als in dem Fall von 3, ohne Gefahr zu laufen, die Ausrichtungsstrukturen 108 zu verschleiern. Bei den aktuellen Techniken wird die Dicke der nachgewachsenen III-V-Halbleiterschicht 122 nur durch die vertikale Höhe/Tiefe der Ausrichtungsstrukturen 108 begrenzt.
  • Unter Bezugnahme auf 7 ist eine Draufsicht des III-V-Halbleitersubstrats 100 dargestellt, wobei die nachgewachsene III-V-Halbleiterschicht 122 auf den Ausrichtungsstrukturen 108 hergestellt wird. 7A stellt eine Draufsicht der Ausrichtungsstrukturen in Grabenform 108 dar, während 7B eine Draufsicht der Ausrichtungsstrukturen in Mesaform 108 darstellt. Wie zu sehen ist, sind die Ausrichtungsstrukturen 108 nach der Herstellung der nachgewachsenen III-V-Halbleiterschicht 122 von oben deutlich sichtbar. Demgemäß sind die Ausrichtungsstrukturen 108 für Verarbeitungswerkzeuge, wie z. B. optische Fotografiewerkzeuge, klar erkennbar und können für eine genaue Positionierung einer Maske auf der nachgewachsenen III-V-Halbleiterschicht 122 verwendet werden.
  • Unter Bezugnahme auf 8 ist eine Draufsicht eines Halbleiterwafers 200 dargestellt. Der Halbleiterwafer 200 enthält die Merkmale des unter Bezugnahme auf die 1-7 beschriebenen Halbleiterkörpers. Das heißt, der Halbleiterwafer 200 enthält das Basissubstrat 102, die erste Epitaxieschicht 104, die zweite Epitaxieschicht 106, die nachgewachsene III-V-Halbleiterschicht 122 und die Ausrichtungsstrukturen 108.
  • Der Halbleiterwafer 200 enthält mehrere Die-Stellen 202. Jede Die-Stelle 202 enthält eine oder mehrere aktive Halbleiteranordnungen, z. B. MOS-FETs, HEMTs, Dioden, BJTs usw. Die Die-Stellen 202 enthalten Anordnungsstrukturen, wie z. B. dotierte Regionen (z. B. Quellenregionen, Drain-Regionen usw.) leitfähige Strukturen (z. B. Gate-Elektroden, Kontakte, leitfähige Pads usw.). Jede Die-Stelle 202 kann vom Halbleiterwafer 200 getrennt werden, um eine integrierte Schaltung, wie z. B. einen Leistungstransistor, eine Diode, einen Prozessor, eine Steuerschaltung usw., zu bilden.
  • Der Halbleiterwafer 200 enthält ferner einen Zerteilungsstreifen 204, der die Die-Stellen 202 voneinander trennt. Der Zerteilungsstreifen 204 ist ein elektrisch inaktiver Teil des Halbleiterwafers 200, der frei von jeglichen aktiven Halbleiteranordnungen ist. Nachdem die Halbleiterverarbeitung für jedes Die abgeschlossen ist, kann der Halbleiterwafer 200 entlang Ritzlinien 206 geschnitten werden, um die Die-Stellen 202 voneinander und von dem Zerteilungsstreifen 204 zu trennen. Die verbleibenden Teile des Zerteilungsstreifens 204 können entsorgt werden.
  • Gemäß einer Ausführungsform werden die Ausrichtungsstrukturen 108 an Stellen 208 in dem Zerteilungsstreifen 204 bereitgestellt. Die Ausrichtungsstrukturen 108 können zwischen einigen oder allen der Die-Stellen 202 in dem Halbleiterwafer 200 bereitgestellt werden. Zusätzlich oder alternativ dazu können die Ausrichtungsstrukturen 108 an Stellen (nicht gezeigt) innerhalb des Bereichs jeder Die-Stelle 202 bereitgestellt werden.
  • Unter Bezugnahme auf 9 ist eine Lithographiemaske 210 auf dem Halbleiterwafer 200 hergestellt worden. Im Allgemeinen kann die Lithographiemaske 210 eine beliebige Art von Fotomaske sein und kann eine beliebige Art von Fotolackmaterial enthalten, das mit Photolithographie kompatibel ist. Die Lithographiemaske 210 ist mit Öffnungen 212 strukturiert, die über den Die-Stellen 202 angeordnet sind. Die Öffnungen 212 können verwendet werden, um strukturierte Merkmale in oder auf der nachgewachsenen III-V-Halbleiterschicht 122 für jedes Die zu bilden. Beispiele dieser strukturierten Merkmale schließen dotierte Regionen, dielektrische Strukturen, leitfähige Strukturen usw. ein. Die Ausrichtungsstrukturen 108, die sich in dem Zerteilungsstreifen 204 befinden, werden verwendet, um die Lithographiemaske 210 korrekt zu positionieren, so dass die Öffnungen 212 korrekt ausgerichtet sind. Die Ausrichtungsstrukturen 108 werden von der Verarbeitungseinrichtung leicht erkannt und dienen als Referenzpunkt. Auf diese Weise können Elemente, die in oder auf der nachgewachsenen III-V-Halbleiterschicht 122 hergestellt werden, auf die Elemente ausgerichtet werden, die in darunter liegenden Halbleiterschichten (z. B. der zweiten Epitaxieschicht 106) hergestellt werden.
  • Im weiteren Sinn kann die hier beschriebene Verbundhalbleiteranordnung aus einem beliebigen binären, ternären oder quaternären III-Nitrid-Verbundhalbleitermaterial hergestellt werden, wobei piezoelektrische Effekte für das Anordnungskonzept verantwortlich sind. Die Epitaxieschichten können auf einem Halbleitersubstrat, wie z. B. einem Si- oder SiC-Substrat, hergestellt werden, auf der eine Keim-Herstellungsschicht, wie z. B. eine AIN-Schicht, hergestellt werden kann, um Temperatur- und Gitteranpassung für die Epitaxieschichten bereitzustellen. Die Verbundhalbleiteranordnung kann auch A-IInN/AIN/GaN-Barrieren-/Abstandhalter-/Pufferschichtstrukturen haben. Im Allgemeinen kann die Verbundhalbleiteranordnung mittels einer beliebigen geeigneten III-Nitrid-Technologie, wie z. B. GaN, realisiert werden, welche die Herstellung von entgegengesetzten Polaritätsumkehrregionen durch piezoelektrische Effekte gestattet.

Claims (19)

  1. Verfahren zum Herstellen einer Halbleiteranordnung, das aufweist: Bereitstellen eines III-V-Halbleitersubstrats (100; 200); Entfernen von Halbleitermaterial von dem III-V-Halbleitersubstrat (100; 200), so dass das III-V-Halbleitersubstrat (100) wenigstens eine Ausrichtungsstruktur (108) aufweist, die sich von einer Hauptseitenfläche (110) des III-V-Halbleitersubstrats (100; 200) weg erstreckt, wobei die wenigstens eine Ausrichtungsstruktur (108) eine erste Seitenfläche (112), die vertikal gegenüber der Hauptseitenfläche (110) versetzt ist, sowie eine erste vertikale Seitenwand (114) und zweite vertikale Seitenwand (116), die sich jeweils zwischen der ersten Seitenfläche (112) und der Hauptseitenfläche (110) erstrecken, umfasst; Herstellen eines Epitaxieblockers (120) auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108); und epitaktisches Wachsen einer nachgewachsenen III-V-Halbleiterschicht (122) auf einem Teil des III-V-Halbleitersubstrats (100; 200), der die wenigstens eine Ausrichtungsstruktur (108) enthält, wobei der Epitaxieblocker (120) das Herstellen der nachgewachsenen III-V-Halbleiterschicht (122) auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur verhindert, wobei der Epitaxieblocker (120) selektiv nur auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108) hergestellt wird, so dass die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und die Hauptseitenfläche (110) von dem Epitaxieblocker (120) frei sind, und bei dem das epitaktische Wachsen der nachgewachsenen III-V-Halbleiterschicht (122) ein Wachsen der nachgewachsenen III-V-Halbleiterschicht (122) auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und auf der freigelegten Hauptseitenfläche (110) aufweist.
  2. Verfahren nach Anspruch 1, bei dem die wenigstens eine Ausrichtungsstruktur eine elektrisch inaktive Struktur ist.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem das III-V-Halbleitersubstrat (200) mehrere Die-Stellen (202) und einen Zerteilungsstreifen (204) aufweist, der die Die-Stellen (202) voneinander trennt, und bei dem die eine oder die mehreren Ausrichtungsstrukturen (108) in dem Zerteilungsstreifen (204) hergestellt werden.
  4. Verfahren nach Anspruch 3, das ferner aufweist: Schneiden des III-V-Halbleitersubstrats (200) entlang des Zerteilungsstreifens (204), um die Die-Stellen (202) voneinander und vom Zerteilungsstreifen (204) zu trennen.
  5. Verfahren nach Anspruch 3 oder Anspruch 4, das ferner die Herstellung einer oder mehrerer aktiver Anordnungen in den Die-Stellen (202) aufweist, wobei die Herstellung der einen oder mehreren aktiven Anordnungen aufweist: Bereitstellen einer Lithographiemaske auf dem III-V-Halbleitersubstrat; Verwenden der wenigstens einen Ausrichtungsstruktur (108) zum Positionieren von Öffnungen in der Lithographiemaske; und Herstellen eines oder mehrerer strukturierter Elemente in der nachgewachsenen III-V-Halbleiterschicht (122) unter Verwendung der Lithographiemaske.
  6. Verfahren nach einem der vorangehenden Ansprüche, bei dem selektives Herstellen des Epitaxieblockers (120) aufweist: Abscheiden einer konformen Schicht des Epitaxieblockers (120) auf einen Teil des III-V-Halbleitersubstrats (100), der die Hauptseitenfläche (110) und die wenigstens eine Ausrichtungsstruktur (108) enthält; und Entfernen von Teilen der konformen Schicht, die auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur und der Hauptseitenfläche (110) gebildet sind.
  7. Verfahren nach Anspruch 6, bei dem das Entfernen von Teilen der konformen Schicht, die auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) gebildet ist, ein beschädigungsarmes Plasmaverfahren mit anisotropem Ätzen umfasst.
  8. Verfahren nach einem der vorangehenden Ansprüche, das nach der selektiven Herstellung des Epitaxieblockers (120) und vor dem epitaktischen Wachsen der nachgewachsenen III-V-Halbleiterschicht (122) ferner aufweist: Reinigen der freigelegten Oberflächen des III-V-Halbleitersubstrats (100); Verdichten des Epitaxieblockers (120); und Entfernen von Oberflächendefekten von dem III-V-Halbleitersubstrat (100).
  9. Verfahren nach einem beliebigen der Ansprüche 1 bis 8, bei dem die Herstellung der wenigstens einen Ausrichtungsstruktur in dem III-V-Halbleitersubstrat (100) die Herstellung wenigstens eines Grabens aufweist, die sich vertikal in das III-V-Halbleitersubstrat (100) hinein erstreckt, und bei dem die erste Seitenfläche (112) einen Boden des wenigstens einen Grabens bildet.
  10. Verfahren nach einem beliebigen der Ansprüche 1 bis 8, bei dem die Herstellung der wenigstens einen Ausrichtungsstruktur (108) in dem III-V-Halbleitersubstrat (100) die Herstellung von Mesastrukturen aufweist, die sich vertikal von dem III-V-Halbleitersubstrat (100) weg erstrecken, und bei dem die erste Seitenfläche (112) ein Plateau der Mesastrukturen bildet.
  11. Verfahren nach einem beliebigen der Ansprüche 1 bis 10, bei dem der Epitaxieblocker (120) ein Oxid- oder Nitridmaterial aufweist.
  12. Verfahren nach Anspruch 11, bei dem der Epitaxieblocker (120) ein beliebiges oder mehrere der folgenden Materialien aufweist: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (SiOxNy).
  13. Verfahren zur Herstellung einer Ausrichtungsstruktur für einen Halbleiterwafer, das aufweist: Bereitstellen eines III-V-Halbleiterwafers (200), der mehrere Die-Stellen (202) und einen Zerteilungsstreifen (204) umfasst, der die Die-Stellen (202) voneinander trennt; Herstellen wenigstens einer elektrisch inaktiven Ausrichtungsstruktur (108) in dem Zerteilungsstreifen (204), wobei die wenigstens eine Ausrichtungsstruktur (108) eine vertikal gegenüber einer Hauptseitenfläche des III-V-Halbleiterwafers versetzte erste Seitenfläche (112) sowie eine erste und eine zweite vertikale Seitenwand (114, 116), die sich jeweils zwischen der ersten Seitenfläche (112) und der Hauptseitenfläche (110) erstrecken, umfasst; und Herstellen eines Epitaxieblockers (120) auf der ersten und der zweiten Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108), wobei der Epitaxieblocker (120) Material aufweist, das epitaktisches Wachstum verhindert, wobei der Epitaxieblocker (120) selektiv nur auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108) hergestellt wird, so dass die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und die Hauptseitenfläche (110) von dem Epitaxieblocker (120) frei sind.
  14. Verfahren nach Anspruch 13, bei dem der Epitaxieblocker (120) eines oder mehrere der folgenden Materialien aufweist: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (SiOxNy).
  15. Verfahren nach Anspruch 14, bei dem der Epitaxieblocker (120) Siliziumnitrid aufweist.
  16. Verfahren nach einem beliebigen der Ansprüche 13 bis 15, bei dem die Herstellung des Epitaxieblockers (120) auf der ersten und der zweiten vertikalen Seitenwand (114, 116) eine selektive Herstellung des Epitaxieblockers nur auf der ersten und der zweiten Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur aufweist, so dass die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und die Hauptseitenfläche (110) frei von dem Epitaxieblocker (110) sind.
  17. Verfahren nach Anspruch 16, bei dem das selektive Herstellen des Epitaxieblockers aufweist: Abscheiden einer konformen Schicht des Epitaxieblockers (120) auf einen Teil des Halbleiterwafers (200), der die Hauptseitenfläche (110) und die wenigstens eine Ausrichtungsstruktur (108) enthält; und Entfernen von Teilen der konformen Schicht, die auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und der Hauptseitenfläche gebildet sind, wobei das Entfernen von Teilen der konformen Schicht, die auf der ersten Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur gebildet ist, ein beschädigungsarmes Plasmaverfahren mit anisotropem Ätzen aufweist.
  18. III-V-Halbleiterwafer, der aufweist: mehrere Die-Stellen (202); einen Zerteilungsstreifen (204), der die Die-Stellen (202) voneinander trennt; wenigstens eine elektrisch inaktive Ausrichtungsstruktur (108) in dem Zerteilungsstreifen (204), wobei die wenigstens eine Ausrichtungsstruktur eine vertikal gegenüber der Hauptseitenfläche (110) des III-V-Halbleiterwafers (200) versetzte erste Seitenfläche (112) sowie eine erste und eine zweite vertikale Seitenwand (114, 116), die sich jeweils zwischen der ersten Seitenfläche (112) und der Hauptseitenfläche (110) erstrecken, aufweist; einen Epitaxieblocker (120), der entlang der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur angeordnet ist, wobei der Epitaxieblocker (120) ein Material aufweist, das ein epitaktisches Wachstum verhindert; und eine nachgewachsene III-V-Halbleiterschicht (122), die auf dem III-V-Halbleiterwafer (200) angeordnet ist, wobei die nachgewachsene III-V-Halbleiterschicht (122) zumindest teilweise die Hauptseitenfläche des III-V-Halbleiterwafers (110) und die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) bedeckt, und wobei die nachgewachsene III-V-Halbleiterschicht (122) auf der ersten und der zweiten Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur (108) fehlt, wobei der Epitaxieblocker (120) selektiv nur auf der ersten und der zweiten vertikalen Seitenwand (114, 116) der wenigstens einen Ausrichtungsstruktur angeordnet ist, so dass die erste Seitenfläche (112) der wenigstens einen Ausrichtungsstruktur (108) und die Hauptseitenfläche (110) von dem Epitaxieblocker (120) frei ist.
  19. Ill-V-Halbleiterwafer nach Anspruch 18, bei dem der Epitaxieblocker (120) ein beliebiges oder mehrere der folgenden Materialien aufweist: Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Kohlenstoffnitrid (CN), Siliziumoxynitrid (Si-OxNy).
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116504756B (zh) * 2023-06-28 2023-09-08 合肥安德科铭半导体科技有限公司 一种栅极氧化层对准标记的装置及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080200004A1 (en) 2007-02-07 2008-08-21 Toshio Nomaguchi Method of fabricating semiconductor optical device
US20130230339A1 (en) 2002-11-11 2013-09-05 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
CN104882436A (zh) 2015-03-31 2015-09-02 上海华虹宏力半导体制造有限公司 两次外延工艺中光刻对准标记的制作方法
US20160268312A1 (en) 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming finfet channel and structures thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001067509A1 (en) * 2000-03-09 2001-09-13 Fujitsu Limited Semiconductor device and method of manufacture thereof
US9823574B2 (en) * 2015-09-29 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography alignment marks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130230339A1 (en) 2002-11-11 2013-09-05 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
US20080200004A1 (en) 2007-02-07 2008-08-21 Toshio Nomaguchi Method of fabricating semiconductor optical device
US20160268312A1 (en) 2015-03-13 2016-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming finfet channel and structures thereof
CN104882436A (zh) 2015-03-31 2015-09-02 上海华虹宏力半导体制造有限公司 两次外延工艺中光刻对准标记的制作方法

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