DE102016109876B4 - Verfahren zum Herstellen eines HEMT-Transistors und HEMT-Transistor mit verbesserter Elektronenmobilität - Google Patents

Verfahren zum Herstellen eines HEMT-Transistors und HEMT-Transistor mit verbesserter Elektronenmobilität Download PDF

Info

Publication number
DE102016109876B4
DE102016109876B4 DE102016109876.0A DE102016109876A DE102016109876B4 DE 102016109876 B4 DE102016109876 B4 DE 102016109876B4 DE 102016109876 A DE102016109876 A DE 102016109876A DE 102016109876 B4 DE102016109876 B4 DE 102016109876B4
Authority
DE
Germany
Prior art keywords
layer
heterojunction structure
interface layer
gate
semiconductor body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016109876.0A
Other languages
English (en)
Other versions
DE102016109876A1 (de
Inventor
Ferdinando Iucolano
Andrea Severino
Maria Concetta Nicotra
Alfonso Patti
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of DE102016109876A1 publication Critical patent/DE102016109876A1/de
Application granted granted Critical
Publication of DE102016109876B4 publication Critical patent/DE102016109876B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Abstract

Verfahren zum Herstellen eines HEMT-Transistors (1; 1'; 1"), das folgende Schritte aufweist:- Bereitstellen eines Wafers (30; 50), der einen Halbleiterkörper (5) mit einer Heteroübergangsstruktur (3) aufweist, die durch Halbleitermaterialien gebildet ist, die Elemente der Gruppen III-V des Periodensystems beinhalten, sowie eine dielektrische Schicht (32, 7) auf dem Halbleiterkörper aufweist,- Ätzen von selektiven Bereichen des Halbleiterkörpers (5) an der Heteroübergangsstruktur (3) zum Bilden einer Vertiefung (9; 19) mit Seitenwänden und einer Bodenwand;- Bilden einer einzelnen Grenzflächenschicht (11; 21) aus einer Halbleiterverbindung, die aus Elementen der Gruppen III-V des Periodensystems gebildet ist, auf den Seitenwänden und der Bodenwand der Vertiefung, wobei die Grenzflächenschicht (11; 21) eine Dicke aufweist, die zwischen 1 und 3 nm liegt; und- Bilden einer Gate-Elektrode (8; 18), die ein Gate-Dielektrikum (8a; 18a) aus AIN und einen leitfähigen Gatebereich (8b; 18b) beinhaltet, in der Vertiefung (9; 19) auf der Grenzflächenschicht (11; 21), wobei die Bereiche der Grenzflächenschicht (11, 21), die sich über der dielektrischen Schicht (32, 7) und zwischen dem Gate-Dielektrikum (8a; 18a) und der dielektrischen Schicht (32, 7) erstrecken, entfernt wurden.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer elektronischen Vorrichtung, insbesondere eines HEMT-Transistors („highelectron-mobility transistor“, Transistor mit hoher Elektronenmobilität), sowie auf die dadurch gebildete elektronische Vorrichtung.
  • Im Stand der Technik sind HEMT-Transistoren mit einer Heterostruktur bekannt, die insbesondere aus Galliumnitrid (GaN) sowie Gallium- und Aluminiumnitrid (AlGaN) gebildet sind. Beispielsweise werden HEMT-Vorrichtungen aufgrund ihres hohen Durchbruch-Schwellenwerts zur Verwendung als Leistungsschalter geschätzt. Ferner ermöglicht die hohe Stromdichte in dem leitfähigen Kanal des HEMT-Transistors das Erzielen eines niedrigen Einschaltwiderstands (RON) des leitfähigen Kanals.
  • Zur vorteilhaften Nutzung von HEMT-Transistoren in Hochleistungsanwendungen sind HEMT-Transistoren mit normalerweise ausgeschaltetem Kanal eingeführt worden. HEMT-Vorrichtungen mit vertieftem Gate-Anschluss haben sich für die Verwendung als Transistoren mit normalerweise ausgeschaltetem Kanal als besonders vorteilhaft erwiesen. Eine Vorrichtung dieses Typs ist z.B. aus Wantae Lim et al. „Normally-Off Operation of Recessed-Gate AIGaN/GaN HFETs for High Power Applications“ (normalerweise ausgeschalteter Betrieb von AIGaN/GaN-HFETs mit vertieftem Gate für Hochleistungsanwendungen), Electrochem. Solid-State Lett. 2011, Band 14, Ausgabe 5, H205-H207, bekannt.
  • Dieser HEMT-Transistor besitzt einen Gate-Graben, der sich in der Tiefe in die Heterostruktur hinein erstreckt, bis er die GaN-Schicht erreicht. In dem Graben erstreckt sich die Gate-Metallisierung, die von den die Heterostruktur bildenden AIGaN/GaN-Schichten durch eine Gate-Dielektrikumschicht getrennt ist. Das Bilden des Gate-Grabens erfolgt durch bekannte Schritte des chemischen Ätzens und erzeugt morphologische Fehler verschiedener Art, wie z.B. sogar extensive Oberflächenwellungen oder im Allgemeinen durch den Ätzvorgang verursachten Schaden (wie z.B. Vertiefungen oder Erhebungen).
  • Einer der kritischen Schritte bei der Herstellung von HEMT-Transistoren mit vertieftem Gate-Anschluss liegt exakt in der Minimierung von Fehlern an der Grenzfläche zwischen der zu der Heterostruktur gehörigen GaN-Halbleiterschicht und dem Gate-Dielektrikum. Das Vorhandensein von solchen Fehlern ist in der Tat die Ursache für einen großen Bereich von Problemen, unter denen eine reduzierte Schwellenspannung, ein hohes Rauschsignal, ein hoher Einschaltwiderstand sowie generell eine Reduzierung der Leistungspegel der Vorrichtung zu nennen sind.
  • Zum Reduzieren der vorstehend genannten Grenzflächenfehlerhaftigkeit beschreibt die einschlägige Literatur zahlreiche Techniken, darunter das Reinigen des Grabens vor dem Schritt der Aufbringung des Dielektrikums und der Gate-Metallisierung.
  • Die Reinigung des Grabens kann unter Verwendung einer Piranha-Lösung und Fluorwasserstoffsäure (HF) erfolgen, wie dies gelehrt wird von Neeraj Nepal in „Assessment of GaN Surface Pretreatment for Atomic Layer Deposited High-k Dielectrics“ (Einschätzung der GaN-Oberflächenvorbehandlung für als Atomschicht aufgebrachte Dielektrika mit hohem k), Applied Physics Express, Band 4, Nr. 5, 2011.
  • Ein weiteres Verfahren bekannten Typs sieht die Verwendung von TMAH (Tetramethylammoniumhdyroxid) vor, wie dies von Ki-Won Kim et al. in „Effects of TMAH Treatment on Device Performance of Normally Off Al2O3/GaN MOS-FET“ (Wirkungen der TMAH-Behandlung auf die Vorrichtungsleistung von normalerweise ausgeschalteten Al2O3/GaN-MOSFETs), IEEE Electron Device Letters, Band 32, Ausgabe 10, Oktober 2011, vorgeschlagen wird, und zwar mit dem Ziel der Reduzierung der Rauheit der freiliegenden Oberfläche in dem Graben sowie der Eliminierung des Oberflächenschadens, der aufgrund eines aggressiven Plasmaätzvorgangs während der Bildung des eigentlichen Grabens entsteht.
  • Obwohl die vorstehend genannten Verfahren eine Verbesserung der erzielbaren Leistungsniveaus ermöglichen, ist dennoch die Feldeffekt-Mobilität relativ gering (< 60 cm2/Vs).
  • Andere vorgeschlagene Verfahren sehen eine bei hoher Temperatur (600 bis 900 °C) erfolgende Wärmebehandlung der durch den Graben freiliegenden GaN-Oberfläche vor, um die Absorption von Verunreinigungen, wie z.B. Sauerstoff und Kohlenstoff, zu begrenzen. Ein ausgezeichnetes Resultat hinsichtlich des Nichtvorhandenseins einer Absorption erhält man bei Temperaturen von 950 °C. Eine Wärmebehandlung bei dieser Temperatur kann jedoch schweren Schaden an der freiliegenden GaN-Oberfläche verursachen.
  • Im Stand der Technik finden sich zudem die US 7 985 986 B2 sowie die JP 2008-98 455 A , die jeweils ein Verfahren zum Herstellen eines HEMT-Transistors offenbaren, das folgende Schritte aufweist:
    • - Bereitstellen eines Wafers, der einen Halbleiterkörper mit einer Heteroübergangsstruktur aufweist, die durch Halbleitermaterialien gebildet ist, die Elemente der Gruppen III-V des Periodensystems beinhalten, sowie eine dielektrische Schicht auf dem Halbleiterkörper aufweist;
    • - Ätzen von selektiven Bereichen des Halbleiterkörpers an der Heteroübergangsstruktur zum Bilden einer Vertiefung mit Seitenwänden und einer Bodenwand;
    • - Bilden einer Grenzflächenschicht aus einer Halbleiterverbindung, die aus Elementen der Gruppen III-V des Periodensystems gebildet ist, auf den Seitenwänden und der Bodenwand der Vertiefung, wobei die Grenzflächenschicht eine Dicke aufweist, die zwischen 1 und 3 nm liegt; und
    • - Bilden einer Gate-Elektrode, die ein Gate-Dielektrikum und einen leitfähigen Gatebereich beinhaltet, in der Vertiefung auf der Grenzflächenschicht.
  • Es besteht somit ein Bedarf zur Schaffung eines Verfahrens zum Herstellen eines HEMT-Transistors sowie eines HEMT-Transistors, die Alternativen zum Stand der Technik darstellen und mit denen sich die Eingangs geschilderten Nachteile überwinden lassen.
  • Gemäß der vorliegenden Erfindung werden somit ein Verfahren zum Herstellen eines HEMT-Transistors sowie ein HEMT-Transistor geschaffen, wie diese in den beigefügten Ansprüchen angegeben sind.
  • Für ein besseres Verständnis der vorliegenden Erfindung werden im Folgenden bevorzugte Ausführungsformen derselben lediglich anhand von nicht einschränkenden Beispielen sowie unter Bezugnahme auf die beigefügten Zeichnungen beschrieben; darin zeigen:
    • 1 einen HEMT-Transistor eines normalerweise eingeschalteten Typs gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
    • 2 einen HEMT-Transistor eines normalerweise ausgeschalteten Typs gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
    • 3A-3G Schritte zur Herstellung des HEMT-Transistors der 1;
    • 4A-4F Schritte zur Herstellung des HEMT-Transistors der 2;
    • 5 ein Diagramm zur Veranschaulichung der Elektronenmobilität bei dem HEMT-Transistor der 2; und
    • 6 einen HEMT-Transistors eines normalerweise ausgeschalteten Typs gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
  • 1 zeigt in einem Dreiachsen-System mit zueinander orthogonalen Achsen X, Y, Z eine HEMT-Vorrichtung 1 eines normalerweise eingeschalteten Typs auf der Basis von Galliumnitrid, die Folgendes aufweist: ein Substrat 2, das z.B. aus Silizium oder Siliziumcarbid (SiC) oder Saphir (Al2O3) gebildet ist; eine Kanalschicht 4 aus intrinsischem Galliumnitrid (GaN), die sich über das Substrat 2 erstreckt und eine Dicke aufweist, die zwischen ca. 10 nm und 10 µm liegt und beispielsweise ca. 1 µm beträgt (wobei es in jedem Fall jedoch auch möglich ist, Dicken von 100 µm oder höher vorzusehen); eine Sperrschicht 6 aus intrinsischem Aluminium- und Galliumnitrid (AlGaN) oder allgemeiner aus Verbindungen auf der Basis von ternären oder quaternären Legierungen von Galliumnitrid, wie z.B. AlxGa1-xN, AlInGaN, InxGa1-xN und AlxIn1-xAl, das sich über die Kanalschicht 4 erstreckt und eine Dicke aufweist, die zwischen ca. 5 nm und 400 nm liegt und beispielsweise ca. 15 nm beträgt; eine Isolierschicht 7 aus dielektrischem Material, wie z.B. Siliziumnitrid (Si3N4) oder Siliziumoxid (SiO2), das sich über eine Oberseite 6a der Sperrschicht 6 erstreckt; sowie einen Gatebereich 8, der sich zwischen dem Sourcebereich 10 und dem Drainbereich 12 in dem Halbleiterkörper 3 erstreckt.
  • Die Kanalschicht 4 und die Sperrschicht 6 bilden eine Heterostruktur 3. Das Substrat 2, die Kanalschicht 4 und die Sperrschicht 5 werden im Folgenden insgesamt durch den Begriff „Halbleiterkörper 5“ definiert. Die Heterostruktur 3 erstreckt sich somit zwischen einer Unterseite 4a der Kanalschicht 4, die Teil der Grenzfläche mit dem darunter liegenden Substrat 2 bildet, und einer Oberseite 6a der Sperrschicht 6. In dem Halbleiterkörper 5 ist ein aktiver Bereich 3a untergebracht, der den aktiven Teil der HEMT-Vorrichtung bildet.
  • Der Gatebereich 8 ist in seitlicher Richtung (d.h. entlang der X-Achse) von dem Sourcebereich 10 und dem Drainbereich 12 durch jeweilige Bereiche der Isolierschicht 7 getrennt. Bei dem Gatebereich 8 handelt es sich um einen vertieften Typ, d.h. dieser erstreckt sich in der Tiefenrichtung durch die Isolierschicht 7, bis er die Sperrschicht 6 erreicht. Mit anderen Worten ist der Gatebereich 8 in einem Graben 9 gebildet, der durch die Isolierschicht 7 hindurch eingebracht ist.
    Optional erstreckt sich der Graben 9 durch einen Teil der Sperrschicht 6 (z.B. über eine Tiefe von 1 bis 10 nm).
  • Der Graben 9 ist partiell mit einer Grenzflächenschicht 11 gefüllt, und zwar aus einem Material, wie z.B. AlxGa1-xN, oder im Allgemeinen aus einer Halbleiterverbindung, die aus Elementen gebildet ist, die zu den Gruppen III-V gehören, und die insbesondere Nitrid enthält. Die Grenzflächenschicht 11 erstreckt sich über den Boden und die inneren Seitenwände des Grabens 9. Eine Gate-Dielektrikumschicht 8a erstreckt sich in dem Graben 9 auf der Grenzflächenschicht 11 und ist dem Boden und den Seitenwänden des Grabens 9 zugewandt. Eine Gate-Metallisierung 8b schließt die Füllung des Grabens 9 ab und erstreckt sich über der Gate-Dielektrikumschicht 8a. Die Gate-Dielektrikumschicht 8a und die Gate-Metallisierung 8b bilden den Gatebereich der HEMT-Vorrichtung 1.
  • Bei der Grenzflächenschicht 11 kann es sich alternativ um einen intrinsischen Typ handeln, wobei sie auch dotiert sein kann (mit n- oder p-leitender Dotierung). Die Verwendung einer n-leitenden Dotierung ermöglicht eine Verbesserung des Werts des Einschaltwiderstands (RON wird geringer) auf Kosten der Schwellenspannung (VTH), während die Verwendung einer p-leitenden Dotierung eine Verbesserung des Werts der Schwellenspannung (VTH wird höher) auf Kosten von RON ermöglicht. Die Verwendung einer Dotierung eines intrinsischen Typs bildet eine Mittelweg-Lösung, die ein Gleichgewicht zwischen RON und VTH ermöglicht.
  • Gemäß weiteren Ausführungsbeispielen (nicht dargestellt) kann der Halbleiterkörper 5, wie gleichermaßen auch der in diesem untergebrachte aktive Bereich 3a bei Bedarf eine einzelne Schicht oder eine Anzahl von Schichten aus GaN oder GaN-Legierungen aufweisen, die geeignet dotiert sind oder bei denen es sich um einen intrinsischen Typ handelt.
  • Der Sourcebereich 10 und der Drainbereich 12 aus leitfähigem Material, beispielsweise Metall, erstrecken sich in der Tiefenrichtung in dem Halbleiterkörper 5, und zwar geradewegs durch die Sperrschicht 6 und partiell durch die Kanalschicht 4, und enden in der Kanalschicht 4.
  • Der Gatebereich 8 erstreckt sich in einer Region, die dem aktiven Bereich 3a entspricht. Ferner ist darauf hinzuweisen, dass sich die Grenzflächenschicht 11 entlang der Wände des Grabens 9 erstreckt, d.h. entlang des Gatebereichs 8, zwischen der Gate-Dielektrikumschicht 8a und der Isolierschicht 7 sowie über die Isolierschicht 7. Optional ist es möglich, diejenigen Bereiche des Füllbereichs 11, die sich über der Isolierschicht 7 und/oder zwischen der Gate-Dielektrikumschicht 8a und der Isolierschicht 7 erstrecken, zumindest teilweise zu entfernen.
  • Gleichermaßen kann der Graben 9 auf der Oberfläche 6a der Sperrschicht 6 enden oder ansonsten teilweise in die Sperrschicht 6 oder auch nur minimal in diese eindringen, beispielsweise über eine Tiefe, die in einem Bereich von 1 nm bis einige Zehn Nanometer liegt.
  • 2 zeigt gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung eine HEMT-Vorrichtung 1' des normalerweise ausgeschalteten Typs. Elemente der HEMT-Vorrichtung 1' der 2 sowie der HEMT-Vorrichtung 1 der
  • 1, die gemeinsam vorhanden sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht weiter erläutert.
  • Die HEMT-Vorrichtung 1' der 2 weist einen Graben 19 auf, der sich in der Tiefenrichtung geradewegs durch die Sperrschicht 6 erstreckt, bis er die Kanalschicht 4 erreicht. In dem Graben 19 ist ein vertiefter Gatebereich 18 untergebracht.
  • Der Boden und die Seitenwände des Grabens 19 sind von einer Grenzflächenschicht 21 bedeckt, die den Graben 19 nur teilweise ausfüllt. Die Grenzflächenschicht 21 besteht aus einem Material, wie z.B. GaN, AlGaN oder AlxGa1-xN, oder aus einer Halbleiterverbindung, die aus Elementen gebildet ist, die zu den Gruppen III-V gehören, und die insbesondere Nitrid enthält. Eine Gate-Dielektrikumschicht 18a erstreckt sich über die Grenzflächenschicht 21 und ist somit der Bodenwand und den Seitenwänden des Grabens 19 zugewandt. Eine Gate-Metallisierung 18b schließt die Füllung des Grabens 19 ab und erstreckt sich über der Gate-Dielektrikumschicht 18a. Die Gate-Dielektrikumschicht 18a und die Gate-Metallisierung 18b bilden den Gatebereich der HEMT-Vorrichtung 1'.
  • Bei der Grenzflächenschicht 21 kann es sich alternativ um einen intrinsischen Typ handeln, oder sie kann auch dotiert sein (mit n- oder p-leitender Dotierung). Im Spezielleren erzielt eine Grenzflächenschicht mit einer p-leitenden Dotierung (z.B. mit Magnesiumatomen) den Vorteil einer höheren Schwellenspannung.
  • Der Gatebereich 18 erstreckt sich über dem aktiven Bereich 3a und ist mit diesem in der Richtung Z vertikal ausgerichtet und erreicht entlang der Richtung Z eine maximale Tiefe, die geringer ist als die maximale Tiefe, die der Source- und der Drainbereich 10, 12 erreichen. Ferner erstreckt sich der Füllbereich 21 entlang der Seitenwände des Grabens 19, d.h. entlang des Gatebereichs 18, zwischen der Gate-Dielektrikumschicht 18a und der Isolierschicht 7, sowie über die Isolierschicht 7. Optional ist es möglich, diejenigen Bereiche des Füllbereichs 21, die sich über der Isolierschicht 7 und/oder zwischen der Gate-Dielektrikumschicht 18a und der Isolierschicht 7 erstrecken, zumindest teilweise zu entfernen.
  • Gleichermaßen kann der Graben 19 an der Oberfläche 4a der Kanalschicht 4 enden, oder er kann sich teilweise in die Kanalschicht 4 hinein erstrecken, wenn auch nur minimal, z.B. auf eine Tiefe im Bereich zwischen 1 nm und einigen Hundert Nanometern.
  • Im Folgenden werden unter Bezugnahme auf die 3A bis 3G Schritte zum Herstellen der HEMT-Vorrichtung 1 der 1 beschrieben.
  • 3A zeigt in einer Schnittdarstellung einen Bereich eines Wafers 30 während eines Schrittes zum Herstellen einer HEMT-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Elemente des Wafers 30, die den unter Bezugnahme auf 1 bereits beschriebenen sowie darin veranschaulichten Elementen entsprechen, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht weiter ausführlich beschrieben.
  • Im Spezielleren (3A) wird der Wafer 30 bereitgestellt, der Folgendes aufweist: das Substrat 2, das z.B. aus Silizium (Si) oder Siliziumcarbid (SiC) oder Aluminiumoxid (Al2O3) gebildet ist und eine Vorderseite 2a und eine Rückseite 2b aufweist, die einander in einer Z-Richtung gegenüberliegen; die Kanalschicht 4 aus Galliumnitrid (GaN), die ihre eigene Unterseite 4a aufweist, die sich benachbart der Vorderseite 2a des Substrats 2 erstreckt und dieser überlagert ist; sowie die Sperrschicht 6 aus Gallium- und Aluminiumnitrid (AlGaN), die sich über der Kanalschicht 4 erstreckt. Die Sperrschicht 6 und die Kanalschicht 4 bilden die Heterostruktur 3.
  • Gemäß der vorliegenden Ausführungsform ist auf der Vorderseite der Sperrschicht 6 eine Passivierungsschicht oder dielektrische Schicht 32 aus dielektrischem oder isolierendem Material gebildet, wie z.B. Siliziumnitrid (SiN), Siliziumoxid (SiO2) oder einem anderen Material. Die Passivierungsschicht 32 besitzt eine Dicke zwischen ca. 5 nm und 300 nm, z.B. 100 nm, und ist durch CVD (chemische Gasphasenabscheidung) oder ALD (Atomlagenabscheidung) gebildet und bildet am Ende der Herstellungsschritte die Isolierschicht 7.
  • Anschließend (3B) wird die Passivierungsschicht 32 selektiv entfernt, beispielsweise durch einen lithografischen Schritt und einen Ätzschritt zum Entfernen von selektiven Bereichen derselben in derjenigen Region des Wafers 30, in der in den nachfolgenden Schritten ein Gatebereich der HEMT-Vorrichtung gebildet werden soll (beispielsweise auf einem Teil des aktiven Bereichs 3a).
  • Der Ätzschritt kann an der darunter liegenden Sperrschicht 6 stoppen oder auch partiell in die Sperrschicht 6 hinein weitergeführt werden (letztere Lösung ist in 3B dargestellt). In beiden Fällen wird ein Oberflächenbereich 6' der darunter liegenden Sperrschicht 6 freigelegt. Das Ätzen der Sperrschicht 6 wie z.B. durch Trockenätzen ausgeführt. Der entfernte Bereich der Sperrschicht 6 bildet einen Hohlraum mit einer Tiefe, die z.B. zwischen 0 und 5 nm entlang der Z-Richtung beträgt.
  • Hierdurch wird der Graben 9 gebildet, der sich durch die gesamte Dicke der Passivierungsschicht 32 sowie durch einen Bereich der darunter liegenden Sperrschicht 6 erstreckt.
  • Als nächstes wird (3C) ein Schritt zum Aufbringen oder Aufwachsen der Grenzflächenschicht 11, insbesondere aus Gallium- und Aluminiumnitrid (AlxGa1-xN) an dem Oberflächenbereich 6' der Sperrschicht 6 ausgeführt. Im Allgemeinen ist es möglich, eine Schicht aus einer Halbleiterverbindung aufwachsen zu lassen, die aus Elementen der Gruppen III-V des Periodensystems gebildet ist, und zwar über die Verwendung von organometallischen Vorläufern, die Atome aus Aluminium enthalten, wie z.B. Trimethylaluminium (TMAI) und ähnliche Verbindungen, sowie Gallium, wie z.B. Trimethylgallium (TMGa), Triethylgallium (TEGa) und ähnliche Verbindungen, sowie allgemeiner jegliche Verbindung, die zu der Familie von Verbindungen (Metallalkylen) gehört, die Gallium (Ga), Aluminium (Al) und/oder Dotierstoffe aus Galliumnitrid sowie Gallium- und Aluminiumnitrid enthalten. Diese lässt man bei Temperaturen, die höher als 500 °C jedoch niedriger als 1000 °C sind, in CVD-Reaktoren mit gasförmigen Verbindungen, wie z.B. Ammoniak (NH3) reagieren, wobei Gasträger durch molekularen Wasserstoff (H2) und/oder Stickstoff (N2) gebildet sind.
  • Dieser Schritt wird in einem CVD-Reaktor, insbesondere einem MOCVD (metallorganischen chemischen Gasabscheidungs-Reaktor) in einer Umgebung ausgeführt, die als organometallischen Vorläufer Trimethylgallium (TMGa) und/oder Trimethylaluminium (TMAI), als Stickstoff enthaltende gasförmige Komponente Ammoniak (NH3) und als Gasträger molekularen Stickstoff (N2) oder ansonsten Wasserstoff (H2) enthält. Die Temperatur in dem Reaktor liegt zwischen ca. 500 °C und 1000 °C, vorzugsweise zwischen 650 °C und 850 °C, insbesondere zwischen 700 °C und 800 °C. Diese Temperaturbereiche ermöglichen die Erzielung einer guten Qualität der Grenzflächenschicht 11, wobei gleichzeitig keinerlei Beschädigung der bereits gebildeten Schichten der Vorrichtung stattfindet.
  • Der Reaktionsvorgang wird in der nachfolgend beschriebenen Weise ausgeführt. Die Temperatur wird in einem Anfangsschritt des Wachstumsvorgangs auf den gewünschten Betriebswert (z.B. 750 °C) gebracht. Während des Temperaturanstiegs wird Stickstoffgas (N2) in den Reaktor eingebracht, und zwar bei Abwesenheit von Wasserstoff, um die Oberfläche 6' vor Phänomenen der Desorption oder Freisetzung von N- und/oder Ga- und/oder Al-Atomen von der Oberfläche durch Übergang von der festen Phase in die gasförmige Phase zu bewahren, wie dies in einer Umgebung auftreten würde, bei der Wasserstoff bei den vorstehend genannten Betriebstemperaturen vorhanden ist.
  • Zusammen mit Stickstoff wird optional Ammoniak (NH3) in die Reaktionskammer eingebracht, und zwar in einem Verhältnis zu dem Stickstoff von z.B. 5<N2/NH3<15, vorzugsweise 8<N2/NH3<12, wobei beispielsweise N2/NH3=10 beträgt.
  • Ein Vorläufer, der Aluminium (Al) enthält, z.B. TMAI, und ein Vorläufer, der Gallium (Ga) enthält, z.B. TMGa, werden bei Erreichen der gewünschten Arbeitstemperatur in die Reaktionskammer eingebracht. Das Verhältnis zwischen den beiden Arten von Vorläufern (Ga und Al) begünstigt vorzugsweise Gallium im Fall der Aufbringung von AlGaN-Schichten. Organometallische Vorläufer, wie z.B. andere Metallalkyle, die Ga und/oder AI enthalten, können zusätzlich in die Reaktionskammer eingebracht werden, nachdem die Arbeitstemperatur erreicht worden ist. Die Strömungsrate beim Einbringen der organometallischen Vorläufer ist niedriger gewählt als 100 µmol/min, vorzugsweise niedriger als 75 µmol/min, und liegt insbesondere zwischen 35 und 65 µmol/min.
  • Das Aufwachsen der Grenzflächenschicht 11 erfolgt nach dem vorstehend angegebenen Protokoll, bis eine Schicht gebildet ist, die eine Dicke von weniger als 10 nm, vorzugsweise weniger als 5 nm aufweist und beispielsweise zwischen 1 und 3 nm liegt.
  • Anschließend (3D) wird z.B. durch Abscheidung die Gate-Dielektrikumschicht 8a gebildet, die z.B. aus einem Material gebildet ist, das aus Aluminiumnitrid (AIN), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3) und Siliziumoxid (SiO2) ausgewählt wird. Die Gate-Dielektrikumschicht 8a besitzt eine Dicke, die zwischen 1 und 50 nm gewählt ist und beispielsweise 20 nm beträgt.
  • Danach (3E) wird ein Schritt zum Aufbringen von leitfähigem Material auf den Wafer 30 ausgeführt, um auf der Gate-Dielektrikumschicht 8a eine leitfähige Schicht 38 zu bilden, insbesondere um den Graben 9 auszufüllen. Beispielsweise besteht die leitfähige Schicht 38 aus Metallmaterial, wie z.B. Tantal (Ta), Tantalnitrid (TaN), Titannitrid (TiN), Palladium (Pa), Wolfram (W), Wolframsilizid (WSi2), Titan-Aluminium (Ti/Al), Nickel-Gold (Ni/Au).
  • Die leitfähige Schicht 38 wird dann durch einen lithographische Schritt und einen Ätzschritt selektiv entfernt, die an sich bekannt sind, um die leitfähige Schicht 38 von dem Wafer 30 mit Ausnahme desjenigen Bereichs derselben zu eliminieren, die sich in den Graben 9 hinein erstreckt, um die Gate-Metallisierung 8b zu bilden. Die Gate-Metallisierung 8b und das Gate-Dielektrikum 8a bilden insgesamt den vertieften Gatebereich 8 der HEMT-Vorrichtung der 1. Anschließend (3F) werden ein oder mehrere weitere Schritte von Masken-Ätzvorgängen an dem Gate-Dielektrikum 8a, der Passivierungsschicht 32, der Grenzflächenschicht 11, der Sperrschicht 6 und der Kanalschicht 4 ausgeführt, um selektive Bereiche derselben zu entfernen, die sich in Regionen des Wafers 30 erstrecken, in denen die Source- und Gatebereiche 10, 12 der HEMT-Vorrichtung 1 gebildet werden sollen. Das Entfernen von Bereichen der Passivierungsschicht 32 führt zum Bilden der Isolierschicht 7, wie dies in 1 dargestellt ist.
  • Im Spezielleren werden Öffnungen 34a und 34b auf entlang der X-Richtung gegenüberliegenden Seiten des Gatebereichs 8 sowie in einem Abstand von dem Gatebereich 8 gebildet.
  • Anschließend (3G) wird ein Schritt zum Bilden von ohmschen Kontakten ausgeführt, um die Source- und Drainbereiche 10, 12 zu schaffen, und zwar durch Aufbringen von leitfähigem Material, insbesondere Metall, wie z.B. Titan (Ti) oder Aluminium (Al) oder Legierungen oder Verbindungen davon, durch Sputtern oder Aufdampfen auf den Wafer 30 und insbesondere in das Innere der Öffnungen 34a, 34b. Dann erfolgt ein anschließender Ätzschritt an der auf dieser Weise aufgebrachten Metallschicht zum Entfernen der Metallschicht von dem Wafer 30 mit Ausnahme von den Metallbereichen, die sich in das Innere der Öffnungen 34a und 34b hinein erstrecken, um dadurch in den Öffnungen 34a und 34b den Sourcebereich 10 bzw. den Drainbereich 12 zu bilden.
  • Danach ermöglicht ein RTA-Schritt (ein rascher Wärmebehandlungsschritt) beispielsweise bei einer Temperatur zwischen ca. 500 °C und 900 °C für eine Zeitdauer von 20 s bis 5 min das Bilden von ohmschen Elektrodenkontakten des Sourcebereichs 10 und des Drainbereichs 12 mit der darunterliegenden Region (die das zweidimensionale Elektronengas - 2DEG bildet).
  • Damit ist die in 1 dargestellten HEMT-Vorrichtung 1 gebildet.
  • Die 4A bis 4D veranschaulichen Schritte zum Herstellen einer HEMT-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, das eine Alternative zu den 3A bis 3G darstellt, insbesondere zum Herstellen der HEMT-Vorrichtung 1' der 2.
  • Genauer gesagt wird (4A) nach einer Bearbeitung eines Wafers 50 in der unter Bezugnahme auf 3A bereits beschriebenen Weise (so dass dies hier nicht nochmals beschrieben wird) ein Ätzvorgang an der Passivierungsschicht 32 und der Sperrschicht 6 ausgeführt, bis die Kanalschicht 4 erreicht wird. Der Ätzvorgang kann über einen Bereich der Kanalschicht 4 weitergehen, wie dies in 4A veranschaulicht ist, beispielsweise mittels ALE (Atomlagenätzen). Der entfernte Bereich der Kanalschicht 4 weist entlang der Z-Richtung einen Wert zwischen 1 und 400 nm, beispielsweise 10 nm, auf.
  • Auf diese Weise wird der Graben 19 gebildet, der sich in der Tiefenrichtung des Wafers 50 erstreckt, und zwar geradewegs durch die Passivierungsschicht 32 und die Sperrschicht 6 hindurch, und auf der oberen Oberfläche der Kanalschicht 4 oder auch in der Kanalschicht 4 endet. Durch den Graben 19 ist somit ein Bereich 4' der Kanalschicht 4 freigelegt.
  • Anschließend (4B) wird ein Schritt zum Aufbringen oder Aufwachsen der Grenzflächenschicht 21 aus Galliumnitrid (GaN) an dem Oberflächenbereich 4' der Kanalschicht 4 ausgeführt. Allgemeiner ausgedrückt handelt es sich bei der Grenzflächenschicht um eine Halbleiterverbindung, die durch Elemente der Gruppen III-V des Periodensystems gebildet ist und die insbesondere Nitrid enthalten. Dieser Schritt wird in einem CVD-Reaktor, insbesondere in einem MOCVD-Reaktor, in einer Umgebung ausgeführt, die als Vorläufer zumindest eines von Trimethylgallium (TMGa), Trimethylaluminium (TMAI) und Ammoniak (NH3) und als Trägergas Stickstoff (N2) enthält. Die Temperatur in der Wachstumskammer liegt zwischen etwa 500 °C und 1000 °C, vorzugsweise zwischen 600 °C und 900 °C, insbesondere zwischen 700 °C und 850 °C. Diese Temperaturbereiche ermöglichen eine gute Qualität der gebildeten Grenzflächenschicht 21, wobei es gleichzeitig zu keinerlei Schaden an den bereits gebildeten Schichten der Vorrichtung kommt.
  • Der Reaktor wird in der nachfolgend beschriebenen Weise betrieben. Die Temperatur wird in einem Anfangsschritt des Wachstumsvorgangs auf den gewünschten Arbeitswert gebracht (z.B. 775 °C). Während des Temperaturanstiegs wird Stickstoffgas (N2) in den Reaktor eingebracht. Dieser Schritt wird vorzugsweise bei Abwesenheit von Wasserstoff ausgeführt, um die Oberfläche 4' (sowie durch den Graben 19 freiliegende Bereiche der Sperrschicht 6) vor Phänomenen der Desorption oder Freisetzung von Atomen von N und/oder Ga und/oder AI von der Oberfläche aufgrund des Übergangs von der festen Phase in die gasförmige Phase zu bewahren, wie diese in einer Umgebung auftreten würden, in der Wasserstoff bei den vorstehend genannten Arbeitstemperaturen vorhanden ist.
  • Zusammen mit Stickstoff wird optional Ammoniak (NH3) in die Reaktionskammer eingebracht, und zwar in einem Verhältnis zu dem Stickstoff von beispielsweise 1<N2/NH3<10, vorzugsweise 3<N2/NH3<7, wobei z.B. N2/NH3=5 beträgt.
  • Ein Vorläufer, der Gallium (Ga) enthält, z.B. TMGa, wird in die Reaktionskammer eingebracht, wenn die erwünschte Arbeitstemperatur erreicht ist. Die Strömungsrate beim Einbringen des Gallium-Vorläufers ist niedriger gewählt als 100 µmol/min, vorzugsweise niedriger als 75 µmol/min, und beträgt insbesondere zwischen 35 und 65 µmol/min. Das Verhältnis zwischen NH3 und dem Gallium enthaltenden Vorläufer, das als V/III-Verhältnis bekannt ist, ist im Bereich von 2000<V/III<8000, insbesondere im Bereich von 4000<V/III<6000, gewählt, wobei z.B. V/III=5000 beträgt.
  • Das Wachstum der Grenzflächenschicht 21 erfolgt nach dem vorstehend angegebenen Protokoll, bis eine Schicht gebildet ist, die eine Dicke von weniger als 10 nm, vorzugsweise weniger als 5 nm aufweist und beispielsweise zwischen 1 und 3 nm liegt.
  • Anschließend (4C) wird beispielsweise durch Abscheidung die Gate-Dielektrikumschicht 18a gebildet, die z.B. aus einem Material besteht, das aus Aluminiumnitrid (AIN), Siliziumnitrid (SiN), Aluminiumoxid (Al2O3) und Siliziumoxid (SiO2) ausgewählt ist. Die Gate-Dielektrikumschicht 18a besitzt eine Dicke, die zwischen 1 und 50 nm gewählt ist und z.B. 20 nm beträgt. Als nächstes (4D) wird ein Schritt zum Aufbringen von leitfähigem Material auf den Wafer 50 ausgeführt, um eine leitfähige Schicht 48 auf der Gate-Dielektrikumschicht 18a zu bilden und insbesondere den Graben 19 vollständig auszufüllen. Beispielsweise handelt es sich bei der leitfähigen Schicht 48 um Metallmaterial, wie z.B. Tantal (Ta), Tantalnitrid (TaN), Titannitrid (TiN), Palladium (Pa), Wolfram (W), Wolframsilizid (WSi2), Titan-Aluminium (Ti/Al) und Nickel-Gold (Ni/Au).
  • Die leitfähige Schicht 48 wird dann selektiv entfernt, und zwar mittels eines lithographische Schritts und eines Ätzschritts, die an sich bekannt sind, um die leitfähige Schicht 48 von dem Wafer 50 mit Ausnahme desjenigen Bereichs derselben zu entfernen, der sich in den Graben 19 hinein erstreckt, um die Gate-Metallisierung 18b zu bilden. Die Gate-Metallisierung 18b und das Gate-Dielektrikum 18a bilden als Ganzes den vertieften Gatebereich 18 der HEMT-Vorrichtung der 2.
  • Im Anschluss daran (4E) werden ein oder mehrere weitere Masken-Ätzschritte an der dielektrischen Schicht 18a, der Grenzflächenschicht 21, der Passivierungsschicht 32, der Sperrschicht 6 sowie der Kanalschicht 4 ausgeführt, um selektive Bereiche derselben zu entfernen, die sich in Regionen des Wafers 50 erstrecken, in denen die Source- und Gatebereiche 10, 12 der HEMT-Vorrichtung 1' gebildet werden sollen. Das Entfernen von Bereichen der Passivierungsschicht 32 führt zur Bildung der Isolierschicht 7, wie dies in 2 veranschaulicht ist.
  • Im Spezielleren werden Öffnungen 54a und 54b auf entlang der X-Richtung gegenüberliegenden Seiten von dem Gatebereich 18 sowie in einem Abstand von dem Gatebereich 18 gebildet.
  • Anschließend wird (4F) ein Schritt zum Bilden von ohmschen Kontakten ausgeführt, um die Source- und Drainbereiche 10, 12 zu schaffen, indem leitfähiges Material, wie z.B. Titan (Ti) oder Aluminium (Al) oder Legierungen oder Verbindungen davon durch Sputtern oder Aufdampfen auf den Wafer 50 und insbesondere ins Innere der Öffnungen 54a, 54b eingebracht wird. Danach folgt ein anschließender Schritt des Ätzens der auf diese Weise aufgebrachten Metallschicht, um die Metallschicht von dem Wafer 50 mit Ausnahme von den Metallbereichen zu entfernen, die sich innerhalb der Öffnungen 54a und 54b erstrecken, um in den Öffnungen 54a und 54b den Sourcebereich 10 bzw. den Drainbereich 12 zu bilden.
  • Damit ist die in 2 dargestellte HEMT-Vorrichtung 1' gebildet.
  • Unter erneuter Bezugnahme auf die HEMT-Vorrichtung 1 gemäß dem Ausführungsbeispiel der 3A bis 3G ist gemäß einem Aspekt der vorliegenden Erfindung ins Auge gefasst, das Bilden der Grenzflächenschicht 11 vor dem Schritt des Bildens des Gatebereichs 8 auszuführen. Bei der Grenzflächenschicht 11 handelt es sich insbesondere um dasselbe Material, das auch für die Sperrschicht 6 verwendet wird. Jedoch ist diese Bedingung insofern nicht notwendig, als es genügt, dass die Grenzflächenschicht 11 aus einer Verbindung auf der Basis von ternären oder quaternären Legierungen von Galliumnitrid, wie z.B. AlxGa1-xN, AlInGaN, InxGa1-xN und AlxIn1-xAl gebildet ist. Das Bilden der Grenzflächenschicht 11 ermöglicht eine Eliminierung oder zumindest eine Reduzierung der Probleme, die mit den Grenzflächenunzulänglichkeiten in Verbindung stehen, die im Stand der Technik vorhanden sind und durch den Ätzschritt zum Bilden des Gate-Grabens erzeugt werden. Tatsächlich eliminiert das Wachstum der Grenzflächenschicht 11 die durch das vorangehende Ätzen verursachten Fehler (beispielsweise durch Ausfüllen von möglichen leeren Räumen oder Vertiefungen) und eliminiert somit die Ursachen für das Einschließen von Ladungsträgern.
  • Ähnliche Vorteile lassen sich mit der HEMT-Vorrichtung 1' erreichen, die mittels der Schritte der 4A bis 4F geschaffen wird.
  • Somit werden gemäß der vorliegenden Offenbarung die Betriebs- und Funktionseigenschaften (insbesondere VTH und/oder RON) der HEMT-Vorrichtung 1, 1' im Vergleich dazu verbessert, was beim bekannten Stand der Technik erreichbar ist.
  • Eine gemäß der vorliegenden Erfindung geschaffene HEMT-Vorrichtung zeigt hohe Werte der Elektronenmobilität, die nahe bei 350 cm2/Vs liegen, wie dies in 5 gezeigt ist.
  • Ferner gibt es gemäß der vorliegenden Erfindung keine Einschränkungen hinsichtlich der Dicke für den Sperrbereich 6 und auch keine Einschränkungen hinsichtlich der Konzentration von Aluminium in der Sperrschicht 6, um den Wert der Schwellenspannung VTH und/oder des Einschaltwiderstands RON zu modulieren, wie dies dagegen beim Stand der Technik der Fall ist. Somit kann die Sperrschicht 6 mit der gewünschten Dicke gewählt werden, um den generellen Betrieb der HEMT-Vorrichtung zu optimieren, wobei dies gleichermaßen auch für die entsprechende Konzentration von Aluminium gilt.
  • Schließlich ermöglicht das Herstellungsverfahren gemäß der vorliegenden Erfindung die Schaffung von Heterostrukturen über epitaxiales Wachstum mit hoher Gestaltungsfreiheit sowie ohne jegliche Einschränkung bei der Auswahl der besten Verfahrensweise zum Aufwachsen von Schichten aus AlGaN und GaN (oder Legierungen davon) sowie der entsprechenden Dicken.
  • Beispielsweise können an der Grenzfläche zwischen dem Substrat 2 und der Kanalschicht 4 eine weitere oder mehrere Übergangsschichten (nicht gezeigt) aus Galliumnitrid und Verbindungen davon, wie z.B. AlGaN oder AIN, vorhanden sein, die die Funktion einer Grenzfläche zum Reduzieren der Gitterfehlausrichtung zwischen dem Substrat 2 und der Kanalschicht 4 haben.
  • Ferner weist der aktive Bereich 3a, wie erwähnt, eine oder mehrere Schichten aus GaN oder GaN-Legierungen auf, die den aktiven Teil der Vorrichtung bilden und deren Dicke, Sperrkonzentration bzw. Barrierenkonzentration und Legierungstyp (z.B. GaN und/oder AlxGayN) in Abhängigkeit von der zu schaffenden Vorrichtung geeignet gewählt werden (wobei diese z.B., jedoch nicht ausschließlich HEMT-Transistoren, Schottky-Dioden, MESFETs, usw. beinhalten).
  • Die Metallisierungen der Source- und Drain-Kontakte können ferner an der Vorderseite des Wafers in ohmschen Kontakt mit der Oberseite 6a der Schicht 6 oder partiell in die einzelne Schicht 6 vertieft vorgesehen sein.
  • Die Metallisierungen der Source-, Drain- und Gate-Kontakte können unter Verwendung eines beliebigen Materials hergestellt werden, das für den Zweck geeignet ist, wie z.B. zum Bilden von Kontakten aus AlSiCu/Ti, Al/Ti oder W-Stopfen oder noch andere.
  • Gemäß einer weiteren Variante der vorliegenden Erfindung, die in 6 veranschaulicht ist, wird eine HEMT-Vorrichtung 1" in einer ähnlichen Weise gebildet, wie dies bereits unter Bezugnahme auf die 4A bis 4F beschrieben worden ist, wobei diese ferner eine Pufferschicht 60 aus Aluminium- und Galliumnitrid (AlGaN) oder aus Gallium- und Indiumnitrid (InGaN) aufweist, die sich zwischen dem Substrat 2 und der Kanalschicht 4 erstreckt. In diesem Fall weist der Halbleiterkörper 5 die Pufferschicht 60 auf. Diese Pufferschicht 60 ermöglicht eine bessere Verarmung des zweidimensionalen Elektronengases (2DEG) in dem leitfähigen Kanal an dem Gatebereich. Bei Vorhandensein der Pufferschicht kann sich der vertiefte Gatebereich 18 gemäß dem Ausführungsbeispiel der 2 geradewegs durch die Kanalschicht 4 erstrecken und an der Grenzfläche zwischen der Kanalschicht 4 und der darunter liegenden Pufferschicht 60 enden (wobei dies in der Zeichnung nicht dargestellt ist) oder auch innerhalb der darunter liegenden Pufferschicht 60 enden (wie dies in 6 dargestellt ist).

Claims (16)

  1. Verfahren zum Herstellen eines HEMT-Transistors (1; 1'; 1"), das folgende Schritte aufweist: - Bereitstellen eines Wafers (30; 50), der einen Halbleiterkörper (5) mit einer Heteroübergangsstruktur (3) aufweist, die durch Halbleitermaterialien gebildet ist, die Elemente der Gruppen III-V des Periodensystems beinhalten, sowie eine dielektrische Schicht (32, 7) auf dem Halbleiterkörper aufweist, - Ätzen von selektiven Bereichen des Halbleiterkörpers (5) an der Heteroübergangsstruktur (3) zum Bilden einer Vertiefung (9; 19) mit Seitenwänden und einer Bodenwand; - Bilden einer einzelnen Grenzflächenschicht (11; 21) aus einer Halbleiterverbindung, die aus Elementen der Gruppen III-V des Periodensystems gebildet ist, auf den Seitenwänden und der Bodenwand der Vertiefung, wobei die Grenzflächenschicht (11; 21) eine Dicke aufweist, die zwischen 1 und 3 nm liegt; und - Bilden einer Gate-Elektrode (8; 18), die ein Gate-Dielektrikum (8a; 18a) aus AIN und einen leitfähigen Gatebereich (8b; 18b) beinhaltet, in der Vertiefung (9; 19) auf der Grenzflächenschicht (11; 21), wobei die Bereiche der Grenzflächenschicht (11, 21), die sich über der dielektrischen Schicht (32, 7) und zwischen dem Gate-Dielektrikum (8a; 18a) und der dielektrischen Schicht (32, 7) erstrecken, entfernt wurden.
  2. Verfahren nach Anspruch 1, wobei der Schritt des selektiven Ätzens von Bereichen des Halbleiterkörpers (5) das Ätzen der dielektrischen Schicht (32, 7) sowie eines Teils der Heteroübergangsstruktur (3) beinhaltet, so dass die Vertiefung (9; 19) innerhalb der Heteroübergangsstruktur endet.
  3. Verfahren nach Anspruch 2, wobei die Heteroübergangsstruktur durch eine Sperrschicht (6) aus einem ersten Material gebildet wird, die sich über einer Kanalschicht (4) aus einem zweiten Material erstreckt, wobei das erste und das zweite Material eine unterschiedliche Bandlücke aufweisen, und wobei der Schritt des Ätzens der Heteroübergangsstruktur (3) das Entfernen ausschließlich eines Oberflächenbereichs der Sperrschicht (6) auf eine Tiefe beinhaltet, die gleich oder größer als 1 nm, jedoch geringer als die Dicke der eigentlichen Sperrschicht ist.
  4. Verfahren nach Anspruch 2, wobei die Heteroübergangsstruktur durch eine Sperrschicht (6) aus einem ersten Material gebildet wird, die sich über einer Kanalschicht (4) aus einem zweiten Material erstreckt, wobei das erste und das zweite Material eine unterschiedliche Bandlücke aufweisen, und wobei der Schritt des Ätzens der Heteroübergangsstruktur (3) das Ätzen der Sperrschicht (6) durch die gesamte Dicke derselben sowie das Ätzen von Oberflächenbereichen der Kanalschicht (4) auf eine Tiefe beinhaltet, die gleich oder größer als 1 nm, jedoch geringer als die Dicke der eigentlichen Kanalschicht ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Heteroübergangsstruktur durch Verbindungen aus Galliumnitrid gebildet wird, und wobei der Schritt des Bildens der Grenzflächenschicht (11; 21) das Bilden einer Schicht beinhaltet, die ferner Nitrid aufweist.
  6. Verfahren nach einem der Ansprüche 1 und 5, wobei der Halbleiterkörper (5) eine Pufferschicht (60) aus einem leitfähigen Material aufweist, das Elemente der Gruppen 111-V des Periodensystems beinhaltet, und sich die Pufferschicht (60) unterhalb der Heteroübergangsstruktur (3) erstreckt, und wobei der Schritt des Ätzens von selektiven Bereichen des Halbleiterkörpers (5) das Entfernen von selektiven Bereichen der Heterostruktur durch die gesamte Dicke derselben unter Freilegung eines Bereichs der Pufferschicht (60) beinhaltet.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der Grenzflächenschicht (11; 21) folgende Schritte beinhaltet: - in einer Wachstumskammer mit darin untergebrachtem Wafer (30; 50) erfolgendes Generieren einer Temperatur zwischen 500 °C und 1000 °C in einer Umgebung mit Stickstoff N2 und Ammoniak NH3 in einem Verhältnis von 5<N2/NH3<15; - in die Wachstumskammer erfolgendes Einleiten von mindestens einem Vorläufergas aus der Familie der Metallalkyle auf der Basis von Gallium und/oder Aluminium mit einer Strömung von weniger als 100 µmol/min; und - Wachsenlassen der Grenzflächenschicht, bis eine Dicke von gleich oder weniger als 10 nm erreicht wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das ferner folgende Schritte aufweist: - selektives Entfernen von Bereichen der dielektrischen Schicht (32) an jeweiligen Seiten der Gate-Elektrode (8; 18) sowie in einer Distanz von dieser, um jeweilige Gräben (34a, 34b; 44a, 44b) zu bilden, die sich geradewegs durch die dielektrische Schicht (32) erstrecken, um Bereiche der Heteroübergangsstruktur (3) freizulegen; und - Aufbringen von Metallmaterial in den Gräben zum Bilden von jeweiligen ohmschen Kontakten mit der Heteroübergangsstruktur (3), wobei es sich bei den ohmschen Kontakten um eine jeweilige Source-Elektrode (10) und Drain-Elektrode (12) des HEMT-Transistors handelt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt des Bildens der Grenzflächenschicht (11; 21) alternativ Folgendes beinhaltet: Bereitstellen einer Grenzflächenschicht eines intrinsischen Typs, Dotieren der Grenzflächenschicht mit einer p-leitenden Dotierungsspezies, oder Dotieren der Grenzflächenschicht mit einer n-leitenden Dotierungsspezies.
  10. HEMT-Transistor (1; 1'; 1"), der Folgendes aufweist: einen Halbleiterkörper (5) mit einer Heteroübergangsstruktur (3), die durch Halbleitermaterialien gebildet ist, die Elemente der Gruppen III-V des Periodensystems beinhalten, eine dielektrische Schicht (32, 7) auf dem Halbleiterkörper; eine Gate-Elektrode (8; 18), die ein Gate-Dielektrikum (8a; 18a) und einen leitfähigen Gatebereich (8b; 18b) beinhaltet und die einen vertieften Bereich bildet, der sich an der Heteroübergangsstruktur in dem Halbleiterkörper (5) erstreckt, dadurch gekennzeichnet, dass er ferner eine einzelne Grenzflächenschicht (11; 21) aus einer Halbleiterverbindung aufweist, die aus Elementen der Gruppen III-V des Periodensystems gebildet ist, wobei die Grenzflächenschicht (11; 21) den vertieften Bereich der Gate-Elektrode (8; 18) derart umgibt, dass die Gate-Elektrode von dem Halbleiterkörper (5) durch die Grenzflächenschicht (11; 21) getrennt ist, wobei die Grenzflächenschicht (11; 21) eine Dicke aufweist, die zwischen 1 und 3 nm liegt, und wobei das Gate-Dielektrikum (8a; 18a) aus AlN gebildet ist, wobei die Bereiche der Grenzflächenschicht (11, 21), die sich über der dielektrischen Schicht (32, 7) und zwischen dem Gate-Dielektrikum (8a; 18a) und der dielektrischen Schicht (32, 7) erstrecken, entfernt wurden.
  11. HEMT-Transistor nach Anspruch 10, wobei die Heteroübergangsstruktur (3) Folgendes aufweist: eine Kanalschicht (4) aus einem ersten Material und eine Sperrschicht (6) aus einem zweiten Material, die sich über der Kanalschicht (4) erstreckt, wobei das erste und das zweite Material eine unterschiedliche Bandlücke aufweisen, und wobei sich die Gate-Elektrode (8; 18) in der Sperrschicht (6) über eine Tiefe erstreckt, die gleich oder größer als 1 nm, jedoch geringer als die Dicke der Sperrschicht ist.
  12. HEMT-Transistor nach Anspruch 10, wobei die Heteroübergangsstruktur (3) Folgendes aufweist: eine Kanalschicht (4) aus einem ersten Material und eine Sperrschicht (6) aus einem zweiten Material, die sich über der Kanalschicht (4) erstreckt, wobei das erste und das zweite Material eine unterschiedliche Bandlücke aufweisen, und wobei sich die Gate-Elektrode (8; 18) durch die gesamte Dicke der Sperrschicht (6) sowie auf eine Tiefe in die Kanalschicht (4) hinein erstreckt, die gleich oder größer als 1 nm, jedoch geringer als die Dicke der Kanalschicht ist.
  13. HEMT-Transistor nach Anspruch 10, wobei der Halbleiterkörper (5) eine Pufferschicht (60) aus einem leitfähigen Material beinhaltet, das Elemente der Gruppen III-V des Periodensystems aufweist, wobei sich die Pufferschicht (60) unter der Heteroübergangsstruktur (3) erstreckt, und wobei sich die Gate-Elektrode (8; 18) durch die gesamte Dicke der Heteroübergangsstruktur (3) bis zum Erreichen der Pufferschicht (60) erstreckt.
  14. HEMT-Transistor nach einem der Ansprüche 10 bis 13, wobei die Heteroübergangsstruktur Verbindungen aus Galliumnitrid aufweist und die Grenzflächenschicht (11; 21) ferner Galliumnitrid beinhaltet.
  15. HEMT-Transistor nach Anspruch 14, wobei die Verbindungen aus Galliumnitrid GaN und AlGaN beinhalten.
  16. HEMT-Transistor nach einem der Ansprüche 10 bis 15, wobei es sich bei der Grenzflächenschicht (11; 21) alternativ um einen intrinsischen Typ, um einen Typ mit einer p-leitenden Dotierung oder um einen Typ mit einer n-leitenden Dotierung handelt.
DE102016109876.0A 2015-11-12 2016-05-30 Verfahren zum Herstellen eines HEMT-Transistors und HEMT-Transistor mit verbesserter Elektronenmobilität Active DE102016109876B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ITUB2015A005503A ITUB20155503A1 (it) 2015-11-12 2015-11-12 Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
IT102015000072114 2015-11-12

Publications (2)

Publication Number Publication Date
DE102016109876A1 DE102016109876A1 (de) 2017-05-18
DE102016109876B4 true DE102016109876B4 (de) 2023-06-22

Family

ID=55315668

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016109876.0A Active DE102016109876B4 (de) 2015-11-12 2016-05-30 Verfahren zum Herstellen eines HEMT-Transistors und HEMT-Transistor mit verbesserter Elektronenmobilität

Country Status (4)

Country Link
US (3) US9882040B2 (de)
CN (2) CN106711038A (de)
DE (1) DE102016109876B4 (de)
IT (1) ITUB20155503A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20155503A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
WO2017111888A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Envelope-tracking control techniques for highly-efficient rf power amplifiers
US10741682B2 (en) * 2016-11-17 2020-08-11 Semiconductor Components Industries, Llc High-electron-mobility transistor (HEMT) semiconductor devices with reduced dynamic resistance
JP6640762B2 (ja) * 2017-01-26 2020-02-05 株式会社東芝 半導体装置
US10388753B1 (en) * 2017-03-31 2019-08-20 National Technology & Engineering Solutions Of Sandia, Llc Regrowth method for fabricating wide-bandgap transistors, and devices made thereby
JP7013710B2 (ja) * 2017-08-07 2022-02-01 住友電気工業株式会社 窒化物半導体トランジスタの製造方法
CN109755308B (zh) * 2017-11-08 2022-04-29 世界先进积体电路股份有限公司 半导体结构和高电子迁移率晶体管的制造方法
US10153273B1 (en) * 2017-12-05 2018-12-11 Northrop Grumman Systems Corporation Metal-semiconductor heterodimension field effect transistors (MESHFET) and high electron mobility transistor (HEMT) based device and method of making the same
CN109935630B (zh) * 2017-12-15 2021-04-23 苏州能讯高能半导体有限公司 半导体器件及其制造方法
US11121229B2 (en) 2017-12-28 2021-09-14 Vanguard International Semiconductor Corporation Methods of fabricating semiconductor structures and high electron mobility transistors
US10692857B2 (en) * 2018-05-08 2020-06-23 Vanguard International Semiconductor Corporation Semiconductor device combining passive components with HEMT
TWI740058B (zh) * 2018-08-17 2021-09-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN110875383B (zh) * 2018-08-30 2023-03-24 世界先进积体电路股份有限公司 半导体装置及其制造方法
US10700189B1 (en) 2018-12-07 2020-06-30 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
US11757027B2 (en) * 2018-12-13 2023-09-12 Intel Corporation E-D mode 2DEG FET with gate spacer to locally tune VT and improve breakdown
TWI717133B (zh) * 2019-12-06 2021-01-21 財團法人工業技術研究院 鈣鈦礦層的形成方法以及包含鈣鈦礦層的結構的形成方法
CN115394847A (zh) * 2020-11-30 2022-11-25 英诺赛科(苏州)半导体有限公司 半导体装置和其制造方法
CN114220869B (zh) * 2021-11-24 2023-11-07 山东大学 一种具有沟槽结构的垂直型氮化镓肖特基二极管及其制备方法
TWI808715B (zh) * 2022-04-08 2023-07-11 睿緒應用材料股份有限公司 電晶體的製作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060019435A1 (en) 2004-07-23 2006-01-26 Scott Sheppard Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2008098455A (ja) 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置
JP2008112868A (ja) 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008153330A (ja) 2006-12-15 2008-07-03 Oki Electric Ind Co Ltd 窒化物半導体高電子移動度トランジスタ
US7985986B2 (en) 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US20110227132A1 (en) 2008-12-05 2011-09-22 Panasonic Corporation Field-effect transistor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007108055A1 (ja) * 2006-03-16 2007-09-27 Fujitsu Limited 化合物半導体装置及びその製造方法
JP2008053448A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP4282708B2 (ja) * 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
JP5468768B2 (ja) * 2008-12-05 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US8344418B2 (en) * 2009-12-23 2013-01-01 Intel Corporation Materials for interfacing high-K dielectric layers with III-V semiconductors
US8624260B2 (en) * 2010-01-30 2014-01-07 National Semiconductor Corporation Enhancement-mode GaN MOSFET with low leakage current and improved reliability
JP2011187623A (ja) * 2010-03-08 2011-09-22 Furukawa Electric Co Ltd:The 半導体素子、および半導体素子の製造方法
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子
US8853709B2 (en) 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
JP5648523B2 (ja) * 2011-02-16 2015-01-07 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP5866769B2 (ja) * 2011-02-16 2016-02-17 富士通株式会社 半導体装置、電源装置及び増幅器
US8653559B2 (en) 2011-06-29 2014-02-18 Hrl Laboratories, Llc AlGaN/GaN hybrid MOS-HFET
JP5782947B2 (ja) * 2011-09-15 2015-09-24 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US9543391B2 (en) * 2011-10-19 2017-01-10 Samsung Electronics Co., Ltd. High electron mobility transistor having reduced threshold voltage variation and method of manufacturing the same
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
JP5899879B2 (ja) * 2011-12-05 2016-04-06 富士通セミコンダクター株式会社 化合物半導体装置及びその製造方法
JP6343807B2 (ja) * 2012-12-20 2018-06-20 パナソニックＩｐマネジメント株式会社 電界効果トランジスタおよびその製造方法
TWI549297B (zh) * 2014-11-06 2016-09-11 國立交通大學 高電子遷移率電晶體及其製造方法
CN105655395B (zh) * 2015-01-27 2018-05-15 苏州捷芯威半导体有限公司 一种增强型高电子迁移率晶体管及其制作方法
JP6462393B2 (ja) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9536984B2 (en) * 2015-04-10 2017-01-03 Cambridge Electronics, Inc. Semiconductor structure with a spacer layer
ITUB20155503A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060019435A1 (en) 2004-07-23 2006-01-26 Scott Sheppard Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2008098455A (ja) 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置
JP2008112868A (ja) 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008153330A (ja) 2006-12-15 2008-07-03 Oki Electric Ind Co Ltd 窒化物半導体高電子移動度トランジスタ
US7985986B2 (en) 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US20110227132A1 (en) 2008-12-05 2011-09-22 Panasonic Corporation Field-effect transistor

Also Published As

Publication number Publication date
ITUB20155503A1 (it) 2017-05-12
CN206059396U (zh) 2017-03-29
US10032898B2 (en) 2018-07-24
US10396192B2 (en) 2019-08-27
US20180108767A1 (en) 2018-04-19
US9882040B2 (en) 2018-01-30
CN106711038A (zh) 2017-05-24
US20170141218A1 (en) 2017-05-18
DE102016109876A1 (de) 2017-05-18
US20180323296A1 (en) 2018-11-08

Similar Documents

Publication Publication Date Title
DE102016109876B4 (de) Verfahren zum Herstellen eines HEMT-Transistors und HEMT-Transistor mit verbesserter Elektronenmobilität
DE102015117874B4 (de) Transistoren hoher elektronenmobilität und verfahren zu deren oberflächenbehandlung und passivierung
DE102015114707B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102013105701B4 (de) Verbindungshalbleiterbauteil, das Galliumnitrid-Gatestrukturen aufweist, und Verfahren
DE102008013755B4 (de) Gruppe-III-Nitrid-HEMT mit Deckschichten beinhaltend Aluminiumnitrid und Verfahren zu deren Herstellung
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
EP2465142B1 (de) Halbleiterstruktur
DE102017119774B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102013102156B4 (de) Verbundschichtstapelung für Enhancement Mode-Transistor
DE102016114896B4 (de) Halbleiterstruktur, HEMT-Struktur und Verfahren zu deren Herstellung
DE102016109338A1 (de) Normalerweise ausgeschalteter transistor mit reduziertem einschaltwiderstand sowie herstellungsverfahren dafür
DE102019113589A1 (de) Transistorbauelement mit hoher elektronenmobilität (hemt) und verfahren zu seiner herstellung
DE102017111974A1 (de) Iii-nitrid-halbleiterbauelement mit dotierten epi-strukturen
DE112019001259T5 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102013108698B4 (de) III-Nitrid-Vorrichtung mit hoher Durchbruchspannung und Verfahren
WO2014202409A1 (de) Transistor und verfahren zur herstellung eines transistors
DE112012000612T5 (de) lonenimplantierte und selbstjustierende Gate-Struktur für GaN-Transistoren
DE102020101271A1 (de) Bottom-up-Bildung von Kontaktsteckern
DE102020107205A1 (de) Raue Pufferschicht für Gruppe-III-V-Vorrichtungen auf Silizium
DE112017001490T5 (de) Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP2013149732A (ja) へテロ接合電界効果型トランジスタおよびその製造方法
JP2016100450A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
DE102021115509A1 (de) Galliumnitrid-basierte vorrichtung mit stufenartiger feldplatte und verfahren zu deren herstellung
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102020114846A1 (de) Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: SCHMITT-NILSON SCHRAUD WAIBEL WOHLFROM PATENTA, DE

Representative=s name: CASALONGA & PARTNERS, DE

R082 Change of representative

Representative=s name: CASALONGA & PARTNERS PATENTANWAELTE - AVOCATS, DE

Representative=s name: CASALONGA & PARTNERS, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final