KR20240005605A - 와이드-밴드갭 반도체 디바이스를 위한 3d 반도체 구조물 - Google Patents

와이드-밴드갭 반도체 디바이스를 위한 3d 반도체 구조물 Download PDF

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만-호 관
춘-린 차이
지운-레이 유
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Abstract

본 개시의 다양한 실시예는 와이드-밴드갭 반도체 디바이스를 위한 3차원(3D) 반도체 구조물에 관한 것이며, 와이드-밴드갭 반도체 디바이스는 제1 IC 다이와 제2 IC 다이 사이에서 분할된다. 제1 IC 다이는 제1 기판 및 제1 반도체 디바이스를 포함한다. 제1 기판은 제1 와이드 밴드갭 재료를 포함하고, 제1 반도체 디바이스는 제1 기판 위에 있고 제1 와이드 밴드갭 재료에 의해 부분적으로 형성된다. 제2 IC 다이는 제1 IC 다이 위에 있고, 제1 IC 다이와 제2 IC 다이 사이의 본드 구조물에 의해 제1 IC 다이에 본딩된다. 또한, 제2 IC 다이는 제2 기판 및 제2 반도체 디바이스를 포함한다. 제2 기판은 제2 와이드-밴드갭 재료를 포함하고, 제2 반도체 디바이스는 제2 기판 아래에 있고 제2 와이드-밴드갭 재료에 의해 부분적으로 형성된다.

Description

와이드-밴드갭 반도체 디바이스를 위한 3D 반도체 구조물{3D SEMICONDUCTOR STRUCTURE FOR WIDE-BANDGAP SEMICONDUCTOR DEVICES}
관련 출원에 대한 참조
본 출원은 2022년 7월 5일에 출원된 미국 가출원 제63/358,292호 및 2022년 10월 3일에 출원된 미국 가출원 제63/412,565호의 우선권을 주장한다. 상기 인용된 특허 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
배경
실리콘 기반 반도체 디바이스는 지난 수십 년 동안 표준이었다. 그러나, 갈륨 질화물(GaN) 등에 기반한 반도체 디바이스는 전원/컨버터 애플리케이션 및 무선 주파수(radio frequency, RF) 애플리케이션에 점점 더 많이 사용되고 있다. 실리콘 기반 반도체 디바이스에 비해, GaN 등에 기반한 반도체 디바이스는 와이드 밴드갭을 갖는다. 특히, 와이드 밴드갭은 고주파수, 고전압, 및 고온에서의 동작을 가능하게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들은 일정한 비율로 그려지지 않았다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 와이드-밴드갭 반도체 디바이스를 위한 3차원(3D) 반도체 구조물의 일부 실시예의 단면도를 예시한다.
도 2는 추가 상세가 도시된 도 1의 3D 반도체 구조물의 일부 실시예의 단면도를 예시한다.
도 3은 도 2의 3D 반도체 구조물의 하프-브리지 회로부의 일부 실시예의 회로도를 예시한다.
도 4a 및 4b는 도 2 및 도 3의 하프-브리지 회로부를 포함하는 전력 변환기 회로의 일부 실시예의 회로도를 각각 예시한다.
도 5는 도 2의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도를 예시한다.
도 6 및 도 7은 제1 반도체 디바이스가 중앙에 위치되는 도 2의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도 및 상부 레이아웃도를 각각 예시한다.
도 8은 IC 다이가 시일 링을 포함하는 도 2의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도를 예시한다.
도 9는 도 8의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도를 예시한다.
도 10 및 도 11은 제1 반도체 디바이스가 중앙에 위치되는 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도 및 상부 레이아웃도를 각각 예시한다.
도 12는 반도체 관통 비아가 생략된 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도를 예시한다.
도 13은 제2 시일 링의 반도체 관통 비아가 금속을 포함하는 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도를 예시한다.
도 14는 도 13의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도를 예시한다.
도 15 및 도 16은 제1 반도체 디바이스가 중앙에 위치되는 도 13의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도 및 상부 레이아웃도를 각각 예시한다.
도 17은 IC 다이가 인터포저 다이 위에 있고 그에 본딩되는 도 8의 3D 반도체 구조물의 일부 실시예의 단면도를 예시한다.
도 18은 인터포저 다이가 제2 인터포저 다이 위에 놓이고 그에 본딩되는 도 17의 3D 반도체 구조물의 일부 실시예의 단면도를 예시한다.
도 19 내지 도 29는 와이드 밴드갭 디바이스를 위한 3D 반도체 구조물을 형성하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 30은 도 19 내지 도 29의 방법의 일부 실시예들의 블록도를 예시한다.
도 31 내지 도 34는 도 19 내지 도 29의 방법의 일부 대안적인 실시예의 일련의 단면도들을 예시한다.
본 개시는 본 발명개시의 여러 피처들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하며, 제한하려는 의도가 아니다. 예를 들어, 하기하는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
나아가, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑(beneath)", "~ 아래(below)", "하부(lower)", "~ 위(above)", 및 "상부(upper)" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간 상대적인 용어들은, 도면에 도시된 배향 이외에, 사용 또는 동작 시의 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향으로)될 수 있고, 이에 따라 여기서 사용되는 공간 상대적인 기술어도 마찬가지로 해석될 수 있다.
전력 관리 등을 위해 사용되는 집적 회로(integrated circuit; IC) 디바이스는 일반적으로 하프-브리지 회로부를 포함한다. 회로부는 출력 노드에 전기적으로 커플링된 개별 소스/드레인 영역을 갖는 하이-사이드(high-side) 트랜지스터 및 로우-사이드(low-side) 트랜지스터를 포함한다. 하이-사이드 트랜지스터는 출력 노드를 고전압으로 풀링(pulling)하도록 구성되고, 로우-사이드 트랜지스터는 출력 노드를 저전압으로 풀링하도록 구성된다.
하프-브리지 회로는 실리콘으로 구현될 수 있고, 여기서 n/p 접합부는 하이-사이드 및 로우-사이드 트랜지스터를 서로 격리시키기 위해 사용될 수 있다. 그러나, 성능을 개선하기 위한 노력으로, 갈륨 질화물(GaN) 등으로의 이동이 있었다. 특히, GaN은 하이-사이드 및 로우-사이드 트랜지스터가 더 높은 주파수, 더 높은 전압, 및 더 높은 온도에서 동작할 수 있게 한다. 그러나, GaN을 사용하는 경우 하이-사이드 및 로우-사이드 트랜지스터를 서로 격리시키는데 n/p 접합부가 이용가능하지 않다. 이와 같이, 공통 기판은 스위칭 성능을 저하시키는 백 게이트(back gate)로서 작용할 수 있다. 예를 들어, 하이-사이드 전압이 50 볼트이고, 로우-사이드 전압이 0 볼트이고, 공통 기판이 로우-사이드 전압으로 바이어싱된다고 가정하면, 공통 기판은 하이-사이드 트랜지스터에서 -50 볼트의 유효 전압을 갖는 백 게이트로서 작용할 수 있다. 이 유효 전압은 하이-사이드 트랜지스터를 온 및 오프로 스위칭하는 어려움을 증가시킬 수 있다.
백-게이팅 효과를 완화시키기 위한 제1 접근법은 와이어 본딩 등에 의해 전기적으로 함께 커플링된 별개의 하이-사이드 및 로우-사이드 트랜지스터를 사용하기 위한 것이다. 그러나, 이 접근법은 큰 영역을 차지하고, 하이-사이드 및 로우-사이드 트랜지스터를 상호접속하는 긴 전도성 경로를 초래한다. 긴 전도성 경로는 스위칭 동안 링잉(ringing)을 초래하고 이에 따라 스위칭 성능을 감소시키는 높은 기생 인덕턴스를 갖는다.
백-게이팅 효과를 완화시키기 위한 제2 접근법은 딥 트렌치 격리(deep trench isolation; DTI)와 함께 공통 GaN-온-실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 사용하기 위한 것이다. 그러나, GaN-온-SOI 기판은 높은 비용을 갖는다. 또한, 하이-사이드 및 로우-사이드 트랜지스터는 효과적으로는 별개의 디바이스이며, 이에 의해 하이-사이드 및 로우-사이드 트랜지스터는 와이어 본딩 등에 의해 함께 전기적으로 커플링된다. 이와 같이, 제2 접근법은 제1 접근법과 동일한 문제(예를 들어, 기생 인덕턴스, 넓은 면적 등)를 겪는다.
본 개시의 다양한 실시예는 와이드-밴드갭 반도체 디바이스를 위한 3차원(3D) 반도체 구조물에 관한 것이며, 와이드-밴드갭 반도체 디바이스는 제1 IC 다이와 제2 IC 다이 사이에서 분할된다. 제1 IC 다이는 제1 기판 및 제1 반도체 디바이스를 포함한다. 제1 기판은 예를 들어 GaN 등과 같은 제1 와이드-밴드갭 재료를 포함하고, 제1 반도체 디바이스는 제1 기판 위에 있고 제1 와이드-밴드갭 재료에 의해 부분적으로 형성된다. 제2 IC 다이는 제1 IC 다이 위에 있고, 제1 IC 다이와 제2 IC 다이 사이의 본드 구조물에 의해 제1 IC 다이에 본딩된다. 본드 구조물은 제1 IC 다이와 제2 IC 다이를 함께 물리적으로 그리고 전기적으로 커플링한다. 또한, 제2 IC 다이는 제2 기판 및 제2 반도체 디바이스를 포함한다. 제2 기판은 예를 들어 GaN 등과 같은 제2 와이드-밴드갭 재료를 포함하고, 제2 반도체 디바이스는 제2 기판 아래에 있고 제2 와이드-밴드갭 재료에 의해 부분적으로 형성된다. 일부 실시예에서, 제1 및 제2 와이드-밴드갭 재료는 동일하다.
3D 반도체 구조물은, 예를 들어, 제1 반도체 디바이스 및 제2 반도체 디바이스가 로우-사이드 트랜지스터 및 하이-사이드 트랜지스터에 대응하는 또는 그 반대인 하프-브리지 회로부일 수 있거나 이를 포함할 수 있다. 하이-사이드 및 로우-사이드 트랜지스터는 별개의 기판 상에 있기 때문에, 하이-사이드 및 로우-사이드 트랜지스터는 서로 격리되고 백 게이팅 효과가 완화된다. 제1 및 제2 IC 다이가 본드 구조물에 의해 함께 본딩되고 전기적으로 커플링되기 때문에, 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 와이어 본딩이 회피되고 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 전도성 경로는 짧다. 이와 같이, 기생 인덕턴스 및 링잉은 낮다. 집합적으로, 상술한 내용은 하프-브리지 회로부에 대해 높은 성능을 초래할 수 있다.
하이-사이드 및 로우-사이드 트랜지스터가 수직으로 적층되기 때문에, 하프-브리지 회로부에 의해 점유되는 영역은 작다. 제1 및 제2 IC 다이가 수직으로 적층되기 때문에, 하프-브리지 회로부는 칩-온- 웨이퍼(chip-on-wafer; CoW) 제조 프로세스, 웨이퍼-온-웨이퍼(wafer-on-wafer; WOW) 제조 프로세스 등에 의해 형성될 수 있다. 이러한 제조 프로세스는 하프-브리지 회로의 제조를 단순화한다. 집합적으로, 상술한 내용은 낮은 비용 및 높은 제조 수율을 초래할 수 있다.
도 1을 참조하면, 와이드-밴드갭 반도체 디바이스(102)를 위한 3D 반도체 구조물의 일부 실시예의 단면도(100)가 제공되며, 여기서 와이드-밴드갭 반도체 디바이스(102)는 제1 IC 다이(104)와 제2 IC 다이(106) 사이에 분할된다. 와이드-밴드갭 재료는, 예를 들어, 실리콘 등의 밴드갭보다 큰 밴드갭을 갖고, 그리고/또는 약 2 전자 볼트(electron volts; eV) 또는 일부 다른 적합한 값보다 큰 밴드갭을 갖는 반도체 재료일 수 있다. 이와 같이, 와이드-밴드갭 반도체 디바이스(102)는 예를 들어 GaN 트랜지스터 등일 수 있다.
제1 IC 다이(104)는 제1 기판(108), 제1 반도체 디바이스(102a), 및 제1 상호접속 구조물(110)을 포함한다. 제1 기판(108)은 제1 와이드-밴드갭 재료를 포함한다. 제1 반도체 디바이스(102a)는 제1 기판(108)의 전면(108f) 상의 제1 기판(108) 위에 있고, 제1 와이드-밴드갭 재료에 의해 부분적으로 형성된다. 제1 상호접속 구조물(110)은 제1 기판(108)의 전면(108f) 상의 제1 반도체 디바이스(102a) 위에 있고 제1 반도체 디바이스(102a)에 전기적으로 커플링된다.
제2 IC 다이(106)는 제1 IC 다이(104) 위에 있고 본드 구조물(112)을 통해 제1 IC 다이(104)에 본딩되고, 본드 구조물(112)은 제1 IC 다이(104)와 제2 IC 다이(106)를 함께 물리적 그리고 전기적으로 커플링한다. 또한, 제2 IC 다이(106)는 제2 기판(114), 제2 반도체 디바이스(102b), 및 제2 상호접속 구조물(116)을 포함한다. 제2 기판(114)은 제1 와이드-밴드갭 재료와 동일하거나 상이할 수 있는 제2 와이드-밴드갭 재료를 포함한다. 제2 반도체 디바이스(102b)는 제2 기판(114)의 전면(114f) 상의 제2 기판(114) 아래에 있고, 제2 와이드-밴드갭 재료에 의해 부분적으로 형성된다. 제2 상호접속 구조물(116)은 제2 기판(114)의 전면(114f) 상의 제2 반도체 디바이스(102b) 아래에 있고 제2 반도체 디바이스(102a)에 전기적으로 커플링된다.
일부 실시예에서, 제1 및 제2 반도체 디바이스(102a, 102b)는 하프-브리지 회로부를 형성하며, 제1 및 제2 반도체 디바이스(102a, 102b)는 로우-사이드 트랜지스터 및 하이-사이드 트랜지스터에 대응하거나 또는 그 반대이다. 하이-사이드 및 로우-사이드 트랜지스터가 별개의 기판(예를 들어, 제1 및 제2 기판(108, 114)) 상에 있기 때문에, 하이-사이드 및 로우-사이드 트랜지스터는 서로 격리된다. 또한, 기판은 백-게이팅 효과를 완화시키기 위해 상이한 바이어스 전압을 가질 수 있다. 제1 및 제2 IC 다이(104, 106)가 본드 구조물(112)을 통해 본딩되고 전기적으로 함께 커플링되기 때문에, 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 와이어 본딩은 회피되고 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 전도성 경로는 짧다. 이와 같이, 기생 인덕턴스 및 링잉은 낮다. 집합적으로, 상술한 내용은 높은 성능을 초래할 수 있다.
하이-사이드 및 로우-사이드 트랜지스터가 수직으로 적층되기 때문에, 하프-브리지 회로부에 의해 점유되는 영역은 작다. 제1 및 제2 IC 다이(104, 106)가 수직으로 적층되기 때문에, 하프-브리지 회로부는 COW 제조 프로세스, WOW 제조 프로세스 등에 의해 형성될 수 있다. 이러한 제조 프로세스는 하프-브리지 회로부의 제조를 단순화한다. 집합적으로, 상술한 내용은 낮은 비용 및 높은 제조 수율을 초래할 수 있다.
도 1을 계속 참조하면, 제1 및 제2 IC 다이(104, 106)는 본드 구조물(112)을 통해 전면 대 전면으로 함께 본딩된다. 전면 대 전면이란, 제1 기판(108)의 전면(108f)과 제2 기판(114)의 전면(114f)이 서로 마주 본다는 것을 의미한다. 위에서 본 바와 같이, 제1 기판(108)의 전면(108f)은 제1 반도체 디바이스(102a)가 배열된 제1 기판(108)의 측에 대응한다. 또한, 제2 기판(114)의 전면(114f)은 제2 반도체 디바이스(102b)가 배열된 제2 기판(114)의 측에 대응한다.
본드 구조물(112)은 접착 층(118) 및 접착 층(118)에 내장된 복수의 범프(120)를 포함한다. 접착 층(118)은 유전체인 반면, 범프(120)는 전도성이다. 범프(120)는 제1 및 제2 IC 다이(104, 106)를 함께 전기적으로 커플링한다. 접착 층(118)과 범프(120)는 제1 및 제2 IC 다이(104, 106)를 함께 물리적으로 고정한다.
제1 및 제2 상호접속 구조물(110, 116)은 회로부를 형성하기 위해 제1 및 제2 반도체 디바이스(102a, 102b)를 함께 전기적으로 커플링하는 전도성 경로를 형성한다. 상기 언급된 바와 같이, 회로부는 예를 들어 하프-브리지 회로부 등일 수 있다. 제1 및 제2 상호접속 구조물(110, 116)은 대응하는 상호접속 유전체 층(도시되지 않음) 내에 내장된 전도성 피처(도시되지 않음)의 스택들을 포함할 수 있다. 전도성 피처는 전도성 경로를 형성하며, 예를 들어, 비아, 접촉부, 와이어, 패드 등, 또는 상기의 임의의 조합을 포함할 수 있다.
제1 기판(108)은 제1 캐리어 기판(122) 및 제1 반도체 층(124)을 포함하는 반면, 제2 기판(114)은 제2 캐리어 기판(126) 및 제2 반도체 층(128)을 포함한다. 제1 및 제2 반도체 층(124, 128)은 각각 제1 및 제2 캐리어 기판(122, 126) 상에 있고, 각각 제1 및 제2 와이드-밴드갭 재료를 포함한다. 제1 및 제2 캐리어 기판(122, 126)은 각각 제1 및 제2 반도체 층(124, 128)을 지지한다.
일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 실리콘, 실리콘 탄화물, 사파이어, 다이아몬드 등이거나 또는 이들을 포함한다. 일부 실시예에서, 제1 캐리어 기판(122)은 제1 캐리어 기판(122) 상의 제1 반도체 층(124)을 에피택셜 성장시키기에 적합한 결정질 재료이다. 일부 실시예에서, 제2 캐리어 기판(126)은 제2 캐리어 기판(126) 상의 제2 반도체 층(128)을 에피택셜 성장시키기에 적합한 결정질 재료이다. 일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126)은 동일한 재료이다. 다른 실시예에서, 제1 및 제2 캐리어 기판(122, 126)은 상이한 재료이다.
일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 반도체이다. 예를 들어, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 실리콘, 실리콘 탄화물, 다이아몬드 등일 수 있다. 일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 또는 세라믹이다. 예를 들어, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 사파이어 등일 수 있다.
일부 실시예에서, 제1 캐리어 기판(122)은 제1 반도체 층(124)의 밴드갭보다 작은 밴드갭을 갖고, 그리고/또는 제2 캐리어 기판(126)은 제2 반도체 층(128)의 밴드갭보다 작은 밴드갭을 갖는다. 예를 들어, 제1 캐리어 기판(122)은 실리콘 등일 수 있고, 제1 반도체 기판(124)은 GaN 등일 수 있다. 일부 실시예에서, 제1 캐리어 기판(122)은 제1 반도체 층(124)의 밴드갭보다 큰 밴드갭을 갖고, 그리고/또는 제2 캐리어 기판(126)은 제2 반도체 층(128)의 밴드갭보다 큰 밴드갭을 갖는다. 예를 들어, 제1 캐리어 기판(122)은 다이아몬드 등일 수 있고, 제1 반도체 층(124)은 GaN 등일 수 있다. 일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 약 1 내지 2 eV, 약 2 내지 3.2 eV, 또는 약 4 내지 6 eV의 대역갭을 갖는다. 상기 밴드갭 값들에도 불구하고, 다른 적합한 값들이 가능하다.
일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 저저항을 갖는다. 저저항은 예를 들어, 약 30 옴/센티미터(Ω/cm), 약 20 Ω/cm, 약 10 Ω/cm, 또는 약 1 Ω/cm 미만의 저항일 수 있다. 일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 고저항을 갖는다. 고저항은 예를 들어, 약 1 킬로옴/센티미터(kΩ/cm), 약 1.8 kΩ/cm, 또는 약 3 kΩ/cm 초과일 수 있고, 그리고/또는 예를 들어, 약 1 내지 1.8 kΩ/cm 또는 약 1.8 내지 3 kΩ/cm일 수 있다. 일부 실시예에서, 제1 및 제2 캐리어 기판(122, 126) 중 하나 또는 각각은 약 100 내지 500 Ω/cm, 약 100 내지 300 Ω/cm, 또는 약 300 내지 500 Ω/cm의 저항을 갖고, 그리고/또는 제2 캐리어 기판(122)은 약 100 내지 500 Ω/cm, 약 100 내지 300 Ω/cm 또는 약 300 내지 500 Ω/cm의 저항을 갖는다. 상기 저항 값들에도 불구하고, 다른 적합한 저항 값들이 가능하다.
일부 실시예에서, 제1 및 제2 반도체 층(124, 128) 중 하나 또는 각각은 하나 이상의 III-V족 재료, 하나 이상의 다른 와이드-밴드갭 재료, 또는 상기의 임의의 조합이거나 이들을 포함한다. 와이드-밴드갭 재료는, 예를 들어 실리콘 등의 밴드갭보다 큰 밴드갭을 갖는 반도체 재료일 수 있고, 그리고/또는 약 2 전자 볼트 또는 일부 다른 적합한 값보다 큰 밴드갭을 갖는 반도체 재료일 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(124, 128) 중 하나 또는 각각은 GaN, 알루미늄 갈륨 질화물(AlGaN) 등, 또는 상기의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 제1 및 제2 반도체 층(124, 128)은 동일한 재료이다. 다른 실시예에서, 제1 및 제2 반도체 층(124, 128)은 상이한 재료이다.
일부 실시예에서, 제1 및 제2 반도체 층(124, 128) 중 하나 또는 각각은 다음과 같은 밴드갭을 갖는다: 1) 약 1.12 eV, 약 2 eV, 약 3 eV, 또는 일부 다른 적합한 값을 초과하는 밴드갭; 2) 실리콘 등의 밴드갭보다 큰 밴드갭; 3) 약 2 내지 3 eV, 약 3 내지 4 eV, 또는 일부 다른 적합한 값의 밴드갭; 4) 또는 상기의 임의의 조합. 일부 실시예에서, 제1 및 제2 반도체 층(124, 128)은 동일한 밴드갭을 갖는다. 다른 실시예에서, 제1 및 제2 반도체 층(124, 128)은 상이한 밴드갭을 갖는다.
제1 반도체 층(124)이 GaN이거나 이를 포함하고 제1 캐리어 기판(122)이 실리콘, 실리콘 탄화물, 사파이어, 또는 다이아몬드인 경우, 제1 기판(108)은 예를 들어 각각 GaN-온-실리콘 기판, GaN-온-실리콘 탄화물 기판, 또는 GaN-온-사파이어 기판, 또는 GaN-온-다이아몬드 기판으로 간주될 수 있다. 마찬가지로, 제2 반도체 층(128)이 GaN이거나 이를 포함하고 제2 캐리어 기판(126)이 실리콘, 실리콘 탄화물, 사파이어, 또는 다이아몬드인 경우, 제2 기판(114)은 예를 들어 각각 GaN-온-실리콘 기판, GaN-온-실리콘-탄화물 기판, 또는 GaN-온-사파이어 기판 또는 GaN-온-다이아몬드 기판으로 간주될 수 있다.
일부 실시예에서, 제1 및 제2 반도체 층(124, 128)은 GaN이거나 이를 포함하고, 제1 및 제2 캐리어 기판(122, 126)은 실리콘, 실리콘 탄화물, 사파이어, 또는 다이아몬드이거나 이를 포함한다. 이러한 실시예 중 적어도 일부에서, 제1 및 제2 반도체 디바이스(102a, 102b)는 GaN 고전자 이동도 트랜지스터(high-electron-mobility transistor; HEMT), GaN 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET) 등이다. 그러나, 대안적인 실시예에서 상이한 재료 유형들 및/또는 디바이스 유형들은 보정가능하다.
제1 및 제2 반도체 디바이스(102a, 102b)가 동일한 크기를 갖는 것으로 도시되어 있지만, 제1 및 제2 반도체 디바이스(102a, 102b)는 대안적인 실시예에서 상이한 크기를 가질 수 있다. 또한, 제1 및 제2 반도체 디바이스(102a, 102b)가 오정렬(예를 들어, 서로 측방으로 오프셋)되는 것으로 도시되어 있지만, 제1 및 제2 반도체 디바이스(102a, 102b)는 대안적인 실시예에서 서로 정렬될 수 있다.
도 2를 참조하면, 추가 상세가 도시된 도 1의 3D 반도체 구조물의 일부 실시예의 단면도(200)가 제공된다. 제1 및 제2 반도체 층(124,)은 개별 채널 층(202) 및 개별 배리어 층(204)을 포함한다. 채널 층(202) 및 배리어 층(204)은 반도체 층이고, 채널 층(202)은 배리어 층(204)과 상이한 밴드갭을 갖는다. 일부 실시예에서, 채널 및 배리어 층(202, 204)은 III-V족 반도체 재료, 다른 와이드-밴드갭 재료 등이거나 이를 포함한다.
채널 층(202)은 헤테로 접합으로 배리어 층(204)에 각각 그리고 직접 접촉한다. 또한, 채널 층(202)은 2차원(2D) 캐리어 가스(206)를 수용한다. 예를 들어, 채널 층(202)은 2D 전자 가스 또는 2D 정공 가스를 수용할 수 있다. 배리어 층(204)은 2D 캐리어 가스(206)의 형성을 촉진하기 위해 분극화(polarize)된다. 분극화는, 예를 들어 자발적 분극 효과, 압전 분극 효과 등, 또는 상기의 임의의 조합으로부터 발생할 수 있다.
일부 실시예에서, 채널 층(202)은 GaN이거나 이를 포함하는 반면, 배리어 층(204)은 AlGaN이거나 이를 포함거나, 또는 그 반대이다. 이와 같이, 일부 실시예에서, 채널 층(202)은 III-V족 반도체(예를 들어, GaN 등)이거나 이를 포함하고, 배리어 층(204)은 III-V족 반도체에 추가적인 원소(예를 들어, 알루미늄 등)를 더한 것이거나 이를 포함한다. 상기 특정 반도체 재료 및/또는 원소에도 불구하고, 다른 적합한 반도체 재료 및/또는 원소들이 가능하다.
제1 및 제2 반도체 층(124, 128)에 개별적인 버퍼 층(208)은 제1 및 제2 반도체 층(124, 128)을 각각 제1 및 제2 캐리어 기판(122, 126)로부터 분리시킨다. 일부 실시예에서, 버퍼 층(208)은 대응하는 반도체 층(124, 128)을 에피택셜 성장시키기 위한 시드 또는 핵생성 층으로서 열할을 한다. 또한, 일부 실시예에서, 버퍼 층(208)은 대응하는 캐리어 기판(122, 126)과 대응하는 반도체 층(124, 128) 사이의 격자 상수, 열 팽창 계수 등 사이의 불일치를 버퍼링하는 역할을 한다.
일부 실시예에서, 버퍼 층(208)은 반도체 층이다. 또한, 채널 층(202)이 GaN이고 배리어 층(304)이 AlGaN인 일부 실시예에서, 버퍼 층(208)은 알루미늄 질화물(AlN), AlGaN, GaN, 일부 다른 적합한 재료, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
제1 및 제2 반도체 디바이스(102a, 102b)는 HEMT이다. 그러나, 제1 및 제2 반도체 디바이스(102a, 102b) 중 하나 또는 둘 다는 대안적으로 MOSFET이거나 일부 다른 적합한 유형의 반도체 디바이스일 수 있다. 제1 및 제2 반도체 디바이스(102a, 102b)는 소스/드레인 전극(210), 개별 게이트 전극(212), 및 개별 캡 층(214)의 개별 쌍을 포함한다. 소스/드레인 전극(들)은 맥락에 따라 소스 또는 드레인을 개별적으로 또는 집합적으로 지칭할 수 있다.
게이트 전극(212)은 대응하는 소스/드레인 전극(210) 사이에 측방으로 있고, 캡 층(214)은 대응하는 게이트 전극(212)을 대응하는 반도체 층(124, 128)으로부터 분리한다. 소스/드레인 전극(210) 및 게이트 전극(212)은 전도성이고, 예를 들어, 금속 등일 수 있다. 캡 층(214)은 반도체 재료이며, 대응하는 2D 캐리어 가스(206)의 전도성을 변경하기 위해 분극화된다. 예를 들어, 제1 반도체 디바이스(102a)의 캡 층(214)은 제1 반도체 디바이스(102a)의 게이트 전극(212)에서 모바일 캐리어의 대응하는 2D 캐리어 가스(206)를 고갈시킬 수 있다. 일부 실시예에서, 캡 층(214)은 III-V족 재료, 와이드-밴드갭 재료 등이고, 그리고/또는 도핑된다. 예를 들어, 캡 층(214)은 p-도핑 GaN 또는 일부 다른 적합한 반도체 재료이거나 이를 포함할 수 있다.
제1 및 제2 상호접속 구조물(110, 116)은 제1 및 제2 반도체 디바이스(102a, 102b)를 함께 전기적으로 커플링하여 하프-브리지 회로부를 형성하는 전도성 경로를 형성한다. 예를 들어, 제1 반도체 디바이스(102a)의 소스/드레인 전극(210) 중 드레인 전극은 제2 반도체 디바이스(102b)의 소스/드레인 전극(210) 중 소스 전극에 전기적으로 커플링될 수 있다. 대안적인 실시예에서, 전도성 경로는 제1 및 제2 반도체 디바이스(102a, 102b)를 함께 전기적으로 커플링하여 일부 다른 적합한 회로를 형성한다. 또한, 제1 및 제2 상호접속 구조물(110, 116)은 전도성 경로를 형성하기 위해 대응하는 상호접속 유전체 층(220) 내에 적층된 복수의 비아(216) 및 복수의 와이어(218)를 포함한다.
비아(216)는 복수의 비아 레벨로 그룹화되고, 와이어(218)는 복수의 와이어 레벨로 그룹화된다. 제1 상호접속 구조물(110) 내의 와이어 및 비아 레벨은 제1 반도체 디바이스(102a)로부터 본드 구조물(112)로 교번하여 적층된다. 또한, 제2 상호접속 구조물(116) 내의 와이어 및 비아 레벨은 제2 반도체 디바이스(102b)로부터 본드 구조물(112)로 교번하여 적층된다. 비아(216) 및 와이어(218)는 전도성이고, 예를 들어, 구리, 알루미늄, 알루미늄 구리 등, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
본드 구조물(112)에서의 적어도 일부 반대하는 와이어들은 범프(120)에 의해 함께 전기적으로 커플링된다. 또한, 제1 상호접속 구조물(110)의 상단에 있는 적어도 일부 와이어는 제1 및 제2 반도체 디바이스(102a, 102b)를 외부 구조물에 전기적으로 커플링하기 위한 패드로서 역할을 한다. 패드는 로우-사이드 입력 단자(TLI), 하이-사이드 입력 단자(THI), 출력 단자(TO), 로우-사이드 단자(TL) 및 하이-사이드 단자(TH)를 형성하거나 그렇지 않으면 이들에 각각 전기적으로 커플링된다. 또한, 패드는 제1 IC 다이(104)보다 작은 폭을 갖는 제2 IC 다이(106)로 인해 제2 IC 다이(106)에 의해 부분적으로 덮이지 않는다. 이하에서 더 잘 볼 수 있는 바와 같이, 출력 단자(TO)는 또한, 그렇지 않으면 제2 캐리어 기판(126)이 제1 캐리어 기판(122)과 동일한 바이어스 전압으로 바이어싱된 경우 발생할, 백-게이팅 효과를 완화시기 위해 제2 캐리어 기판(126)에 전기적으로 커플링된다.
도 3을 참조하면, 도 2의 3D 반도체 구조물의 하프-브리지 회로부의 일부 실시예의 회로도(300)가 제공된다. 제1 반도체 디바이스(102a)는 로우-사이드 단자(TL)로부터 출력 단자(TO)로 전기적으로 커플링되고, 제2 반도체 디바이스(102b)는 출력 단자(TO)로부터 하이-사이드 단자(TH)로 전기적으로 커플링된다. 제1 반도체 디바이스(102a)는 로우-사이드 입력 단자(TLI)에서의 신호에 의해 게이팅되는 로우-사이드 트랜지스터를 형성한다. 제2 반도체 디바이스(102b)는 하이-사이드 입력 단자(THI)에서의 신호에 의해 게이팅되는 하이-사이드 트랜지스터를 형성한다. 일부 실시예에서, 하이-사이드 단자(TH)에서의 전압은 약 100 내지 1000 볼트, 약 100 내지 550 볼트, 약 550 내지 1000 볼트, 약 650 볼트, 또는 일부 다른 적합한 전압이고, 그리고/또는 로우-사이드 단자(TL)에서의 전압은 약 0 볼트(예를 들어, 접지) 또는 일부 다른 적합한 전압이다.
도 4a 및 도 4b를 참조하면, 도 2 및 도 3의 하프-브리지 회로부(402로 표시됨)를 포함하는 전력 변환기 회로의 일부 실시예의 회로도(400A, 400B) 각각이 제공된다.
도 4a의 회로도(400A)에 의해 예시된 바와 같이, 토템폴(totem-pole) 전력 인자 보정(power factor correction; PFC) 회로부는 하프-브리지 회로부(402)를 포함한다. 교류(AC) 입력 전압(Vin)이 토템폴 PFC 회로부로 입력되고, 직류(DC) 출력 전압(Vout)이 토템폴 PFC 회로부로부터 출력된다. AC 입력 전압(Vin)은 예를 들어, 약 150 내지 300 볼트, 약 300 내지 450 볼트, 약 450 내지 650 볼트, 또는 일부 다른 적합한 전압일 수 있고, 그리고/또는 DC 출력 전압(Vout)은 예를 들어, 약 150 내지 300 볼트, 약 300 내지 450 볼트, 약 450 내지 650 볼트, 또는 일부 다른 적합한 전압일 수 있다. 일부 실시예에서, AC 입력 전압(Vin)은 약 208 볼트 또는 일부 다른 적합한 전압이고, DC 출력 전압(Vout)은 약 400 볼트 또는 일부 다른 적합한 전압이다.
하프-브리지 회로부(402)에 추가하여, 토템폴 PFC 회로는 MOSFET(404)의 쌍, 캐패시터(406), 및 인덕터(408)를 포함한다. 토템폴 PFC 회로부의 포지티브 입력 단자는 인덕터(408)에 의해 하프-브리지 회로(402)의 제1 반도체 디바이스(102a)와 제2 반도체 디바이스(102b) 사이의 제1 공통 노드(C1)에 전기적으로 커플링된다. 네거티브 입력 단자는 MOSFET(404) 사이의 제2 공통 노드(C2)에 전기적으로 커플링된다. 제1 및 제2 반도체 디바이스(102a, 102b)는 제1 공통 노드(C1)로부터 포지티브 출력 단자 및 네거티브 출력 단자에 각각 전기적으로 커플링된다. MOSFET(404)은 제2 공통 노드(C2)로부터 포지티브 출력 단자 및 네거티브 출력 단자에 각각 전기적으로 커플링된다. 캐패시터(406)는 포지티브 출력 단자로부터 네거티브 출력 단자로 전기적으로 커플링된다.
도 4b의 회로도(400B)에 의해 예시된 바와 같이, LLC 변환기 회로부는 하프-브리지 회로부(402)를 포함한다. DC 입력 전압(Vin)이 LLC 변환기 회로부로 입력되고, DC 출력 전압(Vout)이 LLC 변환기 회로부로부터 출력된다. DC 입력 전압(Vin)은 예를 들어, 약 150 내지 300 볼트, 약 300 내지 450 볼트, 약 450 내지 650 볼트, 또는 일부 다른 적합한 전압일 수 있고, 그리고/또는 DC 출력 전압(Vout)은 예를 들어, 약 1 내지 20 볼트, 약 30 내지 140 볼트, 또는 일부 다른 적합한 전압일 수 있다. 일부 실시예에서, DC 입력 전압(Vin)은 약 400 볼트 또는 일부 다른 적합한 전압이고, DC 출력 전압(Vout)은 약 48 볼트, 약 12 볼트, 약 5 볼트, 또는 일부 다른 적합한 전압이다.
하프-브리지 회로(402)에 추가하여, LLC 컨버터 회로는 공진 탱크 회로(410), 변압기(412), 다이오드 쌍(414), 및 출력 캐패시터(416)를 더 포함한다. 제1 및 제2 반도체 디바이스(102a, 102b)는 공통 노드(C)로부터 포지티브 입력 단자 및 네거티브 입력 단자에 각각 전기적으로 커플링된다.
공진 탱크 회로부(410)의 입력은 제1 반도체 디바이스(102a)와 병렬로 전기적으로 커플링되고, 공진 탱크 회로부(410)의 출력은 변압기(412)의 1차 권선과 병렬로 전기적으로 커플링된다. 공진 탱크 회로부(410)는 공진 캐패시터(418), 공진 인덕터(420), 및 변압기(412)의 자기 인덕터(422)를 포함한다. 공진 캐패시터(418) 및 공진 인덕터(420)는 공통 노드(C)로부터 자기 인덕터(422) 및 변압기(412)에 직렬로 전기적으로 커플링된다. 자기 인덕터(422)는 공진 인덕터(420)로부터 네거티브 입력 단자로 변압기(412)의 1차 권선과 병렬로 전기적으로 커플링된다.
다이오드(414)는 변압기(412)의 2차 권선의 반대하는 단부들에 전기적으로 커플링된 개별 애노드를 갖고, 또한 포지티브 출력 단자에 전기적으로 커플링된 개별 캐소드를 갖는다. 출력 캐패시터(416)는 포지티브 출력 단자로부터 네거티브 출력 단자로 전기적으로 커플링되며, 네거티브 출력 단자는 변압기(412)의 2차 권선에서 중앙 탭에 전기적으로 커플링된다.
일부 실시예에서, 도 4b의 LLC 컨버터 회로부의 입력은 도 4a의 토템폴 전력 인자 보정(power factor correction; PFC) 회로의 출력에 전기적으로 커플링된다. 다시 말하면, 도 4b의 Vin 및 도 4a의 Vout는 하나이고 동일하다. 대안적인 실시예에서, 도 4b의 LLC 컨버터 회로의 입력은 전파 정류기 회로 또는 일부 다른 적합한 AC-DC 전력 변환기 회로의 출력에 전기적으로 커플링된다.
도 5를 참조하면, 도 2의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(500)가 제공된다. 상부 레이아웃도(500)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 도 2의 단면도(200)는 예를 들어, 도 5에서의 A-A’ 라인을 따라 취해진 것일 수 있다.
제1 및 제2 IC 다이(104, 106)는 정사각형 상부 지오메트리를 갖는다. 대안적인 실시예에서, 제1 IC 다이(104)는 일부 다른 적합한 상부 지오메트리를 갖고, 그리고/또는 제2 IC 다이(106)는 일부 다른 적합한 상부 지오메트리를 갖는다. 또한, 제2 IC 다이(106)는 제1 IC 다이(104)보다 작아서, 제1 IC 다이(104)의 상단 부분이 노출된다. 패드로서 역할을 하는 와이어(218)는 3D 반도체 구조물의 단자를 형성하거나 그렇지 않으면 그에 전기적으로 커플링하기 위해 이 노출된 상단 부분 내에 배열되거나 또는 그렇지 않으면 그로 연장된다. 이들 단자들은 로우-사이드 입력 단자(TLI), 하이-사이드 입력 단자(THI), 출력 단자(TO), 로우-사이드 단자(TL) 및 하이-사이드 단자(TH)를 포함한다.
도 6를 참조하면, 제1 반도체 디바이스(102a)가 제1 IC 다이(104)의 중앙에 위치되는 도 2의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(600)가 제공된다. 그 결과, 제1 및 제2 반도체 디바이스(102a, 102b)가 정렬되고 와이어(218) 및 비아(216)는 상이한 레이아웃을 갖는다.
도 7를 참조하면, 도 6의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(700)가 제공된다. 상부 레이아웃도(700)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 상부 레이아웃도(700)는 범프(120)에서의 제2 상호접속 구조물(116)의 와이어(218)를 가상으로 예시한다. 도 6의 단면도(600)는 예를 들어, 도 7에서의 B-B’ 라인을 따라 취해진 것일 수 있다.
도 8를 참조하면, 제1 및 제2 IC 다이(104, 106)가 제1 시일 링(802) 및 제2 시일 링(804)을 각각 포함하는 도 2의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(800)가 제공된다. 제1 시일 링(802)은 제1 반도체 디바이스(102a)를 둘러싸도록 제1 IC 다이(104)의 주변부를 따라 폐쇄 경로로 연장된다. 마찬가지로, 제2 시일 링(804)은 제2 반도체 디바이스(102b)를 둘러싸도록 제2 IC 다이(106)의 주변부를 따라 폐쇄 경로로 연장된다.
제1 및 제2 IC 다이(104, 106)는 대응하는 웨이퍼 상에 벌크로 형성될 수 있다. 예를 들어, 제1 IC 다이(104)는 대응하는 웨이퍼에 걸쳐 그리드 패턴으로 반복될 수 있다. 이와 같이, 제1 및 제2 IC 다이(104, 106)는 다이 소우에는 제1 및 제2 IC 다이(104, 106)의 인스턴스들을 서로 분리하는 싱귤레이션 프로세스가 행해질 수 있다. 제1 및 제2 시일 링(802, 804)은 싱귤레이션 프로세스로부터의 균열 및 다른 유해한 영향을 방지할 수 있는 싱귤레이션 프로세스 동안의 응력 완화를 제공한다.
제1 및 제2 시일 링(802, 804)은 개별 전도성 벽(806) 및 개별 반도체 관통 비아(808)를 포함한다. 전도성 벽(806) 및 반도체 관통 비아(808)는 대응하는 IC 다이(예를 들어, 제1 IC 다이(104) 및/또는 제2 IC 다이(106))의 주변부를 따라 개별 폐쇄 경로에서 측방으로 연장된다. 또한, 전도성 벽(806)은 반도체 관통 비아(808)에 의해 각각 둘러싸인다.
전도성 벽(806)은 제1 및 제2 상호접속 구조물(110, 116)의 와이어(218) 및 비아(216)에 의해 각각 형성된다. 또한, 전도성 벽(806)은 제1 및 제2 상호접속 구조물(110, 116)을 통해 각각 수직으로 연장된다. 반도체 관통 비아(808)는 비아 라이너(810)에 의해 라이닝된 트렌치에 대응한다. 반도체 관통 비아(808)는 제1 및 제2 반도체 층(124, 128)을 통해 각각 수직으로 연장되고, 제1 및 제2 상호접속 구조물(110, 116)을 통해 각각 수직으로 연장된다. 또한, 반도체 관통 비아(808)는 제1 및 제2 캐리어 기판(122, 126) 내로 각각 수직으로 연장된다. 제2 IC 다이(106)의 반도체 관통 비아(808)는 접착 층(118)으로 채워지고, 제1 IC 다이(104)의 반도체 관통 비아(808)는 접착 층(118)으로 채워지지 않는다.
도 9를 참조하면, 도 8의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(900)가 제공된다. 상부 레이아웃도(900)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 도 8의 단면도(800)는 예를 들어, 도 9에서의 A-A’ 라인을 따라 취해진 것일 수 있다.
도 10를 참조하면, 제1 반도체 디바이스(102a)가 제1 IC 다이(104)의 중앙에 위치되는 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(1000)가 제공된다. 그 결과, 제1 및 제2 반도체 디바이스(102a, 102b)가 정렬되고 와이어(218) 및 비아(216)는 상이한 레이아웃을 갖는다.
도 11를 참조하면, 도 10의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(1100)가 제공된다. 상부 레이아웃도(1100)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 상부 레이아웃도(1100)는 범프(120)에서의 제2 상호접속 구조물(116)의 와이어(218)를 가상으로 예시한다. 도 10의 단면도(1000)는 예를 들어, 도 11에서의 B-B’ 라인을 따라 취해진 것일 수 있다.
도 12를 참조하면, 반도체 관통 비아(808)가 생략된 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(1200)가 제공된다.
도 13을 참조하면, 제2 시일 링(804)의 반도체 관통 비아(808)가 제2 상호접속 구조물(116)의 와이어와 연속적인 전도성 층(1302)을 공유하는, 도 8의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(1300)가 제공된다. 또한, 제2 시일 링(804)의 비아 라이너(810)는 제2 시일 링(804)의 반도체 관통 비아(808)에서 연속적인 도전성 층(1302)을 덮고 그리고/또는 라이닝한다. 연속적인 도전성 층(1302)은 예를 들어 금속 등일 수 있거나 금속을 포함할 수 있다.
연속적인 도전성 층(1302)에 의해 형성된 와이어는 출력 단자(TO)에 전기적으로 커플링되고, 이에 따라 제2 시일 링(804)의 반도체 관통 비아(808)는 출력 단자(TO)에 전기적으로 커플링된다. 또한, 제2 시일 링(804)의 반도체 관통 비아(808)는 제2 캐리어 기판(126)까지 연장되고, 제2 캐리어 기판(126)은 또한 출력 단자(TO)에 전기적으로 커플링된다. 상기 언급된 바와 같이, 이러한 전기적 커플링은, 그렇지 않으면 제2 캐리어 기판(126)이 제1 캐리어 기판(122)과 동일한 바이어스 전압으로 바이어싱된 경우 발생할, 백-게이팅 효과를 완화시킬 수 있다. 또한, 이하에서 볼 수 있는 바와 같이, 제2 캐리어 기판(126)을 출력 단자(TO)에 전기적으로 커플링하기 위해 제2 시일 링(804)의 반도체 관통 비아(808)를 사용하는 것은, 그렇지 않으면 그러한 전기적 커플링을 제공할, 와이어 본드를 절약할 수 있다.
제2 시일 링(804)의 반도체 관통 비아(808) 및 제2 상호접속 구조물(116)의 와이어가 연속적인 도전성 층(1302)을 공유하는 것으로 설명되지만, 대안적인 실시예에서 별개의 도전성 층이 가능하다. 또한, 제2 시일 링(804)의 비아 라이너(810) 및 제2 상호접속 구조물(116)의 상호접속 유전체 층(220)은 별개로 설명되지만, 대안적인 실시예에서 제2 시일 링(804)의 비아 라이너(810)는 제2 상호접속 구조물(116)의 상호접속 유전체 층(220)의 일부일 수 있다.
도 14를 참조하면, 도 13의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(1400)가 제공된다. 상부 레이아웃도(1400)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 제2 시일 링(804)의 반도체 관통 비아(808)를 형성하는 연속적인 도전성 층(1302)이 가상으로 도시된다. 도 13의 단면도(1300)는 예를 들어, 도 14에서의 A-A’ 라인을 따라 취해진 것일 수 있다.
도 15를 참조하면, 제1 반도체 디바이스(102a)가 제1 IC 다이(104)의 중앙에 위치되는 도 13의 3D 반도체 구조물의 일부 대안적인 실시예의 단면도(1500)가 제공된다. 그 결과, 제1 및 제2 반도체 디바이스(102a, 102b)가 정렬되고 와이어(218) 및 비아(216)는 상이한 레이아웃을 갖는다.
도 16를 참조하면, 도 15의 3D 반도체 구조물의 일부 실시예의 상부 레이아웃도(1600)가 제공된다. 상부 레이아웃도(1600)는 패드로서 역할을 하는 제1 상호접속 구조물(110)의 와이어(218)를 예시하기 위해 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 취해진다. 또한, 상부 레이아웃도(1600)는 범프(120)에서의 제2 상호접속 구조물(116)의 와이어(218)를 가상으로 예시한다. 도 15의 단면도(1500)는 예를 들어, 도 16에서의 B-B’ 라인을 따라 취해진 것일 수 있다.
도 17을 참조하면, 제1 및 제2 IC 다이(104, 106)가 인터포저 다이(1702)(또는 짧게는, 인터포저(1702)) 위에 있고 그에 본딩되는, 도 8의 3D 반도체 구조물의 일부 실시예의 단면도(1700)가 제공된다. 일부 실시예에서, 접착제는 인터포저 다이(1702)에 제1 IC 다이(104)를 본딩한다. 또한, 제1 및 제2 IC 다이(104, 106)는 몰딩 화합물(1704)에 의해 둘러싸인다.
인터포저 다이(1702)은 인터포저 기판(1706), 복수의 상호접속 피처(1708), 및 복수의 기판 관통 비아(1710)를 포함한다. 상호접속 피처(1708)는 각각 대응하는 상호접속 유전체 층(1712) 내의 인터포저 기판(1706) 위와 아래에 있다. 기판 관통 비아(1710)는 각각 인터포저 기판(1706) 위에 있는 상호접속 피처(1708)로부터, 각각 인터포저 기판(1706) 아래에 있는 상호접속 피처(1708)로 인터포저 기판(1706)을 통해 연장된다. 인터포저 기판(1706) 위에 있는 단 하나의 레벨의 상호접속 피처(1708)가 도시되어 있지만, 더 많은 레벨의 상호접속 피처가 가능하다. 마찬가지로, 인터포저 기판(1706) 아래에 있는 단 하나의 레벨의 상호접속 피처(1708)가 도시되어 있지만, 더 많은 레벨의 상호접속 피처가 가능하다.
상호접속 피처(1708)는 전도성이고, 예를 들어 금속 및/또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 이들을 포함할 수 있다. 또한, 상호접속 피처(1708)는 예를 들어, 와이어, 비아, 패드 등, 또는 상기의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 다수의 레벨의 상호접속 피처가 인터포저 기판(1706) 위에 또는 아래에 있는 일부 실시예에서, 레벨은 와이어(218)와 비아(216)와 유사한 비아 레벨과 와이어 레벨 사이에서 교번한다. 기판 관통 비아(1710)는 전도성이고, 예를 들어 금속 및/또는 일부 다른 적합한 전도성 재료(들)일 수 있거나 이들을 포함할 수 있다. 또한, 도시되지 않았지만, 유전체 층은 기판 관통 비아(1710)를 인터포저 기판(1706)으로부터 분리시킬 수 있다. 인터포저 기판(1706)은 예를 들어 벌크 실리콘 기판 및/또는 일부 다른 적합한 기판이거나 이들을 포함할 수 있다.
복수의 와이어 본드(1714)가 몰딩 화합물(1704) 내에 있다. 와이어 본드(1714)의 기판 와이어 본드(1714s)는 제1 및 제2 반도체 디바이스(102a, 102b)에 의해 형성된 하프-브리지 회로의 출력에서 패드로부터 제2 캐리어 기판(126)으로 연장된다. 상기 언급된 바와 같이, 이는 백-게이팅 효과를 완화시킬 수 있다. 와이어 본드(1714)의 나머지 부분은 각각 인터포저 다이(1702)로부터 각각 하프-브리지 회로의 패드로 연장된다. 상기 언급된 바와 같이, 패드는 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 와이어(218)에 대응한다. 와이어 본드(1714)의 실선 부분은 도 17의 단면도(1700)에 있고, 와이어 본드(1714)의 점선 부분은 도 17의 단면도(1700) 외측에 있고 제2 IC 다이(106)를 통해 연장되지 않는다.
도 18을 참조하면, 인터포저 다이(1702)가 제2 인터포저 다이(1802)(또는 짧게는, 제2 인터포저(1802)) 위에 있고 그에 본딩되는, 도 17의 3D 반도체 구조물의 일부 실시예들의 단면도(1800)가 제공된다. 또한, 제3 IC 다이(1804)가 제2 인터포저 다이(1802) 위에 있고 그에 본딩된다. 제3 IC 다이(1804) 및 인터포저 다이(1702)는 제2 범프(1806)에 의해 제2 인터포저 다이(1802)에 본딩된다. 제2 범프(1806)는 전도성이고, 또한 제3 IC 다이(1804) 및 인터포저 다이(1702)를 제2 인터포저 다이(1802)에 전기적으로 커플링한다.
제2 인터포저 다이(1802)는, 제3 IC 다이(1804)를 제1 IC 다이(104) 및/또는 제2 IC 다이(106)에 전기적으로 커플링하는 전도성 경로(1808)(그 중 하나만 도시됨)를 형성하는 복수의 전도성 피처(도시되지 않음)를 포함한다. 전도성 피처는 예를 들어, 와이어, 비아, 패드 등을 포함할 수 있다. 제3 IC 다이(1804)는 예를 들어 입력/출력 회로부, 게이트 드라이버 회로부, 정전기 방전(electrostatic discharge; ESD) 회로부, 일부 다른 적합한 회로부, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. ESD 회로는 예를 들어, ESD 이벤트로부터 제1 및 제2 반도체 디바이스(102a, 102b)를 보호할 수 있다. 게이트 드라이버 회로부는 예를 들어, 제1 반도체 디바이스(102a)의 게이트 전극에 신호를 그리고/또는 제2 반도체 디바이스(102b)의 게이트 전극에 신호를 제공할 수 있다. I/O 회로부는 예를 들어, 제1 및 제2 반도체 디바이스에 의해 형성된 하프-브리지 회로부의 출력을 수신할 수 있다.
도 17 및 도 18은 도 8의 실시예에 따라 구성된 제1 및 제2 IC 다이(104, 106)를 예시하고, 제1 및 제2 IC 다이(104, 106)는 도 1, 도 2, 도 6, 도 10, 도 12, 도 13 및 도 15 중 어느 것의 실시예에 따라 대안적으로 구성될 수 있다. 제1 및 제2 IC 다이들(104, 106)가 도 13 또는 도 15의 실시예에 따라 구성되는 대안적인 실시예에서, 기판 와이어 본드(1714s)는 생략될 수 있다. 제2 IC 다이(106)의 반도체 관통 비아(808)는, 그렇지 않으면 기판 와이어 본드(1714s)가 제공할, 전기 커플링을 제공한다.
도 19 내지 도 29을 참조하면, 와이드-밴드갭 반도체 디바이스를 위한 3D 반도체 기판을 형성하기 위한 방법의 일부 실시예의 일련의 단면도(1900 내지 2900)가 제공된다. 방법은 예를 들어 도 18의 3D 반도체 구조물 또는 일부 다른 적합한 반도체 구조물을 형성하기 위해 채용될 수 있다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 제1 IC 다이(104)가 웨이퍼인 제1 기판(108)에 걸쳐 반복되어 형성된다. 제1 IC 다이(104)의 하나의 인스턴스만이 예시되어 있다는 것이 주목된다. 제1 기판(108)은 제1 캐리어 기판(122), 버퍼 층(208) 및 제1 반도체 층(124)을 포함한다. 버퍼 층(208)은 제1 캐리어 기판(122) 위에 있고, 제1 반도체 층(124)은 버퍼 층(208) 위에 있다.
제1 반도체 층(124)은 채널 층(202) 및 배리어 층(204)을 포함한다. 채널 층(202) 및 배리어 층(204)은 헤테로접합으로 직접 접촉하고, 상이한 밴드갭을 갖는 반도체 층이다. 또한, 채널 층(202)은 2D 캐리어 가스(206)를 수용한다. 일부 실시예에서, 채널 층(202)은 GaN이거나 이를 포함하는 반면, 배리어 층(204)은 AlGaN이거나 이를 포함거나, 또는 그 반대이다. 대안적인 실시예에서, 채널 층(202)은 일부 다른 적합한 와이드-밴드갭 재료이거나 이를 포함하고, 그리고/또는 배리어 층(204)은 일부 다른 적합한 와이드-밴드갭 재료이거나 이를 포함한다. 와이드-밴드갭 재료는, 예를 들어 실리콘 등의 밴드갭보다 큰 밴드갭을 갖는 반도체 재료일 수 있고, 그리고/또는 약 2 eV 또는 일부 다른 적합한 값보다 큰 밴드갭을 갖는 반도체 재료일 수 있다.
제1 상호접속 구조물(110)이 제1 기판(108) 위에 있다. 제1 상호접속 구조물(110)은 상호접속 유전체 층(608) 내에 적층된 복수의 비아(216) 및 복수의 와이어(218)을 포함한다. 비아(216)는 복수의 비아 레벨로 그룹화되고, 와이어(218)는 복수의 와이어 레벨로 그룹화된다. 와이어 및 비아 레벨은 교번하여 적층된다. 또한, 상단 와이어 레벨에서의 와이어는 또한 패드로서 간주될 수 있고, 예를 들어 도 9에서와 같은 상부 레이아웃을 가질 수 있다.
제1 IC 다이는 전도성 벽(806) 및 제1 반도체 디바이스(102a)를 포함한다. 전도성 벽(806)은 와이어(218) 및 비아(216)에 의해 형성되고, 제1 IC 다이(104)의 주변부를 따라 폐쇄 경로에서 측방으로 연장된다. 전도성 벽(806)은 예를 들어, 도 9의 대응하는 것에 대해 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 제1 반도체 디바이스(102a)는 제1 기판(108)과 제1 상호접속 구조물(110) 사이에 있고, 소스/드레인 전극(210)의 쌍, 게이트 전극(212), 및 캡 층(214)을 포함한다. 게이트 전극(212)은 소스/드레인 전극(210) 사이에 있고, 캡 층(214)은 게이트 전극(212)을 제1 반도체 층(124)으로부터 분리시킨다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 제1 IC 다이(104)에서 반도체 관통 비아(808)가 형성된다. 반도체 관통 비아(808)는 비아 라이너(810)에 의해 라이닝된 트렌치에 대응하고, 제1 상호접속 구조물(110) 및 제1 반도체 층(124)을 통해 제1 캐리어 기판(122)까지 수직으로 연장된다. 또한, 반도체 관통 비아(808)는 전도성 벽(806)을 둘러싸도록 제1 IC 다이(104)의 주변부를 따라 폐쇄 경로에서 측방으로 연장된다. 반도체 관통 비아(808)는 예를 들어, 도 9의 대응하는 것에 대해 도시된 바와 같은 상부 레이아웃을 가질 수 있다.
집합적으로, 반도체 관통 비아(808) 및 전도성 벽(806)은 제1 시일 링(802)을 형성한다. 제1 시일 링(802)은 제1 IC 다이(104)의 인스턴스들을 서로 분리시키면서 응력 제거(stress relief)를 제공하고 균열의 가능성을 감소시킬 수 있다. 이러한 분리는 예를 들어, 다이 소우 등에 의해 수행될 수 있다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 제2 IC 다이(106)가 웨이퍼인 제2 기판(114)에 걸쳐 반복하여 형성된다. 제2 IC 다이(106)의 하나의 인스턴스만 예시된다는 것을 주목한다. 제2 기판(114)은 제2 캐리어 기판(126), 버퍼 층(208) 및 제2 반도체 층(128)을 포함한다. 제2 반도체 층(128)은 제2 캐리어 기판(126) 위에 있으며, 도 19와 관련하여 제1 반도체 층(124)이 설명되는 바와 같다. 이와 같이, 제2 반도체 층(128)은 채널 층(202) 및 배리어 층(204)을 포함하고, 채널 층(202)은 2D 캐리어 가스(206)를 수용한다. 버퍼 층(208)은 제2 반도체 층(128)을 제2 캐리어 기판(126)으로부터 분리시킨다.
제2 상호접속 구조물(116)은 제2 기판(114) 위에 있고, 도 19와 관련하여 제1 상호접속 구조물(110)이 설명되는 바와 같다. 이와 같이, 제2 상호접속 구조물(116)은 상호접속 유전체 층(220)에 적층된 복수의 비아(216) 및 복수의 와이어(218)를 포함한다.
제2 IC 다이(106)는 전도성 벽(806) 및 제2 반도체 디바이스(102b)를 포함한다. 전도성 벽(806)은 와이어(218) 및 비아(216)에 의해 형성되고, 제2 IC 다이(106)의 주변부를 따라 폐쇄 경로에서 측방으로 연장된다. 전도성 벽(806)은 예를 들어, 도 9의 대응하는 것에 대해 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 제2 반도체 디바이스(102b)는 제2 상호접속 구조물(116)과 제2 기판(114) 사이에 있고, 도 19와 관련하여 제1 반도체 디바이스(102a)가 설명되는 바와 같다. 이와 같이, 제2 반도체 디바이스(102b)는 소스/드레인 전극(210)의 쌍, 게이트 전극(212), 및 캡 층(214)을 포함한다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 제2 IC 다이(106)에서 반도체 관통 비아(808)가 형성된다. 반도체 관통 비아(808)가 도 20과 관련하여 설명된 바와 같이, 이에 의해 비아 라이너(810)에 의해 라이닝된 트렌치에 대응한다. 반도체 관통 비아(808)는 제2 상호접속 구조물(116) 및 제2 반도체 층(128)을 통해 제2 캐리어 기판(126)까지 수직으로 연장된다. 또한, 반도체 관통 비아(808)는 전도성 벽(806)을 둘러싸도록 제2 IC 다이(106)의 주변부를 따라 폐쇄 경로에서 측방으로 연장된다. 반도체 관통 비아(808)는 예를 들어, 도 9의 대응하는 것에 대해 도시된 바와 같은 상부 레이아웃을 가질 수 있다.
집합적으로, 반도체 관통 비아(808) 및 전도성 벽(806)은 제2 시일 링(804)을 형성한다. 제2 시일 링(804)은 제2 IC 다이(106)의 인스턴스들을 서로 분리시키면서 응력 제거를 제공하고 균열의 가능성을 감소시킬 수 있다. 이러한 분리는 예를 들어, 다이 소우 등에 의해 수행될 수 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 제2 IC 다이(106)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 싱귤레이션 프로세스는 다이 소우를 사용하여 제2 IC 다이(106)의 인스턴스들 사이의 스크라이브 라인을 따라 도 22의 반도체 구조물을 절단하는 것을 포함한다. 절단 동안, 제2 시일 링(804)은 제2 IC 다이(106)의 내부를 균열로부터 보호한다.
도 24의 단면도(2400)에 의해 예시된 바와 같이, 제2 IC 다이(106)는 수직으로 뒤집혀지고, 도 20의 제1 IC 다이(104) 위에 배열되고 그에 본딩된다. 본딩은 접착 층(118) 및 복수의 범프(120)를 포함하는 본드 구조물(112)로 달성된다. 접착 층(118)은 유전체인 반면, 범프(120)는 전도성이다. 범프(120)는 접착 층(118)에 내장되고 제2 IC 다이(106)를 제1 IC 다이(104)에 전기적으로 커플링한다. 접착 층(118) 및 범프(120)는 제2 IC 다이(106)를 제1 IC 다이(104)에 물리적으로 고정시킨다.
제1 IC 다이(1902)가 아직 싱귤레이션 프로세스를 거치지 않았기 때문에, 제1 IC 다이(104)의 인스턴스는 접속된 상태로 유지되고, 제1 기판(108)은 웨이퍼에 대응한다. 이와 같이, 수행되는 방법은 COW 제조 프로세스로서 특성화될 수 있다. 대안적인 실시예에서, 제1 IC 다이(104)는 제2 IC 다이(106)와 동시에 싱귤레이팅되며, 이에 의해 수행되는 방법은 WoW 제조 프로세스로서 특성화될 수 있다.
일부 실시예에서, 범프(120)와 제1 및 제2 상호접속 구조물(110, 116)은 제1 및 제2 반도체 디바이스(102a, 102b)를 함께 전기적으로 커플링하여, 제1 및 제2 반도체 디바이스(102a, 102b)가 로우-사이드 트랜지스터 및 하이-사이드 트랜지스터에 대응하거나 또는 그 반대인 하프-브리지 회로부를 형성한다. 하이-사이드 및 로우-사이드 트랜지스터가 별개의 기판(예를 들어, 제1 및 제2 기판(108, 114)) 상에 있기 때문에, 기판은 백 -게이팅 효과를 완화시키기 위해 상이한 바이어스 전압을 가질 수 있다. 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 전기적 커플링이 본드 구조물(112)을 통하기 때문에, 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 와이어 본딩이 회피되고 하이-사이드 트랜지스터와 로우-사이드 트랜지스터 사이의 전도성 경로가 짧다. 이와 같이, 기생 인덕턴스 및 링잉은 낮다. 집합적으로, 상술한 내용은 높은 성능을 초래할 수 있다.
하이-사이드 및 로우-사이드 트랜지스터가 수직으로 적층되기 때문에, 하프-브리지 회로부에 의해 점유되는 영역은 작다. 하프-브리지 회로는 CoW 제조 프로세스, WoW 제조 프로세스 등에 의해 형성될 수 있기 때문이다. 이러한 제조 프로세스는 하프-브리지 회로부의 제조를 단순화한다. 집합적으로, 상술한 내용은 낮은 비용 및 높은 제조 수율을 초래할 수 있다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 제1 IC 다이(104)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 싱귤레이션 프로세스는 다이 소우를 사용하여 제1 IC 다이(104)의 인스턴스들 사이의 스크라이브 라인을 따라 도 24의 반도체 구조물을 절단하는 것을 포함한다. 절단 동안, 제1 시일 링(802)은 제1 IC 다이(104)의 내부를 균열로부터 보호한다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 제1 및 제2 IC 다이(104, 106)는 인터포저 다이(1702)(또는 짧게는 인터포저(1702)) 위에 배열되고 그에 본딩된다. 일부 실시예에서, 접착제는 인터포저 다이(1702)에 제1 IC 다이(104)를 본딩한다.
인터포저 다이(1702)는 웨이퍼인 인터포저 기판(1706)에 걸쳐 반복된다. 인터포저 다이(1702)의 하나의 인스턴스만 예시된다는 것을 주목한다. 또한, 인터포저 다이(1702)는 복수의 상호접속 피처(1708) 및 복수의 관통 기판 비아(1710)를 포함한다. 상호접속 피처(1708)는 각각 대응하는 상호접속 유전체 층(1712) 내의 인터포저 기판(1706) 위와 아래에 있다. 기판 관통 비아(1710)는 각각 인터포저 기판(1706) 위에 있는 상호접속 피처(1708)로부터, 각각 인터포저 기판(1706) 아래에 있는 상호접속 피처(1708)로 인터포저 기판(1706)을 통해 연장된다. 상호접속 피처(1708)는 예를 들어, 와이어, 비아, 패드 등, 또는 상기의 임의의 조합일 수 있다.
도 26의 단면도(2600)에 의해 또한 예시된 바와 같이, 복수의 와이어 본드(1714)가 형성된다. 와이어 본드(1714)의 기판 와이어 본드(1714s)는 제1 및 제2 반도체 디바이스(102a, 102b)에 의해 형성된 하프-브리지 회로의 출력에서 패드로부터 제2 캐리어 기판(126)으로 연장된다. 상기 언급된 바와 같이, 이는 백-게이팅 효과를 완화시킬 수 있다. 또한, 와이어 본드(1714)의 나머지 부분은 각각 인터포저 다이(1702)로부터 하프-브리지 회로부의 패드로 연장된다. 패드는 범프(120)와 제1 상호접속 구조물(110) 사이의 계면에서 와이어(218)에 대응한다는 것을 주목한다.
도 27의 단면도(2700)에 의해 예시된 바와 같이, 제1 및 제2 IC 다이(104, 106)를 둘러싸는 몰딩 화합물(1704)이 형성된다. 일부 실시예에서, 몰딩 화합물(1704)은 인터포저 기판(1706)을 블랭킷하여 퇴적되고, 이어서 인터포저 기판(1706) 상의 인터포저 다이(1702)의 인스턴스들을 분리시키는 스크라이브 라인으로부터 몰딩 화합물(1704)을 제거하도록 패터닝된다. 패터닝은, 예를 들어 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 수행될 수 있다.
도 28의 단면도(2800)에 의해 예시된 바와 같이, 인터포저 다이(1702)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 싱귤레이션 프로세스는 다이 소우를 사용하여 인터포저 다이(1702)의 인스턴스들 사이의 스크라이브 라인을 따라 도 27의 반도체 구조물을 절단하는 것을 포함한다.
도 29의 단면도(2900)에 의해 예시된 바와 같이, 도 28의 반도체 구조물은 제2 인터포저 다이(1802)(또는 짧게는, 제2 인터포저(1802)) 위에 배열되고 그에 본딩된다. 또한, 제3 IC 다이(1804)가 제2 인터포저 다이(1802) 위에 배열되고 그에 본딩된다. 제3 IC 다이(1804) 및 인터포저 다이(1702)는 제2 범프(1806)에 의해 제2 인터포저 다이(1802)에 본딩된다. 제2 범프(1806)는 전도성이고, 또한 제3 IC 다이(1804) 및 인터포저 다이(1702)를 제2 인터포저 다이(1802)에 전기적으로 커플링한다.
제2 인터포저 다이(1802)는, 제3 IC 다이(1804)를 제1 IC 다이(104) 및/또는 제2 IC 다이(106)에 전기적으로 커플링하는 전도성 경로(1808)(그 중 하나만 도시됨)를 형성하는 복수의 전도성 피처(도시되지 않음)를 포함한다. 전도성 피처는 예를 들어, 와이어, 비아, 패드 등을 포함할 수 있다.
도 19 내지 도 29가 방법과 관련하여 설명되었지만, 도 19 내지 도 29에 도시된 구조물들이 방법에 제한되기보다는 방법과 분리적으로 독립적일 수 있다는 점이 이해될 것이다. 도 19 내지 도 29는 일련의 동작들로서 설명되지만, 동작들의 순서가 다른 실시예들에서 변경될 수 있다는 것이 이해될 것이다. 도 19 내지 도 29는 특정 동작들의 세트로서 예시하고 설명하지만, 예시 및/또는 설명되는 일부 동작들은 다른 실시예들에서 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들이 다른 실시예들에서 포함될 수 있다.
도 30을 참조하면, 도 19 내지 도 29의 방법의 일부 실시예의 블록도(3000)가 제공된다.
단계(3002)에서, 제1 IC 다이가 웨이퍼인 제1 기판 상에 반복되어 형성되고, 제1 IC 다이는 제1 기판 상의 제1 반도체 디바이스를 포함하고, 제1 기판의 제1 와이드-밴드갭 반도체 재료에 의해 부분적으로 형성된다. 예를 들어, 도 19 및 도 20을 참조한다. 제1 기판의 제1 와이드-밴드갭 반도체 재료는 예를 들어 GaN 등이거나 이들을 포함할 수 있다.
단계(3004)에서, 제2 IC 다이가 웨이퍼인 제2 기판 상에 반복되어 형성되고, 제2 IC 다이는 제2 기판 상의 제2 반도체 디바이스를 포함하고, 제2 기판의 제2 광대역 반도체 재료에 의해 부분적으로 형성된다. 예를 들어, 도 21 및 도 22를 참조한다. 제1 기판의 제2 와이드-밴드갭 반도체 재료는 예를 들어 GaN 등이거나 이들을 포함할 수 있다.
단계(3006)에서, 제2 IC 다이가 제2 기판 상의 제2 IC 다이의 인스턴스들을 분리시키도록 싱귤레이팅된다. 예를 들어, 도 23을 참조한다.
동작(3008)에서, 제2 IC 다이가 제1 IC 다이에 본딩된다. 예를 들어, 도 24를 참조한다.
단계(3010)에서, 제1 IC 다이가 제1 기판 상의 제1 IC 다이의 인스턴스들을 분리시키도록 싱귤레이팅된다. 예를 들어, 도 25를 참조한다.
단계(3012)에서, 제1 및 제2 IC 다이가 제1 인터포저 다이에 본딩되고, 제1 인터포저 다이는 웨이퍼인 인터포저 기판 상에서 반복된다. 예를 들어, 도 26을 참조한다.
단계(3014)에서, 제1 인터포저 다이가 제1 IC 다이에 와이어 본딩된다. 예를 들어, 도 26을 참조한다.
단계(3016)에서, 제1 인터포저 다이 위에 있고 제1 및 제2 IC 다이를 둘러싸는 몰딩 화합물이 형성된다. 예를 들어, 도 27을 참조한다.
단계(3018)에서, 제1 인터포저 다이는 인터포저 기판 상의 인터포저 다이의 인스턴스들을 분리시키도록 싱귤레이팅된다. 예를 들어, 도 28을 참조한다.
단계(3020)에서, 제1 인터포저 다이 및 제3 IC 다이는 제2 인터포저 다이에 본딩된다. 예를 들어, 도 29를 참조한다.
도 30의 블록도(3000)는 본원에서 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본원에서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 모든 도시된 동작들이 요구되는 것은 아니고, 본원에서 도시된 동작들 중 하나 이상이 하나 이상의 별개의 동작 및/또는 단계로 수행될 수 있다.
도 31 내지 도 34를 참조하면, 제2 시일 링(804)의 반도체 관통 비아(808)가 금속을 포함하는, 도 19 내지 도 29의 방법의 일부 대안적인 실시예의 일련의 단면도(3100 내지 3400)가 제공된다. 방법은 예를 들어, 제1 및 제2 IC 다이(104, 106)가 도 13의 실시예 또는 일부 다른 적합한 실시예에 따르는, 도 18의 3D 반도체 구조물의 대안적인 실시예를 형성하기 위해 이용될 수 있다.
도 31의 단면도(3100)에 의해 예시된 바와 같이, 제2 IC 다이(106)는, 제2 시일 링(804)의 반도체 관통 비아(808)가 제2 상호접속 구조물(116)의 와이어와 연속적인 도전성 층(1302)을 공유하도록 형성되는 것을 제외하고는, 도 21 및 도 22와 관련하여 기술된 바와 같이 형성된다. 또한, 비아 라이너(810)는 반도체 관통 비아(808)에서 연속적인 도전성 층(1302)을 덮고 그리고/또는 라이닝한다. 이와 같이, 반도체 관통 비아(808)를 형성하기 위한 프로세스는 반도체 관통 비아(808)에 대응하는 트렌치를 라이닝하는 연속적인 도전성 층(1302)을 퇴적하는 것을 포함할 수 있다.
반도체 관통 비아(808)는 제2 반도체 층(128)을 통해 제2 캐리어 기판(126)까지 연장된다. 이와 같이, 연속적인 도전성 층(1302)에 의해 형성된 와이어는 반도체 관통 비아(808)에 의해 제2 캐리어 기판(126)에 전기적으로 커플링된다. 연속적인 도전성 층(1302)은 예를 들어, 도 14에 도시된 바와 같은 상부 레이아웃을 가질 수 있고, 그리고/또는 예를 들어, 금속 등이거나 이들을 포함할 수 있다.
도 32의 단면도(3200)에 의해 예시된 바와 같이, 도 19, 도 20, 도 23 및 도 24와 관련하여 기재된 동작들이 수행된다. 제1 IC 다이(104)가 도 19 및 도 20과 관련하여 설명된 바와 같이 형성된다. 도 23과 관련하여 설명된 바와 같이, 제2 IC 다이(106)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 제2 IC 다이(106)는 수직으로 뒤집혀지고, 도 24와 관련하여 설명된 바와 같이 제1 IC 다이(104) 위에 배열되고 그에 본딩된다.
도 33의 단면도(3300)에 의해 예시된 바와 같이, 기판 와이어 본드(1714s)가 형성되지 않는 것을 제외하고, 도 25 및 도 26에 관련하여 기재된 동작들이 수행된다. 보다 구체적으로, 도 25와 관련하여 설명된 바와 같이, 제1 IC 다이(104)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 제1 및 제2 IC 다이(104, 106)는 도 26과 관련하여 설명된 바와 같이 인터포저 다이(1702) 위에 배열되고 그에 본딩된다. 또한, 기판 와이어 본드(1714s)를 제외한 복수의 와이어 본드(1714)가 도 26과 관련하여 설명된 바와 같이 형성된다.
기판 와이어 본드(1714s)는, 제2 시일 링(804)의 반도체 관통 비아(808)가, 그렇지 않으면 기판 와이어 본드(1714s)에 의해 수행될 전기 커플링을 수행하기 때문에 형성되지 않는다. 상기 언급된 바와 같이, 이러한 전기 커플링은 백-게이팅 효과를 감소시키기 위해 제2 캐리어 기판(126)을 바이어싱한다.
도 34의 단면도(3400)에 의해 예시된 바와 같이, 도 27 내지 도 29와 관련하여 기재된 동작들이 수행된다. 도 27과 관련하여 설명된 바와 같이, 제1 및 제2 IC 다이(104, 106)를 둘러싸는 몰딩 화합물(1704)이 형성된다. 도 28과 관련하여 설명된 바와 같이, 인터포저 다이(1702)의 인스턴스들을 서로 분리시키기 위해 싱귤레이션 프로세스가 수행된다. 인터포저 다이(1702) 및 제3 IC 다이(1804)는 도 29와 관련하여 설명된 바와 같이 제2 인터포저 다이(1802) 위에 배열되고 그에 본딩된다.
도 31 내지 도 34가 방법과 관련하여 설명되었지만, 도 31 내지 도 34에 도시된 구조물들이 방법에 제한되기보다는 방법과 분리적으로 독립적일 수 있다는 점이 이해될 것이다. 도 31 내지 도 34는 일련의 동작들로서 설명되지만, 동작들의 순서가 다른 실시예들에서 변경될 수 있다는 것이 이해될 것이다. 도 31 내지 도 34는 특정 동작들의 세트로서 예시하고 설명하지만, 예시 및/또는 설명되는 일부 동작들은 다른 실시예들에서 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들이 다른 실시예들에서 포함될 수 있다.
일부 실시예에서, 본 개시는, 제1 기판 및 제1 기판 상에 있고 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함하는 제1 IC 다이;기 제1 IC 다이 위에 있는 제2 IC 다이로서, 제2 기판 및 제2 기판 상에 있고 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 제2 IC 다이; 및 제1 IC 다이와 제2 IC 다이 사이에 있고, 제1 IC 다이와 제2 IC 다이를 함께 본딩하는 본드 구조물을 포함하는 반도체 구조물을 제공하고, 제1 반도체 디바이스 및 제2 반도체 디바이스는 III-V족 재료를 포함한다. 일부 실시예에서, 제1 반도체 디바이스 및 제2 반도체 디바이스는 제1 기판과 제2 기판 사이에 있다. 일부 실시예에서, 제1 기판 및 제2 기판은 GaN-온-실리콘 기판이다. 일부 실시예에서, 제1 기판은 반도체 기판 및 반도체 기판과 본드 구조물 사이의 III-V족 층을 포함하고, 제1 IC 다이는, 본드 구조물로부터 III-V족 층을 통해 반도체 기판까지 수직으로 연장되는 관통 비아로서, 제1 반도체 디바이스 주위의 폐쇄 경로에서 제1 IC 다이의 주변부를 따라 측방으로 연장되는 관통 비아를 포함한다. 일부 실시예에서, 제2 기판은 제2 반도체 기판 및 제2 반도체 기판과 본드 구조물 사이의 제2 III-V족 층을 포함하고, 제2 IC 다이는, 본드 구조물로부터 제2 III-V족 층을 통해 제2 반도체 기판까지 수직으로 연장되는 제2 관통 비아로서, 제2 반도체 디바이스 주위의 제2 폐쇄 경로에서 제2 IC 다이의 주변부를 따라 측방으로 연장되는 제2 관통 비아를 포함한다. 일부 실시예에서, 제1 IC 다이는 도전성 벽을 형성하는 와이어와 비아의 교번하는 스택을 포함하고, 도전성 벽은 본드 구조물로부터 제1 반도체 디바이스와의 고도 레벨(elevation level)까지 수직으로 연장되고, 또한 제1 반도체 디바이스 주위의 폐쇄 경로에서 제1 IC 다이의 주변부를 따라 측방으로 연장된다. 일부 실시예에서, 제1 IC 다이 및 제2 IC 다이는, 제1 기판과 제2 기판 사이의 본드 구조물과 직접 접촉하고 제1 반도체 디바이스와 제2 반도체 디바이스를 함께 전기적으로 커플링하여 하프-브리지 회로부를 형성하는 도전성 경로를 형성하는 제1 상호접속 구조물 및 제2 상호접속 구조물을 각각 포함한다.
일부 실시예에서, 본 개시는 제1 기판; 제1 기판 위에 있는 제1 반도체 디바이스 및 제1 상호접속 구조물 - 제1 반도체 디바이스는 제1 기판 상에 있고 제1 기판에 의해 부분적으로 형성되고, 제1 기판과 제1 상호접속 구조물 사이에 있음 - ; 제1 기판과 제1 상호접속 구조물 위에 있는 제2 기판; 및 제2 기판 아래에 있는 제2 반도체 디바이스 및 제2 상호접속 구조물 - 제2 반도체 디바이스는 제2 기판과 제2 상호접속 구조물 사이에 있음 - 을 포함하고, 제1 기판 및 제2 기판은 실리콘의 밴드갭보다 큰 밴드갭을 갖는 와이드-밴드갭 반도체 재료를 포함한다. 일부 실시예에서, 반도체 구조물은, 제1 기판 아래에 있는 인터포저; 및 인터포저로부터 제1 상호접속 구조물의 패드까지 연장되는 와이어 본드를 더 포함한다. 일부 실시예에서, 반도체 구조물은, 인터포저 위에 있고 제1 기판, 와이어 본드, 및 제2 기판을 봉지(encapsulating)하는 몰딩 화합물을 더 포함한다. 일부 실시예에서, 제2 기판은 반도체 기판 및 상기 반도체 기판 아래에 있는 반도체 층을 포함하고, 반도체 층은 와이드-밴드갭 반도체 재료를 포함하고 제2 반도체 디바이스를 부분적으로 형성하며, 반도체 구조물은, 제1 상호접속 구조물의 패드로부터 반도체 기판까지 연장되는 와이어 본드를 포함한다. 일부 실시예에서, 반도체 구조물은, 제1 기판 아래에 있고 제1 반도체 디바이스 및 제2 반도체 디바이스에 전기적으로 커플링된 인터포저; 및 제1 기판에 인접하여, 인터포저 상에 있는 IC 다이 - IC 다이는 인터포저를 통해 제1 반도체 디바이스 및 제2 반도체 디바이스에 전기적으로 커플링됨 - 를 더 포함한다. 일부 실시예에서, 제1 기판은 반도체 기판 및 반도체 기판 위에 있는 반도체 층을 포함하고, 반도체 층은 와이드-밴드갭 반도체 재료를 포함하고 제1 반도체 디바이스를 부분적으로 형성하고, 반도체 층은 제1 반도체 디바이스로부터 반도체 층의 최외측 측벽까지 연속한다. 일부 실시예에서, 제2 기판은 반도체 기판 및 반도체 기판 아래에 있는 반도체 층을 포함하고, 반도체 층은 와이드-밴드갭 반도체 재료를 포함하고 제2 반도체 디바이스를 부분적으로 형성하며, 반도체 구조물은, 제2 상호접속 구조물 및 반도체 층을 통해 반도체 기판까지 연장되는 관통 비아 - 관통 비아는 금속을 포함함 - 를 포함한다.
일부 실시예에서, 본 개시는 반도체 구조물을 형성하는 방법을 제공하고, 방법은, 웨이퍼인 제1 기판에 걸쳐 반복되는 제1 IC 다이를 형성하는 단계 - 제1 IC 다이는 제1 기판 상에 있고 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함함 - ; 제2 기판 상에 있고 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 제2 IC 다이를 형성하는 단계; 제2 IC 다이가 제1 IC 다이 위에 있으면서 제1 IC 다이 및 제2 IC 다이를 함께 본딩하고 전기적으로 커플링하는 단계; 및 제1 IC 다이의 인스턴스들을 서로 분리시키기 위해 제1 IC 다이를 싱귤레이팅하는 단계 - 제1 IC 다이의 싱귤레이팅은 본딩 후에 수행됨 - 를 포함하고, 제1 반도체 디바이스 및 제2 반도체 디바이스는 III-V족 재료를 포함한다. 일부 실시예에서, 제2 기판은 제2 IC 다이가 그 위에 반복되는 웨이퍼이며, 방법은, 제2 IC 다이의 인스턴스들을 서로 분리시키기 위해 제2 기판을 절단하는 단계 - 절단은 본딩 전에 수행됨 - 를 더 포함한다. 일부 실시예에서, 제1 기판은 반도체 기판 및 반도체 기판 위에 있는 III-V족 층을 포함하고, 방법은, III-V족 층을 통해 반도체 기판까지 수직으로 연장되는 트렌치를 형성하기 위해 제1 IC 다이 내로 에칭을 수행하는 단계 - 트렌치는 제1 반도체 디바이스 주위의 폐쇄 경로에서 측방으로 연장됨 - 를 더 포함한다. 일부 실시예에서, 제2 기판은 반도체 기판 및 반도체 기판 위에 있는 III-V족 층을 포함하고, 방법은, III-V족 층을 통해 반도체 기판까지 수직으로 연장되는 트렌치를 형성하기 위해 제2 IC 다이 내로 에칭을 수행하는 단계 - 트렌치는 제2 반도체 디바이스 주위의 폐쇄 경로에서 측방으로 연장됨 - ; 및 트렌치를 라이닝하는 금속 층을 퇴적하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 제2 IC 다이와는 제1 IC 다이의 반대 측 상에 있는 인터포저의 상단 표면에 제1 IC 다이를 본딩하는 단계; 및 제1 IC 다이에 인터포저를 와이어 본딩하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 와이어 본딩에 의해 형성된 와이어 본드와 제1 IC 다이 및 제2 IC 다이를 에워싸는 몰딩 화합물을 형성하는 단계를 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 또한 당업자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 반도체 구조물에 있어서,
제1 기판 및 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함하는 제1 집적 회로(integrated circuit; IC) 다이;
상기 제1 IC 다이 위에 있는 제2 IC 다이로서, 제2 기판 및 상기 제2 기판 상에 있고 상기 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 상기 제2 IC 다이; 및
상기 제1 IC 다이와 상기 제2 IC 다이 사이에 있고, 상기 제1 IC 다이와 상기 제2 IC 다이를 함께 본딩하는 본드 구조물
을 포함하고,
상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 III-V족 재료를 포함하는 것인, 반도체 구조물.
실시예 2. 제1항에 있어서,
상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 상기 제1 기판과 상기 제2 기판 사이에 있는 것인, 반도체 구조물.
실시예 3. 제1항에 있어서,
상기 제1 기판 및 상기 제2 기판은 갈륨 질화물(GaN)-온-실리콘 기판인 것인, 반도체 구조물.
실시예4. 제1항에 있어서,
상기 제1 기판은 반도체 기판 및 상기 반도체 기판과 상기 본드 구조물 사이의 III-V족 층을 포함하고, 상기 제1 IC 다이는,
상기 본드 구조물로부터 상기 III-V족 층을 통해 상기 반도체 기판까지 수직으로 연장되는 관통 비아로서, 상기 제1 반도체 디바이스 주위의 폐쇄 경로에서 상기 제1 IC 다이의 주변부를 따라 측방으로 연장되는 상기 관통 비아
를 포함하는 것인, 반도체 구조물.
실시예 5. 제4항에 있어서,
상기 제2 기판은 제2 반도체 기판 및 상기 제2 반도체 기판과 상기 본드 구조물 사이의 제2 III-V족 층을 포함하고, 상기 제2 IC 다이는,
상기 본드 구조물로부터 상기 제2 III-V족 층을 통해 상기 제2 반도체 기판까지 수직으로 연장되는 제2 관통 비아로서, 상기 제2 반도체 디바이스 주위의 제2 폐쇄 경로에서 상기 제2 IC 다이의 주변부를 따라 측방으로 연장되는 상기 제2 관통 비아
를 포함하는 것인, 반도체 구조물.
실시예 6. 제4항에 있어서,
상기 제1 IC 다이는 도전성 벽을 형성하는 와이어와 비아의 교번하는 스택을 포함하고, 상기 도전성 벽은 상기 본드 구조물로부터 상기 제1 반도체 디바이스와의 고도 레벨(elevation level)까지 수직으로 연장되고, 또한 상기 제1 반도체 디바이스 주위의 폐쇄 경로에서 상기 제1 IC 다이의 주변부를 따라 측방으로 연장되는 것인, 반도체 구조물.
실시예 7. 제1항에 있어서,
상기 제1 IC 다이 및 상기 제2 IC 다이는, 상기 제1 기판과 상기 제2 기판 사이의 상기 본드 구조물과 직접 접촉하고 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스를 함께 전기적으로 커플링하여 하프-브리지 회로부를 형성하는 도전성 경로를 형성하는 제1 상호접속 구조물 및 제2 상호접속 구조물을 각각 포함하는 것인, 반도체 구조물.
실시예 8. 반도체 구조물에 있어서,
제1 기판;
상기 제1 기판 위에 있는 제1 반도체 디바이스 및 제1 상호접속 구조물 - 상기 제1 반도체 디바이스는 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성되고, 상기 제1 기판과 상기 제1 상호접속 구조물 사이에 있음 - ;
상기 제1 기판과 상기 제1 상호접속 구조물 위에 있는 제2 기판; 및
상기 제2 기판 아래에 있는 제2 반도체 디바이스 및 제2 상호접속 구조물 - 상기 제2 반도체 디바이스는 상기 제2 기판과 상기 제2 상호접속 구조물 사이에 있음 -
을 포함하고,
상기 제1 기판 및 상기 제2 기판은 실리콘의 밴드갭보다 큰 밴드갭을 갖는 와이드-밴드갭 반도체 재료를 포함하는 것인, 반도체 구조물.
실시예 9. 제8항에 있어서,
상기 제1 기판 아래에 있는 인터포저; 및
상기 인터포저로부터 상기 제1 상호접속 구조물의 패드까지 연장되는 와이어 본드
를 더 포함하는, 반도체 구조물.
실시예 10. 제9항에 있어서,
상기 인터포저 위에 있고, 상기 제1 기판, 상기 와이어 본드, 및 상기 제2 기판을 봉지(encapsulating)하는 몰딩 화합물
을 더 포함하는, 반도체 구조물.
실시예 11. 제8항에 있어서,
상기 제2 기판은 반도체 기판 및 상기 반도체 기판 아래에 있는 반도체 층을 포함하고, 상기 반도체 층은 상기 와이드-밴드갭 반도체 재료를 포함하고 상기 제2 반도체 디바이스를 부분적으로 형성하며, 상기 반도체 구조물은,
상기 제1 상호접속 구조물의 패드로부터 상기 반도체 기판까지 연장되는 와이어 본드
를 포함하는, 반도체 구조물.
실시예 12. 제8항에 있어서,
상기 제1 기판 아래에 있고 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스에 전기적으로 커플링된 인터포저; 및
상기 제1 기판에 인접하여, 상기 인터포저 상에 있는 집적 회로(integrated circuit; IC) 다이 - 상기 IC 다이는 상기 인터포저를 통해 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스에 전기적으로 커플링됨 -
를 더 포함하는, 반도체 구조물.
실시예 13. 제8항에 있어서,
상기 제1 기판은 반도체 기판 및 상기 반도체 기판 위에 있는 반도체 층을 포함하고, 상기 반도체 층은 상기 와이드-밴드갭 반도체 재료를 포함하고 상기 제1 반도체 디바이스를 부분적으로 형성하고, 상기 반도체 층은 상기 제1 반도체 디바이스로부터 상기 반도체 층의 최외측 측벽까지 연속하는 것인, 반도체 구조물.
실시예 14. 제8항에 있어서,
상기 제2 기판은 반도체 기판 및 상기 반도체 기판 아래에 있는 반도체 층을 포함하고, 상기 반도체 층은 상기 와이드-밴드갭 반도체 재료를 포함하고 상기 제2 반도체 디바이스를 부분적으로 형성하며, 상기 반도체 구조물은,
상기 제2 상호접속 구조물 및 상기 반도체 층을 통해 상기 반도체 기판까지 연장되는 관통 비아 - 상기 관통 비아는 금속을 포함함 -
를 포함하는, 반도체 구조물.
실시예 15. 반도체 구조물을 형성하는 방법에 있어서,
웨이퍼인 제1 기판에 걸쳐 반복되는 제1 집적 회로(integrated circuit; IC) 다이를 형성하는 단계 - 상기 제1 IC 다이는 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함함 - ;
제2 기판 상에 있고 상기 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 제2 IC 다이를 형성하는 단계;
상기 제2 IC 다이가 상기 제1 IC 다이 위에 있으면서 상기 제1 IC 다이 및 상기 제2 IC 다이를 함께 본딩하고 전기적으로 커플링하는 단계; 및
상기 제1 IC 다이의 인스턴스들을 서로 분리시키기 위해 제1 IC 다이를 싱귤레이팅(singulating)하는 단계 - 상기 제1 IC 다이의 싱귤레이팅은 상기 본딩 후에 수행됨 -
를 포함하고,
상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 III-V족 재료를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 16. 제15항에 있어서,
상기 제2 기판은 상기 제2 IC 다이가 그 위에 반복되는 웨이퍼이며, 상기 방법은,
상기 제2 IC 다이의 인스턴스들을 서로 분리시키기 위해 상기 제2 기판을 절단하는 단계 - 상기 절단은 상기 본딩 전에 수행됨 -
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 17. 제15항에 있어서,
상기 제1 기판은 반도체 기판 및 상기 반도체 기판 위에 있는 III-V족 층을 포함하고, 상기 방법은,
상기 III-V족 층을 통해 상기 반도체 기판까지 수직으로 연장되는 트렌치를 형성하기 위해 상기 제1 IC 다이 내로 에칭을 수행하는 단계 - 상기 트렌치는 상기 제1 반도체 디바이스 주위의 폐쇄 경로에서 측방으로 연장됨 -
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 18. 제15항에 있어서,
상기 제2 기판은 반도체 기판 및 상기 반도체 기판 위에 있는 III-V족 층을 포함하고, 상기 방법은,
상기 III-V족 층을 통해 상기 반도체 기판까지 수직으로 연장되는 트렌치를 형성하기 위해 상기 제2 IC 다이 내로 에칭을 수행하는 단계 - 상기 트렌치는 상기 제2 반도체 디바이스 주위의 폐쇄 경로에서 측방으로 연장됨 - ; 및
상기 트렌치를 라이닝하는 금속 층을 퇴적하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 19. 제15항에 있어서,
상기 제2 IC 다이와는 상기 제1 IC 다이의 반대 측 상에 있는 인터포저의 상단 표면에 상기 제1 IC 다이를 본딩하는 단계; 및
상기 제1 IC 다이에 상기 인터포저를 와이어 본딩하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 20. 제19항에 있어서,
상기 와이어 본딩에 의해 형성된 와이어 본드와 상기 제1 IC 다이 및 상기 제2 IC 다이를 에워싸는 몰딩 화합물을 형성하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 기판 및 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함하는 제1 집적 회로(integrated circuit; IC) 다이;
    상기 제1 IC 다이 위에 있는 제2 IC 다이로서, 제2 기판 및 상기 제2 기판 상에 있고 상기 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 상기 제2 IC 다이; 및
    상기 제1 IC 다이와 상기 제2 IC 다이 사이에 있고, 상기 제1 IC 다이와 상기 제2 IC 다이를 함께 본딩하는 본드 구조물
    을 포함하고,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 III-V족 재료를 포함하는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 상기 제1 기판과 상기 제2 기판 사이에 있는 것인, 반도체 구조물.
  3. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 갈륨 질화물(GaN)-온-실리콘 기판인 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 제1 기판은 반도체 기판 및 상기 반도체 기판과 상기 본드 구조물 사이의 III-V족 층을 포함하고, 상기 제1 IC 다이는,
    상기 본드 구조물로부터 상기 III-V족 층을 통해 상기 반도체 기판까지 수직으로 연장되는 관통 비아로서, 상기 제1 반도체 디바이스 주위의 폐쇄 경로에서 상기 제1 IC 다이의 주변부를 따라 측방으로 연장되는 상기 관통 비아
    를 포함하는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 제1 IC 다이 및 상기 제2 IC 다이는, 상기 제1 기판과 상기 제2 기판 사이의 상기 본드 구조물과 직접 접촉하고 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스를 함께 전기적으로 커플링하여 하프-브리지 회로부를 형성하는 도전성 경로를 형성하는 제1 상호접속 구조물 및 제2 상호접속 구조물을 각각 포함하는 것인, 반도체 구조물.
  6. 반도체 구조물에 있어서,
    제1 기판;
    상기 제1 기판 위에 있는 제1 반도체 디바이스 및 제1 상호접속 구조물 - 상기 제1 반도체 디바이스는 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성되고, 상기 제1 기판과 상기 제1 상호접속 구조물 사이에 있음 - ;
    상기 제1 기판과 상기 제1 상호접속 구조물 위에 있는 제2 기판; 및
    상기 제2 기판 아래에 있는 제2 반도체 디바이스 및 제2 상호접속 구조물 - 상기 제2 반도체 디바이스는 상기 제2 기판과 상기 제2 상호접속 구조물 사이에 있음 -
    을 포함하고,
    상기 제1 기판 및 상기 제2 기판은 실리콘의 밴드갭보다 큰 밴드갭을 갖는 와이드-밴드갭 반도체 재료를 포함하는 것인, 반도체 구조물.
  7. 제6항에 있어서,
    상기 제1 기판 아래에 있는 인터포저; 및
    상기 인터포저로부터 상기 제1 상호접속 구조물의 패드까지 연장되는 와이어 본드
    를 더 포함하는, 반도체 구조물.
  8. 제6항에 있어서,
    상기 제1 기판 아래에 있고 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스에 전기적으로 커플링된 인터포저; 및
    상기 제1 기판에 인접하여, 상기 인터포저 상에 있는 집적 회로(integrated circuit; IC) 다이 - 상기 IC 다이는 상기 인터포저를 통해 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스에 전기적으로 커플링됨 -
    를 더 포함하는, 반도체 구조물.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    웨이퍼인 제1 기판에 걸쳐 반복되는 제1 집적 회로(integrated circuit; IC) 다이를 형성하는 단계 - 상기 제1 IC 다이는 상기 제1 기판 상에 있고 상기 제1 기판에 의해 부분적으로 형성된 제1 반도체 디바이스를 포함함 - ;
    제2 기판 상에 있고 상기 제2 기판에 의해 부분적으로 형성된 제2 반도체 디바이스를 포함하는 제2 IC 다이를 형성하는 단계;
    상기 제2 IC 다이가 상기 제1 IC 다이 위에 있으면서 상기 제1 IC 다이 및 상기 제2 IC 다이를 함께 본딩하고 전기적으로 커플링하는 단계; 및
    상기 제1 IC 다이의 인스턴스들을 서로 분리시키기 위해 상기 제1 IC 다이를 싱귤레이팅(singulating)하는 단계 - 상기 제1 IC 다이의 싱귤레이팅은 상기 본딩 후에 수행됨 -
    를 포함하고,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스는 III-V족 재료를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  10. 제9항에 있어서,
    상기 제2 IC 다이와는 상기 제1 IC 다이의 반대 측 상에 있는 인터포저의 상단 표면에 상기 제1 IC 다이를 본딩하는 단계; 및
    상기 제1 IC 다이에 상기 인터포저를 와이어 본딩하는 단계
    를 더 포함하는, 반도체 구조물을 형성하는 방법.
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