CN116978899A - 半导体结构及其形成方法 - Google Patents

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CN116978899A CN202310514259.7A CN202310514259A CN116978899A CN 116978899 A CN116978899 A CN 116978899A CN 202310514259 A CN202310514259 A CN 202310514259A CN 116978899 A CN116978899 A CN 116978899A
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余俊磊
关文豪
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Abstract

本发明的实施例针对用于宽带隙半导体器件的三维(3D)半导体结构，其中，宽带隙半导体器件在第一IC管芯和第二IC管芯之中分开。第一IC管芯包括第一衬底和第一半导体器件。第一衬底包括第一宽带隙材料，并且第一半导体器件位于第一衬底上面，并且部分地由第一宽带隙材料形成。第二IC管芯位于第一IC管芯上面，并且通过第一和第二IC管芯之间的接合结构接合至第一IC管芯。此外，第二IC管芯包括第二衬底和第二半导体器件。第二衬底包括第二宽带隙材料，并且第二半导体器件位于第二衬底下面，并且部分地由第二宽带隙材料形成。本申请的实施例还涉及形成半导体结构的方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
基于硅的半导体器件已经成为过去几十年的标准。然而，基于氮化镓(GaN)等的半导体器件越来越多地用于电源/转换器应用和射频(RF)应用。与硅基半导体器件相比，基于GaN等的半导体器件具有宽的带隙。此外，宽带隙支持在高频、高电压和高温下工作。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：第一集成电路(IC)管芯，包括第一衬底和位于所述第一衬底上并且部分地由所述第一衬底形成的第一半导体器件；第二集成电路管芯，位于所述第一集成电路管芯上面，并且包括第二衬底和位于所述第二衬底上并且部分地由所述第二衬底形成的第二半导体器件；以及接合结构，位于所述第一集成电路管芯和所述第二集成电路管芯之间并且将所述第一集成电路管芯和所述第二集成电路管芯接合在一起；其中，所述第一半导体器件和所述第二半导体器件包括III-V族材料。
本申请的另一些实施例提供了一种半导体结构，包括：第一衬底；第一半导体器件和第一互连结构，位于所述第一衬底上面，其中，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成，并且位于所述第一衬底和所述第一互连结构之间；第二衬底，位于所述第一衬底和所述第一互连结构上面；以及第二半导体器件和第二互连结构，位于所述第二衬底下面，其中，所述第二半导体器件位于所述第二衬底和所述第二互连结构之间；其中，所述第一衬底和所述第二衬底包括带隙大于硅带隙的宽带隙半导体材料。
本申请的又一些实施例提供了一种用于形成半导体结构的方法，所述方法包括：形成第一集成电路(IC)管芯，所述第一集成电路管芯在为晶圆的整个第一衬底上重复，其中，所述第一集成电路管芯包括第一半导体器件，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成；形成包括第二半导体器件的第二集成电路管芯，所述第二半导体器件位于所述第二衬底上并且部分地由所述第二衬底形成；当所述第二集成电路管芯位于所述第一集成电路管芯上面时，将所述第一集成电路管芯和所述第二集成电路管芯接合和电耦接在一起；以及分割所述第一集成电路管芯以将所述第一集成电路管芯的实例彼此分离，其中，在所述接合之后实施所述第一集成电路管芯的分割；其中，所述第一半导体器件和所述第二半导体器件包括III-V族材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了用于宽带隙半导体器件的三维(3D)半导体结构的一些实施例的截面图。
图2示出了图1的3D半导体结构的一些实施例的截面图，其中示出了额外的细节。
图3示出了图2的3D半导体结构的半桥电路的一些实施例的电路图。
图4A和图4B分别示出了包括图2和图3的半桥电路的功率转换器电路的一些实施例的电路图。
图5示出了图2的3D半导体结构的一些实施例的顶视布局图。
图6和图7分别示出了图2的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
图8示出了图2的3D半导体结构的一些可选实施例的截面图，其中IC管芯包括密封环。
图9示出了图8的3D半导体结构的一些实施例的顶视布局图。
图10和图11分别示出了图8的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
图12示出了图8的3D半导体结构的一些可选实施例的截面图，其中省略了半导体通孔。
图13示出了图8的3D半导体结构的一些可选实施例的截面图，其中第二密封环的半导体通孔包括金属。
图14示出了图13的3D半导体结构的一些实施例的顶视布局图。
图15和图16分别示出了图13的3D半导体结构的一些可选实施例的截面图和顶视布局图，其中第一半导体器件位于中心。
图17示出了图8的3D半导体结构的一些实施例的截面图，其中IC管芯位于中介层管芯上面并且接合至中介层管芯。
图18示出了图17的3D半导体结构的一些实施例的截面图，其中中介层管芯位于第二中介层管芯上面并且接合至第二中介层管芯。
图19-图29示出了用于形成宽带隙半导体器件的3D半导体结构的方法的一些实施例的一系列截面图。
图30示出了图19-图29的方法的一些实施例的框图。
图31-图34示出了图19-图29的方法的一些可选实施例的一系列截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
用于电源管理等的集成电路(IC)器件通常包括半桥电路。该电路包括高侧晶体管和低侧晶体管，该低侧晶体管具有电耦接至输出节点的单独的源极/漏极区域。高侧晶体管被配置为将输出节点拉至高电压，并且低侧晶体管被配置为将输出节点拉至低电压。
半桥电路可以用硅实现，由此n/p结可以用于将高侧和低侧晶体管彼此隔离。然而，为了提高性能，已经朝着氮化镓(GaN)等发展。此外，GaN使高侧和低侧晶体管能够在更高的频率、更高的电压和更高的温度下工作。然而，使用GaN时，n/p结无法将高侧和低侧晶体管彼此隔离。这样，共用衬底可以用作降低切换性能的背栅。例如，假设高侧电压为50伏特，低侧电压为0伏特，并且共用衬底被低侧电压偏置，则共用衬底可以用作在高侧晶体管处具有-50伏特有效电压的背栅。该有效电压可能会增加高侧晶体管导通和截止的切换难度。
减轻背栅效应的第一种方法是使用通过引线接合等电耦接在一起的分立的高侧和低侧晶体管。然而，这种方法占用了较大的面积，并且导致互连高侧和低侧晶体管的导电路径较长。较长导电路径具有高寄生电感，导致切换期间振铃，并且因此降低切换性能。
减轻背栅效应的第二种方法是使用普通绝缘体上硅(SOI)上GaN衬底以及深沟槽隔离(DTI)。然而，SOI上GaN衬底具有高成本。此外，高侧和低侧晶体管是有效的分立器件，由此高侧和低侧晶体管通过引线接合等电耦接在一起。因此，第二种方法与第一种方法存在相同的问题(例如，寄生电感、较大面积等)。
本发明的各个实施例针对用于宽带隙半导体器件的三维(3D)半导体结构，其中，宽带隙半导体器件在第一IC管芯和第二IC管芯之中分开。第一IC管芯包括第一衬底和第一半导体器件。第一衬底包括第一宽带隙材料，诸如例如GaN等，并且第一半导体器件位于第一衬底上面，并且部分地由第一宽带隙材料形成。第二IC管芯位于第一IC管芯上面，并且通过第一和第二IC管芯之间的接合结构接合至第一IC管芯。接合结构将第一和第二IC管芯物理和电耦接在一起。此外，第二IC管芯包括第二衬底和第二半导体器件。第二衬底包括第二宽带隙材料，诸如例如GaN等，并且第二半导体器件位于第二衬底下面，并且部分地由第二宽带隙材料形成。在一些实施例中，第一和第二宽带隙材料是相同的。
3D半导体结构可以例如为或包括半桥电路，其中第一和第二半导体器件对应于低侧晶体管和高侧晶体管，反之亦然。因为高侧和低侧晶体管位于单独的衬底上，所以高侧和低侧晶体管彼此隔离，并且减轻了背栅效应。因为第一和第二IC管芯通过接合结构接合和电耦接在一起，所以避免了高侧和低侧晶体管之间的引线接合，并且高侧和低侧晶体管之间的导电路径较短。因此，寄生电感和振铃较低。总体而言，前述内容可以使得半桥电路高性能。
由于高侧和低侧晶体管垂直堆叠，因此由半桥电路占用面积较小。因为第一和第二IC管芯垂直堆叠，所以半桥电路可以通过晶圆上芯片(CoW)制造工艺、晶圆上晶圆(WoW)制造工艺等形成。这种制造工艺简化了半桥电路的制造。总体而言，前述内容可以使得成本较低并且制造良率较高。
参考图1，提供了用于宽带隙半导体器件102的3D半导体结构的一些实施例的截面图100，其中宽带隙半导体器件102在第一IC管芯104和第二IC管芯106之中分开。例如，宽带隙材料可以是带隙大于硅等的带隙和/或带隙大于约2电子伏特(eV)或一些其它合适值的半导体材料。这样，宽带隙半导体器件102可以例如是GaN晶体管等。
第一IC管芯104包括第一衬底108、第一半导体器件102a和第一互连结构110。第一衬底108包括第一宽带隙材料。第一半导体器件102a在第一衬底108的正面108f上位于第一衬底108上面，并且部分地由第一宽带隙材料形成。第一互连结构110在第一衬底108的正面108f上位于第一半导体器件102a上面并电耦接至第一半导体器件102a。
第二IC管芯106位于第一IC管芯104上面，并且通过接合结构112接合至第一IC管芯104，接合结构112将第一IC管芯104和第二IC管芯106物理和电连接在一起。此外，第二IC管芯106包括第二衬底114、第二半导体器件102b和第二互连结构116。第二衬底114包括第二宽带隙材料，其可以与第一宽带隙材料相同或不同。第二半导体器件102b在第二衬底114的正面114f上位于第二衬底114下面，并且部分地由第二宽带隙材料形成。第二互连结构116在第二衬底114的正面114f上位于第二半导体器件102b下面并且电耦接至第二半导体器件102b。
在一些实施例中，第一半导体器件102a和第二半导体器件102b形成半桥电路，其中第一半导体器件102a和第二半导体器件102b对应于低侧晶体管和高侧晶体管，反之亦然。因为高侧和低侧晶体管位于单独的衬底上(例如，第一衬底108和第二衬底114)，因此高侧和低侧晶体管彼此隔离。此外，衬底可以具有不同的偏压以减轻背栅效应。因为第一IC管芯104和第二IC管芯106通过接合结构112接合和电耦接在一起，所以避免了高侧和低侧晶体管之间的引线接合，并且高侧和低侧晶体管之间的导电路径较短。因此，寄生电感和振铃较低。总体而言，前述内容可以带来高性能。
由于高侧和低侧晶体管垂直堆叠，因此由半桥电路占用的面积较小。因为第一IC管芯104和第二IC管芯106垂直堆叠，所以半桥电路可以通过CoW制造工艺、WoW制造工艺等形成。这种制造工艺简化了半桥电路的制造。总体而言，前述内容可以使得成本较低并且制造良率较高。
继续参考图1，第一IC管芯104和第二IC管芯106通过接合结构112正面对正面接合在一起。所谓正面对正面，意味着第一衬底108的正面108f和第二衬底114的正面114f彼此面对。如上所述，第一衬底108的正面108f对应于第一衬底108的其上布置有第一半导体器件102a的面。此外，第二衬底114的正面114f对应于第二衬底114的其上布置有第二半导体器件102b的面。
接合结构112包括粘合层118和嵌入在粘合层118中的多个凸块120。粘合层118是电介质，而凸块120是导电的。凸块120将第一IC管芯104和第二IC管芯106电耦接在一起。粘合层118和凸块120将第一IC管芯104和第二IC管芯106物理固定在一起。
第一互连结构110和第二互连结构116形成将第一半导体器件102a和第二半导体器件102b电耦接在一起的导电路径，以形成电路。如上所述，该电路例如可以是半桥电路等。第一互连结构110和第二互连结构116可以包括嵌入在相应互连介电层(未示出)中的导电部件(未示出)的堆叠件。导电部件形成导电路径，并且可以例如包括通孔、接触件、引线、焊盘等，或者前述的任何组合。
第一衬底108包括第一载体衬底122和第一半导体层124，而第二衬底114包括第二载体衬底126和第二半导体层128。第一半导体层124和第二半导体层128分别位于第一载体衬底122和第二载体衬底126上，并且分别包括第一和第二宽带隙材料。第一载体衬底122和第二载体衬底126分别支撑第一半导体层124和第二半导体层128。
在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个是或包括硅、碳化硅、蓝宝石、金刚石等。在一些实施例中，第一载体衬底122是适于在第一载体衬底122上外延生长第一半导体层124的晶体材料。在一些实施例中，第二载体衬底126是适于在第二载体衬底126上外延生长第二半导体层128的晶体材料。在一些实施例中，第一载体衬底122和第二载体衬底126是相同的材料。在其它实施例中，第一载体衬底122和第二载体衬底126是不同的材料。
在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个是半导体。例如，第一载体衬底122和第二载体衬底126中的一个或每个可以是硅、碳化硅、金刚石等。在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个是陶瓷。例如，第一载体衬底122和第二载体衬底126中的一个或每个可以是蓝宝石等。
在一些实施例中，第一载体衬底122的带隙小于第一半导体层124的带隙，和/或第二载体衬底126的带隙小于第二半导体层128的带隙。例如，第一载体衬底122可以是硅等，并且第一半导体层124可以是GaN等。在一些实施例中，第一载体衬底122的带隙大于第一半导体层124的带隙，和/或第二载体衬底126的带隙大于第二半导体层128的带隙。例如，第一载体衬底122可以是金刚石等，并且第一半导体层124可以是GaN等。在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个具有约1-2eV、约2-3.2eV或约4-6eV的带隙。尽管有前述带隙值，但其它合适的值也是可行的。
在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个具有低电阻。低电阻可以是例如小于约30欧姆/厘米(Ω/cm)、约20Ω/cm、约10Ω/cm或约1Ω/cm的电阻。在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个具有高电阻。高电阻可以是例如大于约1千欧姆/厘米(kΩ/cm)、约1.8kΩ/cm或约3kΩ/cm的电阻，和/或可以是例如约1-1.8kΩ/cm或约1.8-3kΩ/cm。在一些实施例中，第一载体衬底122和第二载体衬底126中的一个或每个具有约100-500Ω/cm、约100-300Ω/cm或约300-500Ω/cm的电阻，和/或第二载体衬底122具有约100-500Ω/cm、约100-300Ω/cm或约300-500Ω/cm的电阻。尽管有前述电阻值，但其它合适的电阻值也是可行的。
在一些实施例中，第一半导体层124和第二半导体层128中的一个或每个是或包括一种或多种III-V族材料、一种或多种其它宽带隙材料或前述的任何组合。宽带隙材料可以是例如带隙大于硅等的带隙和/或带隙大于约2电子伏特或某个其它合适值的半导体材料。在一些实施例中，第一半导体层124和第二半导体层128中的一个或每个是或包括GaN、氮化铝镓(AlGaN)等，或前述的任何组合。在一些实施例中，第一半导体层124和第二半导体层128是相同的材料。在其它实施例中，第一半导体层124和第二半导体层128是不同的材料。
在一些实施例中，第一半导体层124和第二半导体层128中的一个或每个的带隙为：1)大于约1.12eV、约2eV、约3eV或一些其它合适的值；2)大于硅等的带隙；3)约2-3eV、约3-4eV或一些其它合适的值；4)或前述的任何组合。在一些实施例中，第一半导体层124和第二半导体层128具有相同的带隙。在其它实施例中，第一半导体层124和第二半导体层128具有不同的带隙。
就第一半导体层124是或包括GaN并且第一载体衬底122是硅、碳化硅、蓝宝石或金刚石而言，第一衬底108可以例如分别视为硅上GaN衬底、碳化硅上GaN衬底、蓝宝石上GaN衬底或金刚石上GaN衬底。类似地，就第二半导体层128是或包括GaN并且第二载体衬底126是硅、碳化硅、蓝宝石或金刚石而言，第二衬底114可以例如分别视为硅上GaN衬底、碳化硅上GaN衬底、蓝宝石上GaN衬底或金刚石上GaN衬底。
在一些实施例中，第一半导体层124和第二半导体层128是或包括GaN，并且第一载体衬底122和第二载体衬底126是或包括硅、碳化硅、蓝宝石或金刚石。在至少一些这样的实施例中，第一半导体器件102a和第二半导体器件102b是GaN高电子迁移率晶体管(HEMT)、GaN金属氧化物半导体场效应晶体管(MOSFET)等。然而，在可选实施例中，不同的材料类型和/或器件类型是可行的。
虽然第一半导体器件102a和第二半导体器件102b示出为具有相同的尺寸，但是在可选实施例中，第一半导体器件102a和第二半导体器件102b可以具有不同的尺寸。此外，虽然第一半导体器件102a和第二半导体器件102b示出为未对准(例如，彼此横向偏移)，但是在可选实施例中，第一半导体器件102a和第二半导体器件102b可以彼此对准。
参考图2，提供了图1的3D半导体结构的一些实施例的截面图200，其中示出了额外的细节。第一半导体层124和第二半导体层128包括单独的沟道层202和单独的阻挡层204。沟道层202和阻挡层204是半导体层，并且沟道层202具有与阻挡层204不同的带隙。在一些实施例中，沟道层202和阻挡层204是或包括III-V族半导体材料、其它宽带隙材料等。
沟道层202在异质结处分别直接接触阻挡层204。此外，沟道层202容纳二维(2D)载气206。例如，沟道层202可以容纳2D电子气体或2D空穴气体。阻挡层204被极化以促进2D载气206的形成。极化可以例如由自发极化效应、压电极化效应等或前述的任何组合产生。
在一些实施例中，沟道层202是或包括GaN，而阻挡层204是或包括AlGaN，反之亦然。这样，在一些实施例中，沟道层202是或包括III-V族半导体(例如，GaN等)，并且阻挡层204是或包括III-V族半导体加上额外的元素(例如，铝等)。尽管上面有特定的半导体材料和/或元素，但是其它合适的半导体材料和/或元素也是可行的。
独立于第一半导体层124和第二半导体层128的缓冲层208分别将第一半导体层124和第二半导体层128与第一载体衬底122和第二载体衬底126分隔开。在一些实施例中，缓冲层208用作外延生长对应半导体层124、128的晶种或成核层。此外，在一些实施例中，缓冲层208用于缓冲对应的载体衬底122、126和对应的半导体层124、128之间的晶格常数、热膨胀系数等之间的失配。
在一些实施例中，缓冲层208是半导体层。此外，在沟道层202是GaN并且阻挡层204是AlGaN的一些实施例中，缓冲层208可以是或包括氮化铝(AlN)、AlGaN、GaN、一些其它合适的材料或者前述的任何组合。
第一半导体器件102a和第二半导体器件102b为HEMT。然而，第一半导体器件102a和第二半导体器件102b中的一个或两个可以可选地是MOSFET或一些其它合适类型的半导体器件。第一半导体器件102a和第二半导体器件102b包括单独的源极/漏极电极对210、单独的栅电极212和单独的盖层214。根据上下文，源极/漏极电极可以单独地或共同地指源极或漏极。
栅电极212横向位于相应的源极/漏极电极210之间，并且盖层214将相应的栅电极212与相应的半导体层124、128分隔开。源极/漏极电极210和栅电极212是导电的，并且例如可以是金属等。盖层214是半导体材料，并且被极化以改变相应的2D载气206的电导率。例如，第一半导体器件102a的盖层214可以耗尽第一半导体器件102a的栅电极212处的移动载流子的相应2D载气206。在一些实施例中，盖层214是掺杂的和/或是III-V族材料、宽带隙材料等。例如，盖层214可以是或包括p掺杂的GaN或一些其它合适的半导体材料。
第一互连结构110和第二互连结构116形成将第一半导体器件102a和第二半导体器件102b电耦接在一起的导电路径，以形成半桥电路。例如，第一半导体器件102a的源极/漏极电极210中的一个漏极可以电耦接至第二半导体器件102b的源极/漏极电极210中的一个源极。在可选实施例中，导电路径将第一半导体器件102a和第二半导体器件102b电耦接在一起，以形成一些其它合适的电路。此外，第一互连结构110和第二互连结构116包括堆叠在相应的互连介电层220中的多个通孔216和多条引线218，以形成导电路径。
通孔216被分组为多个通孔层级，并且引线218被分组为多个引线层级。第一互连结构110中的引线和通孔层级从第一半导体器件102a至接合结构112交替堆叠。此外，第二互连结构116中的引线和通孔层级从第二半导体器件102b至接合结构112交替堆叠。通孔216和引线218是导电的，并且例如可以是或包括铜、铝、铝铜等，或者前述的任何组合。
接合结构112处的至少一些相对引线通过凸块120电耦接在一起。此外，第一互连结构110顶部处的至少一些引线用作将第一半导体器件102a和第二半导体器件102b电耦接至外部结构的焊盘。焊盘形成或者以其它方式分别电耦接至低侧输入端子TLI、高侧输入端子THI、输出端子To、低侧端子TL和高侧端子TH。此外，由于第二IC管芯106具有比第一IC管芯104小的宽度，因此焊盘由第二IC管芯106部分地覆盖。如下文更好地看到的，输出端子TO也电耦接至第二载体衬底126，以减轻如果第二载体衬底126用与第一载体衬底122相同的偏置电压偏置而产生的背栅效应。
参考图3，提供了图2的3D半导体结构的半桥电路的一些实施例的电路图300。第一半导体器件102a从低侧端子TL电耦接至输出端子To，并且第二半导体器件102b从输出端子TO电耦接至高侧端子TH。第一半导体器件102a形成低侧晶体管，其由低侧输入端子TLI处的信号选通。第二半导体器件102b形成高侧晶体管，其由高侧输入端子THI处的信号选通。在一些实施例中，高侧端子TH处的电压为约100-1000伏特、约100-550伏特、约550-1000伏特、约650伏特或一些其它合适的电压，和/或低侧端子TL处的电压为约0伏特(例如接地)或一些其它合适的电压。
参考图4A和图4B，分别提供了包括图2和图3的半桥电路(标记为402)的功率转换器电路的一些实施例的电路图400A、400B。
如图4A的电路图400A所示，图腾柱功率因数校正(PFC)电路包括半桥电路402。交流(AC)输入电压Vin输入至图腾柱PFC电路，并且直流(DC)输出电压Vout从图腾柱PFC电路输出。AC输入电压Vin可以例如为约150-300伏特、约300-450伏特、约450-650伏特或一些其它合适的电压，和/或DC输出电压Vout可以例如为约150-300伏特、约300-450伏特、约450-650伏特或一些其它合适的电压。在一些实施例中，交流输入电压Vin为约208伏特或其它合适的电压，并且DC输出电压Vout为约400伏特或其它合适的电压。
除半桥电路402外，图腾柱PFC电路包括一对MOSFET 404、电容器406和电感器408。图腾柱PFC电路的正输入端子通过电感器408电耦接至半桥电路402的第一半导体器件102a和第二半导体器件102b之间的第一共用节点C1。负输入端子电耦接至MOSFET 404之间的第二共用节点C2。第一半导体器件102a和第二半导体器件102b分别从第一共用节点C1电耦接至正输出端子和负输出端子。MOSFET 404分别从第二共用节点C2电耦接至正输出端子和负输出端子。电容器406从正输出端子电耦接至负输出端子。
如图4B的电路图400B所示，LLC转换器电路包括半桥电路402。DC输入电压Vin输入至LLC转换器电路，并且DC输出电压Vout从LLC转换器电路输出。DC输入电压Vin可以例如为约150-300伏特、约300-450伏特、约450-650伏特或一些其它合适的电压，和/或DC输出电压Vout可以例如为约1-20伏特、约30-140伏特或一些其它合适的电压。在一些实施例中，DC输入电压Vin为约400伏特或其它合适的电压，并且DC输出电压Vout为约48伏特、约12伏特、约5伏特或其它合适的电压。
除半桥电路402外，LLC转换器电路还包括谐振回路电路410、变压器412、一对二极管414和输出电容器416。第一半导体器件102a和第二半导体器件102b分别从共用节点C电耦接至正输入端子和负输入端子。
谐振回路电路410的输入与第一半导体器件102a并联电耦接，并且谐振回路电路410的输出与变压器412的初级绕组并联电耦接。谐振回路电路410包括谐振电容器418、谐振电感器420和变压器412的磁电感器422。谐振电容器418和谐振电感器420从共用节点C串联电耦接至磁电感器422和变压器412。磁电感器422从谐振电感器420至负输入端子与变压器412的初级绕组并联电耦接。
二极管414具有电耦接至变压器412的次级绕组的相对端的独立阳极，并且还具有电耦接至正输出端子的独立阴极。输出电容器416从正输出端子电耦接至负输出端子，负输出端子电耦接至变压器412的次级绕组的中心抽头。
在一些实施例中，图4B的LLC转换器电路的输入电耦接至图4A的图腾柱功率因数校正(PFC)电路的输出。换句话说，图4B的Vin和图4A的Vout是同一个。在可选实施例中，图4B的LLC转换器电路的输入电耦接至全波整流电路或一些其它合适的AC至DC功率转换器电路的输出。
参考图5，提供了图2的3D半导体结构的一些实施例的顶视布局图500。顶视布局图500从凸块120和第一互连结构110之间的界面截取，以示出用作焊盘的第一互连结构110的引线218。此外，图2的截面图200可以例如沿着图5中的线A-A’截取。
第一IC管芯104和第二IC管芯106具有方形顶部几何形状。在可选实施例中，第一IC管芯104具有一些其它合适的顶部几何形状，和/或第二IC管芯106具有一些其它合适的顶部几何形状。此外，第二IC管芯106小于第一IC管芯104，从而使得第一IC管芯104的顶部暴露。用作焊盘的引线218布置在该暴露的顶部中或者以其它方式延伸到该暴露的顶部，以形成3D半导体结构的端子或者以其它方式与该端子电耦接。这些端子包括低侧输入端子TLI、高侧输入端子THI、输出端子TO、低侧端子TL和高侧端子TH。
参考图6，提供了图2的3D半导体结构的一些可选实施例的截面图600，其中第一半导体器件102a位于第一IC管芯104的中心。因此，第一半导体器件102a和第二半导体器件102b对准，并且引线218和通孔216具有不同的布局。
参考图7，提供了图6的3D半导体结构的一些实施例的顶视布局图700。顶视布局图700从凸块120和第一互连结构110之间的界面处截取，以示出用作焊盘的第一互连结构110的引线218。此外，顶视布局图700以虚线示出了凸块120处的第二互连结构116的引线218。图6的截面图600可以例如沿着图7中的线B-B’截取。
参考图8，提供了图2的3D半导体结构的一些可选实施例的截面图800，其中第一IC管芯104和第二IC管芯106分别包括第一密封环802和第二密封环804。第一密封环802沿着第一IC管芯104的外围在闭合路径中延伸，以围绕第一半导体器件102a。类似地，第二密封环804沿着第二IC管芯106的外围在闭合路径中延伸，以围绕第二半导体器件102b。
第一IC管芯104和第二IC管芯106可在相应的晶圆上批量形成。例如，第一IC管芯104可以在整个相应的晶圆上以网格图案重复。这样，第一IC管芯104和第二IC管芯106可以经历分割工艺，其中管芯锯切将第一IC管芯104和第二IC管芯106的实例彼此分离。第一密封环802和第二密封环804在分割工艺期间提供应力消除，这可以防止来自分割工艺的破裂和其它有害影响。
第一密封环802和第二密封环804包括单独的导电壁806和单独的半导体通孔808。导电壁806和半导体通孔808沿着相应IC管芯(例如，第一IC管芯104和/或第二IC管芯106)的外围在单独的闭合路径中横向延伸。此外，导电壁806分别由半导体通孔808围绕。
导电壁806分别由第一互连结构110和第二互连结构116的引线218和通孔216形成。此外，导电壁806分别垂直延伸穿过第一互连结构110和第二互连结构116。半导体通孔808对应于由通孔衬垫810内衬的沟槽。半导体通孔808分别垂直延伸穿过第一半导体层124和第二半导体层128，并且分别垂直延伸穿过第一互连结构110和第二互连结构116。此外，半导体通孔808分别垂直延伸至第一载体衬底122和第二载体衬底126中。第二IC管芯106的半导体通孔808填充有粘合层118，并且第一IC管芯104的半导体通孔808没有填充粘合层118。
参考图9，提供了图8的3D半导体结构的一些实施例的顶视布局图900。顶视布局图900从凸块120和第一互连结构110之间的界面处截取，以示出用作焊盘的第一互连结构110的引线218。此外，图8的截面图800可以例如沿着图9中的线A-A’截取。
参考图10，提供了图8的3D半导体结构的一些可选实施例的截面图1000，其中第一半导体器件102a位于第一IC管芯104的中心。因此，第一半导体器件102a和第二半导体器件102b对准，并且引线218和通孔216具有不同的布局。
参考图11，提供了图10的3D半导体结构的一些实施例的顶视布局图1100。顶视布局图1100从凸块120和第一互连结构110之间的界面处截取，以示出用作焊盘的第一互连结构110的引线218。此外，顶视布局图1100以虚线示出了凸块120处的第二互连结构116的引线218。图10的截面图1000可以例如沿着图11中的线B-B’截取。
参考图12，提供了图8的3D半导体结构的一些可选实施例的截面图1200，其中省略了半导体通孔808。
参考图13，提供了图8的3D半导体结构的一些可选实施例的截面图1300，其中第二密封环804的半导体通孔808与第二互连结构116的引线共享连续导电层1302。此外，第二密封环804的通孔衬垫810覆盖和/或内衬第二密封环804的半导体通孔808处的连续导电层1302。连续导电层1302例如可以是或包括金属等。
由连续导电层1302形成的引线电耦接至输出端子TO，由此第二密封环804的半导体通孔808电耦接至输出端子TO。此外，第二密封环804的半导体通孔808延伸至第二载体衬底126，由此第二载体衬底126也电耦接至输出端子TO。如上所述，这种电耦接可以减轻如果第二载体衬底126用与第一载体衬底122相同的偏置电压偏置而产生的背栅效应。此外，如下文所见，使用第二密封环804的半导体通孔808将第二载体衬底126电耦接至输出端子TO可以节省否则将提供这种电耦接的接合线。
虽然第二密封环804的半导体通孔808和第二互连结构116的引线被描述为共享连续导电层1302，但在可选实施例中，单独的导电层是可行的。此外，尽管第二密封环804的通孔衬垫810和第二互连结构116的互连介电层220被描述为分开的，但是在可选实施例中，第二密封环804的通孔衬垫810可以是第二互连结构116的互连介电层220的一部分。
参考图14，提供了图13的3D半导体结构的一些实施例的顶视布局图1400。顶视布局图1400从凸块120和第一互连结构110之间的界面处截取，以示出用作焊盘的第一互连结构110的引线218。此外，以虚线示出了形成第二密封环804的半导体通孔808的连续导电层1302。图13的截面图1300可以例如沿着图14中的线A-A’截取。
参考图15，提供了图13的3D半导体结构的一些可选实施例的截面图1500，其中第一半导体器件102a位于第一IC管芯104的中心。因此，第一半导体器件102a和第二半导体器件102b对准，并且引线218和通孔216具有不同的布局。
参考图16，提供了图15的3D半导体结构的一些实施例的顶视布局图1600。顶视布局图1600从凸块120和第一互连结构110之间的界面处截取，以示出用作焊盘的第一互连结构110的引线218。此外，顶视布局图1600以虚线示出了凸块120处的第二互连结构116的引线218。图15的截面图1500可以例如沿着图16中的线B-B’截取。
参考图17，提供了图8的3D半导体结构的一些实施例的截面图1700，其中第一IC管芯104和第二IC管芯106位于中介层管芯1702(或简称中介层1702)上面并接合至中介层管芯1702。在一些实施例中，粘合剂将第一IC管芯104接合至中介层管芯1702。此外，第一IC管芯104和第二IC管芯106由模塑料1704围绕。
中介层管芯1702包括中介层衬底1706、多个互连部件1708和多个衬底通孔1710。互连部件1708分别位于中介层衬底1706上面和下面的相应互连介电层1712内。衬底通孔1710延伸穿过中介层衬底1706，分别从中介层衬底1706上面的互连部件1708延伸至中介层衬底1706下面的互连部件1708。虽然在中介层衬底1706上面仅示出了一层级互连部件1708，但是更多层级的互连部件是可行的。类似地，虽然在中介层衬底1706下面仅示出了一层级互连部件1708，但是更多层级的互连部件是可行的。
互连部件1708是导电的，并且可以例如是或包括金属和/或一些其它合适的导电材料。此外，互连部件1708可以例如是或包括引线、通孔、焊盘等，或者前述的任何组合。在其中多层级互连部件位于中介层衬底1706上面或下面的一些实施例中，这些层级在类似于引线218和通孔216的通孔层级和引线层级之间交替。衬底通孔1710是导电的，并且可以例如是或包括金属和/或一些其它合适的导电材料。此外，虽然未示出，但是介电层可以将衬底通孔1710与中介层衬底1706分隔开。中介层衬底1706可以例如是或包括块状硅衬底和/或一些其它合适的衬底。
多条接合线1714位于模塑料1704中。接合线1714的衬底接合线1714从由第一半导体器件102a和第二半导体器件102b形成的半桥电路的输出处的焊盘延伸至第二载体衬底126。如上所述，这可以减轻背栅效应。接合线1714的剩余部分分别从中介层管芯1702分别延伸至半桥电路的焊盘。如上所述，焊盘对应于凸块120和第一互连结构110之间的界面处的引线218。接合线1714的实线部分在图17的截面图1700中，并且接合线1714的虚线部分在图17的截面图1700之外，并且不延伸穿过第二IC管芯106。
参考图18，提供了图17的3D半导体结构的一些实施例的截面图1800，其中中介层管芯1702位于第二中介层管芯1802(或简称为第二中介层1802)上面并接合至第二中介层管芯1802。此外，第三IC管芯1804位于第二中介层管芯1802上面并接合至第二中介层管芯1802。第三IC管芯1804和中介层管芯1702通过第二凸块1806接合至第二中介层管芯1802。第二凸块1806是导电的，并且还将第三IC管芯1804和中介层管芯1702电耦接至第二中介层管芯1802。
第二中介层管芯1802包括多个导电部件(未示出)，其形成将第三IC管芯1804电耦接至第一IC管芯104和/或第二IC管芯106的导电路径1808(仅示出其中一个)。导电部件可以例如包括引线、通孔、焊盘等。第三IC管芯1804可以例如是或包括输入/输出电路、栅极驱动器电路、静电放电(ESD)电路、一些其它合适的电路或前述电路的任何组合。ESD电路可以例如保护第一半导体器件102a和第二半导体器件102b免受ESD事件的影响。栅极驱动器电路可以例如向第一半导体器件102a的栅电极提供信号和/或向第二半导体器件102b的栅电极提供信号。I/O电路可以例如接收由第一和第二半导体器件形成的半桥电路的输出。
虽然图17和图18示出了根据图8的实施例配置的第一IC管芯104和第二IC管芯106，但是第一IC管芯104和第二IC管芯106也可以根据图1、图2、图6、图10、图12、图13和图15中的任一实施例配置。在其中根据图13或图15的实施例配置第一IC管芯104和第二IC管芯106的可选实施例中，可以省略衬底接合线1714。第二IC管芯106的半导体通孔808提供了原本由衬底接合线1714提供的电耦接。
参考图19-图29，提供了用于形成宽带隙半导体器件的3D半导体结构的方法的一些实施例的一系列截面图1900-2900。该方法可以例如用于形成图18的3D半导体结构或一些其它合适的半导体结构。
如图19的截面图1900所示，第一IC管芯104在整个第一衬底108上重复形成，第一衬底108为晶圆。注意，仅示出了第一IC管芯104的一个实例。第一衬底108包括第一载体衬底122、缓冲层208和第一半导体层124。缓冲层208位于第一载体衬底122上面，并且第一半导体层124位于缓冲层208上面。
第一半导体层124包括沟道层202和阻挡层204。沟道层202和阻挡层204在异质结处直接接触，并且是具有不同带隙的半导体层。此外，沟道层202容纳2D载气206。在一些实施例中，沟道层202是或包括GaN，并且阻挡层204是或包括AlGaN，反之亦然。在可选实施例中，沟道层202是或包括一些其它合适的宽带隙材料，和/或阻挡层204是或包括一些其它合适的宽带隙材料。宽带隙材料可以例如是带隙大于硅等的带隙和/或带隙大于约2eV或一些其它合适值的半导体材料。
第一互连结构110位于第一衬底108上面。第一互连结构110包括堆叠在互连介电层220中的多个通孔216和多条引线218。通孔216被分组为多个通孔层级，并且引线218被分组为多个引线层级。引线层级和通孔层级交替堆叠。此外，顶部引线层级处的引线也可以被视为焊盘，并且可以例如具有如图9所示的顶部布局。
第一IC管芯104包括导电壁806和第一半导体器件102a。导电壁806由引线218和通孔216形成，并且沿着第一IC管芯104的外围在闭合路径中横向延伸。导电壁806可以例如具有如图9中其对应物所示的顶部布局。第一半导体器件102a位于第一衬底108和第一互连结构110之间，并且包括一对源极/漏极电极210、栅电极212和盖层214。栅电极212位于源极/漏极电极210之间，并且盖层214将栅电极212与第一半导体层124分隔开。
如图20的截面图2000所示，在第一IC管芯104处形成半导体通孔808。半导体通孔808对应于由通孔衬垫810内衬的沟槽，并且垂直延伸穿过第一互连结构110和第一半导体层124至第一载体衬底122。此外，半导体通孔808沿着第一IC管芯104的外围在闭合路径中横向延伸，以围绕导电壁806。半导体通孔808可以例如具有如图9中其对应物所示的顶部布局。
总体而言，半导体通孔808和导电壁806形成第一密封环802。第一密封环802可以提供应力消除并降低破裂的可能性，同时将第一IC管芯104的实例彼此分离。这种分离可以例如通过管芯锯切等来实施。
如图21的截面图2100所示，第二IC管芯106在整个第二衬底114上重复形成，第二衬底114为晶圆。注意，仅示出了第二IC管芯106的一个实例。第二衬底114包括第二载体衬底126、缓冲层208和第二半导体层128。第二半导体层128位于第二载体衬底126上面，并且与参考图19描述的第一半导体层124相同。这样，第二半导体层128包括沟道层202和阻挡层204，并且沟道层202容纳2D载气206。缓冲层208将第二半导体层128与第二载体衬底126分隔开。
第二互连结构116位于第二衬底114上面，并且与参考图19描述的第一互连结构110相同。这样，第二互连结构116包括堆叠在互连介电层220中的多个通孔216和多条引线218。
第二IC管芯106包括导电壁806和第二半导体器件102b。导电壁806由引线218和通孔216形成，并且沿着第二IC管芯106的外围在闭合路径中横向延伸。导电壁806可以例如具有如图9中其对应物所示的顶部布局。第二半导体器件102b位于第二互连结构116和第二衬底114之间，并且与参考图19描述的第一半导体器件102a相同。这样，第二半导体器件102b包括一对源极/漏极电极210、栅电极212和盖层214。
如图22的截面图2200所示，在第二IC管芯106处形成半导体通孔808。半导体通孔808如参考图20所述，并且因此对应于由通孔衬垫810内衬的沟槽。半导体通孔808垂直延伸穿过第二互连结构116和第二半导体层128至第二载体衬底126。此外，半导体通孔808沿着第二IC管芯106的外围在闭合路径中横向延伸，以围绕导电壁806。半导体通孔808可以例如具有如图9中其对应物所示的顶部布局。
半导体通孔808和导电壁806共同形成第二密封环804。第二密封环804可以提供应力消除并降低破裂的可能性，同时将第二IC管芯106的实例彼此分离。这种分离可以例如通过管芯锯切等来实施。
如图23的截面图2300所示，实施分割工艺以将第二IC管芯106的实例彼此分离。分割工艺包括使用管芯锯切沿着第二IC管芯106的实例之间的划线切割图22的半导体结构。在切割期间，第二密封环804保护第二IC管芯106的内部不破裂。
如图24的截面图2400所示，第二IC管芯106垂直翻转，并且布置在图20的第一IC管芯104上方，并且接合至第一IC管芯104。该接合通过接合结构112实现，该接合结构112包括粘合层118和多个凸块120。粘合层118是电介质，而凸块120是导电的。凸块120嵌入在粘合层118中，并将第二IC管芯106电耦接至第一IC管芯104。粘合层118和凸块120将第二IC管芯106物理固定至第一IC管芯104。
由于第一IC管芯1902仍需进行分割工艺，因此第一IC管芯104的实例仍保持连接，并且第一衬底108对应于晶圆。这样，所实施的方法可以被表征为CoW制造工艺。在可选实施例中，第一IC管芯104与第二IC管芯106同时经历分割，由此所实施的方法可以被表征为WoW制造工艺。
在一些实施例中，凸块120以及第一互连结构110和第二互连结构116将第一半导体器件102a和第二半导体器件102b电耦接在一起，以形成半桥电路，其中第一半导体器件102a和第二半导体器件102b对应于低侧晶体管和高侧晶体管，反之亦然。因为高侧和低侧晶体管位于单独的衬底(例如，第一衬底108和第二衬底114)上，所以衬底可以具有不同的偏置电压以减轻背栅效应。因为高侧和低侧晶体管之间的电耦接是通过接合结构112进行的，所以避免了高侧和低侧晶体管之间的引线接合，并且高侧和低侧晶体管之间的导电路径较短。因此，寄生电感和振铃较低。总体而言，前述内容可以带来高性能。
因为高侧和低侧晶体管垂直堆叠，因此半桥电路占用的面积较小。因为半桥电路可以通过CoW制造工艺、WoW制造工艺等形成。这种制造工艺简化了半桥电路的制造。总体而言，前述内容可以使得成本较低并且制造良率较高。
如图25的截面图2500所示，实施分割工艺以将第一IC管芯104的实例彼此分离。分割工艺包括使用管芯锯切沿着第一IC管芯104的实例之间的划线切割图24的半导体结构。在切割期间，第一密封环802保护第一IC管芯104的内部不破裂。
如图26的截面图2600所示，第一IC管芯104和第二IC管芯106布置在中介层管芯1702(或简称中介层1702)上方并接合至中介层管芯1702。在一些实施例中，粘合剂将第一IC管芯104结合至中介层管芯1702。
中介层管芯1702在整个中介层衬底1706上重复，中介层衬底1706为晶圆。注意，仅示出了中介层管芯1702的一个实例。此外，中介层1702包括多个互连部件1708和多个衬底通孔1710。互连部件1708分别位于中介层衬底1706上面和下面的相应互连介电层1712内。衬底通孔1710延伸穿过中介层衬底1706，分别从中介层衬底1706上面的互连部件1708分别延伸至中介层衬底1706下面的互连部件1708。互连部件1708可以例如是引线、通孔、焊盘等，或者前述的任何组合。
同样如图26的截面图2600所示，形成了多个接合线1714。接合线1714的衬底接合线1714从由第一半导体器件102a和第二半导体器件102b形成的半桥电路的输出处的焊盘延伸至第二载体衬底126。如上所述，这可以减轻背栅效应。此外，接合线1714的剩余部分分别从中介层1702分别延伸至半桥电路的焊盘。注意，焊盘对应于凸块120和第一互连结构110之间的界面处的引线218。
如图27的截面图2700所示，形成围绕第一IC管芯104和第二IC管芯106的模塑料1704。在一些实施例中，模塑料1704沉积为覆盖中介层衬底1706，并且然后被图案化以从将中介层衬底1706上的中介层管芯1702的实例分离的划线清除模塑料1704。图案化可以例如通过光刻/蚀刻工艺或一些其它合适的图案化工艺来实施。
如图28的截面图2800所示，实施分割工艺以将中介层1702的实例彼此分离。分割工艺包括使用管芯锯切沿着中介层管芯1702的实例之间的划线切割图27的半导体结构。
如图29的截面图2900所示，图28的半导体结构布置在第二中介层管芯1802(或简称为第二中介层1802)上方并接合至第二中介层管芯1802。此外，第三IC管芯1804布置在第二中介层管芯1802上方并接合至第二中介层管芯1802。第三IC管芯1804和中介层管芯1702通过第二凸块1806接合至第二中介层管芯1802。第二凸块1806是导电的，并且还将第三IC管芯1804和中介层管芯1702电耦接至第二中介层管芯1802。
第二中介层管芯1802包括多个导电部件(未示出)，其形成将第三IC管芯1804电耦接至第一IC管芯104和/或第二IC管芯106的导电路径1808(仅示出其中一个)。导电部件可以例如包括引线、通孔、焊盘等。
虽然图19-图29参照方法进行了描述，但是应该理解，图19-图29所示的结构不限于该方法，而是可以独立于该方法而单独存在。虽然图19-图29被描述为一系列步骤，但是应当理解，在其它实施例中，步骤的顺序可以改变。虽然图19-图29示出并描述为一组特定的步骤，但是在其它实施例中可以省略示出和/或描述的一些步骤。此外，未示出和/或描述的步骤可以包括在其它实施例中。
参考图30，提供了图19-图29的方法的一些实施例的框图3000。
在3002中，在为晶圆的第一衬底上重复形成第一IC管芯，其中第一IC管芯包括位于第一衬底上并且部分地由第一衬底的第一宽带隙半导体材料形成的第一半导体器件。例如，参见图19和图20。第一衬底的第一宽带隙半导体材料可以例如是或包括GaN等。
在3004中，在为晶圆的第二衬底上重复形成第二IC管芯，其中第二IC管芯包括位于第二衬底上并且部分地由第二衬底的第二宽带隙半导体材料形成的第二半导体器件。例如，参见图21和图22。第一衬底的第二宽带隙半导体材料可以例如是或包括GaN等。
在3006中，分割第二IC管芯以分离第二衬底上的第二IC管芯的实例。例如，参见图23。
在3008中，将第二IC管芯接合至第一IC管芯。例如，参见图24。
在3010中，分割第一IC管芯以分离第一衬底上的第一IC管芯的实例。例如，参见图25。
在3012中，将第一和第二IC管芯接合至第一中介层管芯，其中第一中介层管芯在中介层衬底上重复，该中介层衬底为晶圆。例如，参见图26。
在3014中，将第一中介层管芯引线接合至第一IC管芯。例如，参见图26。
在3016中，形成位于第一中介层管芯上面并且围绕第一和第二IC管芯的模塑料。例如，参见图27。
在3018中，分割第一中介层管芯以分离中介层衬底上的中介层管芯的实例。例如，参见图28。
在3020中，将第一中介层管芯和第三IC管芯接合至第二中介层管芯。例如，参见图29。
虽然图30的框图3000在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
参考图31-图34，提供了图19-图29方法的一些可选实施例的一系列截面图3100-3400，其中第二密封环804的半导体通孔808包括金属。该方法可以例如用于形成图18的3D半导体结构的可选实施例，其中第一IC管芯104和第二IC管芯106与图13的实施例或一些其它合适的实施例一致。
如图31的截面图3100所示，第二IC管芯106如关于图21和图22所述的形成，除了第二密封环804的半导体通孔808与第二互连结构116的引线共享连续导电层1302之外。此外，通孔衬垫810覆盖和/或内衬半导体通孔808处的连续导电层1302。这样，用于形成半导体通孔808的工艺可以包括沉积连续导电层1302，该连续导电层1302内衬对应于半导体通孔808的沟槽。
半导体通孔808延伸穿过第二半导体层128至第二载体衬底126。这样，由连续导电层1302形成的引线通过半导体通孔808电耦接至第二载体衬底126。连续导电层1302可以例如具有如图14所示的顶部布局和/或可以例如是或包括金属等。
如图32的截面图3200所示，实施关于图19、图20、图23和图24所述的步骤。如关于图19和图20所述的形成第一IC管芯104。如关于图23所述，实施分割工艺以将第二IC管芯106的实例彼此分离。将第二IC管芯106垂直翻转，并且布置在第一IC管芯104上方并且接合至第一IC管芯104，如关于图24所述。
如图33的截面图3300所示，实施关于图25和图26所述的操作，除了未形成衬底接合线1714之外。更具体地，实施分割工艺以将第一IC管芯104的实例彼此分离，如关于图25所述。如关于图26所述，第一IC管芯104和第二IC管芯106布置在中介层管芯1702上方并接合至中介层管芯1702。此外，如关于图26所述，形成除了衬底接合线1714之外的多个接合线1714。
由于第二密封环804的半导体通孔808实现了原本由衬底接合线1714实现的电耦接，因此未形成衬底接合线1714。如上所述，这种电耦接使第二载体衬底126偏置以减少背栅效应。
如图34的截面图3400所示，实施图27-图29所述的操作。如关于图27所述，形成围绕第一IC管芯104和第二IC管芯106的模塑料1704。如关于图28所述，实施分割工艺以将中介层管芯1702的实例彼此分离。如关于图29所述，将中介层管芯1702和第三IC管芯1804布置在第二中介层管芯1802上方并接合至第二中介层管芯1802。
虽然图31-图34参照方法进行了描述，但是应该理解，图31-图34所示的结构不限于该方法，而是可以独立于该方法而单独存在。虽然图31-图34被描述为一系列步骤，但是应当理解，在其它实施例中，步骤的顺序可以改变。虽然图31-图34示出并描述为一组特定的步骤，但是在其它实施例中可以省略示出和/或描述的一些步骤。此外，未示出和/或描述的步骤可以包括在其它实施例中。
在一些实施例中，本发明提供了半导体结构，包括：第一IC管芯，包括第一衬底和位于第一衬底上并且部分地由第一衬底形成的第一半导体器件；第二IC管芯，位于第一IC管芯上面，并且包括第二衬底和位于第二衬底上并且部分地由第二衬底形成的第二半导体器件；以及位于第一和第二IC管芯之间并且将第一和第二IC管芯接合在一起的接合结构；其中第一和第二半导体器件包括III-V族材料。在一些实施例中，第一和第二半导体器件位于第一和第二衬底之间。在一些实施例中，第一和第二衬底是硅上GaN衬底。在一些实施例中，第一衬底包括半导体衬底以及位于半导体衬底和接合结构之间的III-V族层，其中第一IC管芯包括：通孔，该通孔从接合结构垂直延伸穿过III-V族层至半导体衬底，并且在第一半导体器件周围的闭合路径中沿着第一IC管芯的外围横向延伸。在一些实施例中，第二衬底包括第二半导体衬底以及位于第二半导体衬底和接合结构之间的第二III-V族层，其中第二IC管芯包括：第二通孔，该第二通孔从接合结构垂直延伸穿过第二III-V族层至第二半导体衬底，并且在第二半导体器件周围的第二闭合路径中沿着第二IC管芯的外围横向延伸。在一些实施例中，第一IC管芯包括形成导电壁的引线和通孔的交替堆叠件，其中导电壁从接合结构垂直延伸至与第一半导体器件齐平的高度，并且进一步在第一半导体器件周围的闭合路径中沿着第一IC管芯的外围横向延伸。在一些实施例中，第一和第二IC管芯分别包括第一和第二互连结构，第一和第二互连结构直接接触第一和第二衬底之间的接合结构，并且形成将第一和第二半导体器件电耦接在一起的导电路径，以形成半桥电路。
在一些实施例中，本发明包括：第一衬底；位于第一衬底上面的第一半导体器件和第一互连结构，其中第一半导体器件位于第一衬底上并且部分地由第一衬底形成，并且位于第一衬底和第一互连结构之间；位于第一衬底和第一互连结构上面的第二衬底；以及位于第二衬底下面的第二半导体器件和第二互连结构，其中第二半导体器件位于第二衬底和第二互连结构之间；其中第一和第二衬底包括带隙大于硅带隙的宽带隙半导体材料。在一些实施例中，半导体结构还包括：位于第一衬底下面的中介层；以及从中介层延伸至第一互连结构的焊盘的接合线。在一些实施例中，半导体结构还包括模塑料，该模塑料位于中介层上面并且密封第一衬底、接合线和第二衬底。在一些实施例中，第二衬底包括半导体衬底和位于半导体衬底下面的半导体层，其中半导体层包括宽带隙半导体材料并且部分地形成第二半导体器件，并且其中半导体结构包括：从第一互连结构的焊盘延伸至半导体衬底的接合线。在一些实施例中，半导体结构还包括：位于第一衬底下面并且电耦接至第一和第二半导体器件的中介层；以及位于中介层上、与第一衬底相邻的IC管芯，其中IC管芯通过中介层电耦接至第一和第二半导体器件。在一些实施例中，第一衬底包括半导体衬底和位于半导体衬底上面的半导体层，其中半导体层包括宽带隙半导体材料并且部分地形成第一半导体器件，并且其中半导体层从第一半导体器件至半导体层的最外侧壁是连续的。在一些实施例中，第二衬底包括半导体衬底和位于半导体衬底下面的半导体层，其中半导体层包括宽带隙半导体材料并且部分地形成第二半导体器件，并且其中半导体结构包括：延伸穿过第二互连结构和半导体层至半导体衬底的通孔，其中通孔包括金属。
在一些实施例中，本发明提供了用于形成半导体结构的方法，该方法包括：形成第一IC管芯，该第一IC管芯在为晶圆的整个第一衬底上重复，其中第一IC管芯包括第一半导体器件，该第一半导体器件位于第一衬底上并且部分地由第一衬底形成；在第二衬底上形成包括第二半导体器件的第二IC管芯，第二半导体器件位于第二衬底上并且部分由第二衬底形成；当第二IC管芯位于第一IC管芯上面时，将第一和第二IC管芯接合和电耦接在一起；以及分割第一IC管芯以将第一IC管芯的实例彼此分离，其中在接合之后实施第一IC管芯的分割；其中第一和第二半导体器件包括III-V族材料。在一些实施例中，第二衬底是第二IC管芯在其上重复的晶圆，其中该方法还包括：切割第二衬底以将第二IC管芯的实例彼此分离，其中切割在接合之前实施。在一些实施例中，第一衬底包括半导体衬底和位于半导体衬底上面的III-V族层，其中该方法还包括：对第一IC管芯实施蚀刻，以形成垂直延伸穿过III-V族层至半导体衬底的沟槽，并且其中该沟槽在第一半导体器件周围的闭合路径中横向延伸。在一些实施例中，第二衬底包括半导体衬底和位于半导体衬底上面的III-V族层，其中该方法还包括：对第二IC管芯实施蚀刻，以形成垂直延伸穿过III-V族层至半导体衬底的沟槽，其中该沟槽在第二半导体器件周围的闭合路径中横向延伸；以及沉积内衬沟槽的金属层。在一些实施例中，该方法还包括将第一IC管芯接合至中介层的顶面，中介层位于第一IC管芯的与第二IC管芯相对的侧上；以及将中介层引线接合至第一IC管芯。在一些实施例中，该方法还包括形成包封第一和第二IC管芯以及由引线接合形成的接合线的模塑料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一集成电路(IC)管芯，包括第一衬底和位于所述第一衬底上并且部分地由所述第一衬底形成的第一半导体器件；
第二集成电路管芯，位于所述第一集成电路管芯上面，并且包括第二衬底和位于所述第二衬底上并且部分地由所述第二衬底形成的第二半导体器件；以及
接合结构，位于所述第一集成电路管芯和所述第二集成电路管芯之间并且将所述第一集成电路管芯和所述第二集成电路管芯接合在一起；
其中，所述第一半导体器件和所述第二半导体器件包括III-V族材料。
2.根据权利要求1所述的半导体结构，其中，所述第一半导体器件和所述第二半导体器件位于所述第一衬底和所述第二衬底之间。
3.根据权利要求1所述的半导体结构，其中，所述第一衬底和所述第二衬底是硅上氮化镓(GaN)衬底。
4.根据权利要求1所述的半导体结构，其中，所述第一衬底包括半导体衬底以及位于所述半导体衬底和所述接合结构之间的III-V族层，其中，所述第一集成电路管芯包括：
通孔，从所述接合结构垂直延伸穿过所述III-V族层至所述半导体衬底，并且在所述第一半导体器件周围的闭合路径中沿着所述第一集成电路管芯的外围横向延伸。
5.根据权利要求4所述的半导体结构，其中，所述第二衬底包括第二半导体衬底以及位于所述第二半导体衬底和所述接合结构之间的第二III-V族层，其中，所述第二集成电路管芯包括：
第二通孔，从所述接合结构垂直延伸穿过所述第二III-V族层至所述第二半导体衬底，并且在所述第二半导体器件周围的第二闭合路径中沿着所述第二集成电路管芯的外围横向延伸。
6.根据权利要求4所述的半导体结构，其中，所述第一集成电路管芯包括形成导电壁的引线和通孔的交替堆叠件，其中，所述导电壁从所述接合结构垂直延伸至与所述第一半导体器件齐平的高度，并且进一步在所述第一半导体器件周围的闭合路径中沿着所述第一集成电路管芯的外围横向延伸。
7.根据权利要求1所述的半导体结构，其中，所述第一集成电路管芯和所述第二集成电路管芯分别包括第一互连结构和第二互连结构，所述第一互连结构和所述第二互连结构直接接触所述第一衬底和所述第二衬底之间的接合结构，并且形成将所述第一半导体器件和所述第二半导体器件电耦接在一起的导电路径，以形成半桥电路。
8.一种半导体结构，包括：
第一衬底；
第一半导体器件和第一互连结构，位于所述第一衬底上面，其中，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成，并且位于所述第一衬底和所述第一互连结构之间；
第二衬底，位于所述第一衬底和所述第一互连结构上面；以及
第二半导体器件和第二互连结构，位于所述第二衬底下面，其中，所述第二半导体器件位于所述第二衬底和所述第二互连结构之间；
其中，所述第一衬底和所述第二衬底包括带隙大于硅带隙的宽带隙半导体材料。
9.根据权利要求8所述的半导体结构，还包括：
中介层，位于所述第一衬底下面；以及
接合线，从所述中介层延伸至所述第一互连结构的焊盘。
10.一种用于形成半导体结构的方法，所述方法包括：
形成第一集成电路(IC)管芯，所述第一集成电路管芯在为晶圆的整个第一衬底上重复，其中，所述第一集成电路管芯包括第一半导体器件，所述第一半导体器件位于所述第一衬底上并且部分地由所述第一衬底形成；
形成包括第二半导体器件的第二集成电路管芯，所述第二半导体器件位于所述第二衬底上并且部分地由所述第二衬底形成；
当所述第二集成电路管芯位于所述第一集成电路管芯上面时，将所述第一集成电路管芯和所述第二集成电路管芯接合和电耦接在一起；以及
分割所述第一集成电路管芯以将所述第一集成电路管芯的实例彼此分离，其中，在所述接合之后实施所述第一集成电路管芯的分割；
其中，所述第一半导体器件和所述第二半导体器件包括III-V族材料。
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