KR102340004B1 - 고전압 캐스코드 ｈｅｍｔ 디바이스 - Google Patents

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밍-쳉 린
하우-윤 우
첸-바우 우
춘 린 차이
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Abstract

일부 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스를 포함한다. 제2 HEMT 디바이스가 상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함한다. 다이오드-접속된 트랜지스터 디바이스가 상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함한다.

Description

고전압 캐스코드 ＨＥＭＴ 디바이스{HIGH VOLTAGE CASCODE HEMT DEVICE}
본 출원은 2018년 9월 28일 출원된 미국 가출원 번호 제62/738,178호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
현대의 집적 칩은 반도체 기판(예컨대, 실리콘) 상에 형성된 수백만 또는 수십억개의 반도체 디바이스를 포함한다. 집적 칩(IC; Integrated chip)은 IC의 애플리케이션에 따라 수많은 상이한 타입의 트랜지스터 디바이스를 사용할 수 있다. 최근에, 셀룰러 및 RF(radio frequency) 디바이스에 대하여 점점 더 증가하는 시장으로 인해 고전압 트랜지스터 디바이스의 사용이 상당히 증가하였다. 예를 들어, 고전압 트랜지스터 디바이스는 높은 브레이크다운 전압(예컨대, 약 50V보다 더 큼) 및 높은 주파수를 취급할 수 있는 능력으로 인해 RF 송신/수신 체인에서의 전력 증폭기에 종종 사용되고 있다.
일부 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스를 포함한다. 제2 HEMT 디바이스가 상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함한다. 다이오드-접속된 트랜지스터 디바이스가 상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 복수의 HEMT(high electron mobility transistor) 디바이스를 갖는 캐스코드(cascode) 구조를 포함하는 고전압 디바이스의 일부 실시예를 도시한 개략도를 예시한다.
도 2는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스의 단면도를 예시한다.
도 3a 내지 도 5b는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.
도 6a 내지 도 8은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스의 일부 실시예의 단면도를 예시한다.
도 9 내지 도 15는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 16 내지 도 25는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 대안의 실시예의 단면도를 예시한다.
도 26은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
실리콘에 기초한 반도체 트랜지스터는 지난 40년간 반도체 산업에서의 표준이었다. 실리콘은 양호한 전기적 특성을 제공하는 저비용 반도체 재료이다. 그러나, 반도체 컴포넌트의 크기가 계속해서 스케일링(즉, 축소)됨에 따라, 실리콘 기판 상에 트랜지스터를 제조하는 것이 점점 더 어려워졌다. 실리콘 디바이스의 스케일링이 계속 더 어려워짐에 따라, 대안의 재료에 기초한 반도체 디바이스가 점점 더 많은 관심을 받고 있다. 갈륨 질화물(GaN) 디바이스는 실리콘 디바이스에 대한 하나의 인기있는 대안이다. GaN 디바이스는 높은 전압 및/또는 높은 전력 애플리케이션에 유리한 높은 캐리어 모빌리티 및 큰 밴드갭을 갖는다. 더 높은 캐리어 모빌리티로 인해, GaN 디바이스가 실리콘 디바이스보다, 주어진 온-저항 및/또는 브레이크다운 전압에 대하여 더 작은 물리적 크기를 가질 수 있게 한다.
GaN 디바이스의 하나의 일반적인 타입은 HEMT(high electron mobility transistor) 디바이스이다. HEMT 디바이스는 통상적으로 GaN의 층 및 위의 전자 생성 재료(예컨대, AlGaN)를 갖는 적층 구조를 포함한다. GaN의 층과 위의 전자 생성 재료 사이의 헤테로접합이 HEMT의 채널로서 작용한다(MOSFET에 사용되는 도핑 영역 대신에). 디바이스 비용을 감소시키기 위해, GaN의 층은 실리콘 기판 상에 형성될 수 있다. 실리콘 기판 상에 형성된 GaN HEMT 디바이스는 종종, 디바이스들 사이의 측방향 누설 뿐만 아니라, 디바이스와 실리콘 기판 사이의 수직 누설의 문제를 겪는다. (예컨대, 대략 500 V보다 더 큰) 고전압에서는 수직 누설이 우세하며, 그리하여 GaN 디바이스의 최대 브레이크다운 전압은 GaN의 층의 두께에 비례한다.
예를 들어, 650V의 최대 브레이크다운 전압 및 수직 누설의 수락가능한 레벨을 갖는 디바이스를 형성하기 위해, GaN 층의 두께는 대략 5 μm(마이크론)보다 더 커야 한다. 1000V의 최대 브레이크다운 전압 및 수직 누설의 수락가능한 레벨을 갖는 디바이스를 형성하기 위해, GaN 층은 대략 10 μm와 동일한 두께를 가져야 할 수 있다. 그러나, 격자 부정합 및 퇴적 난제로 인해, 실리콘 기판 위에 GaN의 두꺼운 층(예컨대, 5 μm 이상)을 성장시키는 것은 어렵다. 실리콘 기판 위에 GaN의 두꺼운 층을 성장시키는 것이 어렵기 때문에, (예컨대, 대략 1000 V보다 더 큰) 높은 브레이크다운 전압을 갖는 GaN HEMT 디바이스를 형성하는 것은 어려운 일이다.
본 개시는, 일부 실시예에서, 제2 HEMT 디바이스와 직렬로 접속된 제1 HEMT 디바이스를 포함하는 고전압 디바이스에 관한 것이다. 제2 HEMT 디바이스의 게이트는 다이오드-접속된 트랜지스터에 의해 제1 HEMT 디바이스에 접속된다. 제1 HEMT 디바이스를 제2 HEMT 디바이스와 직렬로 커플링함으로써, 2개의 디바이스는, 비교적 큰 브레이크다운 전압(즉, 제1 HEMT 또는 제2 HEMT 디바이스 중의 어느 하나의 브레이크다운 전압보다 더 큰 브레이크다운 전압)을 갖는 단일 고전압 트랜지스터 디바이스와 동등한 것처럼 집합적으로 동작할 수 있다. 따라서, 비교적 얇은 GaN 층(예컨대, 5 μm 또는 10 μm 이하)을 갖는 2개의 HEMT 디바이스는 더 두꺼운 GaN 층(예컨대, 5μm보다 더 큼)을 갖는 고전압 디바이스와 유사한 브레이크다운 전압을 달성할 수 있다.
도 1은 직렬로 접속된 복수의 HEMT(high electron mobility transistor) 디바이스를 갖는 고전압 디바이스(100)의 일부 실시예의 개략도를 예시한다.
고전압 디바이스(100)는 공통 소스 스테이지(102) 및 공통 게이트 스테이지(106)를 포함하는 캐스코드 구조를 포함한다. 공통 소스 스테이지(102)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 갖는 제1 HEMT 디바이스(104)를 포함한다. 공통 게이트 스테이지(106)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함하는 제2 HEMT 디바이스(108)를 포함한다. 다이오드-접속된 트랜지스터(110)가 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 커플링되고, 제1 HEMT 디바이스(104)를 손상시킬 수 있는 고전압으로부터 제1 HEMT 디바이스(104)를 보호하도록 구성된다(예컨대, 제2 HEMT 디바이스(108) 내에서). 다이오드-접속된 트랜지스터(110)는 제3 게이트(G3), 제1 HEMT 디바이스(104)의 제1 게이트(G1)나 제1 소스(S1)에 커플링된 제3 소스(S3), 및 제2 HEMT 디바이스(108)의 제2 게이트(G2)에 커플링된 제3 드레인(D3)을 포함한다.
제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)는 패키지 컴포넌트(101) 내에 배치된다. 일부 실시예에서, 제1 HEMT 디바이스(104)는 증가(enhancement) 모드 디바이스일 수 있다(즉, 정상적으로 오프 디바이스). 다양한 실시예에서, 제2 HEMT 디바이스(108)는 증가 모드 디바이스(즉, 정상적으로 오프 디바이스) 또는 공핍(depletion) 모드 디바이스(즉, 정상적으로 온 디바이스)일 수 있다. 일부 실시예에서, 다이오드-접속된 트랜지스터(101)는 증가 모드 HEMT 디바이스일 수 있다.
제1 HEMT 디바이스(104)를 제2 HEMT 디바이스(108)와 직렬로 커플링함으로써, 고전압 디바이스(100)는 단일 고전압 트랜지스터 디바이스와 동등한 방식으로 동작할 수 있다. 예를 들어, 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)는 고전압 디바이스(100)의 공통 소스 단자(SC), 공통 드레인 단자(DC), 및 공통 게이트 단자(GC)를 집합적으로 정의하도록 구성된다. 고전압 디바이스(100)는, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. 예를 들어, 일부 실시예에서, 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)는 각각 대략 650V의 브레이크다운 전압을 가질 수 있는 반면, 고전압 디바이스(100)는 대략 1200V의 브레이크다운 전압을 가질 수 있다. 단일 고전압 디바이스로서 동작하도록 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)를 사용함으로써, 고전압 디바이스(100)는 비용 효과적인 HEMT 디바이스를 사용하면서(예컨대, 10 μm보다 작은 두께를 갖는 GaN 층을 갖는 HEMT 디바이스를 사용하면서) 높은 브레이크다운 전압을 달성할 수 있다.
또한, 고전압 디바이스(100)는 최신 스위칭 디바이스(예컨대, 단일 HEMT 디바이스, 실리콘 카바이드 MOSFET 등)보다 우수한 커패시턴스를 제공함으로써, 양호한 스위칭 성능을 갖는 개시된 고전압 디바이스(100)를 제공한다. 예를 들어, 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108)를 직렬로 커플링함으로써, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 커패시턴스보다 더 작은 총 커패시턴스를 갖는 고전압 디바이스(100)가 될 것이다(예컨대, 그에 의해 최신 스위칭 디바이스보다 한자리 또는 두자릿수 더 작은 크기인 커패시턴스를 갖는 개시된 고전압 디바이스(100)를 제공함). 이는 디바이스의 스위칭 특성을 기술하는 성능 지수(figures of merit)의 개선으로 이어진다. 예를 들어, Qoss*Ron(Qoss: MOSFET 출력 커패시턴스 전하 및 Ron: 온 저항), 디바이스의 고속 스위칭의 동작을 기술하는(예컨대, 공진 소스-드레인 전이 시간을 기술함) 성능 지수가 종래의 실리콘 카바이드 MOSFET 디바이스 경우의 두 배보다 더 클 수 있다.
도 2는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스(200)의 단면도를 예시한다. 여기에 제공된 단면도(예컨대, 도 2, 도 3b, 도 4b 등)는 개략도이며 디바이스 내의 일부 컴포넌트의 크기 및/또는 형상을 대표하는 것이 아닐 수 있다는 것을 알 것이다.
고전압 디바이스(200)는 반도체 구조물(212) 내에 배치된 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)를 포함한다. 반도체 구조물(212)은 기판(202), 기판(202) 위의 채널 구조물(204), 및 채널 구조물(204) 위의 활성 구조물(206)을 포함한다. 기판(202)은 제1 반도체 재료를 포함하고, 채널 구조물(204)은 제2 반도체 재료를 포함하고, 활성 구조물(206)은 제3 반도체 재료를 포함한다. 제2 반도체 재료 및 제3 반도체 재료는 채널 구조물(204)과 활성 구조물(206) 사이에 헤테로접합을 형성하는 밴드갭을 갖는다. 헤테로접합은 채널 구조물(204)과 활성 구조물(206) 사이의 계면을 따라 2차원 전자 가스(2DEG; two-dimensional electron gas)(205)를 형성하는 양자 우물에 전자를 구속한다.
일부 실시예에서, 제1 반도체 재료는 실리콘일 수 있고, 제2 반도체 재료는 갈륨 질화물일 수 있고, 제3 반도체 재료는 알루미늄 갈륨 질화물일 수 있다. 다른 실시예에서, 제2 반도체 재료 및 제3 반도체 재료는 상이한 III-V 반도체(예컨대, GaAs, GaSb, 등)를 포함할 수 있다. 일부 실시예(도시되지 않음)에서, 제1 반도체 재료와 제2 반도체 재료 사이에 버퍼 층이 배열될 수 있다. 버퍼 층은 제1 반도체 재료와 제2 반도체 재료 간의 격자 부정합을 감소시키도록 구성된다. 일부 실시예에서, 버퍼 층은 예를 들어 알루미늄 질화물을 포함할 수 있다.
복수의 제1 아이솔레이션 영역(208)이, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110) 중의 둘 이상 사이의 반도체 구조물(212) 내에 배열될 수 있다. 복수의 제1 아이솔레이션 영역(208)은, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110) 사이에 전기적 격리를 제공하도록 구성된다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)이 채널 구조물(204) 및 활성 구조물(206) 내에 배치된다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 도핑된 영역(예컨대, 불소 도펀트, 산소 도펀트 등을 가짐)을 포함할 수 있다. 다른 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 유전체 재료(예컨대, 쉘로우 트렌치 아이솔레이션 구조물)를 포함할 수 있다.
제2 아이솔레이션 영역(210)이 또한 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 배치된다. 제2 아이솔레이션 영역(210)은 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 전기적 격리를 제공하도록 구성된다. 일부 실시예에서, 제2 아이솔레이션 영역(210)은 도핑된 아이솔레이션 영역을 포함할 수 있다. 다른 실시예에서, 제2 아이솔레이션 영역(210)은 반도체 재료가 없는 영역일 수 있다. 예를 들어, 일부 이러한 실시예에서, 반도체 구조물(212)은 비제로 간격 만큼 측방향으로 이격되어 있는 가장 바깥쪽 측벽을 갖는 제1 영역(예컨대, 제1 다이) 및 제2 영역(예컨대, 제2 다이)을 포함할 수 있다. 일부 실시예에서, 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)는 제1 영역 내에 배치될 수 있고, 제2 HEMT 디바이스(108)는 제2 영역 내에 배치될 수 있다.
제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)는 각각 소스 콘택(216s)과 드레인 콘택(216d) 사이의 활성 구조물(206) 위에 배치된 게이트 구조물(214)을 포함한다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(108)의 제2 게이트(G2), 제2 소스(S2) 및 제2 드레인(D2); 및 다이오드-접속된 트랜지스터(110)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다. 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110)에 대하여 게이트에서 드레인까지의 간격은 대략 15 마이크론(μm)과 대략 20 μm 사이 범위 내에 있을 수 있다. 예를 들어, 게이트(예컨대, 제1 게이트(G1))에서 드레인(예컨대, 제1 드레인(D1))까지의 간격은 대략 18 μm일 수 있다.
게이트 구조물(214)은 하부 게이트 부분(214a) 및 하부 게이트 부분(214a) 위에 배치된 게이트 전극(214b)을 포함한다. 일부 실시예에서, 하부 게이트 부분(214a)은 유전체 재료(예컨대, 산화물, 질화물 등)를 포함할 수 있다. 다른 실시예에서, 하부 게이트 부분(214a)은 반도체 재료(예컨대, p 도핑된 갈륨 질화물)를 포함할 수 있다. 일부 실시예에서, 게이트 전극(214b)은 금속(예컨대, 알루미늄, 티타늄, 구리, 텅스텐, 탄탈럼 등) 또는 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 상이한 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 유전체 재료를 포함할 수 있는 반면에, 제2 HEMT 디바이스(108)의 하부 게이트 부분(214a)은 p-도핑된 GaN을 포함할 수 있다. 다른 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 동일한 재료(예컨대, 유전체 재료)를 포함할 수 있다.
큰 브레이크다운 전압(예컨대, 대략 1200 V보다 더 큰 브레이크다운 전압)을 갖는 고전압 디바이스를 제공하기 위해, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭은 비교적 큰 크기를 가질 수 있다. 일부 실시예에서, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭은 집합적으로 대략 200 밀리미터(mm)와 대략 300 mm 사이 범위 내에 있을 수 있다. 일부 이러한 실시예에서, 제1 게이트(G1) 및/또는 제2 게이트(G2)는 각각 대략 100 mm와 대략 150 mm 사이 범위 내의 유효 폭을 가질 수 있는 반면에, 제3 게이트(G3)의 유효 폭은 대략 5 mm와 15 mm 사이 범위 내에 있을 수 있다. 예를 들어, 제1 게이트(G1) 및/또는 제2 게이트(G2)의 유효 폭은 대략 120 mm일 수 있는 반면에, 제3 게이트(G3)의 유효 폭은 대략 11.2 mm일 수 있다. 일부 실시예에서, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)는 복수의 상이한 방향을 따라(예컨대, 제1 방향 및 제1 방향에 수직인 제2 방향을 따라) 연장하는 유효 폭을 가질 수 있다. 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭이 복수의 상이한 방향을 따라 연장하게 함으로써, 게이트들은 유효 폭보다 더 작은 영역 내에(예컨대, 10 mm2 면적 내에) 들어가는 레이아웃으로 배치될 수 있다.
유전체 구조물(218)이 활성 구조물(206) 위에 배치된다. 유전체 구조물(218)은 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)을 둘러싼다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은 하나 이상의 전도성 층(도시되지 않음)에 의해 전기적으로 접속된다(예컨대, 도 1에 도시된 바와 같이). 일부 실시예에서, 하나 이상의 전도성 층은 유전체 구조물(218) 내에 배치된 상호접속 층을 포함할 수 있다. 일부 추가의 실시예에서, 하나 이상의 전도성 층은 재배선 층, 인터포저 기판 내의 전도성 층, 인쇄 회로 보드 상의 전도성 트레이스 등을 포함할 수 있다.
도 3a 및 도 3b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.
도 3a의 개략도(300)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배치되는 반면에, 제2 HEMT 디바이스(304)는 제2 다이(308b) 내에 배치된다. 제1 HEMT 디바이스(302)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 포함한다. 제2 HEMT 디바이스(304)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함한다. 다이오드-접속된 HEMT 디바이스(306)는 제1 게이트(G1)에 커플링된 제3 소스(S3), 제2 게이트(G2)에 커플링된 제3 드레인(D3) 및 제3 소스(S3)에 커플링된 제3 게이트(G3)를 포함한다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다.
제1 HEMT 디바이스(302) 및 제2 HEMT 디바이스(304)는 공통 소스(SC), 공통 드레인(DC) 및 공통 게이트(GC)를 갖는 고전압 디바이스를 제공한다. 동작 동안, 공통 소스(SC)는 VSS(예컨대, 접지)로 유지될 수 있고, 공통 드레인(DC)는 VDD(예컨대, 1000V)로 유지될 수 있다. 공통 게이트 단자(GC)에 인가되는 바이어스 전압은 제1 HEMT 디바이스(302) 및 제2 HEMT 디바이스(304) 둘 다를 턴온할 것이다. 다이오드-접속된 HEMT 디바이스(306)를 사용하여 제1 게이트(G1)를 제2 게이트(G2)에 커플링함으로써, 제1 게이트(G1)는 무심코 제2 HEMT 디바이스(304)의 게이트-드레인 전압(VGD)에 의해 영향을 받지 않을 것이고, 제1 게이트(G1)는 또한 제2 HEMT 디바이스(304)의 잠재적으로 높은 게이트-소스 전압(VGS)로부터도 보호된다.
도 3b의 단면도(310)에 도시된 바와 같이, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배열되고, 제2 HEMT 디바이스(304)는 제1 다이(308a)와 상이한 제2 다이(308b) 내에 배열된다. 제1 다이(308a) 및 제2 다이(308b)는 비-제로 간격(S) 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는다. 비제로 간격(S)은 제1 HEMT 디바이스(302)와 제2 HEMT 디바이스(304) 사이의 누설을 막도록 제2 다이(308b)로부터 제1 다이(308a)를 분리한다.
일부 실시예에서, 제1 다이(308a)는 제1 반도체 재료를 포함하는 제1 기판(312a), 제1 기판(312a) 위에 위치되며 제2 반도체 재료를 포함하는 제1 채널 층(314a), 및 제1 채널 층(314a) 위에 위치되며 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하는 제1 활성 층(316a)을 포함한다. 일부 실시예에서, 제2 다이(308b)는 제1 반도체 재료를 포함하는 제2 기판(312b), 제2 기판(312b) 위에 위치되며 제2 반도체 재료를 포함하는 제2 채널 층(314b), 및 제2 채널 층(314b) 위에 위치되며 제3 반도체 재료를 포함하는 제2 활성 층(316b)을 포함한다. 일부 실시예에서, 제1 반도체 재료는 실리콘이거나 이를 포함할 수 있고, 제2 반도체 재료는 갈륨 질화물이거나 이를 포함할 수 있고, 제3 반도체 재료는 알루미늄 갈륨 질화물이거나 이를 포함할 수 있다.
일부 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은, GaN이 비교적 낮은 비용으로 이러한 두께로 실리콘 위에 신뢰성있게 형성될 수 있기에, 대략 5 마이크론 이하인 두께를 갖는 GaN을 포함할 수 있다. 일부 다른 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은, GaN이 이러한 두께로 실리콘 위에 신뢰성있게 형성될 수 있기에, 대략 10 마이크론 이하인 두께를 갖는 GaN을 포함할 수 있다. 또 다른 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은 5 마이크론보다 더 큰 두께를 갖는 GaN을 포함할 수 있다. 예를 들어, 제1 채널 층(314a) 및 제2 채널 층(314b)은 대략 5 마이크론과 대략 10 마이크론 사이인 두께를 갖는 GAN을 포함할 수 있다.
복수의 제1 아이솔레이션 영역(208)이 제1 HEMT 디바이스(302)와 다이오드-접속된 HEMT 디바이스(306) 사이에 제1 다이(308a) 내에 배열된다. 복수의 제1 아이솔레이션 영역(208)은 제1 채널 층(314a)과 제1 활성 층(316a) 사이에 배치된 2DEG를 깨는(즉, 방해함) 도핑된 영역을 포함할 수 있다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 산소 도펀트, 불소 도펀트 등을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306) 주변에 연속으로 연장할 수 있다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 제1 다이(308a)의 바깥쪽 에지를 따라 제1 폭(w1) 및 제1 HEMT 디바이스(302)와 다이오드-접속된 HEMT 디바이스(306) 바로 사이의 제2 폭(w2)을 갖는다. 일부 실시예에서, 제1 다이(308a)를 개별화(singulate)하는데 사용되는 다이싱 프로세스로 인해 제2 폭(w2)은 제1 폭(w1)보다 더 크다.
제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(304)는 각각, 제1 활성 층(316a) 및 제2 활성 층(316b) 위의 제1 유전체 구조물(324a) 및 제2 유전체 구조물(324b) 내에 배치된 소스 콘택(216s), 드레인 콘택(216d), 및 게이트 구조물(318)을 포함한다. 하나 이상의 전도성 층(326)이 제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306) 및 제2 HEMT 디바이스(304)의 소스 콘택(216s), 드레인 콘택(216d), 및 게이트 구조물(318)에 커플링된다. 하나 이상의 전도성 층(326)은 도 3a에 도시된 바와 같이 제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(304)를 전기적으로 커플링하도록 구성된다. 일부 실시예에서, 하나 이상의 전도성 층(326)은 상호접속 층(예컨대, 상호접속 와이어 및/또는 비아), 본드 와이어 등을 포함할 수 있다.
소스 콘택(216s) 및 드레인 콘택(216d)은 알루미늄, 텅스텐, 구리, 금, 티타늄, 탄탈럼 등과 같은 금속과 같은 전도성 재료를 포함한다. 일부 실시예에서, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HEMT 디바이스(306)가 증가 모드 디바이스이므로, 게이트 구조물(318)은 반도체 재료(320)의 도핑된 층 및 반도체 재료(320)의 도핑된 층 위에 배치된 게이트 전극(322)을 포함할 수 있다. 일부 실시예에서, 반도체 재료(320)의 도핑된 층은 p-타입 도펀트를 갖는 GaN 층을 포함할 수 있다. 일부 실시예에서, 게이트 전극(322)은 알루미늄, 텅스텐, 구리, 금, 티타늄, 탄탈럼 등과 같은 금속을 포함할 수 있다.
도 4a 및 도 4b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.
도 4a의 개략도(400)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는 다이(402) 내에 배치된다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다.
도 4b의 단면도(404)에 도시된 바와 같이, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는 다이(402) 내에 배열되며, 다이(402)는 제1 도핑 타입을 갖는 기판(406), 기판(406) 위의 에피텍셜 버퍼 층(408), 에피텍셜 버퍼 층(408) 위의 채널 층(410), 및 채널 층(410) 위의 활성 층(412)을 포함한다. 일부 실시예에서, 기판(406) 및 에피텍셜 버퍼 층(408)은 제1 도핑 타입(예컨대, p-타입)을 갖는 실리콘이거나 이를 포함할 수 있고, 채널 층(410)은 갈륨 질화물이거나 이를 포함할 수 있고, 활성 층(412)은 알루미늄 갈륨 질화물이거나 이를 포함할 수 있다. 일부 실시예에서, 채널 층(410)은 대략 10 마이크론 이하인 두께를 갖는 갈륨 질화물일 수 있다. 일부 실시예에서, 채널 층(410)은 대략 5 마이크론 이하인 두께를 갖는 갈륨 질화물일 수 있다.
아이솔레이션 구조물(414)이 다이(402) 내에 배치된다. 아이솔레이션 구조물(414)은 제1 도핑 타입과 상이한 제2 도핑 타입(예컨대, n 타입)을 갖는다. 아이솔레이션 구조물(414)은 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)의 측벽들 사이에 측방향으로 배치된 수평으로 연장하는 아이솔레이션 영역(414a)을 포함한다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 아이솔레이션 구조물(414)과 채널 층(410) 사이에 배열된다. 수평으로 연장하는 아이솔레이션 영역(414a)의 형성 동안, 기판(406)에 격자 손상이 발생할 수 있다. 에피텍셜 버퍼 층(408)은, 기판(406) 내의 격자 손상의 전파를 피하도록, 위에 성장될 채널 층(410)에 대한 일관된 격자를 제공한다.
전도성 콘택(416)은 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)에 접촉하도록 채널 층(410) 및 활성 층(412)을 통해 연장한다. 전도성 콘택(416)은 활성 층(412) 위의 유전체 구조물(324) 내에 배열된 전도성 콘택(418)에 더 커플링된다. 일부 실시예에서, 전도성 콘택(416)은 에피텍셜 버퍼 층(408)의 상부 표면을 따라 연장하는 수평 평면을 따라 아이솔레이션 구조물(414)과 물리적으로 접촉한다.
전도성 콘택(416)은, 제2 HEMT 디바이스(304)의 채널 층(410)으로부터 기판(406)을 전기적으로 격리하는 접합을 형성하기 위해 아이솔레이션 구조물(414)에 바이어스 전압을 인가하도록 구성된다. 기판(406)을 제2 HEMT 디바이스(304)의 채널 층(410)으로부터 전기적으로 격리함으로써, 기판(406)을 통한 디바이스들 사이의 누설이 완화된다. 일부 실시예에서, 하나 이상의 유전체 재료를 포함하는 절연 층(417)이 전도성 콘택(416)의 측벽을 따라 배치될 수 있다. 일부 이러한 실시예에서, 절연 층(417)은 에피텍셜 버퍼 층(408)에 접촉하는 제1 유전체 재료, 채널 층(410)에 접촉하는 제2 유전체 재료, 및 활성 층(412)에 접촉하는 제3 유전체 재료를 포함할 수 있다. 다른 실시예에서, 전도성 콘택(416)은 채널 층(410)과 직접 접촉할 수 있다.
일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)이 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306) 주변에 연속으로 연장할 수 있다. 일부 실시예에서, 전도성 콘택(416) 및 아래의 아이솔레이션 구조물(414)은 제2 HEMT 디바이스(304) 주변에 연속으로 연장할 수 있다. 다른 실시예에서, 아이솔레이션 구조물(414)은 제2 HEMT 디바이스(304) 주변에 연속으로 연장할 수 있는 반면에, 전도성 콘택(416)은 아이솔레이션 구조물(414)의 일부 위에 배치된 이산 세그먼트들을 포함할 수 있다.
도 5a 및 도 5b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.
도 5a의 개략도(500)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(502) 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배치되는 반면에, 제2 HEMT 디바이스(502)는 제2 다이(308b) 내에 배치된다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다. 제2 HEMT 디바이스(502)는, 제로 바이어스가 자신의 게이트에 인가될 때 온 상태에 있는, 공핍 모드 디바이스(즉, 정상적으로 온 디바이스)이다.
제1 HEMT 디바이스(302)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 포함한다. 제2 HEMT 디바이스(502)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함한다. 다이오드-접속된 HEMT 디바이스(306)는 제1 소스(S1)에 커플링된 제3 소스 영역(S3), 및 제2 게이트(G2)에 커플링된 제3 드레인(D3)을 포함한다. 다이오드-접속된 HEMT 디바이스(306)를 사용하여 제1 소스(S1)를 제2 게이트(G2)에 커플링함으로써, 제1 HEMT 디바이스(302)는 무심코 제2 HEMT 디바이스(304)의 게이트-드레인(VGD) 전압에 의해 영향을 받지 않을 것이다.
도 5b의 단면도(504)에 도시된 바와 같이, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배열되고, 제2 HEMT 디바이스(502)는 제2 다이(308b) 내에 배열된다. 제1 다이(308a) 및 제2 다이(308b)는 비-제로 간격(S) 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는다.
제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(502)는 각각 소스 콘택(216a) 및 드레인 콘택(216d)을 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)가 증가 모드 디바이스이므로, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는, 반도체 재료(320)의 도핑된 층 및 반도체 재료(320)의 도핑된 층 위의 게이트 전극(322)을 포함하는 게이트 구조물(318)을 포함한다. 제2 HEMT 디바이스(502)가 공핍 모드 디바이스이므로, 제2 HEMT 디바이스(502)는 유전체 층(508) 및 유전체 층(508) 위의 게이트 전극(322)을 갖는 게이트 구조물(506)을 포함한다.
도 6a 및 도 6B는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스의 일부 실시예를 예시한다. 도 6a는 패키징된 고전압 디바이스의 단면도(600)를 예시한다. 도 6b는 패키징된 고전압 디바이스의 평면도(620)를 예시한다. 단면도(600)는 평면도(620)의 라인 A-A'를 따라 취해진다.
패키징된 고전압 디바이스는 다이 패드(602)를 포함하며, 그 위에 제1 다이(308a) 및 제2 다이(308b)가 본딩된다. 일부 실시예에서, 제1 다이(308a) 및 제2 다이(308b)는 접착 층(604)에 의해 다이 패드(602)에 본딩된다. 다양한 실시예에서, 접착 층(604)은 글루, 에폭시 등을 포함할 수 있다. 제1 다이(308a) 및 제2 다이(308b)는 통상적으로 비제로 간격(S) 만큼 이격되어 있다. 일부 실시예에서, 비제로 간격(S)은 제1 다이(308a)와 제2 다이(308b) 사이의 전기적 격리를 보장하도록 대략 1 마이크로미터와 대략 1 mm 사이의 범위 내에 있을 수 있다.
다이 패드(602)는, 제1 다이(308a) 및 제2 다이(308b) 위에 연속으로 연장하는 몰딩 컴파운드(612)에 의해 둘러싸인다. 복수의 리드 프레임(614)이 몰딩 컴파운드(612) 안으로부터 몰딩 컴파운드(612) 밖으로 연장한다. 일부 실시예에서, 몰딩 컴파운드(612)는 에폭시, 실리콘, 실리카 필러, 및/또는 다른 유형의 폴리머를 포함할 수 있다. 하나 이상의 본드 와이어(616)가 제1 다이(308a)와 제2 다이(308b)를 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는 제1 다이(308a) 및 제2 다이(308b)를 복수의 리드 프레임(614)에 더 커플링한다. 일부 실시예에서, 하나 이상의 본드 와이어(616)는 솔더 볼(618)에 의해 본드 패드(608)에 그리고 리드 프레임(614)에 커플링된다.
단면도(600)에 도시된 바와 같이, 제1 다이(308a)는 제1 복수의 전도성 상호접속 층(606a)을 둘러싸는 제1 유전체 구조물(324a)을 포함한다. 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)를 제1 유전체 구조물(324a) 위의 본드 패드(608)에 전기적으로 커플링한다. 일부 실시예에서, 패시베이션 층(610)이 본드 패드(608) 위에 있을 수 있다. 제2 다이(308b)는 제2 복수의 전도성 상호접속 층(606b)을 둘러싸는 제2 유전체 구조물(324b)을 포함한다. 제2 복수의 전도성 상호접속 층(606b)은 제2 HEMT 디바이스를 제2 유전체 구조물(324b) 위의 본드 패드(608)에 전기적으로 커플링한다. 일부 실시예에서, 제1 유전체 구조물(324a) 및/또는 제2 유전체 구조물(324b)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예컨대, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass) 등을 각각 포함하는 적층형 ILD 층을 포함한다.
일부 실시예(도시되지 않음)에서, 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다.
다른 실시예(도시되지 않음)에서, 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302)의 제1 소스(S1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다.
도 7은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스(700)의 일부 추가적인 실시예의 단면도를 예시한다.
패키징된 고전압 디바이스(700)는 캐리어 기판(702)(예컨대, 인터포저 기판) 위에 배치된 다이(402)를 포함한다. 다이(402)는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HMET 디바이스(306)를 포함한다. 몰딩 컴파운드(704)가 또한 캐리어 기판(702) 위에 배치되고 다이(402)를 둘러싼다.
다이(402)는 복수의 전도성 상호접속 층(706)을 둘러싸는 유전체 구조물(324)을 포함한다. 일부 실시예(도시되지 않음)에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고, 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다.
다이(402)는 복수의 마이크로범프(708)에 의해 캐리어 기판(702)에 전기적으로 커플링된다. 복수의 TSV(through substrate via)(710)가 캐리어 기판(702)을 관통해 연장하고 복수의 마이크로범프(708)를 복수의 솔더 범프(714)에 전기적으로 커플링한다. 일부 실시예에서, 하나 이상의 재배선 층(712a 및/또는 712b)이, TSV(710)와 복수의 마이크로범프(708) 및/또는 복수의 솔더 범프(714) 사이의 측방향 라우팅을 제공하도록, 캐리어 기판(702)의 상부 및/또는 하부를 따라 배열될 수 있다.
도 8은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스(800)의 일부 추가적인 실시예의 단면도를 예시한다.
패키징된 고전압 디바이스(800)는 다이 패드(602)를 포함하며, 그 위에 다이(402)가 본딩된다. 일부 실시예에서, 다이(402)는 접착 층(604)에 의해 다이 패드(602)에 본딩된다. 다이 패드(602)는, 다이(402) 위에 연장하는 몰딩 컴파운드(612)에 의해 둘러싸인다. 복수의 리드 프레임(614)이 몰딩 컴파운드(612) 안으로부터 몰딩 컴파운드(612) 밖으로 연장한다. 하나 이상의 본드 와이어(616)가 다이(402)를 복수의 리드 프레임(614)에 커플링하도록 구성된다. 일부 실시예에서, 하나 이상의 본드 와이어(616)는 솔더 볼(618)에 의해 본드 패드(608)에 그리고 리드 프레임(614)에 커플링된다.
다이(402)는 복수의 전도성 상호접속 층(706)을 둘러싸는 유전체 구조물(324)을 포함한다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고, 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다.
도 9 내지 도 15는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 단면도(900-1500)를 예시한다. 도 9 내지 도 15에 도시된 단면도(900-1500)는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 형성하는 방법에 관련하여 기재되어 있지만, 도 9 내지 도 15에 도시된 구조물은 형성 방법에 한정되지 않으며 오히려 방법을 분리하여 독립적일 수 있다는 것을 알 수 있을 것이다.
도 9의 단면도(900)에 도시된 바와 같이, 기판(312)이 제공된다. 기판(312)은 제1 도핑 타입(예컨대, p-타입 도펀트)을 갖는 반도체 재료를 포함한다. 다양한 실시예에서, 기판(312)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 일 수 있으며, 그 뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체, 에피텍셜, 유전체, 또는 금속 층일 수 있다. 기판(312)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906)을 포함한다.
도 10의 단면도(1000)에 도시된 바와 같이, 채널 층(314)이 기판(312) 위에 형성되고 활성 층(316)이 채널 층(314) 위에 형성된다. 채널 층(314)은 활성 층(316)의 제2 재료와 상이한 제1 재료를 포함한다. 예를 들어, 일부 실시예에서, 채널 층(314)은 갈륨 질화물(GaN)을 포함할 수 있고 활성 층(316)은 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 다양한 실시예에서, 채널 층(314) 및/또는 활성 층(316)은 퇴적 프로세스(예컨대, 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 화학적 기상 증착(PE-CVD; plasma enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition) 등)에 의해 기판(312) 위에 형성될 수 있다. 일부 실시예에서, 채널 층(314)은 비교적 낮은 비용으로 고품질 채널 층을 제공하도록 대략 5 마이크론 이하인 두께로 형성될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 복수의 제1 아이솔레이션 영역(208)이 활성 층(316) 내에 형성된다. 복수의 제1 아이솔레이션 영역(208)은 활성 층(316)의 상부로부터 채널 층(314) 내로 수직으로 연장하는 도핑된 영역을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906) 사이에 측방향으로 위치된다.
일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 활성 층(316) 위에 제1 패터닝된 마스킹 층(1102)을 형성하고 그 후에 제1 패터닝된 마스킹 층(1102)에 따라 하나 이상의 도펀트 종(1104)을 활성 층(316) 안으로 주입함으로써 형성된다. 일부 실시예에서, 도펀트 종(1104)은, 도펀트 종(1104)을 채널 층(314) 안으로 구동시키기에 충분한 에너지로 주입될 수 있다. 일부 실시예에서, 주입 후에 도펀트 종을 확산시키도록 드라이브인(drive-in) 어닐이 수행될 수 있다. 일부 실시예에서, 도펀트 종(1104)은 산소 도펀트, 불소 도펀트 등을 포함할 수 있다. 일부 실시예에서, 제1 패터닝된 마스킹 층(1102)은 예를 들어 포토레지스트를 포함할 수 있다.
도 12a의 단면도(1200) 및 도 12b의 단면도(1202)는, 기판(3012) 위에 그리고 제1 HEMT 디바이스 영역(도 11의 902), 제2 HEMT 디바이스 영역(도 11의 904), 및 다이오드-접속된 HEMT 디바이스 영역(도 11의 906) 내에, 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)의 형성의 대안의 실시예를 예시한다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(108)의 제2 게이트(G2), 제2 소스(S2) 제2 드레인(D2); 및 다이오드-접속된 트랜지스터(110)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다.
도 12a의 단면도(1200)에 도시된 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110) 내의 게이트 구조물(214)은 활성 층(316) 위에 하부 게이트 층을 퇴적함으로써 형성될 수 있다. 일부 실시예에서, 하부 게이트 층은 유전체 재료(예컨대, 산화물, 질화물 등) 또는 반도체 재료(예컨대, p-도핑된 GaN)를 포함할 수 있다. 하부 게이트 층은 게이트 구조물(214)의 하부 게이트 부분(214a)을 정의하도록 패터닝된다. 하부 게이트 부분(214a) 및 활성 층(316) 위에 전도성 층이 형성된다. 전도성 층은 게이트 전극(214b), 소스 콘택(216s), 및 드레인 콘택(216d)을 정의하도록 패터닝된다. 일부 실시예에서, 하부 게이트 층 및 전도성 층은, 하부 게이트 층 및 전도성 층 위에 포토레지스트 층을 형성하고 그 후에 포토레지스트 층에 의해 커버되지 않은 영역 내의 하부 게이트 층 및 전도성 층을 에칭함으로써, 패터닝될 수 있다. 이러한 실시예에서, 게이트 구조물(214)은, 소스 콘택(216s) 및 드레인 콘택(216d)의 제2 높이(h 2 )보다 더 큰 제1 높이(h 1 )를 가질 수 있다. 일부 이러한 실시예에서, 하부 게이트 부분(214a)은 게이트 전극(214b)의 가장 바깥쪽 측벽을 지나 측방향으로 연장할 수 있다.
도 12b의 단면도(1202)에 도시된 다른 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108) 및 다이오드-접속된 트랜지스터(110) 내의 게이트 구조물(214)은, 활성 층(316) 위에 하부 게이트 층을 그리고 하부 게이트 층 위에 전도성 층을 퇴적함으로써 형성될 수 있다. 하부 게이트 층 및 전도성 층은 그 후에, 하부 게이트 부분(214a) 및 게이트 전극(214b)을 갖는 게이트 구조물(214)을 정의하도록 동일 마스킹 층(예컨대, 포토레지스트 층)을 사용하여 패터닝된다. 그 후에, 유전체 재료(1204)가 활성 층(316) 및 게이트 구조물(214) 위에 퇴적된다. 유전체 재료(1204)는 유전체 재료(1204)에서의 개구를 정의하도록 선택적으로 패터닝된다. 개구는 그 후에 전도성 재료로 채워지며, 그 다음에 소스 콘택(216s) 및 드레인 콘택(216d)을 정의하는 평탄화 프로세스가 이어진다. 이러한 실시예에서, 게이트 구조물(214)은 소스 콘택(216s) 및 드레인 콘택(216d)의 제2 높이(h 2 )보다 더 작은 제1 높이(h 1 )를 가질 수 있다. 일부 이러한 실시예에서, 하부 게이트 부분(214a) 및 게이트 전극(214b)의 측벽들이 실질적으로 정렬될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 하나 이상의 전도성 상호접속 층(606)이 활성 층(316) 위에 형성된 유전체 구조물(324) 내에 형성된다. 일부 실시예(도시되지 않음)에서, 하나 이상의 전도성 상호접속 층(606)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1)를 다이오드-접속된 트랜지스터(110)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 다른 실시예에서, 하나 이상의 전도성 상호접속 층(606)은, 제1 HEMT 디바이스(104)의 제1 소스(S1)를 다이오드-접속된 트랜지스터(110)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다.
일부 실시예에서, 유전체 구조물(324)은 복수의 에칭 정지 층에 의해 분리된 복수의 적층된 ILD 층을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 상호접속 와이어 및 상호접속 비아의 교대 층들을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 각각 다마신 프로세스에 의해 형성될 수 있다. 이러한 실시예에서, ILD 층이 활성 층(412) 위에 형성된다. ILD 층은 그 후에, 비아 홀 및/또는 트렌치를 형성하도록 에칭되며, 이는 전도성 재료(예컨대, 텅스텐, 구리, 및/또는 알루미늄)로 채워진다. 그 후에 ILD 층 위로부터 과도한 전도성 재료를 제거하도록 화학 기계적 평탄화(CMP) 프로세스가 수행된다.
일부 실시예에서, 하나 이상의 전도성 상호접속 층(606) 및/또는 유전체 구조물(324) 상에 본드 패드(608)가 형성될 수 있다. 그 후에 본드 패드(608) 위에 패시베이션 층(610)이 형성될 수 있다. 본드 패드(608)는, 하나 이상의 전도성 상호접속 층(606) 및 유전체 구조물(324) 위에 전도성 층을 퇴적하고 그 후에 본드 패드(608)를 정의하도록 전도성 층을 패터닝함으로써 형성될 수 있다. 패시베이션 층(610)은 퇴적 프로세스 다음에 패터닝 프로세스에 의해 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 기판(312)은 제1 다이(308a) 및 제2 다이(308b)를 형성하도록 스크라이브 라인(1402)의 하나 이상을 따라 다이싱된다. 제1 다이(308a)는 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)를 포함한다. 제2 다이(308b)는 제2 HEMT 디바이스(108)를 포함한다. 제1 다이(308a) 및 제2 다이(308b)가 동일 기판으로부터 이루어지는 것으로 예시되어 있지만, 대안의 실시예에서 제1 다이(308a) 및 제2 다이(308b)는 상이한 기판에서 형성될 수 있다는 것을 알 것이다. 예를 들어, 일부 실시예에서, 제1 다이(308a)는 제1 웨이퍼에 형성되고, 제2 다이는 제1 웨이퍼와 상이한 제2 웨이퍼에 형성된다.
도 15의 단면도(1500)에 도시된 바와 같이, 제1 다이(308a) 및 제2 다이(308b)가 패키지 내에 배치된다. 일부 실시예에서, 제1 다이(308a) 및 제2 다이(308b)는 접착 층(604)에 의해 다이 패드(602)에 본딩될 수 있다. 제1 다이(308a)는 그 후에, 하나 이상의 본드 와이어(616)에 의해 제2 다이(308b)에 그리고 복수의 리드 프레임(614)에 와이어 본딩된다. 그 후에, 제1 다이(308a), 제2 다이(308b), 다이 패드(602), 및 복수의 리드 프레임(614) 주변에 몰딩 컴파운드가 형성된다.
일부 실시예(도시되지 않음)에서, 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(104)의 제1 드레인(D1)을 제2 HEMT 디바이스(108)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(108)의 제2 게이트(G2)를 다이오드-접속된 트랜지스터(110)의 제3 드레인(D3)에 더 커플링하도록 구성된다. 하나 이상의 전도성 상호접속 층(606) 및 하나 이상의 본드 와이어(616)의 전기적 접속은, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)를, 공통 소스 단자, 공통 드레인 단자 및 공통 게이트 단자(도 2에 도시됨)를 갖는 단일 고전압 디바이스로서 동작하게 한다. 고전압 디바이스는, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다.
도 16 내지 도 23은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 대안의 실시예의 단면도(1600-2300)를 예시한다. 도 16 내지 도 23에 도시된 단면도(1600-2300)는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 형성하는 방법에 관련하여 기재되어 있지만, 도 16 내지 도 23에 도시된 구조물은 형성 방법에 한정되지 않으며 오히려 방법을 분리하여 독립적일 수 있다는 것을 알 수 있을 것이다.
도 16의 단면도(1600)에 도시된 바와 같이, 기판(406)이 제공된다. 기판(406)은 제1 도핑 타입(예컨대, p-타입 도펀트)을 갖는 반도체 재료를 포함한다. 다양한 실시예에서, 기판(406)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 일 수 있으며, 그 뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체, 에피텍셜, 유전체, 또는 금속 층일 수 있다. 기판(406)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906)을 포함한다.
도 17의 단면도(1700)에 도시된 바와 같이, 수평으로 연장하는 아이솔레이션 영역(414a)이 기판(406) 내에 형성된다. 수평으로 연장하는 아이솔레이션 영역(414a)은 기판(406)의 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함한다. 일부 실시예에서, 수평으로 연장하는 아이솔레이션 영역(414a)은, 기판(406) 위에 제1 마스킹 층(1702)을 형성하고 그 후에 제1 마스킹 층(1702)에 따라 하나 이상의 제1 도펀트 종(1704)을 기판(406) 안으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 제1 마스킹 층(1702)은 예를 들어 포토레지스트를 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 기판(406) 및 수평으로 연장하는 아이솔레이션 영역(414a) 위에 에피텍셜 버퍼 층(408)이 형성된다. 에피텍셜 버퍼 층(408)은 일관된 결정 격자를 제공하도록 구성되며, 이는 수평으로 연장하는 아이솔레이션 영역(414a)의 결정 손상이 위의 층으로 전파하는 것을 막는다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 아래의 기판(406)과 동일한 재료를 포함할 수 있다.
채널 층(410)이 에피텍셜 버퍼 층(408) 위에 형성되고, 활성 층(412)이 채널 층(410) 위에 형성된다. 채널 층(410)은 활성 층(412)과 상이한 재료를 포함한다. 예를 들어, 일부 실시예에서, 채널 층(410)은 갈륨 질화물(GaN)을 포함할 수 있고 활성 층(412)은 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 다양한 실시예에서, 채널 층(410) 및/또는 활성 층(412)은 퇴적 프로세스(예컨대, 화학적 기상 증착(CVD, 플라즈마 강화 화학적 기상 증착(PE-CVD), 원자층 증착(ALD), 물리적 기상 증착(PVD) 등)에 의해 형성될 수 있다. 일부 실시예에서, 채널 층(410)은 비교적 낮은 비용으로 고품질 채널 층을 제공하도록 대략 5 마이크론 이하인 두께로 형성될 수 있다. 다른 실시예에서, 채널 층(410)은 대략 10 마이크론 이하의 두께로 형성될 수 있다. 또 다른 실시예에서, 채널 층(410)은 대략 5 마이크론과 대략 10 마이크론 사이인 두께로 형성될 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 복수의 제1 아이솔레이션 영역(208)이 활성 층(316) 내에 형성된다. 복수의 제1 아이솔레이션 영역(208)은 활성 층(316)의 상부로부터 채널 층(314) 내로 수직으로 연장하는 도핑된 영역을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 측방향으로 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904) 및 다이오드-접속된 HEMT 디바이스 영역(906) 사이에 위치된다.
일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 활성 층(316) 위에 제1 패터닝된 마스킹 층(1102)을 형성하고 그 후에 제1 패터닝된 마스킹 층(1102)에 따라 하나 이상의 도펀트 종(1104)을 활성 층(316) 안으로 주입함으로써 형성된다. 일부 실시예에서, 도펀트 종(1104)은 도펀트 종(1104)을 채널 층(314) 안으로 구동시키기에 충분한 에너지로 주입될 수 있다. 일부 실시예에서, 주입 후에 도펀트 종을 확산시키도록 드라이브인 어닐이 수행될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 채널 층(410) 및 활성 층(412)은, 채널 층(410) 및 활성 층(412)을 통해 연장하는 트렌치(2002)를 정의하도록 선택적으로 에칭된다. 트렌치(2002)는 활성 층(412)의 상부로부터 에피텍셜 버퍼 층(408)으로 수직으로 연장한다. 일부 실시예에서, 트렌치(2002)는, 트렌치(2002)의 측벽이 각각 에피텍셜 버퍼 층(408), 채널 층(410) 및 활성 층(412)에 의해 정의되도록, 에피텍셜 버퍼 층(408) 안으로 연장할 수 있다. 일부 실시예에서, 채널 층(410) 및 활성 층(412)은, 활성 층(412) 위에 제2 패터닝된 마스킹 층(2004)을 형성하고, 그 후에 제2 패터닝된 마스킹 층(2004)에 의해 커버되지 않은 영역에서 채널 층(410) 및 활성 층(412)을 하나 이상의 에천트(2006)에 노출시킴으로써, 선택적으로 에칭될 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)이, 수평으로 연장하는 아이솔레이션 영역(414a) 위의 에피텍셜 버퍼 층(408) 내에 형성된다. 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 제2 도핑 타입을 갖는 도핑된 영역을 포함한다. 수평으로 연장하는 아이솔레이션 영역(414a) 및 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 집합적으로, 제1 HEMT 디바이스 영역(902) 및 다이오드-접속된 HEMT 디바이스 영역(906)으로부터 제2 HEMT 디바이스 영역(904)을 전기적으로 격리하도록 구성되는 아이솔레이션 구조물(414)을 정의한다.
일부 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은, 제3 패터닝된 마스킹 층(2101)에 따라 하나 이상의 제2 도펀트 종(2104)을 에피텍셜 버퍼 층(408) 내로 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 하나 이상의 제2 도펀트 종(2104)은 수평으로 연장하는 아이솔레이션 영역(414a)을 형성하는데 사용되는 하나 이상의 제1 도펀트 종(도 17의 1704)과 동일할 수 있다. 일부 실시예에서, 제3 패터닝된 마스킹 층(2102)은 트렌치(2002)를 정의하는데 사용되는 제2 패터닝된 마스킹 층(2004)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 수평으로 연장하는 아이솔레이션 영역(414a)의 바깥쪽 측부를 지나 측방향으로 연장할 수 있다. 일부 추가의 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 수평으로 연장하는 아이솔레이션 영역(414a)의 상부 아래로 수직으로 연장할 수 있다. 이러한 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 수평으로 연장하는 아이솔레이션 영역(414a)과 접촉할 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 전도성 콘택(416)을 정의하도록 전도성 재료가 트렌치(2002) 내에 형성된다. 전도성 콘택(416)은 아이솔레이션 구조물(414)과 접촉하도록 채널 층(410) 및 활성 층(412)을 통해 수직으로 연장한다. 일부 실시예에서, 하나 이상의 유전체 재료를 포함하는 절연 층(417)이 전도성 재료의 형성 전에 트렌치(2002)의 측벽을 따라 형성될 수 있다. 일부 실시예에서, 절연 층(417)은 제3 패터닝된 마스킹 층(도 21의 2102)을 제 자리에 두고 열 산화 프로세스를 수행함으로써 형성될 수 있다. 열 산화 프로세스는 에피텍셜 버퍼 층(408), 채널 층(410) 및/또는 활성 층(412)의 노출된 표면 상에 절연 층(예컨대, 산화물)을 형성한다. 그 후에, 에피텍셜 버퍼 층(408)의 상부 표면으로부터 절연 층을 제거하도록 에칭 프로세스가 수행될 수 있다. 일부 이러한 실시예에서, 절연 층(417)은 에피텍셜 버퍼 층(408)과 접촉하는 제1 유전체 재료, 채널 층(410)과 접촉하는 제2 유전체 재료, 및 활성 층(412)과 접촉하는 제3 유전체 재료를 포함할 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 제1 HEMT 디바이스 영역(도 21의 902), 제2 HEMT 디바이스 영역(도 21의 904), 및 다이오드-접속된 HEMT 디바이스 영역(도 21의 906) 내의 활성 층(412) 위에 게이트 구조물(318), 소스 콘택(216s), 및 드레인 콘택(216d)이 형성된다. 게이트 구조물(318), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(304)의 제2 게이트(G2), 제2 소스(S2) 제2 드레인(D2); 및 다이오드-접속된 HEMT 디바이스(306)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다. 일부 실시예에서, 게이트 구조물(318)은, 반도체 재료의 도핑된 층(320), 및 반도체 재료의 도핑된 층(320) 위에 배치된 게이트 전극(322)을 포함할 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 활성 층(412) 위에 형성된 유전체 구조물(324) 내에 복수의 전도성 상호접속 층(706)이 형성된다. 일부 실시예에서, 유전체 구조물(324)은 복수의 에칭 정지 층에 의해 분리된 복수의 적층된 ILD 층을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 상호접속 와이어 및 상호접속 비아의 교대 층들을 포함할 수 있다.
일부 실시예(도시되지 않음)에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다. 복수의 전도성 상호접속 층(706)의 전기적 접속은, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)를, 공통 소스 단자, 공통 드레인 단자 및 공통 게이트 단자(도 2에 도시됨)를 갖는 단일 고전압 디바이스로서 동작하게 한다. 고전압 디바이스는, 제1 HEMT 디바이스(302)나 제2 HEMT 디바이스(304)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다.
도 25의 단면도(2500)에 도시된 바와 같이, 다이(402)가 패키지 내에 배치된다. 일부 실시예에서, 다이(402)는 하나 이상의 마이크로-범프(708)에 의해 캐리어 기판(702)에 본딩될 수 있다. 그 후에, 몰딩 컴파운드(704)가 캐리어 기판(702) 및 다이(402) 위에 형성된다.
도 26은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법(2600)의 일부 실시예의 흐름도를 예시한다.
방법(2600)은 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에서의 기재의 하나 이상의 양상 또는 실시예를 구현하는 데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
2602에서, 제1 HEMT 디바이스 영역, 제2 HEMT 디바이스 영역, 및 다이오드-접속된 HEMT 디바이스 영역을 갖는 기판이 제공된다. 도 9 및 도 16은 동작 2602에 대응하는 일부 실시예의 단면도(900 및 1600)를 예시한다.
2604에서, 일부 실시예에서 기판 위에 에피텍셜 버퍼 층이 형성될 수 있다. 도 18은 동작 2604에 대응하는 일부 실시예의 단면도(1800)를 예시한다.
2606에서, 채널 층이 기판 위에 형성된다. 도 10 및 도 18은 동작 2606에 대응하는 일부 실시예의 단면도(1000 및 1800)를 예시한다.
2608에서, 활성 층이 기판 위에 형성된다. 도 10 및 도 18은 동작 2608에 대응하는 일부 실시예의 단면도(1000 및 1800)를 예시한다.
2610에서, 제1 HEMT 디바이스 영역, 제2 HEMT 디바이스 영역, 및 다이오드-접속된 HEMT 디바이스 영역 사이의 활성 층 및 채널 층 내에 아이솔레이션 영역이 형성된다. 도 11 및 도 19은 동작 2610에 대응하는 일부 실시예의 단면도(1000 및 1700)를 예시한다.
2612에서, 제1 HEMT 디바이스 영역 및 다이오드-접속된 HEMT 디바이스 영역은 제2 HEMT 디바이스 영역으로부터 전기적으로 격리된다. 도 14, 도 17, 도 20 내지 도 22는 동작 2612에 대응하는 일부 실시예의 단면도들을 예시한다.
2614에서, 제1 HEMT 디바이스를 정의하도록 제1 HEMT 디바이스 영역 내에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2614에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다.
2616에서, 제2 HEMT 디바이스를 정의하도록 제2 HEMT 디바이스 영역 내에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2616에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다.
2618에서, 다이오드-접속된 HEMT 디바이스를 정의하도록 다이오드-접속된 HEMT 디바이스 영역 내에 제3 게이트 구조물, 제3 소스 콘택, 및 제3 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2618에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다.
2620에서, 다이오드-접속된 HEMT 디바이스를 포함하는 고전압 디바이스를 정의하는 직렬 접속으로 제1 HEMT 디바이스와 제2 HEMT 디바이스를 전기적으로 커플링하도록 하나 이상의 전도성 층이 형성된다. 고전압 디바이스는, 제1 HEMT 디바이스 또는 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. 도 13, 도 15, 도 24 및 도 25는 동작 2620에 대응하는 일부 실시예의 단면도들을 예시한다.
따라서, 본 개시는 비교적 큰 브레이크다운 전압(즉, 제1 HEMT 또는 제2 HEMT 디바이스 중의 어느 하나의 브레이크다운 전압보다 더 큰 브레이크다운 전압)을 갖는 단일 고전압 트랜지스터 디바이스와 동등한 것처럼 집합적으로 동작하도록, 제2 HEMT 디바이스와 직렬로 접속된 제1 HEMT 디바이스를 포함하는 고전압 디바이스에 관한 것이다.
일부 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스; 상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및 상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스를 포함한다. 일부 실시예에서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스이다. 일부 실시예에서, 상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고, 상기 제3 소스는 상기 제1 게이트에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링된다. 일부 실시예에서, 상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고, 상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링된다. 일부 실시예에서, 상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고, 상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열된다. 일부 실시예에서, 상기 제1 다이 및 상기 제2 다이는 각각, 제1 반도체 재료를 포함하는 기판; 상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및 상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층을 포함한다. 일부 실시예에서, 상기 제1 다이 및 상기 제2 다이는 각각, 실리콘 기판 위에 배열된 갈륨 질화물 층; 및 상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층을 포함한다. 일부 실시예에서, 상기 갈륨 질화물 층은 대략 10 마이크론 이하인 두께를 갖는다. 일부 실시예에서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열된다. 일부 실시예에서, 상기 다이는, 제1 도핑 타입을 갖는 실리콘을 포함하는 기판; 상기 기판 위에 배열된 갈륨 질화물 층; 및 상기 갈륨 질화물 층의 상부와 접촉하는 알루미늄 갈륨 질화물 층을 포함한다. 일부 실시예에서, 상기 다이는, 제1 도핑 타입을 갖는 제1 반도체 재료를 포함하는 기판; 상기 기판 위에 배치되며, 상기 제1 도핑 타입을 갖는 상기 제1 반도체 재료를 포함하는 에피텍셜 버퍼 층; 상기 에피텍셜 버퍼 층 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및 상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성층을 포함한다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 상기 기판 내에 배치된 수평 연장 세그먼트 및 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 수직 연장 세그먼트를 포함한다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 아이솔레이션 구조물과 접촉하도록 상기 채널 층 및 상기 활성 층을 통해 연장하는 하나 이상의 전도성 콘택을 더 포함한다. 일부 실시예에서, 상기 하나 이상의 전도성 콘택은, 상기 에피텍셜 버퍼 층의 상부 표면을 따라 연장하는 수평 평면을 따라 배치된 계면에서 상기 아이솔레이션 구조물과 물리적으로 접촉한다.
다른 실시예에서, 본 개시는 고전압 디바이스에 관한 것이다. 상기 고전압 디바이스는, 기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물; 상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스; 상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및 상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함한다. 일부 실시예에서, 상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고, 상기 제2 HEMT 디바이스는, 상기 제1 다이로부터 비제로 간격 만큼 이격되어 있는 제2 다이 내에 배열된다. 일부 실시예에서, 상기 기판은 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스 아래에 연속으로 연장한다. 일부 실시예에서, 상기 고전압 디바이스는, 상기 기판 내에 배치되며 상기 기판과 상이한 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 측방향으로 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제1 수직 연장 세그먼트와 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제2 수직 연장 세그먼트 사이에, 상기 수평 연장 세그먼트를 포함한다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은, 제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계; 상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계; 제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계; 제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계; 및 상기 제1 HEMT 디바이스 또는 상기 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는 고전압 디바이스를 정의하는 직렬 접속으로 상기 제1 HEMT 디바이스와 상기 제2 HEMT 디바이스를 전기적으로 커플링하도록 상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계를 포함한다. 일부 실시예에서, 상기 방법은, 상기 기판 내에 수평으로 연장하는 아이솔레이션 영역을 형성하도록 상기 기판 안으로 제1 도펀트 종을 선택적으로 주입하는 단계; 상기 제1 도펀트 종을 주입한 후에 그리고 상기 채널 층을 형성하기 전에, 상기 기판 상에 에피텍셜 버퍼 층을 형성하는 단계; 상기 활성 층 및 상기 채널 층을 통해 상기 에피텍셜 버퍼 층으로 연장하는 트렌치를 정의하도록 상기 활성 층 및 상기 채널 층을 선택적으로 패터닝하는 단계; 및 상기 수평으로 연장하는 아이솔레이션 영역과 접촉하는 하나 이상의 수직으로 연장하는 아이솔레이션 영역을 형성하도록 상기 에피텍셜 버퍼 층을 주입하는 단계를 더 포함하고, 상기 하나 이상의 수직으로 연장하는 아이솔레이션 영역은 상기 제2 HEMT 디바이스의 대향측에 배치된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스;
상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및
상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스
를 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스인 것인 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고;
상기 제3 소스는 상기 제1 게이트에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스.
실시예 4. 실시예 2에 있어서,
상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고;
상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;
상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열되는 것인 반도체 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
제1 반도체 재료를 포함하는 기판;
상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및
상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층
을 포함하는 것인 반도체 디바이스.
실시예 7. 실시예 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
실리콘 기판 위에 배열된 갈륨 질화물 층; 및
상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층
을 포함하는 것인 반도체 디바이스.
실시예 8. 실시예 7에 있어서, 상기 갈륨 질화물 층은 대략 10 마이크론 이하인 두께를 갖는 것인 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열되는 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 다이는,
제1 도핑 타입을 갖는 실리콘을 포함하는 기판;
상기 기판 위에 배열된 갈륨 질화물 층; 및
상기 갈륨 질화물 층의 상부와 접촉하는 알루미늄 갈륨 질화물 층
을 포함하는 것인 반도체 디바이스.
실시예 11. 실시예 9에 있어서, 상기 다이는,
제1 도핑 타입을 갖는 제1 반도체 재료를 포함하는 기판;
상기 기판 위에 배치되며, 상기 제1 도핑 타입을 갖는 상기 제1 반도체 재료를 포함하는 에피텍셜 버퍼 층;
상기 에피텍셜 버퍼 층 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및
상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성층
을 포함하는 것인 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 상기 기판 내에 배치된 수평 연장 세그먼트 및 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 수직 연장 세그먼트를 포함하는 것인 반도체 디바이스.
실시예 13. 실시예 12에 있어서,
상기 아이솔레이션 구조물과 접촉하도록 상기 채널 층 및 상기 활성 층을 통해 연장하는 하나 이상의 전도성 콘택을 더 포함하는 반도체 디바이스.
실시예 14. 실시예 13에 있어서, 상기 하나 이상의 전도성 콘택은, 상기 에피텍셜 버퍼 층의 상부 표면을 따라 연장하는 수평 평면을 따라 배치된 계면에서 상기 아이솔레이션 구조물과 물리적으로 접촉하는 것인 반도체 디바이스.
실시예 15. 고전압 디바이스에 있어서,
기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물;
상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스;
상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스;
상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및
상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함하는 고전압 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;
상기 제2 HEMT 디바이스는, 상기 제1 다이로부터 비제로 간격 만큼 이격되어 있는 제2 다이 내에 배열되는 것인 고전압 디바이스.
실시예 17. 실시예 15에 있어서, 상기 기판은 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스 아래에 연속으로 연장하는 것인 고전압 디바이스.
실시예 18. 실시예 17에 있어서,
상기 기판 내에 배치되며 상기 기판과 상이한 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 측방향으로 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제1 수직 연장 세그먼트와 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제2 수직 연장 세그먼트 사이에, 상기 수평 연장 세그먼트를 포함하는 것인 고전압 디바이스.
실시예 19. 고전압 디바이스를 형성하는 방법에 있어서,
제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계;
상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계;
제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계;
제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계; 및
상기 제1 HEMT 디바이스 또는 상기 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는 고전압 디바이스를 정의하는 직렬 접속으로 상기 제1 HEMT 디바이스와 상기 제2 HEMT 디바이스를 전기적으로 커플링하도록 상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계
를 포함하는 고전압 디바이스 형성 방법.
실시예 20. 실시예 19에 있어서,
상기 기판 내에 수평으로 연장하는 아이솔레이션 영역을 형성하도록 상기 기판 안으로 제1 도펀트 종을 선택적으로 주입하는 단계;
상기 제1 도펀트 종을 주입한 후에 그리고 상기 채널 층을 형성하기 전에, 상기 기판 상에 에피텍셜 버퍼 층을 형성하는 단계;
상기 활성 층 및 상기 채널 층을 통해 상기 에피텍셜 버퍼 층으로 연장하는 트렌치를 정의하도록 상기 활성 층 및 상기 채널 층을 선택적으로 패터닝하는 단계; 및
상기 수평으로 연장하는 아이솔레이션 영역과 접촉하는 하나 이상의 수직으로 연장하는 아이솔레이션 영역을 형성하도록 상기 에피텍셜 버퍼 층을 주입하는 단계를 더 포함하고, 상기 하나 이상의 수직으로 연장하는 아이솔레이션 영역은 상기 제2 HEMT 디바이스의 대향측에 배치되는 것인 고전압 디바이스 형성 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스;
    상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및
    상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스
    를 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스인 것인 반도체 디바이스.
  3. 청구항 2에 있어서,
    상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고;
    상기 제3 소스는 상기 제1 게이트에 커플링되는 것인 반도체 디바이스.
  4. 청구항 2에 있어서,
    상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고;
    상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;
    상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열되는 것인 반도체 디바이스.
  6. 청구항 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
    제1 반도체 재료를 포함하는 기판;
    상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및
    상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층
    을 포함하는 것인 반도체 디바이스.
  7. 청구항 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
    실리콘 기판 위에 배열된 갈륨 질화물 층; 및
    상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층
    을 포함하는 것인 반도체 디바이스.
  8. 청구항 1에 있어서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열되는 것인 반도체 디바이스.
  9. 고전압 디바이스에 있어서,
    기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물;
    상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스;
    상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스;
    상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및
    상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함하는 고전압 디바이스.
  10. 고전압 디바이스를 형성하는 방법에 있어서,
    제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계;
    상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계;
    제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계;
    제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계;
    다이오드-접속된 트랜지스터 디바이스를 정의하도록 상기 활성 층 위에 제3 게이트 구조물, 제3 소스 콘택, 및 제3 드레인 콘택을 형성하는 단계; 및
    상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계를 포함하고, 상기 하나 이상의 전도성 층은 상기 제1 드레인 콘택을 상기 제2 소스 콘택에 전기적으로 커플링하고 상기 제3 드레인 콘택을 상기 제2 게이트 구조물에 전기적으로 커플링하도록 구성되는 것인, 고전압 디바이스 형성 방법.
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