DE102022117772A1 - Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung - Google Patents

Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung Download PDF

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Abstract

Ein MOSFET (101) weist eine Gate-Elektrode (33) und eine Ätzstoppschicht (51) auf, welche auf einer Feldisolierschicht (32) einer Gate-Pad-Region (13) ausgebildet sind, und eine Zwischenschichtisolierschicht (34), welche auf der Gate-Elektrode (33) und der Ätzstoppschicht (51) ausgebildet ist. Die Ätzstoppschicht (51) ist aus einem Material mit einer Selektivität von 5,0 oder mehr in Bezug auf ein Ätzen der Zwischenschichtisolierschicht (34) und der Feldisolierschicht (32) ausgebildet, und sie ist an einer Position, die am weitesten vom Wannenkontaktloch (HW1) der Unter-Gate-Wannenkontaktregion (12) entfernt ist, wenigstens in der Gate-Pad-Region (13) bereitgestellt.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung betrifft eine Siliziumkarbid-Halbleitervorrichtung.
  • Beschreibung des Standes der Technik
  • In einer Halbleitervorrichtung wie einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), der vertikal ist und eine Gate-Struktur aufweist, ist ein Anschluss mit einer Gate-Pad-Region durch eine Drahtverbindung oder dergleichen verbunden, sodass eine Region, die in einem gewissen Ausmaß breit ist, sichergestellt ist. Unter der Gate-Pad-Region fließt zum Zeitpunkt einer Sperrvorspannung ein Verschiebungsstrom in Richtung des Unter-Gate-Wannenkontaktes, welcher außerhalb der Gate-Pad-Region installiert ist und es tritt eine Verarmung, und die Stehspannung wird an einem PN-Übergang in einem Siliziumkarbid-Halbleiter aufrechterhalten. Während eines Hochgeschwindigkeitsbetriebs (Anwenden einer hohen dV/dt), der in der Siliziumkarbid-Halbleitervorrichtung erforderlich ist, liegt jedoch ein hohes elektrisches Feld an einer isolierenden Schicht an, da eine Spannung anliegt, bevor die Verarmung abgeschlossen ist.
  • WO 2018-038133 A offenbart eine Konfiguration, in welcher ein Kondensator, der eine dünne Oxidschicht aufweist und ein Leiter auf einer Halbleiterfläche unter einer Gate-Pad-Region bereitgestellt sind. Auf diese Weise wird ein an der isolierenden Schicht anliegendes Feld reduziert, wenn eine hohe dV/dt anliegt.
  • In einer herkömmlichen Halbleitervorrichtung, welche die in WO 2018-038133 A offenbarte Struktur aufweist, ist eine Schicht mit einer Dicke ausgebildet, welche den dielektrischen Durchschlag selbst dann nicht verursacht, wenn eine hohe dV/dt anliegt, solange die Schicht ohne einen Defekt ausgebildet ist. In einem Fall jedoch, in dem ein Defekt einer isolierenden Schicht aufgrund eines Prozessfehlers wie einer Vermischung mit einem Fremdmaterial auftritt, wird die isolierende Schicht dünn, es besteht eine Möglichkeit, dass ein dielektrischer Durchschlag auftritt, wenn eine hohe dV/dt anliegt. Um ferner eine Halbleitervorrichtung mit einer dünner ausgebildeten isolierenden Schicht mittels eines elektrischen Tests in einem nachfolgenden Prozess auszusortieren, ist es erforderlich, einen Test durchzuführen, bei dem eine hohe dV/dt anliegt, und demnach besteht eine Möglichkeit, dass ein dielektrischer Durchschlag auftritt.
  • Zusammenfassung
  • Es ist eine Aufgabe der vorliegenden Offenbarung ein Auftreten eines dielektrischen Durchschlags zu unterdrücken, wenn eine hohe dV/dt anliegt, selbst dann, wenn ein Prozessfehler in einer Siliziumkarbid-Halbleitervorrichtung auftritt.
  • Die Siliziumkarbid-Halbleitervorrichtung der vorliegenden Offenbarung ist in einer Draufsicht in eine Vielzahl von Regionen unterteilt, welche eine Vorrichtungsregion, eine Gate-Pad-Region, und eine Unter-Gate-Wannenkontaktregion enthalten.
  • Ein Schaltelement ist in der Vorrichtungsregion ausgebildet.
  • Ein Gate-Pad ist in der Gate-Pad-Region ausgebildet.
  • Die Unter-Gate-Wannenkontaktregion ist eine Region zwischen der Vorrichtungsregion und der Gate-Pad-Region.
  • Die Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist eine aus Siliziumkarbid ausgebildete Halbleiterschicht auf.
  • Die Halbleiterschicht weist eine Drift-Schicht eines ersten Leitfähigkeitstyps, eine Wannenregion, eine Feldisolierschicht, eine Gate-Elektrode, eine Ätzstoppschicht, eine Zwischenschichtisolierschicht, eine Oberflächenelektrode, und ein Gate-Pad auf.
  • Die Wannenregion ist auf einer Oberflächenschicht der Drift-Schicht über der Gate-Pad-Region und der Unter-Gate-Wannenkontaktregion ausgebildet.
  • Die Feldisolierschicht ist auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region ausgebildet.
  • Die Gate-Elektrode und die Ätzstoppschicht sind auf der Feldisolierschicht in der Gate-Pad-Region ausgebildet.
  • Die Zwischenschichtisolierschicht ist auf der Gate-Elektrode und der Ätzstoppschicht ausgebildet.
  • Die Oberflächenelektrode ist auf der Zwischenschichtisolierschicht in der Unter-Gate-Wannenkontaktregion ausgebildet, und steht in Kontakt mit der Wannenregion über ein Wannenkontaktloch, welches die Feldisolierschicht und die Zwischenschichtisolierschicht durchdringt.
  • Das Gate-Pad ist auf der Zwischenschichtisolierschicht in der Gate-Pad-Region ausgebildet, und steht in Kontakt mit der Gate-Elektrode über ein Gate-Kontaktloch, welches die Zwischenschichtisolierschicht durchdringt.
  • Die Ätzstoppschicht ist aus einem Material mit einer Selektivität von 5,0 oder mehr in Bezug auf das Ätzen der Zwischenschichtisolierschicht und der Feldisolierschicht ausgebildet, und sie ist an einer Position, die am weitesten vom Wannenkontaktloch der Unter-Gate-Wannenkontaktregion entfernt ist, wenigstens in der Gate-Pad-Region bereitgestellt.
  • Gemäß der Siliziumkarbid-Halbleitervorrichtung der vorliegenden Offenbarung kann, selbst wenn ein Defekt in der Feldisolierschicht und/oder der Zwischenschichtisolierschicht in einer Region auftritt, in der ein höchstes elektrisches Feld anliegt, eine Isolationsleistung durch die Ätzstoppschicht aufrechterhalten werden.
  • Infolgedessen kann ein dielektrischer Durchschlag zum Zeitpunkt des Anliegens einer hohen dV/dt unterdrückt werden.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Offenbarung in Verbindung mit den begleitenden Figuren deutlicher.
  • Figurenliste
    • 1 ist eine Draufsicht einer ersten Struktur eines MOSFET gemäß einer ersten bevorzugten Ausführungsform;
    • 2 ist eine Draufsicht einer zweiten Struktur des MOSFET der ersten bevorzugten Ausführungsform;
    • 3 ist eine Querschnittsansicht des MOSFET der ersten bevorzugten Ausführungsform;
    • 4 ist ein Diagramm, welches ein Simulationsergebnis der Potentialverteilung veranschaulicht, welche erzeugt wird, wenn eine hohe dV/dt in einer Gate-Pad-Region des MOSFET der ersten Struktur anliegt;
    • 5 ist ein Diagramm, welches ein Simulationsergebnis einer Potentialverteilung veranschaulicht, die erzeugt wird, wenn eine hohe dV/dt in der Gate-Pad-Region des MOSFET der zweiten Struktur anliegt;
    • 6 ist eine Querschnittsansicht eines MOSFET eines Vergleichsbeispiels;
    • 7 bis 12 sind Querschnittsansichten, welche jeweils einen Herstellungsprozess des MOSFET der ersten bevorzugten Ausführungsform veranschaulichen;
    • 13 ist eine Querschnittsansicht des MOSFET einer Variation der ersten bevorzugten Ausführungsform;
    • 14 ist eine Draufsicht einer ersten Struktur des MOSFET einer zweiten bevorzugten Ausführungsform;
    • 15 ist eine Draufsicht einer zweiten Struktur des MOSFET der zweiten bevorzugten Ausführungsform;
    • 16 ist eine Querschnittsansicht des MOSFET der zweiten bevorzugten Ausführungsform;
    • 17 ist eine Querschnittsansicht des MOSFET einer Variation der zweiten bevorzugten Ausführungsform;
    • 18 ist eine Querschnittsansicht, welche einen Zustand veranschaulicht, in dem jeweils ein Defekt in einer Zwischenschichtisolierschicht und einer Feldisolierschicht in dem MOSFET in der Variation der zweiten bevorzugten Ausführungsformen auftritt;
    • 19 ist eine Draufsicht, welche eine Ätzstoppschicht und eine Zwischenschichtisolierschicht veranschaulicht, die mit 18 korrespondieren;
    • 20 ist eine Querschnittsansicht, welche einen Zustand veranschaulicht, in dem jeweils ein Fehler in der Zwischenschichtisolierschicht und in der Feldisolierschicht in dem MOSFET der zweiten bevorzugten Ausführungsform auftritt;
    • 21 ist eine Draufsicht, welche die Ätzstoppschicht und die Zwischenschichtisolierschicht veranschaulicht, die mit 20 korrespondieren;
    • 22 ist eine Querschnittsansicht, welche eine Vorrichtungsregion, eine Unter-Gate-Wannenkontaktregion, und eine Gate-Pad-Region des MOSFET einer dritten bevorzugten Ausführungsform veranschaulicht;
    • 23A und 23B sind Querschnittsansichten, welche jeweils die Vorrichtungsregion, ein Temperaturmess-Pad-Wannenkontaktregion, eine Temperaturmess-Pad-Region, und eine Temperaturmessdiodenregion des MOSFET der dritten bevorzugten Ausführungsform veranschaulichen;
    • 24A bis 26B sind Querschnittsansichten, welche jeweils einen Herstellungsprozess der Vorrichtungsregion, der Unter-Gate-Wannenkontaktregion, der Gate-Pad-Region, und der Temperaturmessdiodenregion des MOSFET der dritten bevorzugten Ausführungsform veranschaulichen;
    • 27 ist eine Querschnittsansicht des MOSFET einer Variation der dritten bevorzugten Ausführungsform;
    • 28 und 29 sind Draufsichten, welche jeweils die Ätzstoppschicht in dem MOSFET in einer Variation der dritten bevorzugten Ausführungsform veranschaulichen;
    • 30 ist eine Draufsicht, welche den MOSFET in einer vierten bevorzugten Ausführungsform veranschaulicht;
    • 31 ist eine Querschnittsansicht, welche die Vorrichtungsregion, die Unter-Gate-Wannenkontaktregion, und die Gate-Pad-Region des MOSFET der vierten bevorzugten Ausführungsform veranschaulicht;
    • 32 ist eine Querschnittsansicht, welche die Vorrichtungsregion, eine Abschlusswannenkontaktregion, eine Gate-Verdrahtungsregion, und eine Abschlussregion des MOSFET der vierten bevorzugten Ausführungsform veranschaulicht;
    • 33 ist eine Querschnittsansicht, welche einen Zustand veranschaulicht, in dem ein Riss in der Ätzstoppschicht auftritt, die in einer Stufe ausgebildet ist; und
    • 34 ist eine Draufsicht des MOSFET in einer fünften bevorzugten Ausführungsform.
  • Beschreibung der bevorzugten Ausführungsformen
  • In der nachfolgenden Beschreibung wird als Leitfähigkeitstyp eines Halbleiters ein n-Typ als erster Leitfähigkeitstyp bezeichnet, und ein p-Typ wird als zweiter Leitfähigkeitstyp bezeichnet. Diese Leitfähigkeitstypen können jedoch umgekehrt sein. Ferner gibt der n-Typ an, dass eine n-Typ Störstellenkonzentration niedriger ist als jene des n-Typs, und ein N+-Typ gibt an, dass eine n-Typ Störstellenkonzentration höher ist als jene des n-Typs. Auf ähnliche Weise gibt der p-Typ an, dass eine p-Typ Störstellenkonzentration niedriger ist als jene des p-Typs, und ein P+-Typ gibt an, dass eine p-Typ Störstellenkonzentration höher ist als jene des p-Typs.
  • <A. Erste bevorzugte Ausführungsform>
  • <A-1. Konfiguration>
  • 1 ist eine Draufsicht einer ersten Struktur eines MOSFET 101, der eine Siliziumkarbid-Halbleitervorrichtung ist, gemäß einer ersten bevorzugten Ausführungsform. 2 ist eine Draufsicht einer zweiten Struktur des MOSFET 101. 3 ist eine Querschnittsansicht des MOSFET 101, welche entlang einer Linie A-A in 1 oder einer Linie B-B in 2 entnommen ist. In den 1 und 2 gibt eine gestrichelte Linie 3 die Position eines Wannenkontaktlochs HW1 an, und eine gestrichelte Linie 4 gibt die Position eines Gate-Kontaktlochs HG an. Ferner gibt ein Punkt P einen Punkt in der Gate-Pad-Region 13 an, welcher am weitesten entfernt von einer Unter-Gate-Wannenkontaktregion 12 ist, mit anderen Worten, dem Wannenkontaktloch HW1.
  • Der MOSFET 101 weist eine Source-Elektrode 1 und ein Gate-Pad 2 auf. Das Gate-Pad 2 kann in der Mitte einer Seite eines wie in 1 veranschaulichten Chips bereitgestellt sein, oder es kann an einer Ecke des wie in 2 veranschaulichten Chips bereitgestellt sein. Die Source-Elektrode 1 und das Gate-Pad 2 sind zum Beispiel aus AI ausgebildet. Zum Beispiel ist ein Polyimid oder dergleichen als eine Schutzschicht einer Halbleitervorrichtung zwischen einem Anschlussabschnitt des Chips und einer Elektrode ausgebildet.
  • Wie in 3 veranschaulicht, weist der MOSFET 101 eine n-Typ Drift-Schicht 22 auf. Die Drift-Schicht 22 ist aus einem n-Typ SiC-Substrat mittels eines epitaktischen Wachstums ausgebildet. Das SiC-Substrat ist in 3 jedoch nicht veranschaulicht. Die Störstellenkonzentration der Drift-Schicht 22 ist niedriger als die Störstellenkonzentration des SiC-Substrats, und sie entspricht zum Beispiel 1 × 1013 cm-3 oder mehr und 1 × 1018 cm-3 oder weniger. Die Dicke der Drift-Schicht 22 beträgt zum Beispiel 4 µm oder mehr und 200 µm oder weniger. Auf einer unteren Fläche des SiC-Substrats ist eine Drain-Elektrode (in 3 nicht veranschaulicht) als eine Rückseitenelektrode mittels eines Sputter-Verfahrens, eines Plattierungsverfahrens oder dergleichen bereitgestellt. Wenn die Rückseitenelektrode ausgebildet wird, wird das SiC-Substrat geschliffen, um eine gewünschte Schichtdicke von zum Beispiel 100 µm oder mehr und 300 µm oder weniger aufzuweisen. Anschließend, nachdem Ni oder Ti auf der unteren Fläche des SiC-Substrats aufgebracht wurde, wird Ni oder Ti einer Wärmebehandlung bei einer Temperatur von 800 °C oder mehr und 1000 °C oder weniger unterzogen, um in ein Silizid umgewandelt zu werden. Infolgedessen wird ein Kontakt mit niedrigem Widerstand erhalten. Schließlich wird ein Material (zum Beispiel Ni, Au, oder dergleichen in einem Fall eines Lötverbindens), welches für ein Base-Bonding erforderlich ist, auf Ni oder Ti aufgebracht.
  • Die Querschnittsstruktur des in 3 veranschaulichten MOSFET 101 ist in einer Draufsicht in eine Vorrichtungsregion 11, eine Unter-Gate-Wannenkontaktregion 12, und eine Gate-Pad-Region 13 unterteilt. Eine Region, in welcher das Gate-Pad 2 ausgebildet ist, wird als Gate-Pad-Region 13 bezeichnet. In einer Region, in welcher die Source-Elektrode 1 ausgebildet ist, ist eine Region neben der Gate-Pad-Region 13 als die Unter-Gate-Wannenkontaktregion 12 definiert, und die anderen Regionen sind als die Vorrichtungsregion 11 definiert.
  • Auf einer Oberflächenschicht der Drift-Schicht 22 ist eine p-Typ Wannenregion 23 in der Vorrichtungsregion 11 bereitgestellt, und eine zweite Wannenregion 26 ist in der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 bereitgestellt. Die zweite Wannenregion 26 umfasst eine p-Typ Wannenkörperregion 26L, welche auf der Oberflächenschicht der Drift-Schicht 22 in der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 ausgebildet ist, und eine P+-Typ Wannenkontaktregion 26H, welche auf einer Oberflächenschicht der Wannenkörperregion 26L auf der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 ausgebildet ist. Die Wannenkontaktregion 26H wird auch als Wannenkontaktregion mit geringem Widerstand bezeichnet.
  • Eine n-Typ Source-Region 24 ist auf einer Oberflächenschicht der ersten Wannenregion 23 bereitgestellt. Ferner ist eine N+-Typ Wannenkontaktregion 25 bereitgestellt, welche die Source-Region 24 von einer Fläche der Source-Region 24 durchdringt und die erste Wannenregion 23 erreicht.
  • Einen Gate-Isolierschicht 31 ist auf der ersten Wannenregion 23 und ihrer Peripherie und auf einem Endabschnitt in der Nähe der Vorrichtungsregion 11 der zweiten Wannenregion 26 bereitgestellt. Wie in 3 veranschaulicht, kann die Gate-Isolierschicht 31 auf der Drift-Schicht 22 zwischen der ersten Wannenregion 23 und der zweiten Wannenregion 26 bereitgestellt sein. Ferner kann die Gate-Isolierschicht 31 auf der Source-Region 24 bereitgestellt sein. Die Gate-Isolierschicht 31 ist zum Beispiel mittels eines thermischen Oxidationsverfahrens oder eines Beschichtungsverfahrens ausgebildet. Das thermische Oxidationsverfahren wird in einer Gasatmosphäre eines Oxidationssystems wie einer feuchten Atmosphäre, einer Sauerstoff- (O2) Atmosphäre, oder einer Stickstoff- (NO oder N2O) Atmosphäre ausgeführt. Das Beschichtungsverfahren kann unter Verwendung eines Materials mit einer hohen Dielektrizitätskonstante ausgeführt wird, welches „high-K Material“ genannt wird.
  • Die Feldisolierschicht 32 ist in einer Region einer oberen Fläche der zweiten Wannenregion 26 bereitgestellt, in welcher die Gate-Isolierschicht 31 nicht bereitgestellt ist. Die Feldisolierschicht 32 ist in der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 bereitgestellt. Die Feldisolierschicht 32 ist dicker als die Gate-Isolierschicht 31. Ähnlich der Gate-Isolierschicht 31 wird die Feldisolierschicht 32 zum Beispiel durch ein thermisches Oxidationsverfahren oder ein Beschichtungsverfahren ausgebildet. Die Feldisolierschicht 32 wird zum Beispiel aus Tetraethylorthosilikat (TEOS) ausgebildet.
  • Eine Gate-Elektrode 33 ist auf der Gate-Isolierschicht 31 und der Feldisolierschicht 32 bereitgestellt. Eine Oberflächenschicht der ersten Wannenregion 23, welche zwischen der Source-Region 24 und der Drift-Schicht 22 eingefasst ist, ist eine Kanalregion. Die Gate-Elektrode 33 weist einen Abschnitt auf, welcher auf der Kanalregion angeordnet ist, wobei die Gate-Isolierschicht 31 dazwischen eingefügt ist. Die Gate-Elektrode 33 ist zum Beispiel durch eine Schichtausbildung mittels eines CVD-Verfahrens und einer Strukturierung unter Verwendung einer Photolithographietechnik ausgebildet. Für die Schichtausbildung wird zum Beispiel ein polykristallines Siliziummaterial verwendet. Das verwendete polykristalline Silizium weist vorzugsweise einen geringen Widerstand durch Enthalten eines P Atoms oder eines B Atoms auf. Störstellen wie P oder B können während der Ausbildung der polykristallinen Siliziumschicht eingebracht werden, oder sie können durch ein lonenimplantationsverfahren oder dergleichen nach dem Ausbilden der Schicht eingebracht werden. Die Gate-Elektrode 33 kann eine Multiregionschicht, welche aus polykristallinem Silizium und Metall ausgebildet ist, eine Multiregionschicht, welche aus polykristallinem Silizium und Metallsilizid, oder eine Metallschicht sein. Eine äußerste periphere Endfläche der Gate-Elektrode 33 ist vorzugsweise nicht auf der Gate-Isolierschicht 31, sondern auf der Feldisolierschicht 32 angeordnet. Auf diese Weise ist es möglich, eine Qualitätsverschlechterung aufgrund eines Ätzens der Gate-Isolierschicht 31 in der Nähe der äußersten peripheren Endfläche der Gate-Elektrode 33 durch ein Überätzen bei einer Trockenätzprozessierung zum Strukturieren der Gate-Elektrode 33 zu verhindern.
  • Auf der Feldisolierschicht 32 ist eine Ätzstoppschicht 51 zusätzlich zur Gate-Elektrode 33 bereitgestellt. Eine Zwischenschichtisolierschicht 34 ist auf der Gate-Elektrode 33 und der Ätzstoppschicht 51 bereitgestellt, sodass diese überdeckt sind. In der Vorrichtungsregion 11 ist ein Source-Kontaktloch HS auf der Zwischenschichtisolierschicht 34 ausgebildet. Das Source-Kontaktloch HS überlappt einen Öffnungsabschnitt der Gate-Isolierschicht 31 und befindet sich auf der Source-Region 24 und der Wannenkontaktregion 25. Dadurch steht die Source-Elektrode 1 durch das Source-Kontaktloch HS in Kontakt mit der Source-Region 24 und der Wannenkontaktregion 25. In der Unter-Gate-Wannenkontaktregion 12 ist ein Wannenkontaktloch HW1 (erstes Wannenkontaktloch) auf der Zwischenschichtisolierschicht 34 ausgebildet. Das Wannenkontaktloch HW1 durchdringt die Feldisolierschicht 32 und erreicht die Wannenkontaktregion 26H. Daher steht die Source-Elektrode 1 durch das Wannenkontaktloch HW1 in Kontakt mit der Wannenkontaktregion 26H. In der Gate-Pad-Region 13 ist ein Gate-Kontaktloch HG auf der Zwischenschichtisolierschicht 34 ausgebildet. Das Gate-Pad 2 steht durch das Gate-Kontaktloch HG in Kontakt mit der Gate-Elektrode 33. Die Zwischenschichtisolierschicht 34 ist zum Beispiel aus einer Oxid- oder aus einer Siliziumdioxidschicht ausgebildet. Die Zwischenschichtisolierschicht 34 ist durch ein Beschichtungsverfahren wie einem CVD-Verfahren ausgebildet. Das Kontaktloch ist unter Verwendung einer Photolithographietechnik und einer Trockenätztechnik ausgebildet.
  • Die Feldisolierschicht 32 und die Zwischenschichtisolierschicht 34 sind ausreichend dicker als die Gate-Isolierschicht 31, und selbst eine einzelne Schicht weist eine ausreichende Schichtdicke auf, die ausreicht, um eine Isolationstoleranz gegenüber einem elektrischen Feld aufzuweisen, das zum Zeitpunkt einer Sperrvorspannung in einem DC-Betrieb und einem hohen dV/dt- (AC) Betrieb in einer Region unter dem Gate-Pad anliegt. Die Feldisolierschicht 32 und die Zwischenschichtisolierschicht 34 weisen wünschenswerterweise eine hohe Isolationseigenschaft von zum Beispiel 8 MV/cm oder mehr und 10 MV/cm oder weniger wie eine TEOS-Oxidschicht auf, und sie können derart aufgebracht sein, dass sie eine Dicke von 0,8 µm oder mehr mittels CVD aufweisen.
  • Das Gate-Pad 2 ist mit der Gate-Elektrode 33 durch das Gate-Kontaktloch HG der Zwischenschichtisolierschicht 34 verbunden. In dem Gate-Kontaktloch HG der Zwischenschichtisolierschicht 34 ist eine Schnittstelle zwischen der Gate-Elektrode 33 und dem Gate-Pad 2 vorzugsweise in ein Silizid umgewandelt. Zusätzlich zum Gate-Pad 2 kann ein Gate-Verdrahtungsabschnitt 11w bereitgestellt sein, welcher sich vom Gate-Pad 2 erstreckt. Der Gate-Verdrahtungsabschnitt 11w ist mit der Gate-Elektrode 33 durch das Gate-Kontaktloch HG der Zwischenschichtisolierschicht 34 verbunden. Der Gate-Verdrahtungsabschnitt 11w kann die Source-Elektrode 1 in einem ebenen Layout umgeben. Das Gate-Pad 2 und der Gate-Verdrahtungsabschnitt 11w sind mit der Gate-Elektrode 33 einer Elementarzelle verbunden, sodass eine Gate-Spannung, welche von einer externen Steuerschaltung bereitgestellt wird, an die Gate-Elektrode 33 angelegt wird. Der Gate-Verdrahtungsabschnitt 11w ist aus dotiertem PolySi oder dergleichen ausgebildet.
  • Die Source-Elektrode 1 ist mit der Source-Region 24 und der Wannenkontaktregion 25 durch das Source-Kontaktloch HS verbunden. Ferner ist die Source-Elektrode 1 mit der zweiten Wannenregion 26 durch das Wannenkontaktloch HW1 verbunden. Die Source-Elektrode 1 ist typischerweise in einem mittleren Abschnitt in einem ebenen Layout angeordnet. Die Source-Elektrode 1 weist eine ohmsche Elektrode auf. Die ohmsche Elektrode steht in Kontakt mit der Source-Region 24 und der Wannenkontaktregion 25 in dem Source-Kontaktloch HS, und sie steht in Kontakt mit der zweiten Wannenregion 26 in dem Wannenkontaktloch HW1.
  • In der Gate-Pad-Region 13 ist die Ätzstoppschicht 51 wenigstens in einer Teilregion zwischen der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 bereitgestellt. Die Ätzstoppschicht 51 ist aus einem Material wie Polysilizium oder Siliziumnitrid (SiN) ausgebildet, welches eine höhere Selektivität (nachfolgend als „Ätzselektivität“ bezeichnet) in Bezug auf ein Ätzen der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 aufweist. Die Ätzselektivität wird erhalten durch Dividieren einer Ätzrate der Zwischenschichtisolierschicht 34 oder der Feldisolierschicht 32 durch eine Ätzrate der Ätzstoppschicht 51 in einem Fall, in dem die Zwischenschichtisolierschicht 34 oder die Feldisolierschicht 32 als zu ätzende Schicht verwendet wird und in dem die Ätzstoppschicht 51 als Maske verwendet wird. Die Ätzselektivität entspricht vorzugsweise wenigstens 5,0 oder mehr. In einem Ätzprozess der Zwischenschichtisolierschicht 34 oder der Feldisolierschicht 32 ist die Schichtdicke der Ätzstoppschicht 51 wünschenswerterweise gleich oder größer als die {(Schichtdicke der Zwischenschichtisolierschicht 34 oder der Feldisolierschicht 32) / die Ätzselektivität}. Wenn die Ätzselektivität gering ist, ist es erforderlich, die Schichtdicke der Ätzstoppschicht 51 zu erhöhen. Infolgedessen nimmt eine Stufe zwischen einer oberen Fläche der Gate-Elektrode 33, welche zum Gate-Kontaktloch HG freiliegt und einer oberen Fläche der Zwischenschichtisolierschicht 34 zu, und es wird schwierig, das Gate-Pad 2 in das Gate-Kontaktloch HG einzubetten.
  • Die Ätzstoppschicht 51 ist in einer Region bereitgestellt, welche den Punkt P aufweist, der am weitesten von der Unter-Gate-Wannenkontaktregion 12 entfernt ist, mit anderen Worten das Kontaktloch HW1 in der Gate-Pad-Region 13. Durch Bereitstellen der Ätzstoppschicht 51 ist es selbst in einem Fall, in dem ein Defekt wie ein Erzeugen eines Fremdmaterials in einem Herstellungsprozess des MOSFET 101 und in dem die Zwischenschichtisolierschicht 34 und/oder die Feldisolierschicht 32 einen Defekt aufweist, möglich, eine isolierende Schicht mit einer Schichtdicke zu belassen, die ausreichend ist, um einer hohen dV/dt standzuhalten, und es ist möglich, ein Auftreten eines dielektrischen Durchschlags zu unterbinden, wenn eine hohe dV/dt anliegt. Ein Grund für das Vorstehende wird nachfolgend beschrieben.
  • <A-2. Ätzstoppschicht>
  • 4 veranschaulicht ein Simulationsergebnis einer Potentialverteilung, welche erzeugt wird, wenn eine hohe dV/dt an der Gate-Pad-Region 13 des MOSFET 101 der ersten Struktur anliegt. Ferner veranschaulicht 5 ein Simulationsergebnis einer Potentialverteilung, welche erzeugt wird, wenn eine hohe dV/dt in der Gate-Pad-Region 13 des MOSFET 101 einer zweiten Struktur anliegt. Wenn eine dV/dt Anwendungsbedingung 10 kV/µs entspricht und die Größe der Gate-Pad-Region 13 ungefähr 1000 µm im Quadrat entspricht, entspricht ein Maximalwert eines in der Gate-Pad-Region 13 erzeugten Potentials 200 V oder mehr und 300 V oder weniger, was im Allgemeinen größer ist als eine Gate-Betriebsspannung von ungefähr 15 V. Zudem ist ein Ort, an dem ein Potential am höchsten wird, der Punkt P in der Gate-Pad-Region 13, welcher am weitesten von der Unter-Gate-Wannenkontaktregion 12 entfernt ist. Daher ist es effektiv, dass die Ätzstoppschicht 51 an einem Ort bereitgestellt wird, an dem ein Potential hoch wird, welcher den Punkt P beinhaltet.
  • Wenn die Ätzstoppschicht 51 nichtleitend ist wie ein Siliziumnitrid (SiN), kann der dielektrische Durchschlag zum Zeitpunkt des Anliegens einer hohen dV/dt unterbunden werden, solange kein Defekt an Stellen auftritt, die einander in einer Draufsicht überlappen auf der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34, die in separaten Schritten ausgebildet werden.
  • Die Ätzstoppschicht 51 allein kann eine ausreichende Schichtdicke aufweisen, um einen Isolationswiderstand gegenüber einem elektrischen Feld zum Zeitpunkt einer anliegenden Sperrvorspannung bei einem hohen dV/dt (AC) Betrieb aufzuweisen.
  • Es sei darauf hingewiesen, dass die Ätzstoppschicht 51 leitend sein kann. In der Gate-Pad-Region 13 weist eine aus der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 vorzugsweise eine Schichtdicke auf, welche ausreichend größer ist als jene der anderen und der Gate-Isolierschicht.
  • 6 veranschaulicht eine Querschnittskonfiguration eines MOSFET 100 ohne eine Ätzstoppschicht als ein Vergleichsbeispiel. Der MOSFET 100 weist die gleiche Konfiguration wie der MOSFET 101 auf, mit der Ausnahme, dass die Ätzstoppschicht 51 nicht bereitgestellt ist. Unter der Gate-Pad-Region 13 bewegt sich zum Zeitpunkt der Sperrvorspannung ein Loch 28 von der p-Typ Wannenkörperregion 26L zur P+-Typ Wannenkontaktregion 26H, und ein Elektron 29 bewegt sich von einer Schnittstelle mit der Wannen 26L der n-Typ Drift-Schicht 22 nach unten. Anschließend fließt in der Wannenkontaktregion 26H ein Verschiebungsstrom von der Gate-Pad-Region 13 in Richtung der Unter-Gate-Wannenkontaktregion 12, sodass ein PN-Übergangsabschnitt zwischen der zweiten Wannenregion 26 und der Drift-Schicht 22 verarmt wird, und die Stehspannung aufrechterhalten bleibt. Während eines Hochgeschwindigkeitsbetriebs (Anwenden einer hohen dV/dt) jedoch, der für eine Siliziumkarbid-Halbleitervorrichtung erforderlich ist, liegt eine Spannung an, bevor der PN-Übergang vollständig verarmt ist. Aus diesem Grund liegt an der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 ein hohes elektrisches Feld an. 6 veranschaulicht einen Zustand, in dem ein Defekt auf der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 in einer Region 64 auftritt, und die isolierende Schicht dünn wird. Wenn das hohe elektrische Feld an einem solchen Ort anliegt, tritt ein dielektrischer Durchschlag auf.
  • <A-3. Herstellungsprozess>
  • Die 7 bis 12 sind Querschnittsansichten, welche einen Herstellungsprozess des MOSFET 101 veranschaulichen. Nachfolgend wird der Herstellungsprozess des MOSFET 101 mit Bezug zu den 7 bis 12 beschrieben. Zunächst wird die n-Typ Drift-Schicht 22 auf einem SiC-Substrat 21 mittels eines epitaktischen Wachstums ausgebildet. Für das epitaktische Wachstum wird zum Beispiel ein chemisches Gasphasenabscheidungs- (CVD) Verfahren verwendet.
  • Anschließend wird die p-Typ erste Wannenregion 23 auf einer Oberflächenschicht der Drift-Schicht 22 in der Vorrichtungsregion 11 ausgebildet, und die p-Typ Wannenkörperregion 26L wird auf einer Oberflächenschicht der Drift-Schicht 22 in der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 ausgebildet. Ferner werden die n-Typ Source-Region 24 und die N+-Typ Wannenkontaktregion 25 auf einer Oberflächenschicht der ersten Wannenregion 23 ausgebildet, und die P+-Typ Wannenkontaktregion 26H wird auf einer Oberflächenschicht der Wannenkörperregion 26L ausgebildet.
  • Die erste Wannenregion 23, die Source-Region 24, die Wannenkontaktregion 25, die Wannenkörperregion 26L, und die Wannenkontaktregion 26H werden durch Ausführen einer selektiven lonenimplantation unter Verwendung einer Implantationsmaske (nicht veranschaulicht) für eine notwendige Anzahl von Malen ausgebildet. Als die Implantationsmaske wird zum Beispiel ein Resist oder eine Oxidschichtmaske verwendet. Zum Zeitpunkt der lonenimplantation muss das Halbleitersubstrat nicht aktiv erwärmt werden, oder es kann auf ungefähr 200 °C oder mehr und 800 °C oder weniger erwärmt werden. Als ein für die Implantation verwendetes Ion ist Aluminium (AI) oder Bor (B) für das Vermitteln des p-Typ geeignet, und Stickstoff (N) oder Phosphor (P) ist für das Vermitteln des n-Typs geeignet. Auf die vorstehende Weise wird die in 7 veranschaulichte Querschnittsstruktur erhalten.
  • Als Nächstes wird die Feldisolierschicht 32 in der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 ausgebildet. Die Feldisolierschicht 32 wird zum Beispiel auf einer gesamten Fläche einer Halbleiterschicht ausgebildet, und anschließend strukturiert, sodass sie nur in einer gewünschten Region verbleibt. Nach dem Vorstehenden wird die Gate-Isolierschicht 31 auf einer oberen Fläche der Halbleiterschicht ausgebildet, auf welcher die Feldisolierschicht 32 nicht ausgebildet ist. Auf die vorstehende Weise wird die in 8 veranschaulichte Querschnittsstruktur erhalten.
  • Nach dem Vorstehenden wird die Gate-Elektrode 33 in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 ausgebildet, und es wird eine Strukturierung ausgeführt. Auf die vorstehende Weise wird die in 9 veranschaulichte Querschnittsstruktur erhalten.
  • Als Nächstes wird die Ätzstoppschicht 51 in der Gate-Pad-Region 13 ausgebildet, und es wird eine Strukturierung ausgeführt. Die Ätzstoppschicht 51 wird in Kontakt stehend mit einem Endabschnitt der Gate-Elektrode 33 ausgebildet, welche in der Gate-Pad-Region 13 auf der gegenüberliegenden Seite der Unter-Gate-Wannenkontaktregion 12 ausgebildet ist. Darüber hinaus wird die Zwischenschichtisolierschicht 34 in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 ausgebildet, und es wird eine Strukturierung ausgeführt. Auf diese Weise wird die Ätzstoppschicht 51 zwischen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 in der Gate-Pad-Region 13 eingefasst. Auf die vorstehende Weise wird die in 10 veranschaulichte Querschnittsstruktur erhalten.
  • Nach dem Vorstehenden wird in der Vorrichtungsregion 11 das Source-Kontaktloch HS ausgebildet, welches die Zwischenschichtisolierschicht 34 und die Gate-Isolierschicht 31 durchdringt und die Source-Region 24 und die Wannenkontaktregion 25 erreicht. Ferner wird in der Unter-Gate-Wannenkontaktregion 12 das Wannenkontaktloch HW1 ausgebildet, welches die Zwischenschichtisolierschicht 34 und die Feldisolierschicht 32 durchdringt und die Wannenkontaktregion 26H erreicht. Ferner wird in der Gate-Pad-Region 13 das Gate-Kontaktloch HG ausgebildet, welches die Zwischenschichtisolierschicht 34 durchdringt und die Gate-Elektrode 33 erreicht. Nach dem Vorstehenden wird die Source-Elektrode 1 als eine Oberflächenelektrode in der Vorrichtungsregion 11 und der Unter-Gate-Wannenkontaktregion 12 ausgebildet, und das Gate-Pad 2 wird in der Gate-Pad-Region 13 ausgebildet. Die Source-Elektrode 1 steht durch das Source-Kontaktloch HS in Kontakt mit der Source-Region 24 und der Wannenkontaktregion 25, und steht durch das Wannenkontaktloch HW1 in Kontakt mit der Wannenkontaktregion 26H. Das Gate-Pad 2 steht durch das Gate-Kontaktloch HG in Kontakt mit der Gate-Elektrode 33. Auf die vorstehende Weise wird die in 11 veranschaulichte Querschnittsstruktur erhalten.
  • Als Nächstes wird eine Schutzschicht 41 wie Polyimid auf einer Oberflächenelektrode ausgebildet. Ferner wird eine Drain-Elektrode 7 als eine Rückseitenelektrode auf der Seite der rückwärtigen Fläche des SiC-Substrats 21 ausgebildet. Auf diese Weise wird der MOSFET 101, welcher die in 12 veranschaulichte Querschnittsstruktur aufweist, vervollständigt.
  • <A-4. Variation>
  • 13 ist eine Querschnittsansicht eines MOSFET 101A gemäß einer Variation der ersten bevorzugten Ausführungsform. Eine Draufsicht des MOSFET 101A ist wie in 1 oder 2 veranschaulicht. 13 veranschaulicht eine Querschnittskonfiguration, welche entlang der Linie A-A in 1 oder der Linie B-B in 2 entnommen ist.
  • Der MOSFET 101A weicht von dem MOSFET 101 dahingehend ab, dass eine Ätzstoppschicht 51A anstelle der Ätzstoppschicht 51 bereitgestellt ist. Die Ätzstoppschicht 51A ist aus einem Polysilizium mit geringem Widerstand ausgebildet, welches das gleiche Material wie das der Gate-Elektrode 33 ist. Dadurch kann die Ätzstoppschicht 51A gleichzeitig mit einem Herstellungsprozess der Gate-Elektrode 33 ausgebildet werden.
  • <A-5. Effekt>
  • Der MOSFET 101 der ersten bevorzugten Ausführungsform ist in einer Draufsicht in eine Vielzahl von Regionen unterteilt umfassend die Vorrichtungsregion 11, in welcher ein Schaltelement ausgebildet ist, die Gate-Pad-Region 13, in welcher das Gate-Pad 2 ausgebildet ist, und die Unter-Gate-Wannenkontaktregion 12 zwischen der Vorrichtungsregion 11 und der Gate-Pad-Region 13. Der MOSFET 101 weist eine Halbleiterschicht auf, welche aus Siliziumkarbid ausgebildet ist. Die Halbleiterschicht weist die n-Typ Drift-Schicht 22 und die zweite Wannenregion 26 auf, welche auf einer Oberflächenschicht der Drift-Schicht 22 über der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 ausgebildet ist. Der MOSFET 101 umfasst die Feldisolierschicht 32, welche auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region 13 ausgebildet ist, die Gate-Elektrode 33 und die Ätzstoppschicht 51, welche auf der Feldisolierschicht 32 in der Gate-Pad-Region 13 ausgebildet sind, die Zwischenschichtisolierschicht 34, welche auf der Gate-Elektrode 33 und auf der Ätzstoppschicht 51 ausgebildet ist, die Source-Elektrode 1, welche eine Oberflächenelektrode ist, die auf der Zwischenschichtisolierschicht 34 in der Unter-Gate-Wannenkontaktregion 12 ausgebildet ist und in Kontakt mit der zweiten Wannenregion 26 steht durch das Wannenkontaktloch HW1, welches die Feldisolierschicht 32 und die Zwischenschichtisolierschicht 34 durchdringt, und das Gate-Pad 2, welches auf der Zwischenschichtisolierschicht 34 in der Gate-Pad-Region 13 ausgebildet ist und in Kontakt mit der Gate-Elektrode 33 steht durch das Gate-Kontaktloch HG, welches die Zwischenschichtisolierschicht 34 durchdringt. Die Ätzstoppschicht 51 ist aus einem Material mit einer Selektivität von 5,0 oder mehr in Bezug auf das Ätzen der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 ausgebildet, und sie ist an einer Position, die am weitesten vom Wannenkontaktloch HW1 der Unter-Gate-Wannenkontaktregion 12 entfernt ist, wenigstens in der Gate-Pad-Region 13 bereitgestellt. Durch die vorstehende Konfiguration kann selbst wenn ein Defekt in der Feldisolierschicht 32 und/oder der Zwischenschichtisolierschicht 34 in einer Region auftritt, in der ein höchstes elektrisches Feld anliegt, eine Isolationsleistung durch Ätzstoppschicht 51 aufrechterhalten werden. Infolgedessen kann ein dielektrischer Durchschlag zum Zeitpunkt des Anliegens einer hohen dV/dt unterdrückt werden.
  • Ferner ist in dem MOSFET 101A der ersten bevorzugten Ausführungsform die Ätzstoppschicht 51A aus dem gleichen Material wie das der Gate-Elektrode 33 ausgebildet. Dadurch kann die Ätzstoppschicht 51A gleichzeitig mit der Gate-Elektrode 33 ausgebildet werden.
  • In einem Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung der ersten bevorzugten Ausführungsform umfasst das Verfahren ein Ausbilden der Drift-Schicht 22, welche aus einem n-Typ Siliziumkarbid ausgebildet ist, ein Ausbilden der zweiten Wannenregion 26 auf einer Oberflächenschicht der Drift-Schicht 22 über der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12, ein Ausbilden der Feldisolierschicht 32 auf der Drift-Schicht 22 und der zweiten Wannenregion 26 in der Gate-Pad-Region 13, ein Ausbilden der Gate-Elektrode 33 und der Ätzstoppschicht 51 auf der Feldisolierschicht 32 in der Gate-Pad-Region 13, ein Ausbilden der Zwischenschichtisolierschicht 34 auf der Gate-Elektrode 33 und der Ätzstoppschicht 51, ein Ausbilden der Source-Elektrode 1, welche eine Oberflächenelektrode auf der Zwischenschichtisolierschicht 34 in der Unter-Gate-Wannenkontaktregion 12 ist, wobei die Source-Elektrode 1 in Kontakt mit der zweiten Wannenregion 26 durch das Wannenkontaktloch HW1 steht, welches die Feldisolierschicht 32 und die Zwischenschichtisolierschicht 34 durchdringt, und ein Ausbilden des Gate-Pads 2 auf der Zwischenschichtisolierschicht 34 in der Gate-Pad-Region 13, wobei das Gate-Pad 2 in Kontakt mit der Gate-Elektrode 33 durch das Gate-Kontaktloch HG steht, welches die Zwischenschichtisolierschicht 34 durchdringt. Die Ätzstoppschicht 51 ist aus einem Material mit einer Selektivität von 5,0 oder mehr in Bezug auf das Ätzen der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 ausgebildet, und sie ist an einer Position, die am weitesten vom Wannenkontaktloch HW1 in der Unter-Gate-Wannenkontaktregion 12 entfernt ist, wenigstens in der Gate-Pad-Region 13 ausgebildet. Daher kann, gemäß dem Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung der ersten Ausführungsform selbst wenn ein Defekt in der Feldisolierschicht 32 und/oder der Zwischenschichtisolierschicht 34 in einer Region der Siliziumkarbid-Halbleitervorrichtung erzeugt wird, wo ein höchstes elektrisches Feld anliegt, eine Isolationsleistung durch die Ätzstoppschicht 51 aufrechterhalten werden. Infolgedessen kann ein dielektrischer Durchschlag zum Zeitpunkt des Anliegens einer hohen dV/dt unterdrückt werden.
  • <B. Zweite bevorzugte Ausführungsform>
  • <B-1. Konfiguration>
  • 14 ist eine Draufsicht einer ersten Struktur eines MOSFET 102, welcher eine Siliziumkarbid-Halbleitervorrichtung ist, gemäß einer zweiten bevorzugten Ausführungsform. 15 ist eine Draufsicht einer zweiten Struktur des MOSFET 102. 16 ist eine Querschnittsansicht des MOSFET 102, welche entlang der Linie C-C in 14 oder der Linie D-D in 15 entnommen ist. In den 14 und 15 gibt die gestrichelte Linie 3 die Position des Wannenkontaktlochs HW1 an, und die gestrichelte Linie 4 gibt die Position des Gate-Kontaktlochs HG an. Ferner gibt ein Punkt P einen Punkt in der Gate-Pad-Region 13 an, welcher am weitesten entfernt von einer Unter-Gate-Wannenkontaktregion 12 ist, mit anderen Worten, dem Wannenkontaktloch HW1.
  • Wie in 16 veranschaulicht, weicht der MOSFET 102 von dem MOSFET 101 dahingehend ab, dass eine Ätzstoppschicht 52 anstelle der Ätzstoppschicht 51 bereitgestellt ist. Die Ätzstoppschicht 52 ist aus einem Polysilizium mit geringem Widerstand ähnlich der Ätzstoppschicht 51A der ersten Variation der ersten bevorzugten Ausführungsform ausgebildet. Die Ätzstoppschicht 52 ist jedoch durch die Zwischenschichtisolierschicht 34 von der Gate-Elektrode 33 getrennt. Die Zwischenschichtisolierschicht 34, welche zwischen der Ätzstoppschicht 52 und der Gate-Elektrode 33 vorliegt, wird auch als Trennregion 60 bezeichnet.
  • Das Gate-Kontaktloch HG ist entlang wenigstens eines Teils der äußeren Peripherie des Gate-Pads 2 in der Gate-Pad-Region 13 bereitgestellt. Das Wannenkontaktloch HW1 ist entlang der äußeren Peripherie des Gate-Pads 2 in der Unter-Gate-Wannenkontaktregion 12 bereitgestellt. Die Unter-Gate-Wannenkontaktregion 12 ist wenigstens in einer Region der Unter-Gate-Wannenkontaktregion 12 bereitgestellt, welche dem Gate-Kontaktloch HG zugewandt ist. Die Trennregion 60 zwischen der Ätzstoppschicht 52 und der Gate-Elektrode 33 ist in der Nähe des Gate-Kontaktlochs HG angeordnet. In den 14 und 15 gibt eine durchgezogene Linie D3 die Position der Trennregion 60 an. Durch das Bereitstellen der Trennregion 60 zwischen der Ätzstoppschicht 52 und der Gate-Elektrode 33, kann ein dielektrischer Durchschlag selbst dann unterbunden werden, wenn die Zwischenschichtisolierschicht 34 einen Defekt aufweist.
  • Die Ätzstoppschicht 52 ist vorzugsweise nichtleitend. Jedoch kann selbst, wenn die Ätzstoppschicht 52 leitend ist ein dielektrischer Durchschlag unterbunden werden, indem eine aus der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 hinsichtlich einer Schichtdicke ausreichend größer ausgebildet ist als die andere oder als die Gate-Isolierschicht unter der Gate-Pad-Region 13.
  • In dem Beispiel von 14 ist das Gate-Kontaktloch HG entlang drei von vier Seiten der rechteckigen Gate-Pad-Region 13 bereitgestellt. Ferner ist in dem Beispiel von 15 das Gate-Kontaktloch HG entlang zwei von vier Seiten der rechteckigen Gate-Pad-Region 13 bereitgestellt. Wie in den 4 und 5 veranschaulicht, ist ein Potential, welches in der Gate-Pad-Region 13 erzeugt wird, wenn eine hohe dV/dt anliegt, an einer Position näher an der Unter-Gate-Wannenkontaktregion 12 geringer. In Anbetracht des Vorstehenden ist das Gate-Kontaktloch HG in der Nähe der äußeren Peripherie des Gate-Pads 2 angeordnet, das Wannenkontaktloch HW1 ist in der Nähe des Gate-Kontaktlochs HG angeordnet, und die Trennregion 60 zwischen der Ätzstoppschicht 52 und der Gate-Elektrode 33 ist in der Nähe des Gate-Kontaktlochs HG angeordnet. Auf diese Weise ist, selbst wenn ein Defekt in der Feldisolierschicht 32 und/oder der Zwischenschichtisolierschicht 34 in der Trennregion 60 auftritt, ein Potential, welches erzeugt wird, wenn eine hohe dV/dt anliegt, in der Trennregion 60 gering. Aus diesem Grund kann ein dielektrischer Durchschlag selbst bei einer hohen dV/dt unterbunden werden. Um einen dielektrischen Durchschlag in der Trennregion 60 selbst dann zu unterbinden, wenn ein Defekt in der Feldisolierschicht 32 und/oder der Zwischenschichtisolierschicht 34 auftritt, ist die Breite der Trennregion 60 wünschenswerterweise gleich oder größer als eine Dicke der Zwischenschichtisolierschicht 34.
  • Es ist nicht erforderlich, dass die Trennregion 60 auf einer Seite in der Gate-Pad-Region 13 angeordnet ist, auf der das Gate-Kontaktloch HG nicht unter Randseiten der Gate-Pad-Region 13 angeordnet ist, und sie ist wünschenswerterweise derart angeordnet, dass sie zum Beispiel eine Grenze zwischen der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 überlappt. Auf diese Weise ist es, selbst wenn ein Defekt in der Feldisolierschicht 32 und/oder der Zwischenschichtisolierschicht 34 auftritt, möglich, einen dielektrischen Durchschlag zwischen Oberflächenelektroden, das heißt, zwischen der Source-Elektrode 1 und dem Gate-Pad 2, zu unterbinden.
  • <B-2. Variation>
  • 17 ist eine Querschnittsansicht eines MOSFET 102A gemäß einer Variation der zweiten bevorzugten Ausführungsform. Eine Draufsicht des MOSFET 102A ist wie in 14 oder 15 veranschaulicht. 17 veranschaulicht eine Querschnittskonfiguration, welche entlang der Linie C-C in 14 oder der Linie D-D in 15 entnommen ist.
  • Der MOSFET 102A weicht von dem MOSFET 102 dahingehend ab, dass eine Ätzstoppschicht 52A anstelle der Ätzstoppschicht 52 bereitgestellt ist. Die Ätzstoppschicht 52A weicht von der Ätzstoppschicht 52 dahingehend ab, dass die Ätzstoppschicht 52A durch die Zwischenschichtisolierschicht 34 in eine Vielzahl von Regionen 52A1, 52A2, 52A3, und 52A4 unterteilt ist. Mit anderen Worten ist die Ätzstoppschicht 52A in eine Vielzahl von Regionen 52A1, 52A2, 52A3, und 52A4 durch eine Trennregion 65 unterteilt, welche sich aus der Zwischenschichtisolierschicht 34 zusammensetzt.
  • Ein Vorteil, dass die Ätzstoppschicht 52A in eine Vielzahl von Regionen 52A1, 52A2, 52A3, und 52A4 unterteilt ist, wird nachfolgend beschrieben.
  • 18 ist eine Querschnittsansicht des MOSFET 102A, welche einen Zustand veranschaulicht, in dem jeweils Defekte 61 und 62 auf der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 erzeugt sind. 19 ist eine Draufsicht, welche die Ätzstoppschicht 52A und die Zwischenschichtisolierschicht 34 des MOSFET 102A veranschaulicht, die in 18 veranschaulicht sind. 20 ist eine Querschnittsansicht des MOSFET 102, welche einen Zustand veranschaulicht, in dem jeweils Defekte 61 und 62 auf der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 erzeugt sind. 21 ist eine Draufsicht, welche die Ätzstoppschicht 52 und die Zwischenschichtisolierschicht 34 des MOSFET 102 veranschaulicht, die in 20 veranschaulicht sind. Wie in den 20 und 21 veranschaulicht, kann, wenn die Defekte 61 und 62 gleichzeitig in der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 erzeugt sind, ein dielektrischer Durchschlag in den Defekten 61 und 62 auftreten, wenn eine hohe dV/dt in dem MOSFET 102 anliegt.
  • Demgegenüber sind in dem MOSFET 102A, wie in den 18 und 19 veranschaulicht, die Region 52A2 der Ätzstoppschicht 52A direkt unterhalb des Defekts 61 und die Region 52A1 der Ätzstoppschicht 52A direkt oberhalb des Defekts 62 durch die Zwischenschichtisolierschicht 34 separiert. Daher wird der dielektrische Durchschlag, welcher durch die Defekte 61 und 62 verursacht wird, wenn eine hohe dV/dt anliegt, unterdrückt. Wie oben beschrieben, wird in dem MOSFET 102A ein dielektrischer Durchschlag bei einer hohen dV/dt unterbunden, solange der Defekt gleichzeitig in Regionen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 erzeugt wird, welche mit derselben Region der Ätzstoppschicht 52A korrespondieren.
  • <B-3. Effekt>
  • In dem MOSFET 102 der zweiten bevorzugten Ausführungsform ist die Ätzstoppschicht 52 durch die Zwischenschichtisolierschicht 34 von der Gate-Elektrode 33 getrennt. Daher kann selbst, wenn die Zwischenschichtisolierschicht 34 einen Defekt aufweist, ein dielektrischer Durchschlag unterbunden werden.
  • In dem MOSFET 102A der zweiten bevorzugten Ausführungsform ist die Ätzstoppschicht 52A durch eine isolierende Schicht in eine Vielzahl von Regionen 52A1, 52A2, 52A3, und 52A4 unterteilt. Daher wird in dem MOSFET 102A ein dielektrischer Durchschlag unterbunden, wenn eine hohe dV/dt anliegt, solange der Defekt gleichzeitig in Regionen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 erzeugt wird, welche mit derselben Region der Ätzstoppschicht 52A korrespondieren.
  • <C. Dritte bevorzugte Ausführungsform>
  • <C-1. Konfiguration>
  • Ein MOSFET 103, welcher eine Siliziumkarbid-Halbleitervorrichtung einer dritten bevorzugten Ausführungsform ist, enthält eine Temperaturmessdiodenregion 14, eine Temperaturmess-Pad-Wannenkontaktregion 15, und eine Temperaturmess-Pad-Region 16 zusätzlich zur der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13. 22 ist eine Querschnittsansicht, welche die Vorrichtungsregion 11, die Unter-Gate-Wannenkontaktregion 12, und die Gate-Pad-Region 13 des MOSFET 103 veranschaulicht. 23A ist eine Querschnittsansicht, welche die Vorrichtungsregion 11, die Temperaturmess-Pad-Wannenkontaktregion 15, und die Temperaturmess-Pad-Region 16 des MOSFET 103 veranschaulicht. 23B ist eine Querschnittsansicht, welche die Temperaturmessdiodenregion 14 des MOSFET 103 veranschaulicht.
  • Wie in 22 veranschaulicht, ist in der Gate-Pad-Region 13 des MOSFET 103 eine Ätzstoppschicht 53 zwischen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 an einer Position bereitgestellt, welche den Punkt P aufweist, der am weitesten vom Wannenkontaktloch HW1 entfernt ist. Die Ätzstoppschicht 53 ist zum Beispiel ein p-Typ Polysilizium. Ferner ist eine Trennisolierschicht 35 auf der Feldisolierschicht 32 und der Gate-Elektrode 33 bereitgestellt. Die weiteren Konfigurationen in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 des MOSFET 103 sind ähnlich jenen der MOSFETs 101 und 102 der ersten bevorzugten Ausführungsform oder der zweiten bevorzugten Ausführungsform.
  • Wie in 23A veranschaulicht, weist die Temperaturmess-Pad-Wannenkontaktregion 15 die gleiche Konfiguration wie die Unter-Gate-Wannenkontaktregion 12 in dem MOSFET 103 auf. Ferner weist die Temperaturmess-Pad-Region 16 die gleiche Konfiguration wie die Gate-Pad-Region 13 in dem MOSFET 103 mit der Ausnahme auf, dass ein Temperaturmess-Pad 8 anstelle des Gate-Pads 2 bereitgestellt ist und das Gate-Kontaktloch HG und die Gate-Elektrode 33 sind nicht bereitgestellt. Das heißt, die Ätzstoppschicht 53 ist auch in der Temperaturmess-Pad-Region 16 zwischen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 bereitgestellt. Das Temperaturmess-Pad 8 ist elektrisch mit einer Temperaturmessdiode der Temperaturmessdiodenregion 14 verbunden.
  • Wie in 23B veranschaulicht, umfasst die Temperaturmessdiodenregion 14 die Drift-Schicht 22, die Feldisolierschicht 32, die Trennisolierschicht 35, eine n-Typ Region 36, eine p-Typ Region 37, die Zwischenschichtisolierschicht 34, eine Anodenelektrode 5, und eine Kathodenelektrode 6. Die Feldisolierschicht 32 ist auf der Drift-Schicht 22 bereitgestellt. Die Trennisolierschicht 35 ist auf der Feldisolierschicht 32 bereitgestellt. Die n-Typ Region 36 und die p-Typ Region 37 sind nebeneinander auf der Trennisolierschicht 35 bereitgestellt. Die n-Typ Region 36 und die p-Typ Region 37 sind aus Polysilizium ausgebildet. Die Zwischenschichtisolierschicht 34 ist auf der Trennisolierschicht 35, der n-Typ Region 36, und der p-Typ Region 37 bereitgestellt. Die Zwischenschichtisolierschicht 34 ist mit der Anodenelektrode 5 und der Kathodenelektrode 6 bereitgestellt. Die Anodenelektrode 5 und die Kathodenelektrode 6 stehen jeweils durch ein Kontaktloch der Zwischenschichtisolierschicht 34 in Kontakt mit der n-Typ Region 36 und der p-Typ Region 37. In der Temperaturmessdiodenregion 14 ist eine laterale PN-Diode als eine Temperaturmessdiode ausgebildet durch die n-Typ Region 36 und die p-Typ Region 37.
  • In der vorstehenden Beschreibung ist die Ätzstoppschicht 53 ein n-Typ Polysilizium, sie kann aber ein p-Typ Polysilizium sein.
  • <C-2. Herstellungsprozess>
  • Die 24A bis 26B sind Querschnittsansichten, welche einen Herstellungsprozess der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, der Gate-Pad-Region 13, und der Temperaturmessdiodenregion 14 des MOSFET 103 der dritten bevorzugten Ausführungsform veranschaulichen. Die 24A, 25A, und 26A veranschaulichen einen Herstellungsprozess der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13, und die 24B, 25B, und 26B veranschaulichen den Prozess der Temperaturmessdiodenregion 14. Nachfolgend wird der Herstellungsprozess der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, der Gate-Pad-Region 13, und der Temperaturmessdiodenregion 14 des MOSFET 103 beschrieben.
  • Zunächst wird die Drift-Schicht 22 auf dem SiC-Substrat 21 durch epitaktisches Wachstum ausgebildet. Als Nächstes werden die Wannenregion 23, die Source-Region 24, und die Wannenkontaktregion 25 in der Vorrichtungsregion 11 ausgebildet, und die zweite Wannenregion 26 wird in der Unter-Gate-Wannenkontaktregion 12 und der Gate-Pad-Region 13 ausgebildet. Nach dem Vorstehenden wird die Feldisolierschicht 32 in der Gate-Pad-Region 13, einem Teil der Unter-Gate-Wannenkontaktregion 12, und der Temperaturmessdiodenregion 14 ausgebildet. Ferner ist die Gate-Isolierschicht 31 in einer Region der Unter-Gate-Wannenkontaktregion 12, wo die Feldisolierschicht 32 nicht ausgebildet ist und in der Vorrichtungsregion 11 ausgebildet. Nach dem Vorstehenden wird eine Gate-Elektrode in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 ausgebildet.
  • Als Nächstes wird eine Trennisolierschicht 35 zum Isolieren der Gate-Elektrode und der Temperaturmessdiode in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, der Gate-Pad-Region 13, und der Temperaturmessdiodenregion 14 ausgebildet. Die Trennisolierschicht 35 ist zum Beispiel TEOS.
  • Nach dem Vorstehenden werden die n-Typ Region 36 und die p-Typ Region 37 auf der Trennisolierschicht 35 in der Temperaturmessdiodenregion 14 ausgebildet, und die Ätzstoppschicht 53 wird in der Gate-Pad-Region 13 ausgebildet. Konkret wird ein n-Typ Polysilizium auf der gesamten Fläche der Gate-Pad-Region 13 und der Temperaturmessdiodenregion 14 ausgebildet. Auf diese Weise wird in der Gate-Pad-Region 13 aufgebrachtes n-Typ Polysilizium zur Ätzstoppschicht 53. Als Nächstes werden p-Typ Dotierstoffe selektiv in das in der Temperaturmessdiodenregion 14 aufgebrachte n-Typ Polysilizium implantiert unter Verwendung einer Maske oder dergleichen, und die implantierte Region wird in den p-Typ invertiert. Das in den p-Typ invertierte Polysilizium wird die p-Typ Region 37, und eine Region, in welche der p-Typ Dotierstoff nicht implantiert wird, wird die n-Typ Region 36. Auf die vorstehende Weise wird die in den 24A und 24B veranschaulichte Querschnittsstruktur erhalten.
  • Als Nächstes wird die Zwischenschichtisolierschicht 34 ausgebildet und in der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, der Gate-Pad-Region 13, und der Temperaturmessdiodenregion 14 strukturiert. Ferner werden das Source-Kontaktloch HS, das Wannenkontaktloch HW1, und das Gate-Kontaktloch HG ausgebildet. Anschließend, als Oberflächenelektroden, wird die Source-Elektrode 1 in der Vorrichtungsregion 11 und der Unter-Gate-Wannenkontaktregion 12 ausgebildet, das Gate-Pad 2 wird in der Gate-Pad-Region 13 ausgebildet, und die Anodenelektrode 5 und die Kathodenelektrode 6 werden in der Temperaturmessdiodenregion 14 ausgebildet. Auf die vorstehende Weise wird die in den 25A und 25B veranschaulichte Querschnittsstruktur erhalten.
  • Als Nächstes wird eine Schutzschicht 41 wie Polyimid auf einer Oberflächenelektrode ausgebildet. Ferner wird eine Drain-Elektrode 7 als eine Rückseitenelektrode auf der Seite der rückwärtigen Fläche des SiC-Substrats 21 ausgebildet. Auf diese Weise wird der MOSFET 103, welcher die in den 26A und 26B veranschaulichte Querschnittsstruktur aufweist, vervollständigt.
  • <C-3. Variation>
  • 27 ist eine Querschnittsansicht der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 eines MOSFET 103A gemäß einer Variation der dritten bevorzugten Ausführungsform. Die Temperaturmessdiodenregion 14, die Temperaturmess-Pad-Wannenkontaktregion 15, und die Temperaturmess-Pad-Region 16 des MOSFET 103A sind ähnlich jenen des MOSFET 103. Alternativ kann in der Temperaturmess-Pad-Region 16 des MOSFET 103A eine später beschriebene Ätzstoppschicht 53A anstelle der Ätzstoppschicht 53 bereitgestellt sein.
  • Im Vergleich zum MOSFET 103 weist der MOSFET 103A die Ätzstoppschicht 53A anstelle der Ätzstoppschicht 53 in der Gate-Pad-Region 13 auf. Die Ätzstoppschicht 53A umfasst eine Vielzahl von p-Typ Regionen 53A1 und eine Vielzahl von n-Typ Regionen 53A2, und sie ist zwischen der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 in der Gate-Pad-Region 13 ähnlich der Ätzstoppschicht 53 ausgebildet. Eine Vielzahl der p-Typ Regionen 53A1 und eine Vielzahl der n-Typ Regionen 53A2 sind abwechselnd nebeneinander angeordnet. Die p-Typ Region 53A1 ist aus Polysilizium ausgebildet, welches in den p-Typ dotiert wurde, und die n-Typ Region 53A2 ist aus Polysilizium ausgebildet, welches in den n-Typ dotiert wurde.
  • Die 28 und 29 sind Draufsichten, welche eine Anordnung der p-Typ Region 53A1 und der n-Typ Region 53A2 der Ätzstoppschicht 53A in dem MOSFET 103A veranschaulichen. 28 veranschaulicht ein Beispiel, in dem die p-Typ Region 53A1 und die n-Typ Region 53A2, die im Wesentlichen eine rechteckige Form aufweisen, in einem Schachbrettmuster angeordnet sind, und 29 veranschaulicht ein Beispiel, in dem die p-Typ Region 53A1 und die n-Typ Region 53A2, welche im Wesentlichen eine dreieckige Form aufweisen, in einem Schuppenmuster angeordnet sind. In einem Fall, in dem eine Vielzahl von p-Typ Regionen 53A1 und eine Vielzahl von n-Typ Regionen 53A2 abwechselnd ohne Lücke angeordnet sind, steht auf diese Weise jede der p-Typ Regionen 53A1 oder jede der n-Typ Regionen 53A2 in Kontakt mit den anderen p-Typ Regionen 53A1 und den anderen n-Typ Regionen 53A2 in Eckabschnitten davon. Um hier einen Kontakt zwischen den p-Typ Regionen 53A1 oder zwischen den n-Typ Regionen 53A2 zu vermeiden, ist eine Trennregion 66, welche aus der Zwischenschichtisolierschicht 34 ausgebildet ist, in einem Eckabschnitt jeder der p-Typ Regionen 53A1 oder jeder der n-Typ Regionen 53A2 bereitgestellt. Dies ermöglicht, ein Leiten der Regionen mit gleichem Leitfähigkeitstyp zu vermeiden, während die p-Typ Region 53A1 und die n-Typ Region 53A2 ohne Lücke bereitgestellt sind. Daher sind die p-Typ Region 53A1 und die n-Typ Region 53A2 nicht streng rechteckig oder dreieckig, sondern sie sind im Wesentlichen rechteckig oder im Wesentlichen dreieckig, wobei ein Eckabschnitt eines Rechtecks oder eines Dreiecks in Übereinstimmung mit der Trennregion 66 entfernt ist.
  • Die Ätzstoppschicht 53A bildet eine Vielzahl von PN-Dioden. Zudem nimmt in einer Region, wo die Ätzstoppschicht 53A in der Gate-Pad-Region 13 bereitgestellt ist, die Anzahl der PN-Diodenverbindungen zu, wenn der Abstand zwischen zwei beliebigen Punkten in einer Draufsicht zunimmt. Selbst wenn ein Defekt sowohl in der Feldisolierschicht 32 als auch in der Zwischenschichtisolierschicht 34 erzeugt wird, kann daher, solange ein bestimmter Abstand zwischen Erzeugungspositionen der beiden Defekte vorliegt, eine Spannung durch die PN-Diode geteilt werden, sodass das Auftreten eines dielektrischen Durchschlags unterbunden werden kann, wenn eine hohe dV/dt anliegt.
  • Wie in den 28 und 29 veranschaulicht, kann, da die Trennregion 66 nur in einem Eckabschnitt jeder der p-Typ Regionen 53A1 oder jeder der n-Typ Regionen 53A2 bereitgestellt ist, die Fläche im Vergleich zu der Trennregion 65 in dem MOSFET 102A der Variation der zweiten bevorzugten Ausführungsform reduziert werden. Dies ermöglicht das Auftreten eines dielektrischen Durchschlags zu unterbinden, wenn eine hohe dV/dt anliegt.
  • <C-4. Effekt>
  • Eine Vielzahl von Regionen, in welche der MOSFET 103 der dritten bevorzugten Ausführungsform in einer Draufsicht unterteilt ist, umfassen die Temperaturmessdiodenregion 14, welche eine Temperaturmessdiode aufweist, die aus Polysilizium ausgebildet ist und die Temperaturmess-Pad-Region 16, welche das Temperaturmess-Pad 8 aufweist, das elektrisch mit der Temperaturmessdiode verbunden ist. Die Feldisolierschicht 32 ist auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region 13 und der Temperaturmess-Pad-Region 16 ausgebildet. Die Ätzstoppschicht 53 ist aus Polysilizium ausgebildet und ist auf der Feldisolierschicht 32 der Gate-Pad-Region 13 und der Temperaturmess-Pad-Region 16 ausgebildet. Mittels der vorstehenden Konfiguration ist es auch in dem MOSFET 103, welcher der Temperaturmessdiode aufweist, möglich, das Auftreten eines dielektrischen Durchschlags zu unterdrücken, wenn eine hohe dV/dt anliegt wird, wie in der ersten bevorzugten Ausführungsform.
  • In dem MOSFET 103A der Variation der dritten bevorzugten Ausführungsform umfasst die Ätzstoppschicht 53A eine Vielzahl der p-Typ Regionen 53A1 und eine Vielzahl der n-Typ Regionen 53A2, welche abwechselnd und wiederholt angeordnet sind. Zudem ist die Trennregion 66, welche aus einer isolierenden Schicht ausgebildet ist, zwischen den zueinander benachbarten p-Typ Regionen 53A1 und zwischen den zueinander benachbarten n-Typ Regionen 53A2 bereitgestellt. Mittels der vorstehenden Konfiguration, wie in den 28 und 29 veranschaulicht, kann, da die Trennregion 66 nur in einem Endabschnitt jeder der p-Typ Regionen 53A1 oder jeder der n-Typ Regionen 53A2 bereitgestellt ist, die Fläche der Region reduziert werden. Dies ermöglicht das Auftreten eines dielektrischen Durchschlags zu unterbinden, wenn eine hohe dV/dt anliegt.
  • <D. Vierte bevorzugte Ausführungsform>
  • <D-1. Konfiguration>
  • 30 ist eine Draufsicht eines MOSFET 104, welcher eine Siliziumkarbid-Halbleitervorrichtung ist, gemäß einer vierten bevorzugten Ausführungsform. Der MOSFET 104 umfasst die Vorrichtungsregion 11 und die Unter-Gate-Wannenkontaktregion 12, in welcher die Source-Elektrode 1 ausgebildet ist, die Gate-Pad-Region 13, in welcher das Gate-Pad 2 ausgebildet ist, und eine Abschlussregion 19 auf der äußeren Peripherie eines Chips. Zwischen der Abschlussregion 19 und der Vorrichtungsregion 11 existieren eine Abschlusswannenkontaktregion 17 und eine Gate-Verdrahtungsregion 18.
  • 31 ist eine Querschnittsansicht der Vorrichtungsregion 11, der Unter-Gate-Wannenkontaktregion 12, und der Gate-Pad-Region 13 des MOSFET 104, welche entlang der Linie E-E in 30 entnommen ist. 32 ist eine Querschnittsansicht der Vorrichtungsregion 11, der Abschlusswannenkontaktregion 17, der Gate-Verdrahtungsregion 18, und der Abschlussregion 19 des MOSFET 104, welche entlang der Linie F-F in 30 entnommen ist. In der Abschlussregion 19 ist eine p-Typ elektrische Feldentspannungsschicht 26A auf einer Oberflächenschicht der Drift-Schicht 22 bereitgestellt.
  • Der MOSFET 104 weicht von dem MOSFET 101 der ersten bevorzugten Ausführungsform dahingehend ab, dass eine Ätzstoppschicht 54, welche aus Siliziumnitrid (SiN) ausgebildet ist, anstelle der Ätzstoppschicht 51 bereitgestellt ist, und die Ätzstoppschicht 54 ist in der Abschlussregion 19 zusätzlich zur Gate-Pad-Region 13 bereitgestellt. Die Ätzstoppschicht 54 weist bezüglich der Feldisolierschicht 32 und der Zwischenschichtisolierschicht 34 eine abweichende Material- und physikalische Eigenschaft auf. Die Feldisolierschicht 32 und die Zwischenschichtisolierschicht 34 sind aus einer CVD-Schicht wie einer SiO2 oder TEOS ausgebildet.
  • Auf der Siliziumkarbid-Halbleiterschicht tritt ein dielektrischer Durchschlag selbst dann nicht auf, wenn ein hohes elektrisches Feld innerhalb anliegt. Wenn jedoch ein elektrisches Feld an einer Fläche der Siliziumkarbid-Halbleiterschicht zunimmt, wird eine Hydrolyse ausgelöst, falls sich Feuchtigkeit in der Nähe befindet, und es wird eine Oxidschicht auf einer Fläche ausgebildet und sie nimmt zu, was eine Schicht auf der Siliziumkarbid-Halbleiterschicht beschädigen kann. In dieser Hinsicht weist die Ätzstoppschicht 54, welche aus Siliziumnitrid ausgebildet ist, eine hohe Feuchtigkeitsbeständigkeit auf, und sie kann einen Eintritt von Feuchtigkeit von außerhalb des MOSFET 104 unterbinden. Daher ist, wie in 32 veranschaulicht, die Ätzstoppschicht 54 wünschenswerterweise in der Abschlussregion 19 eines Chips installiert, wo ein elektrisches Feld hoch wird.
  • Da die Ätzstoppschicht 54 aus Siliziumnitrid ausgebildet ist, ist eine Selektivität in Bezug auf ein Ätzen der Zwischenschichtisolierschicht 34 und der Feldisolierschicht 32 hoch. Daher wird die Ätzstoppschicht 54 auf einer laminierten Schicht wie der Feldisolierschicht 32 oder der Gate-Elektrode 33, welche vor der Ätzstoppschicht 54 ausgebildet werden, mit einem Stufenabschnitt ausgebildet, welcher einen spitzen Winkel aufweist. Hier beinhaltet der Stufenabschnitt, welcher einen spitzen Winkel aufweist, zum Beispiel einen verjüngten oder umgekehrt verjüngten Stufenabschnitt mit einem Kegelwinkel von 80° oder mehr und weniger als 90°. 33 veranschaulicht einen Zustand, in dem die Ätzstoppschicht 54 auf einer Stufe zwischen der Gate-Elektrode 33 und der Feldisolierschicht 32 ausgebildet ist. Da die Siliziumnitridschicht wahrscheinlich rissig wird, wenn die Ätzstoppschicht 54 auf der Stufe ausgebildet wird, wirkt in einer Region G eine Beanspruchung ein, und es ist wahrscheinlich, dass ein Riss 63 auftritt. Wenn der Riss 63 anschließend in eine Region eines hohen elektrischen Feldes fortschreitet, tritt Feuchtigkeit in die Region des hohen elektrischen Feldes ein, was zu einem wie oben beschriebenen Brechen der aufgebrachten Schicht führt. Daher wird die Ätzstoppschicht 54 wünschenswerterweise nicht auf einer Stufe ausgebildet, welche durch eine laminierte Schicht ausgebildet ist, die vor der Ätzstoppschicht 54 ausgebildet wird, wie die Feldisolierschicht 32 oder die Gate-Elektrode 33.
  • <D-2. Effekt>
  • Eine Vielzahl von Regionen, in welche der MOSFET 104 der vierten bevorzugten Ausführungsform in einer Draufsicht unterteilt ist, umfasst die Abschlussregion 19, welche die Vorrichtungsregion 11 umgibt. Die Feldisolierschicht 32 ist auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region 13 und der Abschlussregion 19 ausgebildet. Die Ätzstoppschicht 54 ist aus Siliziumnitrid ausgebildet, und sie ist auf der Feldisolierschicht 32 in der Gate-Pad-Region 13 und der Abschlussregion 19 ausgebildet. Mittels der vorstehenden Konfiguration, gemäß dem MOSFET 104, kann die Ätzstoppschicht 54, welche in der Abschlussregion 19 bereitgestellt ist, ein Eintreten von Feuchtigkeit von der Außenseite des MOSFET 104 unterbinden.
  • Ferner ist in dem MOSFET 104 die Ätzstoppschicht 54 nicht auf der Stufe zwischen der Feldisolierschicht 32 und der Gate-Elektrode 33 ausgebildet. Dadurch kann ein Riss an der Ätzstoppschicht 54 unterdrückt werden.
  • <E. Fünfte bevorzugte Ausführungsform>
  • <E-1. Konfiguration>
  • 34 ist eine Querschnittsansicht eines MOSFET 105, welcher eine Siliziumkarbid-Halbleitervorrichtung ist, gemäß einer fünften bevorzugten Ausführungsform. Eine Draufsicht des MOSFET 105 ist wie in 1 oder 2 veranschaulicht. 34 veranschaulicht eine Querschnittskonfiguration, welche entlang der Linie A-A in 1 oder der Linie B-B in 2 entnommen ist.
  • Der MOSFET 105 umfasst eine N+-Typ Wannenkontaktregion 26H1 anstelle der P+-Typ Wannenkontaktregion 26H in der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12. Ferner weist der MOSFET 105 eine leitende Schicht 38 auf einer Fläche der Halbleiterschicht in der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 auf. Ferner weist der MOSFET 105 die p-Typ Wannenkontaktregion 25 auf, welche die Wannenkontaktregion 26H1 durchdringt und die Wannenkörperregion 26L unter dem Wannenkontaktloch HW1 in der Unter-Gate-Wannenkontaktregion 12 erreicht. Der MOSFET 105 weicht von dem MOSFET 101 der ersten bevorzugten Ausführungsform in den vorstehenden Punkten ab.
  • Die leitende Schicht 38 ist eine Metallschicht oder dergleichen, welche einen Widerstandwert aufweist, der geringer ist als jener der Halbleiterschicht.
  • Da gemäß der vorstehenden Konfiguration der Widerstand der leitenden Schicht 38 in der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 gering ist, fließt auf einfache Weise ein Verschiebungsstrom, und ein elektrisches Feld selbst, welches an der isolierenden Schicht anliegt, wird reduziert, wenn eine hohe dV/dt anliegt. Aus diesem Grund kann, wenn eine hohe dV/dt anliegt, das Auftreten eines dielektrischen Durchschlags selbst dann durch die verbleibende Schichtdicke unterbunden werden, wenn ein Defekt in der Feldisolierschicht 32 oder der Zwischenschichtisolierschicht 34 erzeugt wird.
  • In einem Fall, in dem die Wannenkontaktregion 26H1 der p-Typ ist, wird in der Unter-Gate-Wannenkontaktregion 12 ein Bipolarbetrieb in Abhängigkeit einer Einsatzbedingung ausgeführt. In einem Fall, in dem ein Laminierungsfehler in der Siliziumkarbid-Halbleiterschicht vorliegt, wächst daher der Fehler, sodass eine Zunahme eines Ein-Widerstandes oder eine Zunahme eines Leckstroms verursacht wird. Um einen solchen Defekt zu unterdrücken, ist die Wannenkontaktregion 26H1 der n-Typ.
  • <E-2. Effekt>
  • In dem MOSFET 105 gemäß der fünften bevorzugten Ausführungsform umfasst die zweite Wannenregion 26 die p-Typ Wannenkörperregion 26L, welche auf einer Oberflächenschicht der Drift-Schicht 22 ausgebildet ist und die n-Typ Wannenkontaktregion 26H1, welche auf einer Fläche der Wannenkörperregion 26L ausgebildet ist. Ferner weist der MOSFET 105 die leitende Schicht 38 mit einem Widerstandwert auf, welcher geringer ist als jener der Drift-Schicht 22 auf einer oberen Fläche der Wannenkontaktregion 26H1. Da der Widerstand der leitenden Schicht 38 in der Gate-Pad-Region 13 und der Unter-Gate-Wannenkontaktregion 12 gering ist, fließt daher auf einfache Weise ein Verschiebungsstrom, und ein elektrisches Feld selbst, welches an der isolierenden Schicht anliegt, wird reduziert, wenn eine hohe dV/dt anliegt. Aus diesem Grund kann, wenn eine hohe dV/dt anliegt, das Auftreten eines dielektrischen Durchschlags selbst dann durch die verbleibende Schichtdicke unterbunden werden, wenn ein Defekt in der Feldisolierschicht 32 oder der Zwischenschichtisolierschicht 34 erzeugt wird.
  • Es sei darauf hingewiesen, dass bevorzugte Ausführungsformen frei miteinander kombiniert werden können, und jede bevorzugte Ausführungsform kann in geeigneter Weise modifiziert oder ausgelassen werden.
  • Während die Offenbarung im Detail gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen erdacht werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2018038133 A [0003, 0004]

Claims (10)

  1. Siliziumkarbid-Halbleitervorrichtung, welche in einer Draufsicht in eine Vielzahl von Regionen unterteilt ist, die eine Vorrichtungsregion (11), in welcher ein Schaltelement ausgebildet ist, eine Gate-Pad-Region (13), in welcher ein Gate-Pad (2) ausgebildet ist, und eine Unter-Gate-Wannenkontaktregion (12) zwischen der Vorrichtungsregion (11) und der Gate-Pad-Region (13) enthalten, wobei die Siliziumkarbid-Halbleitervorrichtung aufweist: • eine Halbleiterschicht, welche aus Siliziumkarbid ausgebildet ist, wobei die Halbleiterschicht aufweist: • eine Drift-Schicht (22) eines ersten Leitfähigkeitstyps; und • eine Wannenregion (26), welche auf einer Oberflächenschicht der Drift-Schicht (22) über der Gate-Pad-Region (13) und der Unter-Gate-Wannenkontaktregion (12) ausgebildet ist, wobei die Siliziumkarbid-Halbleitervorrichtung weiter aufweist: • eine Feldisolierschicht (32), welche auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region (13) ausgebildet ist; • eine Gate-Elektrode (33) und eine Ätzstoppschicht (51), welche auf der Feldisolierschicht (32) in der Gate-Pad-Region (13) ausgebildet sind; • eine Zwischenschichtisolierschicht (34), welche auf der Gate-Elektrode (33) und der Ätzstoppschicht (51) ausgebildet ist; • eine Oberflächenelektrode (1), welche auf der Zwischenschichtisolierschicht (34) in der Unter-Gate-Wannenkontaktregion (12) ausgebildet ist und welche in Kontakt mit der Wannenregion (26) durch ein Wannenkontaktloch (HW1) steht, welches die Feldisolierschicht (32) und die Zwischenschichtisolierschicht (34) durchdringt; und • ein Gate-Pad (2), welches auf der Zwischenschichtisolierschicht (34) in der Gate-Pad-Region (13) ausgebildet ist und in Kontakt mit der Gate-Elektrode (33) durch ein Gate-Kontaktloch (HG) steht, welches die Zwischenschichtisolierschicht (34) durchdringt, wobei • die Ätzstoppschicht (51) aus einem Material mit einer Selektivität von 5,0 oder mehr in Bezug auf ein Ätzen der Zwischenschichtisolierschicht (34) und der Feldisolierschicht (32) ausgebildet ist, und welche an einer Position, die am weitesten von dem Wannenkontaktloch (HW1) in der Unter-Gate-Wannenkontaktregion (12) entfernt ist, wenigstens in der Gate-Pad-Region (13) vorgesehen ist.
  2. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei die Ätzstoppschicht (51A) aus einem gleichen Material wie die Gate-Elektrode (33) ausgebildet ist.
  3. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 2, wobei die Ätzstoppschicht (52) durch eine isolierende Schicht von der Gate-Elektrode (33) getrennt ist.
  4. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 3, wobei die Ätzstoppschicht (52A) durch eine isolierende Schicht in eine Vielzahl von Regionen (52A1, 52A2, 52A3, 52A4) unterteilt ist.
  5. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei • die Vielzahl von Regionen eine Temperaturmessdiodenregion (14) mit einer Temperaturmessdiode, welche aus Polysilizium ausgebildet ist und eine Temperaturmess-Pad-Region (16) mit einem Temperaturmess-Pad (8) aufweist, welches elektrisch mit der Temperaturmessdiode verbunden ist, • die Feldisolierschicht (32) auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region (13) und der Temperaturmess-Pad-Region (16) ausgebildet ist, und • die Ätzstoppschicht (53) aus Polysilizium ausgebildet ist und auf der Feldisolierschicht (32) der Gate-Pad-Region (13) und der Temperaturmess-Pad-Region (16) ausgebildet ist.
  6. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 5, wobei • die Ätzstoppschicht (53A) eine Vielzahl von p-Typ Regionen (53A1) und eine Vielzahl von n-Typ Regionen (53A2) aufweist, welche abwechselnd und wiederholt angeordnet sind, und • eine Trennregion (66), welche aus einer isolierenden Schicht ausgebildet ist, zwischen den nebeneinanderliegenden p-Typ Regionen (53A1) und zwischen den nebeneinanderliegenden n-Typ Regionen (53A2) vorgesehen ist.
  7. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei • die Vielzahl von Regionen eine Abschlussregion (19) aufweist, welche die Vorrichtungsregion (11) umgibt, • die Feldisolierschicht (32) auf einer oberen Fläche der Halbleiterschicht in der Gate-Pad-Region (13) und der Abschlussregion (19) ausgebildet ist, und • die Ätzstoppschicht (54) aus Siliziumnitrid ausgebildet ist, und auf der Feldisolierschicht (32) in der Gate-Pad-Region (13) und der Abschlussregion (19) ausgebildet ist.
  8. Siliziumkarbid-Halbleitervorrichtung nach Anspruch 7, wobei die Ätzstoppschicht (54) nicht an einer Stufe zwischen der Feldisolierschicht (32) und der Gate-Elektrode (33) ausgebildet ist.
  9. Siliziumkarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die Wannenregion (26) aufweist: • eine p-Typ Wannenkörperregion (26L), welche auf einer Oberflächenschicht der Drift-Schicht (22) ausgebildet ist; und • eine n-Typ Wannenkontaktregion (26H1), welche auf einer Oberflächenschicht der Wannenkörperregion (26L) ausgebildet ist, wobei die Siliziumkarbid-Halbleitervorrichtung weiter aufweist: • eine leitende Schicht (38), welche einen Widerstandswert aufweist, der geringer ist als ein Widerstandswert der Drift-Schicht (22) auf einer oberen Fläche der Wannenkontaktregion (26H1).
  10. Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, die in eine Vielzahl von Regionen unterteilt ist, welche eine Vorrichtungsregion (11), in der ein Schaltelement ausgebildet ist, eine Gate-Pad-Region (13), in der ein Gate-Pad (2) ausgebildet ist, und eine Unter-Gate-Wannenkontaktregion (12) zwischen der Vorrichtungsregion (11) und der Gate-Pad-Region (13) in einer Draufsicht enthalten, wobei das Verfahren aufweist: • Ausbilden einer Drift-Schicht (22), welche aus einem n-Typ Siliziumkarbid ausgebildet wird; • Ausbilden einer Wannenregion (26) auf einer Oberflächenschicht der Drift-Schicht (22) über der Gate-Pad-Region (13) und der Unter-Gate-Wannenkontaktregion (12); • Ausbilden einer Feldisolierschicht (32) auf der Drift-Schicht (22) und der Wannenregion (26) in der Gate-Pad-Region (13); • Ausbilden einer Gate-Elektrode (33) und einer Ätzstoppschicht (51) auf der Feldisolierschicht (32) in der Gate-Pad-Region (13); • Ausbilden einer Zwischenschichtisolierschicht (34) auf der Gate-Elektrode (33) und der Ätzstoppschicht (51); • Ausbilden einer Oberflächenelektrode (1) auf der Zwischenschichtisolierschicht (34) in der Unter-Gate-Wannenkontaktregion (12), wobei die Oberflächenelektrode (1) in Kontakt mit der Wannenregion (26) durch ein Wannenkontaktloch (HW1) steht, welches die Feldisolierschicht (32) und die Zwischenschichtisolierschicht (34) durchdringt; und • Ausbilden eines Gate-Pads (2) auf der Zwischenschichtisolierschicht (34) in der Gate-Pad-Region (13), wobei das Gate-Pad (2) in Kontakt mit der Gate-Elektrode (33) durch ein Gate-Kontaktloch (HG) steht, welches die Zwischenschichtisolierschicht (34) durchdringt, wobei • die Ätzstoppschicht (51) aus einem Material ausgebildet wird, welches eine Selektivität von 5,0 der mehr in Bezug auf ein Ätzen der Zwischenschichtisolierschicht (34) und der Feldisolierschicht (32) aufweist, und welche an einer Position, die am weitesten von dem Wannenkontaktloch (HW1) in der Unter-Gate-Wannenkontaktregion (12) entfernt ist, wenigstens in der Gate-Pad-Region (13) ausgebildet wird.
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