DE102021120865A1 - Halbleitervorrichtung und herstellungsverfahren - Google Patents

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Meng-Han LIN
Sai-Hooi Yeong
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es werden Halbleitervorrichtungen und Herstellungsverfahren vorgestellt, bei denen ein Gatedielektrikum in einem Analogbereich eines Halbleitersubstrats behandelt wird. Das Gatedielektrikum kann mit einem Aussetzen gegenüber einem Plasma und/oder einem Temperprozess behandelt werden, so dass ein getemperter Bereich des Gatedielektrikums ausgebildet wird. Ein getrenntes Gatedielektrikum wird in einem Logikbereich des Halbleitersubstrats ausgebildet, und eine erste Gateelektrode und eine zweite Gateelektrode werden über den Gatedielektrika ausgebildet.

Description

  • BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/211 750 , eingereicht am 17. Juni 2021, die hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende bzw. dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch fortlaufende Verkleinerung der minimalen Merkmalsgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Während die minimale Merkmalsgröße verkleinert wurde, sind neue Probleme aufgetreten, die gelöst werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt einen Logikbereich und einen Analogbereich eines Substrats gemäß einigen Ausführungsformen.
    • 2 zeigt ein Ausbilden einer ersten Wanne gemäß einigen Ausführungsformen.
    • 3 zeigt ein Ausbilden einer zweiten Wanne gemäß einigen Ausführungsformen.
    • 4 zeigt ein Ausbilden einer ersten dielektrischen Schicht gemäß einigen Ausführungsformen.
    • 5 zeigt eine erste Behandlung der ersten dielektrischen Schicht gemäß einigen Ausführungsformen.
    • 6 zeigt einen Temperprozess gemäß einigen Ausführungsformen.
    • 7 zeigt ein Entfernen der ersten dielektrischen Schicht aus dem Logikbereich gemäß einigen Ausführungsformen.
    • 8 zeigt ein Ausbilden einer zweiten dielektrischen Schicht in dem Logikbereich gemäß einigen Ausführungsformen.
    • 9 zeigt ein Ausbilden einer ersten Gateelektrode und einer zweiten Gateelektrode gemäß einigen Ausführungsformen.
    • 10 zeigt ein Ausbilden von Abstandshaltern gemäß einigen Ausführungsformen.
    • 11A zeigt ein Ausbilden von Source/Drain-Bereichen und Silizidbereichen gemäß einigen Ausführungsformen.
    • 11B zeigt ein Diagramm, das normierte spektrale Dichten von Stromrauschen gemäß einigen Ausführungsformen zeigt.
    • 12 zeigt einen Gate-Last-Prozess gemäß einigen Ausführungsformen.
    • 13 zeigt einen weiteren Gate-Last-Prozess mit einer anderen Folge von Prozessschritten gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Im Folgenden werden Ausführungsformen mit Bezug auf eine bestimmte Ausführungsform beschrieben, bei der Funkelrauschen in Analogvorrichtungen (z. B. in einer Digital-Analog-Vorrichtung für ein LCD-Panel) durch Behandlung eines Gatedielektrikums verringert wird. Die beschriebenen Ausführungsformen sollen jedoch die vorgestellten Ideen nicht einschränken, und die Ideen können in einer großen Vielfalt anderer Ausführungsformen implementiert werden. Alle diese Ausführungsformen sollen vollständig im Umfang der Offenbarung enthalten sein.
  • Unter Bezugnahme auf 1 ist ein Substrat 101 mit darin ausgebildeten Flachgrabenisolationen (STIs) 103 gezeigt. Das Substrat 101 kann Bulk-Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Silizium-auf-Isolator-Substrats (SOI-Substrats) aufweisen. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium-auf-Isolator (SGOI) oder Kombinationen davon auf. Andere Substrate, die verwendet werden können, weisen Mehrschichtsubstrate, Gradientsubstrate oder Substrate mit hybrider Orientierung auf.
  • Zusätzlich kann das Substrat 101 einen Logikbereich 105 und einen Analogbereich 107 aufweisen. Vorrichtungen, die nachfolgend im Logikbereich 105 ausgebildet werden, werden zum Herstellen von Logikvorrichtungen verwendet, während Vorrichtungen, die nachfolgend im Analogbereich 107 ausgebildet werden, werden zum Herstellen von Analogvorrichtungen verwendet. In einigen Ausführungsformen kann sich der Logikbereich 105 unmittelbar neben dem Analogbereich 107 befinden, während in weiteren Ausführungsformen der Logikbereich 105 entfernt von dem Analogbereich 107 angeordnet sein kann (in 1 durch die mit 109 bezeichnete gestrichelte Linie gezeigt).
  • Die STIs 103 können ausgebildet werden, indem das Substrat 101 geätzt wird, um einen Graben auszubilden, und der Graben mit einem Dielektrikum gefüllt wird, wie in der Technik bekannt ist. Zum Beispiel können die STIs 103 mit einem Dielektrikum wie beispielsweise einem Oxidmaterial, einem High-Density-Plasma-Oxid (HDP-Oxid) oder dergleichen gefüllt sein. Jedoch kann jedes geeignete Material und jedes geeignete Abscheidungsverfahren verwendet werden.
  • 2 zeigt ein Ausbilden einer ersten Wanne 203 in dem Analogbereich 107. Zu Anfang des Herstellens der ersten Wanne 203 in dem Analogbereich 107 wird der Logikbereich 105 zuerst geschützt. In einer Ausführungsform kann der Logikbereich 105 geschützt werden, indem ein erster Photoresist 205 über dem Substrat 101 angeordnet wird und der Photoresist belichtet wird, um einen Unterschied zwischen belichteten Bereichen und unbelichteten Bereichen zu erzeugen. Nach dem Belichten wird der erste Photoresist 205 entwickelt, um Abschnitte des ersten Photoresists 205 über dem Analogbereich 107 zu entfernen und Abschnitte des ersten Photoresists 205 über dem Logikbereich 105 zum Schutz des Logikbereichs 105 übrig zu lassen.
  • Nachdem der Logikbereich 105 geschützt ist, kann die erste Wanne 203 in dem Analogbereich 107 erzeugt werden, indem erste Dotierstoffe in das Substrat 101 eingebracht werden. Die ersten Dotierstoffe können Dotierstoffe sein, die für den Typ der herzustellenden Vorrichtung geeignet sind. Beispielsweise können in einer Ausführungsform, bei der die auszubildenden Vorrichtungen n-Vorrichtungen sind, die ersten Dotierstoffe p-Dotierstoffe wie Bor, Aluminium, Gallium, Indium, Kombinationen davon oder dergleichen sein. In weiteren Ausführungsformen, bei denen die auszubildenden Vorrichtungen p-Vorrichtungen sind, können die ersten Dotierstoffe n-Dotierstoffe wie Phosphor, Arsen, Antimon, Kombinationen davon oder dergleichen sein. Es können jedoch beliebige geeignete Dotierstoffe verwendet werden.
  • In einer Ausführungsform können die ersten Dotierstoffe in das Substrat 101 beispielsweise unter Verwendung eines ersten Implantationsprozesses (in 2 durch die mit 201 bezeichneten Pfeile gezeigt) eingebracht werden. In dieser Ausführungsform werden Ionen der ersten Dotierstoffe gebildet und dann in Richtung der oberen Fläche des Substrats 101 beschleunigt, wodurch die Ionen der ersten Dotierstoffe in das Substrat 101 implantiert werden. Jedoch kann jedes geeignete Verfahren zum Implantieren der ersten Dotierstoffe verwendet werden.
  • Nachdem die ersten Dotierstoffe zum Ausbilden der ersten Wanne 202 in das Substrat 101 implantiert wurden, wird der erste Photoresist 205 entfernt. In einer Ausführungsform kann der erste Photoresist 205 unter Verwendung eines Veraschungsprozesses entfernt werden, bei dem eine Temperatur des ersten Photoresists 205 erhöht wird, bis der erste Photoresist 205 einer thermischen Zersetzung unterliegt und leicht entfernt werden kann. Es kann jedoch jedes geeignete Verfahren oder jede geeignete Kombination von Verfahren wie beispielsweise Nassätzen ebenfalls verwendet werden.
  • 3 zeigt, dass eine zweite Wanne 303 in dem Logikbereich 105 ausgebildet wird, nachdem die erste Wanne 203 in dem Analogbereich 107 ausgebildet wurde. Zu Anfang des Herstellens der zweiten Wanne 303 in dem Logikbereich 105 wird zuerst der Analogbereich 107 geschützt. In einer Ausführungsform kann der Analogbereich 107 geschützt werden, indem ein zweiter Photoresist 305 über dem Substrat 101 angeordnet und der zweite Photoresist 305 belichtet wird, um einen Unterschied zwischen belichteten Bereichen und unbelichteten Bereichen zu erzeugen. Nach dem Belichten wird der zweite Photoresist 305 entwickelt, um Abschnitte des zweiten Photoresists 305 über dem Logikbereich 105 zu entfernen und Abschnitte des zweiten Photoresists 305 über dem Analogbereich 107 zum Schutz des Analogbereichs 107 übrig zu lassen.
  • Nachdem der Analogbereich 107 geschützt wurde, kann die zweite Wanne 303 in dem Logikbereich 105 erzeugt werden, indem zweite Dotierstoffe in das Substrat 101 eingebracht werden. Die zweiten Dotierstoffe können Dotierstoffe sein, die für den Typ der herzustellenden Vorrichtung geeignet sind. Beispielsweise können in einer Ausführungsform, bei der die auszubildenden Vorrichtungen n-Vorrichtungen sind, die zweiten Dotierstoffe p-Dotierstoffe wie Bor, Aluminium, Gallium, Indium, Kombinationen davon oder dergleichen sein. In weiteren Ausführungsformen, bei denen die auszubildenden Vorrichtungen p-Vorrichtungen sind, können die zweiten Dotierstoffe n-Dotierstoffe wie Phosphor, Arsen, Antimon, Kombinationen davon oder dergleichen sein. Es können jedoch beliebige geeignete Dotierstoffe verwendet werden.
  • Außerdem kann jede geeignete Kombination von Vorrichtungen in sowohl dem Logikbereich 105 wie dem Analogbereich 107 verwendet werden. Wenn beispielsweise die in dem Logikbereich 105 ausgebildeten Vorrichtungen n-Vorrichtungen sind, können die in dem Analogbereich 107 ausgebildeten Vorrichtungen entweder n-Vorrichtungen oder p-Vorrichtungen sein. Wenn die in dem Logikbereich 105 ausgebildeten Vorrichtungen weiter p-Vorrichtungen sind, können die in dem Analogbereich 107 ausgebildeten Vorrichtungen entweder n-Vorrichtungen oder p-Vorrichtungen sein. Jede geeignete Kombination von Vorrichtungen kann verwendet werden.
  • In einer Ausführungsform können die zweiten Dotierstoffe in das Substrat 101 beispielsweise unter Verwendung eines zweiten Implantationsprozesses (in 3 durch die mit 301 bezeichneten Pfeile gezeigt) eingebracht werden. In dieser Ausführungsform werden Ionen der zweiten Dotierstoffe gebildet und dann in Richtung der oberen Fläche des Substrats 101 beschleunigt, wodurch die Ionen der zweiten Dotierstoffe in das Substrat 101 implantiert werden. In einer Ausführungsform werden die zweiten Dotierstoffe so in den Logikbereich 105 implantiert, dass sie eine höhere Konzentration als die ersten Dotierstoffe haben, die in den Analogbereich 107 implantiert wurden. Zum Beispiel können die ersten Dotierstoffe in der ersten Wanne 203 eine erste Konzentration von zwischen etwa 1,0 × 1014 cm-3 und etwa 1,0 × 1018 cm-3 aufweisen, während die zweiten Dotierstoffe in der zweiten Wanne 303 eine zweite Konzentration, die größere als die erste Konzentration ist, zwischen etwa 1,0 × 1014 cm-3 und etwa 1,0 × 1018 cm-3 aufweisen können. Jedoch kann jedes geeignete Verfahren zum Implantieren der zweiten Dotierstoffe und jede geeignete Konzentration von ersten Dotierstoffen und zweiten Dotierstoffen verwendet werden.
  • Nachdem die zweiten Dotierstoffe in das Substrat 101 implantiert wurden, um die zweite Wanne 303 auszubilden, wird der zweite Photoresist 305 entfernt. In einer Ausführungsform kann der zweite Photoresist 305 unter Verwendung eines Veraschungsprozesses entfernt werden, bei dem eine Temperatur des zweiten Photoresists 305 erhöht wird, bis der zweite Photoresist 305 einer thermischen Zersetzung unterliegt und leicht entfernt werden kann. Es kann jedoch jedes geeignete Verfahren oder jede geeignete Kombination von Verfahren wie beispielsweise Nassätzen ebenfalls verwendet werden.
  • 4 zeigt als Beginn eines Ausbildens eines Gatedielektrikums für Vorrichtungen in dem Analogbereich 107 ein Abscheiden einer ersten dielektrischen Schicht 401 über dem Substrat 101. Die erste dielektrische Schicht 401 kann ein High-k-Dielektrikum sein, beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, ein Oxid, ein stickstoffhaltiges Oxid, Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxynitrid, eine Kombination davon oder dergleichen. Die erste dielektrische Schicht 401 kann einen relativen Permittivitätswert von mehr als etwa 4 aufweisen.
  • In einer Ausführungsform, bei der die erste dielektrische Schicht 401 eine Oxidschicht aufweist, kann die erste dielektrische Schicht 401 durch einen beliebigen Oxidationsprozess, beispielsweise nasse oder trockene thermische Oxidation in einer Umgebung, die ein Oxid, H2O, NO oder eine Kombination davon aufweist, oder durch chemische Gasphasenabscheidungstechniken (CVD-Techniken) unter Verwendung von Tetraethylorthosilikat (TEOS) und Sauerstoff als Vorläufer ausgebildet werden. In einer Ausführungsform kann die erste dielektrische Schicht 401 eine erste Dicke T1 von zwischen etwa 10 Å und etwa 150 Å aufweisen, beispielsweise 100 Å.
  • In weiteren Ausführungsformen, in denen die erste dielektrische Schicht 401 ein Metalloxid ist, beispielsweise Hafniumoxid, kann die erste dielektrische Schicht 401 unter Verwendung eines Abscheidungsprozesses abgeschieden werden. Zum Beispiel kann die erste dielektrische Schicht 401 unter Verwendung eines Atomlagenabscheidungsprozesses, eines chemischen Gasphasenabscheidungsprozesses, eines physikalischen Gasphasenabscheidungsprozesses, Kombinationen davon oder dergleichen abgeschieden werden. Es kann jedoch jedes geeignete Abscheidungsverfahren verwendet werden.
  • 5 zeigt, dass die erste dielektrische Schicht 401 behandelt wird, nachdem die erste dielektrische Schicht 401 abgeschieden wurde. In einer Ausführungsform kann die Behandlung eine Plasmabehandlung sein (in 5 durch die mit 501 bezeichnete Wolke dargestellt), wobei die erste dielektrische Schicht 401 einem Plasma aus einem oder mehreren Plasmavorläufern ausgesetzt wird, die dazu beitragen, Funkelrauschen in den im Analogbereich 107 ausgebildeten Vorrichtungen zu verringern. In bestimmten Ausführungsformen können die Plasmavorläufer Vorläufer wie Sauerstoff, Stickstoff, Fluor, Chlor, Kombinationen davon oder dergleichen sein, obwohl beliebige geeignete Vorläufer verwendet werden können.
  • Zu Anfang der Plasmabehandlung 501 kann eine Flussrate der Plasmavorläufer in einen Bereich von etwa 10 sccm bis etwa 100 sccm eingestellt werden, und ein Druck der Plasmabehandlung 501 kann in einem Bereich von etwa 10 mTorr bis etwa 10 Torr liegen. Die Temperatur der Plasmabehandlung 501 kann auf einen Bereich von etwa 400 °C bis etwa 800 °C eingestellt werden. Eine Leistung des Plasmagenerators der Plasmabehandlung 501 kann in einem Bereich von etwa 5 W bis etwa 500 W liegen, und eine Frequenz des Plasmagenerators kann etwa 13,56 MHz oder mehr betragen. Das Substrat 101 kann während der Plasmabehandlung 501 in einem Bereich von etwa 0,5 V bis etwa 500 V vorgespannt werden. Es können jedoch beliebige geeignete Prozessparameter verwendet werden.
  • Während der Plasmabehandlung 501 kann die Plasmaspezies die freiliegenden Oberflächen beschädigen und kann auch in die freiliegenden Oberflächen der ersten dielektrischen Schicht 401 diffundieren, so dass ein behandelter Bereich 503 in der ersten dielektrischen Schicht 401 ausgebildet wird, während ein unbehandelter Bereich 505 der ersten dielektrischen Schicht 401 zwischen dem behandelten Bereich 503 und dem Substrat 101 verbleibt. Zum Beispiel kann die für das Plasma verwendeten Spezies (z. B. Sauerstoff, Stickstoff, Fluor, Chlor etc.) in die Materialien, die die erste dielektrische Schicht 401 bilden, bis zu einer ersten Tiefe D1 der behandelten Oberfläche diffundieren, die kleiner oder gleich etwa 100 nm ist, beispielsweise kleiner oder gleich 5 nm. In einigen besonderen Ausführungsformen, zum Beispiel wenn Rauschen besser kontrolliert werden soll, kann die erste Tiefe zwischen etwa 1/10 und der Hälfte der ersten Dicke T1 liegen. Schließlich kann die Spezies auf eine Konzentration in einem Bereich von etwa 1,0 × 1010 cm-3 bis etwa 1,0 × 1015 cm-3 diffundiert werden. Die Konzentration der Spezies kann von einer Spitze in der Nähe der jeweiligen behandelten Oberflächen bis zu einer bestimmten Tiefe im Material abnehmen.
  • 6 zeigt, dass nachdem der behandelte Bereich 503 ausgebildet wurde, der behandelte Bereich 503 weiter behandelt werden kann, um den behandelten Bereich 503 zu verdichten und feste Oxidladungen und -leerstellen auszuheilen, so dass der behandelte Bereich 503 eine andere Dichte als der Rest der ersten dielektrischen Schicht 401 hat. In einer Ausführungsform kann der behandelte Bereich 503 unter Verwendung z. B. eines Temperprozesses (in 6 durch die mit 603 bezeichneten Wellenlinien dargestellt) behandelt werden, der einen getemperten Bereich 601 aus dem behandelten Bereich 503 (siehe 5) erzeugt. Es kann jedoch jeder geeignete Prozess verwendet werden.
  • In einer bestimmten Ausführungsform kann der Temperprozess 603 ein thermisches Tempern sein, das in einer Umgebung mit Sauerstoff (O2), Stickstoff (N2), N2O, Ammoniak (NH3), Kombinationen davon oder dergleichen ausgeführt wird. Außerdem kann das thermische Tempern bei einer Temperatur zwischen etwa 500 °C und etwa 1000 °C für eine Dauer zwischen etwa 10 s und etwa 1 Stunde durchgeführt werden, obwohl jede geeignete Temperatur und Dauer verwendet werden können. Obwohl ein thermisches Tempern beschrieben wurde, kann zusätzlich jeder geeignete Temperprozess wie beispielsweise ein Millisekunden-Lasertempern, ein Flash-Tempern, ein Spike-Tempern oder ein Tauch-Tempern verwendet werden.
  • Nachdem der behandelte Bereich 503 ausgebildet und dann getempert wurde, so dass er zu dem getemperten Bereich 601 geworden ist, kann der getemperte Bereich 601 eine zweite Tiefe D2 von der Oberfläche der ersten dielektrischen Schicht 401 aufweisen. In einer Ausführungsform kann die zweite Tiefe D2 zwischen etwa 5 % und etwa 30 % der ursprünglichen ersten Dicke T1 der ersten dielektrischen Schicht 401 betragen. Wenn beispielsweise die erste dielektrische Schicht 401 ursprünglich mit einer Dicke von 100 nm abgeschieden wurde, kann der getemperte Bereich zwischen 5 nm und etwa 30 nm liegen. Wenn die zweite Tiefe D2 zu klein ist, wird das Funkelrauschen der ausgebildeten Analogvorrichtung nicht verbessert, wohingegen wenn die zweite Tiefe D2 zu groß ist, beschädigt die Plasmaenergie während der Plasmabehandlung 501 zu viel von der ersten dielektrischen Schicht 401, wodurch die Gesamtqualität der nachfolgend ausgebildeten Gatedielektrika beeinträchtigt wird.
  • Obwohl ferner oben Ausführungsformen beschrieben wurden, bei denen sowohl die Plasmabehandlung 501 als auch der Temperprozess 603 verwendet werden, um den getemperten Bereich 601 auszubilden, soll dies beispielhaft sein und die Ausführungsformen nicht einschränken. Vielmehr kann auch jede geeignete Kombination von Prozessen verwendet werden, wie beispielsweise nur die Verwendung des Temperprozesses 603. Alle diese Ausführungsformen sollen vollständig im Umfang der Ausführungsformen enthalten sein.
  • 7 zeigt, dass nachdem der getemperte Bereich 601 in der ersten dielektrischen Schicht 401 ausgebildet wurde, die erste dielektrische Schicht 401 so strukturiert wird, dass die erste dielektrische Schicht 401 von dem Logikbereich 105 entfernt wird. In einer Ausführungsform kann das Strukturieren der ersten dielektrischen Schicht 401 beginnen, indem ein dritter Photoresist 701 über dem Substrat 101 angeordnet wird und der dritte Photoresist 701 belichtet wird, um einen Unterschied zwischen belichteten Bereichen und unbelichteten Bereichen zu erzeugen. Nach dem Belichten wird der dritte Photoresist 701 entwickelt, um Abschnitte des dritten Photoresists 701 über dem Logikbereich 105 zu entfernen und Abschnitte des dritten Photoresists 701 über dem Analogbereich 107 übrig zu lassen.
  • Nachdem der dritte Photoresist 701 angeordnet und strukturiert wurde, werden diejenigen Abschnitte der ersten dielektrischen Schicht 401 (beispielsweise der getemperte Bereich 601) entfernt, die sich in dem Logikbereich 105 befinden. In einer Ausführungsform kann die erste dielektrische Schicht 401 unter Verwendung von beispielsweise einem anisotropen Ätzprozess entfernt werden, etwa einem reaktiven Ionenätzprozess. Jedoch kann jeder geeignete Entfernungsprozess verwendet werden.
  • Nachdem die erste dielektrische Schicht 401 von dem Logikbereich 105 entfernt wurde, wird ferner der dritte Photoresist 701 entfernt. In einer Ausführungsform kann der dritte Photoresist 701 beispielsweise unter Verwendung eines Veraschungsprozesses entfernt werden, wodurch eine Temperatur des dritten Photoresists 701 erhöht wird, bis der dritte Photoresist 701 einer thermischen Zersetzung unterliegt, woraufhin der dritte Photoresist 701 leicht entfernt werden kann. Es kann jedoch jeder geeignete Prozess verwendet werden, um den dritten Photoresist 701 zu entfernen.
  • 8 zeigt ein Ausbilden einer zweiten dielektrischen Schicht 801 über dem Logikbereich 105. Die zweite dielektrische Schicht 801 kann ein High-k-Dielektrikum sein, beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, ein Oxid, ein stickstoffhaltiges Oxid, Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxynitrid, eine Kombination davon oder dergleichen. Die zweite dielektrische Schicht 801 kann einen relativen Permittivitätswert von mehr als etwa 4 aufweisen.
  • In einer Ausführungsform, bei der die zweite dielektrische Schicht 801 eine Oxidschicht aufweist, kann die zweite dielektrische Schicht 801 durch einen beliebigen Oxidationsprozess, beispielsweise nasse oder trockene thermische Oxidation in einer Umgebung, die ein Oxid, H2O, NO oder eine Kombination davon aufweist, oder durch chemische Gasphasenabscheidungstechniken (CVD-Techniken) unter Verwendung von Tetraethylorthosilikat (TEOS) und Sauerstoff als Vorläufer ausgebildet werden. In einer Ausführungsform kann die zweite dielektrische Schicht 801 eine zweite Dicke T2 zwischen etwa 10 Å und etwa 150 Å aufweisen, beispielsweise 100 Å.
  • In weiteren Ausführungsformen, in denen die zweite dielektrische Schicht 801 ein Metalloxid wie Hafniumoxid ist, kann die zweite dielektrische Schicht 801 unter Verwendung eines Abscheidungsprozesses abgeschieden werden. Zum Beispiel kann die zweite dielektrische Schicht 801 unter Verwendung eines Atomlagenabscheidungsprozesses, eines chemischen Gasphasenabscheidungsprozesses, eines physikalischen Gasphasenabscheidungsprozesses, Kombinationen davon oder dergleichen abgeschieden werden. Es kann jedoch jedes geeignete Abscheidungsverfahren verwendet werden.
  • Da die zweite dielektrische Schicht 801 ferner während des Behandlungsprozesses 501 oder des nachfolgenden Temperprozesses 603 nicht vorhanden ist, wird die zweite dielektrische Schicht 801 von diesen Prozessen nicht beeinflusst. Somit bleibt die zweite dielektrische Schicht 801 unbehandelt und kann eine konstante Zusammensetzung und eine konstante Dichte in der gesamten zweiten dielektrischen Schicht 801 aufweisen.
  • 9 zeigt ein Anordnen und Strukturieren einer ersten Gateelektrode 901 (z. B. einer Logik-Gateelektrode) und einer zweiten Gateelektrode 903 (z. B. einer Analog-Gateelektrode). Das Material für die erste Gateelektrode 901 und die zweite Gateelektrode 903 wird deckend über der ersten dielektrischen Schicht 401 und der zweiten dielektrischen Schicht 801 abgeschieden (engl.: blanket deposited). In einer Ausführungsform können die erste Gateelektrode 901 und die zweite Gateelektrode 903 ein leitfähiges Material wie Metall (z. B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z. B. Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z. B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silizium, andere leitfähige Materialien oder eine Kombination davon enthalten. In einem Beispiel wird amorphes Silizium abgeschieden und rekristallisiert, um polykristallines Silizium (Polysilizium) zu erzeugen. Obwohl die erste Gateelektrode 901 und die zweite Gateelektrode 903 in 9 als eine einzelne Schicht gezeigt sind, können die erste Gateelektrode 901 und die zweite Gateelektrode 903 weiter eine beliebige Anzahl geeigneter Schichten aufweisen.
  • In einer Ausführungsform wird das Material für die erste Gateelektrode 901 und die zweite Gateelektrode 903 zuerst deckend über der ersten dielektrischen Schicht 401 und der zweiten dielektrischen Schicht 801 abgeschieden. Nachdem das Material für die erste Gateelektrode 901 und die zweite Gateelektrode 903 an Ort und Stelle ist, wird es dann in die getrennten Gateelektroden und die gewünschten Formen strukturiert, z. B. unter Verwendung eines oder mehrerer photolithographischer Maskierungs- und Ätzprozesse zum Ätzen durch das Material der ersten Gateelektrode 901 und der zweiten Gateelektrode 903, der ersten dielektrischen Schicht 401 und der zweiten dielektrischen Schicht 801. Es können jedoch alle geeigneten Verfahren verwendet werden.
  • In einer Ausführungsform kann die erste Gateelektrode 901 so strukturiert sein, dass sie eine erste Breite W1 (z. B. eine erste Kanallänge der ausgebildeten Logikvorrichtung) zwischen etwa 0,05 µm und etwa 20 µm aufweist. In ähnlicher Weise kann die zweite Gateelektrode 903 so strukturiert sein, dass sie eine zweite Breite W2 (z. B. eine zweite Kanallänge der ausgebildeten Analogvorrichtung) aufweist, die größer als die erste Breite W1 ist, beispielsweise eine zweite Breite W2 zwischen etwa 0,1 µm und etwa 20 µm. Jedoch können irgendwelche geeigneten Abmessungen verwendet werden.
  • 10 zeigt ein Ausbilden von ersten Abstandshaltern 1001 an der ersten Gateelektrode 901 und zweiten Abstandshaltern 1003 an der zweiten Gateelektrode 903. Die ersten Abstandshalter 1001 und die zweiten Abstandshalter 1003 können ausgebildet werden, indem eine oder mehrere Abstandshalterschichten (nicht gezeigt) über der ersten Gateelektrode 901 und der zweiten Gateelektrode 903 abgeschieden werden. Die Abstandshalterschichten können SiN, Oxynitrid, SiC, SiON, Oxid und dergleichen enthalten und können durch Verfahren wie chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD (PECVD), Sputtern, Kombinationen davon oder dergleichen ausgebildet werden. Die Abstandshalterschichten können strukturiert werden, beispielsweise durch isotropes oder anisotropes Ätzen, wodurch die Abstandshalterschichten von den horizontalen Oberflächen der Struktur entfernt werden und die ersten Abstandshalter 1001 und die zweiten Abstandshalter 1003 wie in 10 gezeigt ausgebildet sind.
  • Wie Fachleute jedoch erkennen werden, sollen der oben beschriebene Prozess und die resultierende Form der ersten Abstandshalter 1001 und der zweiten Abstandshalter 1003 wie in 10 gezeigt lediglich beispielhaft sein und die Ausführungsformen zu diesen Beschreibungen nicht einschränken. Vielmehr kann jede geeignete Anzahl und Kombination von Abstandshalterschichten und -formen zum Ausbilden der ersten Abstandshalter 1001 und der zweiten Abstandshalter 1003 für die erste Gateelektrode 901 und die zweite Gateelektrode 903 verwendet werden, und jede geeignete Kombination von Abstandshaltern kann verwendet werden.
  • 11A zeigt ein Ausbilden von ersten Source/Drain-Bereichen 1101 in dem Substrat 101 auf gegenüberliegenden Seiten der ersten Gateelektrode 901 und zeigt auch ein Ausbilden von zweiten Source/Drain-Bereichen 1103 in dem Substrat 101 auf gegenüberliegenden Seiten der zweiten Gateelektrode 903. In einer Ausführungsform, in der die zweite Wanne 303 in dem Logikbereich 105 n-Dotierstoffe enthält, können die ersten Source/Drain-Bereiche 1101 ausgebildet werden, indem zuerst der Analogbereich 107 geschützt wird (z. B. durch Anordnen und Strukturieren eines Photoresists über dem Analogbereich 107) und dann geeignete p-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen implantiert werden. In weiteren Ausführungsformen, in denen die zweite Wanne 303 in dem Logikbereich 105 p-Dotierstoffe enthält, können die ersten Source/Drain-Bereiche 1101 ausgebildet werden, indem geeignete n-Dotierstoffe wie Phosphor, Arsen oder dergleichen implantiert werden. Es kann jedoch jede geeignete Kombination von Dotierstoffen verwendet werden.
  • Ähnlich können in Bezug auf die zweiten Source/Drain-Bereiche 1103 in einer Ausführungsform, in der die erste Wanne 203 n-Dotierstoffe enthält, die zweiten Source/Drain-Bereiche 1103 ausgebildet werden, indem zuerst der Logikbereich 105 geschützt wird (z. B. durch Anordnen und Strukturieren eines Photoresists über dem Logikbereich 105) und dann geeignete p-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen implantiert werden. In weiteren Ausführungsformen, bei denen die erste Wanne 203 in dem Analogbereich 107 p-Dotierstoffe enthält, können die zweiten Source/Drain-Bereiche 1103 ausgebildet werden, indem geeignete n-Dotierstoffe wie Phosphor, Arsen oder dergleichen implantiert werden. Es kann jedoch jede geeignete Kombination von Dotierstoffen verwendet werden.
  • Während die ersten Source/Drain-Bereiche 1101 unter Verwendung der ersten Gateelektrode 901 und der ersten Abstandshalter 1001 als Masken implantiert werden können und die zweiten Source/Drain-Bereiche 1103 unter Verwendung der zweiten Gateelektrode 903 und der zweiten Abstandshalter 1003 als Masken implantiert werden können, sollte beachtet werden, dass Fachleute erkennen werden, dass viele andere Prozesse, Schritte oder dergleichen verwendet werden können, um diese ersten Source/Drain-Bereiche 1101 und zweiten Source/Drain-Bereiche 1103 auszubilden. Fachleute werden beispielsweise erkennen, dass mehrere Implantationen unter Verwendung verschiedener Kombinationen von Abstandshaltern und Auskleidungen durchgeführt werden können, um die ersten Source/Drain-Bereiche 1101 und die zweiten Source/Drain-Bereiche 1103 mit einer bestimmten Form oder Eigenschaft auszubilden, die für einen bestimmten Zweck geeignet ist. Jeder dieser Prozesse kann verwendet werden, um die ersten Source/Drain-Bereiche 1101 und die zweiten Source/Drain-Bereiche 1103 auszubilden, und die obige Beschreibung soll die Ausführungsformen nicht auf die oben angegebenen Schritte beschränken.
  • 11A zeigt ferner ein Ausbilden von Silizidbereichen 1105 über den ersten Source/Drain-Bereichen 1101, den zweiten Source/Drain-Bereichen 1103, der ersten Gateelektrode 901 und der zweiten Gateelektrode 903. In einer Ausführungsform enthalten die Silizidbereiche 1105 ein Nickelsilizid, obwohl auch jedes andere geeignete Metallsilizid wie Titansilizid, Kobaltsilizid, Palladiumsilizid, Platinsilizid, Erbiumsilizid und dergleichen verwendet werden kann. Die Silizidbereiche 1105 können durch ein anfängliches deckendes Abscheiden (engl.: blanket deposition) einer geeigneten Metallschicht, gefolgt von einem Temperschritt ausgebildet werden, in dem das Metall mit dem darunterliegenden Material des Substrats (z. B. Silizium) reagiert. Nicht umgesetztes Metall wird dann entfernt, beispielsweise mit einem selektiven Ätzprozess. Die Dicke der Silizidbereiche 1105 kann zwischen etwa 3 nm und etwa 50 nm liegen.
  • Nachdem die Silizidbereiche 1105 ausgebildet wurden, kann sich ferner eine obere Fläche der ersten Gateelektrode 901 um weniger als die zweite Gateelektrode 903 von dem Substrat 101 erstrecken. Zum Beispiel kann sich die erste Gateelektrode 901 um einen zweiten Abstand D2 zwischen etwa 25 nm und etwa 250 nm von dem Substrat 101 erstrecken, während sich die zweite Gateelektrode 903 um einen dritten Abstand D3 zwischen etwa 25 nm und etwa 250 nm erstrecken kann. Es können jedoch beliebige geeignete Abstände verwendet werden.
  • 11B zeigt Verbesserungen, die durch Verwenden der hierin beschriebenen Ausführungsformen erreicht werden können. Wie gezeigt werden normalisierte spektrale Dichten des Stromrauschens (Sid/Id2) entlang der y-Achse gezeigt, während die Frequenzen entlang der x-Achse aufgetragen sind. Verglichen mit Vorrichtungen, die die hierin beschriebenen Ausführungsformen nicht verwenden (in 11B durch die mit 1107 bezeichnete Linie gezeigt), können Vorrichtungen, die die hierin beschriebenen Ausführungsformen verwenden (in 11B durch die mit 1109 bezeichnete Linie gezeigt), wie zu sehen eine deutliche Abnahme bieten. In einigen Fällen kann die deutliche Abnahme zu einer 8-fachen oder größeren Verbesserung führen.
  • Insbesondere kann durch Verbessern der Qualität der ersten dielektrischen Schicht 401 der Analogvorrichtungen, die in dem Analogbereich 107 ausgebildet sind, das Flimmerrauschverhalten dieser MOSFETs (das z. B. durch Ladungsträger-Fangen und -Freilassen in der ersten dielektrischen Schicht 401 verursacht wird) ohne Verwendung einer zusätzlichen Maske verringert werden. Als solches kann ein kostengünstiger Prozess verwendet werden, der mit den übrigen CMOS-Prozessen vollständig kompatibel ist, um das Funkelrauschen zu verringern, wodurch auch das Signal-Rausch-Verhältnis der Analogvorrichtungen erhöht wird. Dadurch kann eine bessere Gesamtleistung der Vorrichtungen erreicht werden, insbesondere bei Vorrichtungen, die zur Übertragung digitaler Daten (z. B. von einer CPU) in ein analoges Signal (z. B. an eine Farbanzeige für ein LCD-Panel) verwendet werden.
  • 12 zeigt eine weitere Ausführungsform, die an die oben in Bezug auf 11A beschriebenen Struktur in einem „Gate-Last“-Prozess anschließen kann (obwohl der mit Bezug auf die 1 bis 11B beschriebene „Gate-First-Prozess“ ohne zusätzliche Verarbeitung ebenfalls verwendet werden kann). In dieser Ausführungsform ist das Material der ersten Gateelektrode 901 und der zweiten Gateelektrode 903 anstelle eines verwendeten Endmaterials ein Dummy-Material, beispielsweise Polysilizium, das anschließend entfernt wird. Insbesondere wird ein erstes Zwischenschichtdielektrikum (ILD) 1201 über der in 11A gezeigten Struktur abgeschieden, nachdem die Silizidbereiche 1105 ausgebildet wurden. Das erste ILD 1201 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Die Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess ausgebildet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL - in 12 nicht getrennt gezeigt) zwischen dem ersten ILD 1201 und darunterliegenden Strukturen angeordnet. Die CESL kann ein Dielektrikum enthalten, beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine niedrigere Ätzrate als das Material des darüberliegenden ersten ILD 1201 aufweist.
  • Nachdem das erste ILD 1201 ausgebildet wurde, wird das erste ILD 1201 planarisiert, so dass die erste Gateelektrode 901 und die zweite Gateelektrode 903 freigelegt werden. In einer Ausführungsform kann der Planarisierungsprozess ein Prozess wie chemisch-mechanisches Polieren, Schleifen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind obere Flächen der ersten Gateelektrode 901 und der zweiten Gateelektrode 903 durch das erste ILD 1201 freigelegt.
  • Nachdem die erste Gateelektrode 901 und die zweite Gateelektrode 903 freigelegt sind, werden die erste Gateelektrode 901 und die zweite Gateelektrode 903 in einem oder mehreren Ätzschritten entfernt, so dass Vertiefungen ausgebildet werden. In einigen Ausführungsformen werden die erste Gateelektrode 901 und die zweite Gateelektrode 903 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die selektiv die erste Gateelektrode 901 und die zweite Gateelektrode 903 mit wenig oder ohne Ätzen des ersten ILD 1201 oder der ersten Abstandshalter 1001 und zweiten Abstandshalter 1003 ätzen. Während des Entfernens können die erste dielektrische Schicht 401 und die zweite dielektrische Schicht 801 als Ätzstoppschicht verwendet werden, wenn die erste Gateelektrode 901 und die zweite Gateelektrode 903 geätzt werden.
  • Nachdem die Vertiefungen ausgebildet wurden, werden Gatedielektrikumsschichten 1205 und Gateelektroden 1203 als Ersatzgates ausgebildet. Die Gatedielektrikumsschichten 1205 sind eine oder mehrere Schichten, die in den Vertiefungen abgeschieden werden, beispielsweise auf den oberen Flächen der ersten dielektrischen Schicht 401 und der zweiten dielektrischen Schicht 801 und auf Seitenwänden der ersten Abstandshalter 1001 und der zweiten Abstandshalter 1003. Die Gatedielektrikumsschichten 1205 können auch auf der oberen Fläche des ersten ILD 1201 ausgebildet werden. In einigen Ausführungsformen weisen die Gatedielektrikumsschichten 1205 eine oder mehrere dielektrische Schichten auf, beispielsweise eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. Zum Beispiel enthalten die Gatedielektrikumsschichten 1205 in einigen Ausführungsformen ein High-k-Dielektrikum, beispielsweise ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die Gatedielektrikumsschichten 1205 können eine dielektrische Schicht mit einem k-Wert von mehr als etwa 7,0 aufweisen. Die Ausbildungsverfahren der Gatedielektrikumsschichten 1205 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gateelektroden 1203 werden jeweils über den Gatedielektrikumsschichten 1205 abgeschieden und füllen die verbleibenden Anteile der Vertiefungen. Die Gateelektroden 1203 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon enthalten. Obwohl eine einschichtige Gateelektrode 1203 gezeigt ist, kann die Gateelektrode 1203 ferner eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeits-Abstimmungsschichten und ein Füllmaterial aufweisen. Nach dem Füllen der Vertiefungen kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die überschüssigen Anteile der Gatedielektrikumsschichten 1205 und des Materials der Gateelektroden 1203 zu entfernen, die über der oberen Fläche des ersten ILD 1201 liegen. Als solche können sich die Gatedielektrikumsschichten 1205 entlang mehrerer Seiten der Gateelektroden 1203 erstrecken, und obere Flächen der Gateelektroden 1203, die sich sowohl im Analogbereich 107 als auch im Logikbereich 105 befinden, liegen im gleichem Abstand von dem Substrat 101, beispielsweise einem vierten Abstand D4 zwischen etwa 20 nm und etwa 200 nm. Die verbleibenden Materialabschnitte der Gateelektroden 1203 und der Gatedielektrikumsschichten 1205 bilden somit Ersatzgates. Die Gateelektroden 1203 und die Gatedielektrikumsschichten 1205 können gemeinsam als „Gatestapel“ bezeichnet werden.
  • Das Ausbilden der Gatedielektrikumsschichten 1205 im Logikbereich 105 und im Analogbereich 107 kann gleichzeitig erfolgen, so dass die Gatedielektrikumsschichten 1205 in jedem Bereich aus den gleichen Materialien ausgebildet sind, und das Ausbilden der Gateelektroden 1203 kann gleichzeitig erfolgen, so dass die Gateelektroden 1203 in beiden Bereichen aus den gleichen Materialien ausgebildet sind. In weiteren Ausführungsformen können die Gatedielektrikumsschichten 1205 in den beiden Bereichen durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 1205 aus unterschiedlichen Materialien bestehen können, und/oder die Gateelektroden 1203 können in den beiden Bereichen durch unterschiedliche Prozesse ausgebildet werden, so dass die Gateelektroden 1203 aus unterschiedlichen Materialien bestehen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Prozesse verwendet werden.
  • 13 zeigt eine weitere „Gate-Last“-Ausführungsform, bei der die Gatedielektrikumsschichten 1205 vor dem Ausbilden des ersten ILD 1201 ausgebildet werden, anstatt nach dem Ausbilden des ersten ILD 1201 ausgebildet zu werden. In dieser Ausführungsform wird vor dem Abscheiden des Materials der ersten Gateelektrode 901 und der zweiten Gateelektrode 903 das Material der Gatedielektrikumsschichten 1205 über der ersten Dielektrikumsschicht 401 und der zweiten Dielektrikumsschicht 801 abgeschieden. Die Gatedielektrikumsschichten 1205 in dieser Ausführungsform können wie oben in Bezug auf 12 beschrieben abgeschieden werden.
  • Nach dem Abscheiden werden die erste Gateelektrode 901 und die zweite Gateelektrode 903 ausgebildet und strukturiert, wobei das Strukturieren der ersten Gateelektrode 901 und der zweiten Gateelektrode 903 auch verwendet wird, um die Gatedielektrikumsschichten 1205 zu strukturieren. Als solche werden die Gatedielektrikumsschichten 1205 so strukturiert, dass sie einen einzigen planaren Abschnitt aufweisen, der sich direkt über der ersten dielektrischen Schicht 401 und der zweiten dielektrischen Schicht 801 befindet.
  • Nachdem die erste Gateelektrode 901 und die zweite Gateelektrode 903 ausgebildet sind, wird das erste ILD 1201 abgeschieden und planarisiert, und die erste Gateelektrode 901 und die zweite Gateelektrode 903 werden entfernt. Nach dem Entfernen werden die Gateelektroden 1203 (aber nicht die Gatedielektrikumsschichten 1205, da diese bereits ausgebildet sind) abgeschieden, so dass sie die erste Gateelektrode 901 und die zweite Gateelektrode 903 ersetzen. Als solche werden die Gateelektroden 1203 in physischem Kontakt mit den ersten Abstandshaltern 1001 (im Logikbereich 105) und den zweiten Abstandshaltern (im Analogbereich 107) abgeschieden. In einer Ausführungsform werden die Gateelektroden 1203 wie oben in Bezug auf 12 beschrieben abgeschieden. Es können jedoch beliebige geeignete Verfahren und Materialien verwendet werden.
  • Durch Behandeln der ersten dielektrischen Schicht 401 zum Ausbilden des getemperten Bereichs 601 kann das Ladungsträger-Einfangen und -Freilassen verringert werden, das normalerweise bei ausreichenden Frequenzen in Analogvorrichtungen auftritt. Durch Verringern des Einfangens und Freilassens der Ladungsträger kann das Gesamtflimmerrauschen der Analogvorrichtung verringert werden, wodurch die Gesamtleistung der Vorrichtung verbessert wird. Diese Verbesserungen können ohne zusätzliche Masken zu geringen Kosten und mit Prozessen erreicht werden, die mit den übrigen zum Ausbilden von CMOS-Vorrichtungen verwendeten Prozessen vollständig kompatibel sind.
  • Obwohl die hierin dargestellten Ausführungsformen als Ausführungsformen zur Verwendung in planaren Vorrichtungen beschrieben sind, sollen die Ideen ferner nicht auf planare Vorrichtungen beschränkt sein. Vielmehr können die Ideen in einer großen Vielfalt von Vorrichtungen implementiert werden, beispielsweise Finnen-Feldeffekttransistoren (finFETs), Nanostrukturvorrichtungen, Kombinationen davon oder dergleichen. Alle diese Ausführungsformen sollen vollständig im Umfang der Ausführungsformen enthalten sein.
  • Gemäß einer Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, wobei das Verfahren umfasst: Abscheiden einer ersten dielektrischen Schicht über einem Logikbereich und einem Analogbereich eines Halbleitersubstrats; Behandeln der ersten dielektrischen Schicht, so dass eine getemperte Schicht ausgebildet wird; nach dem Behandeln der ersten dielektrischen Schicht, Entfernen eines ersten Abschnitts der getemperten Schicht aus dem Logikbereich; Ausbilden einer zweiten dielektrischen Schicht in dem Logikbereich; und Abscheiden eines Gateelektrodenmaterials über einem Rest der getemperten Schicht und der zweiten dielektrischen Schicht. In einer Ausführungsform umfasst das Behandeln der ersten dielektrischen Schicht ferner: Aussetzen der ersten dielektrischen Schicht gegenüber einem Plasma, um einen behandelten Bereich auszubilden; und Tempern des behandelten Bereichs. In einer Ausführungsform weist das Plasma Sauerstoff, Stickstoff, Fluor oder Chlor auf. In einer Ausführungsform umfasst das Behandeln der ersten dielektrischen Schicht ferner ein Tempern der ersten dielektrischen Schicht. In einer Ausführungsform wird das Tempern in einer Sauerstoffumgebung ausgeführt. In einer Ausführungsform weist die getemperte Schicht eine erste Dicke auf, die erste dielektrische Schicht weist eine zweite Dicke auf und die erste Dicke beträgt zwischen 5 % und 30 % der zweiten Dicke. In einer Ausführungsform umfasst das Verfahren ferner ein Strukturieren des Gateelektrodenmaterials in eine erste Gateelektrode über der getemperten Schicht und eine zweite Gateelektrode über der zweiten dielektrischen Schicht, wobei die erste Gateelektrode eine größere Breite als die zweite Gateelektrode aufweist.
  • Gemäß einer weiteren Ausführungsform ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, wobei das Verfahren umfasst: deckendes Abscheiden einer ersten dielektrischen Schicht über einem ersten Bereich eines Substrats und einem zweiten Bereich des Substrats; Aussetzen einer oberen Fläche der ersten dielektrischen Schicht gegenüber einem ersten Plasma so, dass ein behandelter Bereich in der ersten dielektrischen Schicht über einem nicht behandelten Bereich der ersten dielektrischen Schicht ausgebildet wird; Tempern des behandelten Bereichs mit einem ersten Temperprozess so, dass ein getemperter Bereich über dem nicht behandelten Bereich ausgebildet wird; Entfernen der ersten dielektrischen Schicht aus dem ersten Bereich; Ausbilden einer zweiten dielektrischen Schicht in dem ersten Bereich; Ausbilden einer ersten Gateelektrode über der ersten dielektrischen Schicht in dem zweiten Bereich; und Ausbilden einer zweiten Gateelektrode über der zweiten dielektrischen Schicht in dem ersten Bereich. In einer Ausführungsform umfasst das Verfahren ferner ein Ersetzen der ersten Gateelektrode und der zweiten Gateelektrode. In einer Ausführungsform weist das erste Plasma ein Sauerstoffplasma auf. In einer Ausführungsform weist das erste Plasma ein Chlorplasma auf. In einer Ausführungsform weist das erste Plasma ein Stickstoffplasma auf. In einer Ausführungsform beträgt eine erste Dicke des getemperten Bereichs weniger als 30 % einer zweiten Dicke der ersten dielektrischen Schicht. In einer Ausführungsform ist der erste Bereich ein Logikbereich und der zweite Bereich ist ein Analogbereich.
  • In noch einer weiteren Ausführungsform weist eine Halbleitervorrichtung auf: eine Logikvorrichtung, die sich in einem Logikbereich eines Substrats befindet, wobei die Logikvorrichtung aufweist: eine erste dielektrische Schicht mit einer konstanten Dichte über die gesamte erste dielektrische Schicht; und eine erste Gateelektrode, die über der ersten dielektrischen Schicht liegt; und eine Analogvorrichtung, die sich in einem Analogbereich des Substrats befindet, wobei die Analogvorrichtung aufweist: eine zweite dielektrische Schicht, wobei die zweite dielektrische Schicht einen getemperten Bereich und einen unbehandelten Bereich aufweist, wobei der getemperte Bereich eine andere Dichte als der unbehandelte Bereich aufweist; und eine zweite Gateelektrode, die über der zweiten dielektrischen Schicht liegt. In einer Ausführungsform befindet sich eine erste obere Fläche der ersten Gateelektrode um einen ersten Abstand vom Substrat entfernt, wobei sich eine zweite obere Fläche der zweiten Gateelektrode in einem zweiten Abstand vom Substrat befindet, wobei der zweite Abstand größer als der erste Abstand ist. In einer Ausführungsform ist eine erste obere Fläche der ersten Gateelektrode in einem ersten Abstand vom Substrat entfernt, wobei sich eine zweite obere Fläche der zweiten Gateelektrode im ersten Abstand vom Substrat entfernt befindet. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine erste high-k-dielektrische Schicht zwischen der zweiten dielektrischen Schicht und der zweiten Gateelektrode auf, wobei sich die erste high-k-dielektrische Schicht entlang mehrerer Seiten der zweiten Gateelektrode erstreckt. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine erste high-k-dielektrische Schicht zwischen der zweiten dielektrischen Schicht und der zweiten Gateelektrode auf, wobei die zweite Gateelektrode in physischem Kontakt mit einem Abstandshalter steht. In einer Ausführungsform weist die zweite Gateelektrode eine Breite auf, die größer als die der ersten Gateelektrode ist.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63211750 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Abscheiden einer ersten dielektrischen Schicht über einem Logikbereich und einem Analogbereich eines Halbleitersubstrats; Behandeln der ersten dielektrischen Schicht, so dass eine getemperte Schicht ausgebildet wird; nach dem Behandeln der ersten dielektrischen Schicht, Entfernen eines ersten Abschnitts der getemperten Schicht aus dem Logikbereich; Ausbilden einer zweiten dielektrischen Schicht in dem Logikbereich; und Abscheiden eines Gateelektrodenmaterials über einem Rest der getemperten Schicht und der zweiten dielektrischen Schicht.
  2. Verfahren nach Anspruch 1, wobei das Behandeln der ersten dielektrischen Schicht ferner umfasst: Aussetzen der ersten dielektrischen Schicht gegenüber einem Plasma, um einen behandelten Bereich auszubilden; und Tempern des behandelten Bereichs.
  3. Verfahren nach Anspruch 2, wobei das Plasma Sauerstoff, Stickstoff, Fluor oder Chlor aufweist.
  4. Verfahren nach Anspruch 1, wobei das Behandeln der ersten dielektrischen Schicht ferner ein Tempern der ersten dielektrischen Schicht umfasst.
  5. Verfahren nach Anspruch 4, wobei das Tempern in einer Sauerstoffumgebung ausgeführt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die getemperte Schicht eine erste Dicke aufweist, die erste dielektrische Schicht eine zweite Dicke aufweist und die erste Dicke zwischen 5 % und 30 % der zweiten Dicke beträgt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Strukturieren des Gateelektrodenmaterials in eine erste Gateelektrode über der getemperten Schicht und eine zweite Gateelektrode über der zweiten dielektrischen Schicht umfasst, wobei die erste Gateelektrode eine größere Breite als die zweite Gateelektrode aufweist.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: deckendes Abscheiden einer ersten dielektrischen Schicht über einem ersten Bereich eines Substrats und einem zweiten Bereich des Substrats; Aussetzen einer oberen Fläche der ersten dielektrischen Schicht gegenüber einem ersten Plasma so, dass ein behandelter Bereich in der ersten dielektrischen Schicht über einem nicht behandelten Bereich der ersten dielektrischen Schicht ausgebildet wird; Tempern des behandelten Bereichs mit einem ersten Temperprozess so, dass ein getemperter Bereich über dem nicht behandelten Bereich ausgebildet wird; Entfernen der ersten dielektrischen Schicht aus dem ersten Bereich; Ausbilden einer zweiten dielektrischen Schicht in dem ersten Bereich; Ausbilden einer ersten Gateelektrode über der ersten dielektrischen Schicht in dem zweiten Bereich; und Ausbilden einer zweiten Gateelektrode über der zweiten dielektrischen Schicht in dem ersten Bereich.
  9. Verfahren nach Anspruch 8, das das Verfahren ferner ein Ersetzen der ersten Gateelektrode und der zweiten Gateelektrode umfasst.
  10. Verfahren nach Anspruch 8, wobei das erste Plasma ein Sauerstoffplasma aufweist.
  11. Verfahren nach Anspruch 8, wobei das erste Plasma ein Chlorplasma aufweist.
  12. Verfahren nach Anspruch 8, wobei das erste Plasma ein Stickstoffplasma aufweist.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei eine erste Dicke des getemperten Bereichs weniger als 30 % einer zweiten Dicke der ersten dielektrischen Schicht beträgt.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei der erste Bereich ein Logikbereich ist und der zweite Bereich ein Analogbereich ist.
  15. Halbleitervorrichtung, aufweisend: eine Logikvorrichtung, die sich in einem Logikbereich eines Substrats befindet, wobei die Logikvorrichtung aufweist: eine erste dielektrische Schicht mit einer konstanten Dichte über die gesamte erste dielektrische Schicht; und eine erste Gateelektrode, die über der ersten dielektrischen Schicht liegt; und eine Analogvorrichtung, die sich in einem Analogbereich des Substrats befindet, wobei die Analogvorrichtung aufweist: eine zweite dielektrische Schicht, wobei die zweite dielektrische Schicht einen getemperten Bereich und einen unbehandelten Bereich aufweist, wobei der getemperte Bereich eine andere Dichte als der unbehandelte Bereich aufweist; und eine zweite Gateelektrode, die über der zweiten dielektrischen Schicht liegt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei sich eine erste obere Fläche der ersten Gateelektrode in einem ersten Abstand vom Substrat befindet, und wobei sich eine zweite obere Fläche der zweiten Gateelektrode in einem zweiten Abstand vom Substrat befindet, wobei der zweite Abstand größer als der erste Abstand ist.
  17. Halbleitervorrichtung nach Anspruch 15, wobei eine erste obere Fläche der ersten Gateelektrode in einem ersten Abstand vom Substrat entfernt liegt und wobei sich eine zweite obere Fläche der zweiten Gateelektrode im ersten Abstand vom Substrat entfernt befindet.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, die ferner eine erste high-k-dielektrische Schicht zwischen der zweiten dielektrischen Schicht und der zweiten Gateelektrode aufweist, wobei sich die erste high-k-dielektrische Schicht entlang mehrerer Seiten der zweiten Gateelektrode erstreckt.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, die ferner eine erste high-k-dielektrische Schicht zwischen der zweiten dielektrischen Schicht und der zweiten Gateelektrode aufweist, wobei die zweite Gateelektrode in physischem Kontakt mit einem Abstandshalter steht.
  20. Halbleitervorrichtung nach einem der Ansprüche 15 bis 19, wobei die zweite Gateelektrode eine Breite aufweist, die größer als die der ersten Gateelektrode ist.
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