DE102021113069A1 - Halbleitergehäuse mit lti-inspektionsmerkmal - Google Patents

Halbleitergehäuse mit lti-inspektionsmerkmal Download PDF

Info

Publication number
DE102021113069A1
DE102021113069A1 DE102021113069.7A DE102021113069A DE102021113069A1 DE 102021113069 A1 DE102021113069 A1 DE 102021113069A1 DE 102021113069 A DE102021113069 A DE 102021113069A DE 102021113069 A1 DE102021113069 A1 DE 102021113069A1
Authority
DE
Germany
Prior art keywords
side wall
encapsulation
laser
facing
packaged semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021113069.7A
Other languages
English (en)
Inventor
Chau Fatt Chiang
Khay Chwan Andrew Saw
Chee Voon Tan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102021113069A1 publication Critical patent/DE102021113069A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Verfahren umfasst das Bereitstellen eines Trägers, das Anbringen einer Vielzahl von Halbleiterchips auf dem Träger, das Ausbilden eines Bereichs aus elektrisch isolierendem Verkapselungsmaterial auf dem Träger, der jeden der Halbleiterchips bedeckt, das Entfernen von Abschnitten des Verkapselungsmaterials, um Lücken in dem Bereich aus elektrisch isolierendem Verkapselungsmaterial zwischen jedem der Halbleiterchips auszubilden, das Ausbilden von elektrisch leitendem Material innerhalb der Lücken und das Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial entlang jeder der Lücken, um eine Vielzahl von diskreten Verkapselungskörpern zu bilden. Jede der gehäusten Halbleitervorrichtungen umfasst einen der Seitenwand zugewandten Anschluss, der an einer Seitenwand des Verkapselungskörpers angeordnet ist. Für jede der gehäusten Halbleitervorrichtungen ist der der Seitenwand zugewandte Anschluss elektrisch mit dem Halbleiterchip der jeweiligen gehäusten Halbleitervorrichtung verbunden. Der der Seitenwand zugewandte Anschluss jeder gehäusten Halbleitervorrichtung ist aus dem elektrisch leitenden Material, das innerhalb der Lücken gebildet wird, vorgesehen.

Description

  • HINTERGRUND
  • Leiterlose Halbleitergehäuse sind mit Anschlüssen konstruiert, die im Wesentlichen mit dem Vergusskörper koextensiv sind. Beispiele für leiterlose Halbleitergehäuse sind DFN- (dual flat no leads) und QFN-Gehäuse (quad flat no leads), um nur einige zu nennen. Leiterlose Halbleitergehäuse bieten deutliche Vorteile gegenüber bedrahteten Gehäusen, wie z. B. eine kleine Grundfläche und geringe Materialkosten. Die E/A-Dichte dieser Gehäuse wird jedoch durch den Mindestabstand zwischen leitenden Bondpads und die Grundfläche des Verkapselungskörpers eingeschränkt. In vielen Anwendungen besteht die Notwendigkeit, die Bauelementgröße zu reduzieren und gleichzeitig die E/A-Dichte des Bauelements beizubehalten oder zu erhöhen. Es ist daher wünschenswert, ein leiterloses Gehäuse mit einer erhöhten E/A-Fähigkeit bei einer gegebenen Grundfläche bereitzustellen.
  • KURZFASSUNG
  • Ein Verfahren zur Herstellung eines Halbleiterbauelements wird offenbart. Gemäß einer Ausführungsform umfasst das Verfahren das Bereitstellen eines Trägers, das Anbringen einer Vielzahl von Halbleiterchips auf dem Träger, das Ausbilden eines Bereichs aus elektrisch isolierendem Verkapselungsmaterial auf dem Träger, der jeden der Halbleiterchips bedeckt, das Entfernen von Abschnitten des Verkapselungsmaterials, um Lücken in dem Bereich aus elektrisch isolierendem Verkapselungsmaterial zwischen jedem der Halbleiterchips auszubilden, das Ausbilden von elektrisch leitendem Material innerhalb der Lücken und das Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial entlang jeder der Lücken, um eine Vielzahl von diskreten Verkapselungskörpern auszubilden. Jede der gehäusten Halbleitervorrichtungen umfasst einen der Seitenwand zugewandten Anschluss, der an einer Seitenwand des Verkapselungskörpers angeordnet ist. Für jede der gehäusten Halbleitervorrichtungen ist der der Seitenwand zugewandte Anschluss elektrisch mit dem Halbleiterchip der jeweiligen gehäusten Halbleitervorrichtung verbunden. Der der Seitenwand zugewandte Anschluss jeder gehäusten Halbleitervorrichtung wird aus dem elektrisch leitenden Material bereitgestellt, das innerhalb der Zwischenräume gebildet wird.
  • Getrennt oder in Kombination erstreckt sich bei jeder gehäusten Halbleitervorrichtung der der Seitenwand zugewandte Anschluss vollständig zwischen den oberen und unteren Oberflächen des Verkapselungskörpers.
  • Getrennt oder in Kombination umfasst jede der gehäusten Halbleitervorrichtungen nach dem Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial eine Kerbe in der Seitenwand des Verkapselungskörpers, die sich zwischen der oberen und der unteren Oberfläche erstreckt, und für jede der gehäusten Halbleitervorrichtungen ist der der Seitenwand zugewandte Anschluss innerhalb der Kerbe angeordnet.
  • Getrennt oder in Kombination umfasst das Verfahren ferner die Durchführung eines weiteren Schneideschritts nach dem Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial, so dass die Seitenwand des Verkapselungskörpers im Wesentlichen komplanar zu dem der Seitenwand zugewandten Anschluss ist.
  • Getrennt oder in Kombination ist für jede der gehäusten Halbleitervorrichtungen der der Seitenwand zugewandte Anschluss ein Teil oder ein leitender Bereich, der sich kontinuierlich von der Seitenwand zu einer oder beiden der oberen und unteren Oberflächen des Verkapselungskörpers erstreckt.
  • Getrennt oder in Kombination umfasst das Verkapselungsmaterial eine laseraktivierbare Formmasse, und das Ausbilden des elektrisch leitfähigen Materials innerhalb der Lücken umfasst das Anwenden eines Lasers auf die laseraktivierbare Formmasse, wodurch eine laseraktivierte Oberfläche in der laseraktivierbaren Formmasse gebildet wird, und das Durchführen eines Plattierungsprozesses, der das elektrisch leitende Material selektiv in der laseraktivierten Oberfläche ausbildet.
  • Getrennt oder in Kombination umfasst das Bilden des Bereichs aus elektrisch isolierendem Verkapselungsmaterial das Verkapseln jedes der Halbleiterchips mit einem ersten Formmassenmaterial und das Bilden der laseraktivierbaren Formmasse auf dem ersten Formmassenmaterial, so dass die laseraktivierbare Formmasse an den Außenflächen der diskreten Verkapselungskörper freigelegt wird.
  • Getrennt oder in Kombination ist der Plattierungsprozess ein Elektroplattierungsprozess.
  • Getrennt oder in Kombination ist der Plattierungsprozess ein stromloser Plattierungsprozess.
  • Getrennt oder in Kombination umfasst jeder der Halbleiterchips eine Vielzahl von leitenden Anschlüssen, die auf einer Hauptoberfläche angeordnet sind, und eine hintere Oberfläche, die der Hauptoberfläche gegenüberliegt, und wobei die Halbleiterchips jeweils so auf dem Träger angebracht sind, dass die Hauptoberfläche von dem Träger weg zeigt.
  • Getrennt oder in Kombination umfasst jeder der Halbleiterchips eine Hauptoberfläche mit einer Vielzahl von Bondpads und eine der Hauptoberfläche gegenüberliegende hintere Oberfläche, wobei die Halbleiterchips jeweils so auf dem Träger angebracht sind, dass die Hauptoberfläche dem Träger zugewandt ist.
  • Getrennt oder in Kombination umfasst das Verfahren ferner das Entfernen des Trägers von dem Bereich aus elektrisch isolierendem Verkapselungsmaterial und das Übertragen des Bereichs aus elektrisch isolierendem Verkapselungsmaterial auf ein Transferlaminat, bevor die Abschnitte des Verkapselungsmaterials entfernt werden, und das Entfernen der Abschnitte des Verkapselungsmaterials und das Bilden des elektrisch leitenden Materials werden durchgeführt, während der Bereich aus elektrisch isolierendem Verkapselungsmaterial auf dem Transferlaminat angeordnet ist.
  • Eine gehäuste Halbleitervorrichtung wird bereitgestellt. Gemäß einer Ausführungsform enthält die gehäuste Halbleitervorrichtung einen Halbleiterchip, der eine Vielzahl von Bondpads umfasst, einen Verkapselungskörper aus elektrisch isolierendem Verkapselungsmaterial, der den Halbleiterchip verkapselt, einen einer Seitenwand zugewandten Anschluss, der an einer Seitenwand des Verkapselungskörpers angeordnet ist, wobei der der Seitenwand zugewandte Anschluss elektrisch mit einem der Bondpads verbunden ist; wobei sich der der Seitenwand zugewandte Anschluss vollständig zwischen einer oberen und einer unteren Oberfläche des Verkapselungskörpers erstreckt, und das elektrisch isolierende Verkapselungsmaterial eine laseraktivierbare Formmasse umfasst.
  • Getrennt oder in Kombination erstreckt sich der der Seitenwand zugewandte Anschluss kontinuierlich von der Seitenwand des Verkapselungskörpers zu einer Hauptoberfläche des Verkapselungskörpers, die sich mit der Seitenwand des Verkapselungskörpers schneidet.
  • Getrennt oder in Kombination umfasst die gehäuste Halbleitervorrichtung eine Kerbe in der Seitenwand des Verkapselungskörpers, die sich zwischen den oberen und unteren Oberflächen erstreckt, und wobei der der Seitenwand zugewandte Anschluss innerhalb der Kerbe angeordnet ist.
  • Getrennt oder in Kombination, ist der der Seitenwand zugewandte Anschluss der gehäusten Halbleitervorrichtung im Wesentlichen komplanar zu der Seitenwand des Verkapselungskörpers.
  • Getrennt oder in Kombination ist die gehäuste Halbleitervorrichtung als integrierte Schaltung ausgebildet.
  • Getrennt oder in Kombination umfasst der Verkapselungskörper ein erstes Formmassenmaterial, das den Halbleiterchip einkapselt, und wobei die laseraktivierbare Formmasse auf dem ersten Formmassenmaterial so ausgebildet ist, dass die laseraktivierbare Formmasse an äußeren Oberflächen des Verkapselungskörpers freigelegt ist.
  • Getrennt oder in Kombination ist eine hintere Oberfläche des Halbleiterchips an der unteren Oberfläche des Verkapselungskörpers freigelegt.
  • Getrennt oder in Kombination ist eine hintere Oberfläche des Halbleiterchips durch den Verkapselungskörper abgedeckt.
  • Der Fachmann wird beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der begleitenden Zeichnungen weitere Merkmale und Vorteile erkennen.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Ausführungsformen sind in den Zeichnungen gezeigt und werden in der folgenden Beschreibung detailliert beschrieben.
    • 1, die die 1A - 1G enthält, zeigt Verfahrensschritte zur Herstellung einer gehäusten Halbleitervorrichtung gemäß einer Ausführungsform. Die 1A - 1F zeigen Verfahrensschritte aus einer Querschnittsperspektive und die 1G - 1H zeigen die gehäuste Halbleitervorrichtung aus einer isometrischen Perspektive.
    • 2, die die 2A - 2F umfasst, zeigt Verfahrensschritte zur Bildung einer gehäusten Halbleitervorrichtung gemäß einer Ausführungsform.
    • 3, die die 3A - 3F enthält, zeigt Verfahrensschritte zum Bilden einer gehäusten Halbleitervorrichtung gemäß einer Ausführungsform.
    • 4 zeigt eine gehäuste Halbleitervorrichtung aus einer isometrischen Perspektive, gemäß einer Ausführungsform.
    • 5 zeigt eine gehäuste Halbleitervorrichtung aus einer isometrischen Perspektive, gemäß einer Ausführungsform.
    • 6, die die 6A und 6B enthält, zeigt eine Anordnung von zwei gehäusten Halbleitervorrichtungen, die auf einer Leiterplatte angebracht sind, gemäß einer Ausführungsform. 6A zeigt die Anordnung aus einer Draufsichtsperspektive. 6B zeigt die Anordnung in einer Seitenansicht.
    • 7, die die 7A und 7B enthält, zeigt eine Anordnung von zwei gehäusten Halbleitervorrichtungen, die auf einer Leiterplatte angebracht sind, gemäß einer Ausführungsform. 7A zeigt die Anordnung aus einer isometrischen Perspektive. 7B zeigt die Anordnung aus einer Seitenansichtsperspektive.
  • DETAILLIERTE BESCHREIBUNG
  • Die hier beschriebenen Ausführungsformen umfassen ein vergossenes Halbleitergehäuse mit Anschlüssen, die entlang der Seitenwände des Verkapselungskörpers ausgebildet sind. Diese den Seitenwänden zugewandten Anschlüsse werden durch eine Laserstrukturierungstechnik gebildet. Gemäß dieser Technik enthält der Verkapselungskörper des Gehäuses eine laseraktivierbare Formmasse, die selektiv aktiviert wird, um Oberflächenmetalle durch Anwendung eines Lasers zu aktivieren. Leitfähiges Material wird in dem laseraktivierten Bereich durch einen Plattierungsprozess wie Elektroplattierung oder stromlose Beschichtung gebildet. Mit dieser vorteilhaften Technik können die der Seitenwand zugewandten Anschlüsse so ausgebildet werden, dass sie sich über die gesamte Dicke des Verkapselungskörpers erstrecken. Diese der Seitenwand zugewandten Anschlüsse können als LTI-Merkmale („lead tip inspection“) dienen, um die Integrität einer Lötverbindung zu prüfen. Darüber hinaus oder alternativ können diese der Seitenwand zugewandten Anschlüsse als separate Kontaktpunkte für eine direkte elektrische Verbindung konfiguriert sein.
  • Unter Bezugnahme auf 1 werden ausgewählte Verfahrensschritte zur Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform gezeigt. Bezug nehmend auf 1A wird ein Träger 100 bereitgestellt. Im Allgemeinen kann der Träger 100 jede Struktur sein, die mit Batch-Verfahren für Halbleiterbauelemente kompatibel ist. Zum Beispiel kann der Träger eine große Metallplatte sein, die in der Lage ist, Dutzende oder Hunderte von Halbleiterchips aufzunehmen, z.B. eine 18" x 24" Platte. In einer Ausführungsform enthält der Träger 100 ein leitendes Metall, z. B. Kupfer, Aluminium usw.
  • Mehrere Halbleiterchips 102 sind auf dem Träger 100 angebracht. Während die 1 vier auf dem Träger 100 angebrachte Halbleiterchips 102 zeigt, können die hier beschriebenen Verfahren prinzipiell mit einer beliebigen Anzahl von Chips (d.h. zwei oder mehr Chips) verwendet werden, um mehrere gehäuste Halbleitervorrichtungen gleichzeitig zu bilden. Die Halbleiterchips 102 können eine Vielzahl von Vorrichtungskonfigurationen aufweisen. Zum Beispiel können die Halbleiterchips 102 als diskrete Schaltvorrichtungen konfiguriert sein, z. B. MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), HEMTs (Transistoren mit hoher Elektronenbeweglichkeit) usw. Die Halbleiterchips 102 können auch als integrierte Vorrichtungen konfiguriert sein, z. B. als Controller, Prozessoren, Sensoren, Verstärker usw.
  • Jeder Halbleiterchip 102 enthält eine Vielzahl von leitenden Bondpads 104, die E/A-Anschlüsse des Bauelements bereitstellen, z. B. Gate, Source, Drain, Kollektor, Emitter usw. Gemäß einer Ausführungsform sind vertikale Verbindungsstrukturen 106 auf den Bondpads 104 ausgebildet. Diese vertikalen Verbindungsstrukturen 106 heben den Punkt des elektrischen Kontakts zu den E/A-Anschlüssen des Bauelements über die Hauptoberfläche der Halbleiterchips 102. Die vertikalen Verbindungsstrukturen 106 können elektrisch leitende Materialien wie Kupfer, Gold, Aluminium, Nickel usw. und deren Legierungen sowie Lötmaterialien enthalten. Die vertikalen Verbindungsstrukturen 106 können z.B. Drahtbolzen oder Metallpfeiler sein.
  • Die Halbleiterchips 102 sind auf dem Träger 100 angebracht, wobei eine Hauptoberfläche 101 der Chips 102 vom Träger 100 abgewandt ist. Daher sind die Bondpads 104 der Halbleiterchips 102 vom Träger 100 abgewandt. Die hinteren Oberflächen 103 der Halbleiterchips 102 sind durch ein Klebematerial am Träger 100 befestigt. In der Ausführungsform von 1A wird ein Klebeband 108 verwendet, um die Halbleiterchips 102 auf dem Träger zu befestigen. Das Klebeband 108 kann z.B. eine weichgemachte PVC-Folie sein.
  • Bezugnehmend auf 1B ist ein Bereich aus elektrisch isolierendem Verkapselungsmaterial 110 auf dem Träger 100 ausgebildet. Der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 kann durch eine Vielzahl von Formtechniken gebildet werden, z. B. Spritzgießen, Transfergießen, Formpressen usw. Der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 ist so geformt, dass die Hauptoberfläche 101 jedes Halbleiterchips 102 von dem Verkapselungsmaterial bedeckt ist. Infolgedessen ist jeder der Halbleiterchips 102 in das Verkapselungsmaterial eingebettet.
  • Gemäß einer Ausführungsform ist der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 so geformt, dass die vertikalen Verbindungsstrukturen 106 an einer oberen Oberfläche des Verkapselungsmaterials freigelegt sind. Dies kann unter Verwendung eines zweistufigen Prozesses erfolgen, bei dem der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 zunächst so geformt wird, dass er eine obere Oberfläche umfasst, die sich über den vertikalen Verbindungsstrukturen 106 befindet, und die obere Oberfläche lokal ausgedünnt wird, z. B. durch Polieren, Schleifen, Ätzen usw., um die oberen Enden der vertikalen Verbindungsstrukturen 106 freizulegen. Alternativ können die vertikalen Verbindungsstrukturen 106 aus dem Verkapselungsmaterial freigelegt werden, indem ein einstufiger Formprozess durchgeführt wird, bei dem die Formkammer so konfiguriert ist, dass sie eine obere Oberfläche des Verkapselungsmaterials bildet, die unterhalb der oberen Enden der vertikalen Verbindungsstrukturen 106 liegt.
  • Der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 ist so geformt, dass er laseraktivierbare Formmasse enthält. Wie hier verwendet, bezieht sich „laseraktivierbare Formmasse“ auf eine Formmasse, die mindestens einen Zusatzstoff enthält, z. B. in Form eines Metalloxids (Spinell-Typ), das durch einen fokussierten Laserstrahl aktiviert wird, um ein aktives Metall für eine nachfolgende stromlose oder galvanische Verarbeitung zu werden. Eine „laseraktivierbare Formmasse“ enthält neben dem Additiv ein Polymermaterial als Grundstoff. Beispiele für diese Polymere sind duroplastische Polymere auf Harzbasis, ABS (AcrylnitrilButadien-Styrol), PC/ABS (Polycarbonat/Acrylnitril-Butadien-Styrol), PC (Polycarbonat), PA/PPA (Polyimid/Polyphthalamid), PBT (Polybutylenterephthalat), COP (zyklisches Olefinpolymer), PPE (Polyphenylether), LCP (Flüssigkristallpolymer), PEI (Polyethylenimin oder Polyaziridin), PEEK (Polyetheretherketon), PPS (Polyphenylensulfid), etc.
  • Gemäß einer Ausführungsform ist der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 so ausgebildet, dass er sowohl laseraktivierbare Formmasse als auch nicht-laseraktivierbare Formmasse enthält, d. h. Formmasse, die keine laseraktivierten Metallzusätze enthält. Der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 kann beispielsweise in einem zweistufigen Verfahren gebildet werden. In einem ersten Schritt wird jeder der Halbleiterchips 102 mit einem ersten Formmaterial eingekapselt. Das erste Formmaterial kann ein Polymermaterial umfassen, z. B. Epoxidmaterialien, duroplastische Kunststoffe usw. Das erste Formmaterial ist als ein innerer Verkapselungskörper ausgebildet, der den Halbleiterchip 102 umgibt. In einem zweiten Schritt wird die laseraktivierbare Formmasse um den inneren Verkapselungskörper gebildet. Als Ergebnis ist die laseraktivierbare Formmasse an der oberen Oberfläche des Bereichs des elektrisch isolierenden Verkapselungsmaterials 110 und in seitlichen Bereichen zwischen jedem der Halbleiterchips 102 vorhanden.
  • Wie in 1C gezeigt, werden Abschnitte des Verkapselungsmaterials entfernt. Dies kann mit Techniken wie Ätzen oder Bohren geschehen. Durch das Entfernen dieser Abschnitte werden Lücken (d. h. grabenartige Strukturen) 112 im Verkapselungsmaterial zwischen jedem der Halbleiterchips 102 gebildet. Gemäß einer Ausführungsform sind die Lücken 112 so geformt, dass sie sich vollständig durch den Bereich des elektrisch isolierenden Verkapselungsmaterials 110 erstrecken, wodurch das Klebeband 108 und/oder der Träger 100 freigelegt werden. Die Lücken 112 können in einem seitlichen Muster entlang einer einzigen Querschnittsebene ausgebildet sein. In der Ansicht von 1C ist eine Querschnittsebene dargestellt, die durch eine Mitte der Lücken verläuft. In einer anderen Querschnittsebene, die parallel und versetzt zu dieser Querschnittsebene verläuft, können die Bereiche zwischen den Halbleiterchips 102 mit Verkapselungsmaterial gefüllt sein, z. B. in ähnlicher Weise wie in 1B gezeigt. Aus einer Draufsichtsperspektive können die Lücken 112 in einem kreuzweisen Muster ausgebildet sein, das jeden Halbleiterchip 102 durch eine Vielzahl der Lücken 112 auf jeder Seite umschließt.
  • Bezugnehmend auf 1D ist elektrisch leitfähiges Material 114 auf dem Einkapselungsmaterial ausgebildet. Insbesondere ist das elektrisch leitende Material 114 auf einer oberen Fläche des Verkapselungsmaterials ausgebildet, die dem Träger 100 gegenüberliegt. Dieses elektrisch leitende Material 114 ist zu einem der Hauptoberfläche zugewandten Anschluss 116 strukturiert, der eine der vertikalen Verbindungsstrukturen 106 kontaktiert. Zusätzlich ist das elektrisch leitende Material 114 in den Zwischenräumen 112 ausgebildet. Insbesondere ist das elektrisch leitende Material 114 entlang einer Seitenwand des Verkapselungsmaterials ausgebildet, die den Lücken 112 zugewandt ist. Dieses elektrisch leitende Material 114 ist in einen der Seitenwand zugewandten Anschluss 118 strukturiert. Die der Seitenwand zugewandten Anschlüsse 118 können auch elektrisch mit dem Halbleiterchip verbunden sein. Beispielsweise können die der Seitenwand zugewandten Anschlüsse 118 Teil einer durchgehenden elektrisch leitenden Struktur sein, die den der Hauptoberfläche zugewandten Anschluss 116 umfasst und die vertikalen Verbindungsstrukturen 106 kontaktiert, z. B. wie in der gezeigten Ausführungsform. Alternativ kann innerhalb des Verkapselungskörpers ein leitender Verbinder, z. B. ein Clip, ein Draht usw., vorgesehen sein, um eine elektrische Verbindung zwischen den der Seitenwand zugewandten Anschlüssen 118 und den Halbleiterchips 102 herzustellen.
  • Gemäß einer Ausführungsform wird das elektrisch leitende Material 114 auf dem Bereich des Verkapselungsmaterials 110 mit Hilfe eines Laserstrukturierungsprozesses gebildet. Vorteilhafterweise bietet dieser Laserstrukturierungsprozess ein hohes Maß an Flexibilität in Bezug auf die Lage und Struktur des elektrisch leitfähigen Materials 114. Insbesondere die oben beschriebenen Strukturen, einschließlich des der Hauptoberfläche zugewandten Anschlusses 116 und der den Seitenwänden zugewandten Anschlüsse 118, wären mit den hierin offengelegten Geometrien mit konventionellen Techniken aufgrund des erforderlichen Präzisionsgrads, der erforderlich ist, um diese Strukturen in kleinen Bereichen zu formen, schwierig oder unmöglich zu bilden.
  • Der Laserstrukturierungsprozess umfasst einen Laseraktivierungsschritt. Der Laseraktivierungsschritt wird durchgeführt, indem ein Laserstrahl auf die ausgewählten Bereiche der laseraktivierbaren Formmasse gerichtet wird. Die Energie des Laserstrahls erzeugt laseraktivierte Bereiche in dem Verkapselungskörper. Die laseraktivierten Bereiche umfassen Metallkomplexe, die an der Oberfläche der laseraktivierbaren Formmasse vorhanden sind und als Keim für einen Metallisierungsprozess dienen können, wovon Beispiele weiter unten näher beschrieben werden. Im Gegensatz dazu weisen die Bereiche der laseraktivierbaren Formmasse, die keinem Laserstrahl ausgesetzt sind, keine freiliegenden Metallkomplexe auf, die in der Lage sind, während eines Metallplattierungsprozesses als Keime zu wirken.
  • Der Plattierungsprozess bildet selektiv leitfähiges Material in den laseraktivierten Bereichen der Formmasse, ohne im Wesentlichen das leitende Material in inaktivierten Bereichen der laseraktivierbaren Formmasse zu bilden. Dies bedeutet, dass die überwiegende Mehrheit des durch den Plattierungsprozess gebildeten Metalls (z. B. mehr als 95 %, 99 % usw.) sich in den laseraktivierten Bereichen bildet. Darüber hinaus bildet das in den laseraktivierten Bereichen gebildete leitende Material eine definierte, leitfähige Spur oder ein Pad im Verkapselungskörper. Im Allgemeinen kann der Plattierungsprozess ein beliebiger Metallisierungsprozess sein, der ein Keimmetall als Basis für die Abscheidung von Metall darauf verwendet. Diese Plattierungsprozesse umfassen stromlose Plattierungsprozesse und Elektroplattierungsprozesse.
  • Gemäß einer Ausführungsform ist das Plattierungsverfahren ein stromloses Plattierungsverfahren. Bei diesem Verfahren wird das Halbleiterbauelement in ein chemisches Bad getaucht, das Metallionen (z. B. Cu+-Ionen, Ni+-Ionen, Ag+-Ionen usw.) enthält, die mit den organischen Metallkomplexen in den letzteren aktivierten Bereichen reagieren, wodurch eine vollständige Schicht des Elements aus dem chemischen Bad gebildet wird. Der Plattierungsprozess kann mit einem Reinigungsschritt beginnen, um Laserrückstände zu entfernen, und kann von einem additiven Aufbau des plattierten Metalls aus dem chemischen Bad gefolgt werden. Optional können nach dem Plattierungsprozess zusätzliche Metallbeschichtungen, z. B. Beschichtungen, die Ni, Au, Sn, Sn/Pb, Ag, Ag/Pd usw. enthalten, auf das abgeschiedene Metall aufgebracht werden.
  • Bezug nehmend auf 1E wird der Träger 100 entfernt. Dies kann z.B. durch ein chemisches Ätzverfahren geschehen. Das Klebeband 108 kann ebenfalls entfernt werden. Als Ergebnis wird eine untere Oberfläche des Bereichs des elektrisch isolierenden Verkapselungsmaterials 110 freigelegt. In diesem Stadium bleibt der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 durch Brückenabschnitte 120 des Verkapselungsmaterials, die sich zwischen den einzelnen Lücken 120 befinden, intakt. Die Querschnittsansicht von 1E ist entlang einer Querschnittsebene aufgenommen, die sich von derjenigen von 1D unterscheidet, die sich durch die Brückenabschnitte 120 erstreckt.
  • Bezug nehmend auf 1F wird ein Vereinzelungsprozess durchgeführt. Der Vereinzelungsprozess kann durchgeführt werden, indem der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 auf einen temporären Träger 122 übertragen wird, der beispielsweise ein Laminattransferträger sein kann. Anschließend wird der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 entlang von Schnittebenen 123, die sich entlang der Lücke 112 und durch die Brückenabschnitte 120 des Verkapselungsmaterials erstrecken, vereinzelt. Als Ergebnis wird eine Vielzahl von diskreten Verkapselungskörpern gebildet. Der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 kann gemäß einer Vielzahl von Vereinzelungstechniken vereinzelt werden, z. B. durch mechanisches Schneiden oder Sägen, chemisches Schneiden, Laserablation usw.
  • Bezug nehmend auf 1G ist ein Beispiel eines Halbleitergehäuses 200 gezeigt, das nach der Durchführung des Vereinzelungsprozesses von 1F hergestellt wird, gemäß einer Ausführungsform. Dieses Halbleitergehäuse 200 umfasst einen Verkapselungskörper 202 mit Seitenwänden 204, die sich zwischen einer oberen Oberfläche 206 des Verkapselungskörpers 202 und einer unteren Oberfläche des Verkapselungskörpers 202 (nicht dargestellt) erstrecken. Der Verkapselungskörper 202 weist in den Seitenwänden 204 Kerben (d.h. vertiefte Bereiche) 208 auf. Die Kerben 208 resultieren aus dem Schneiden des Bereichs des elektrisch isolierenden Verkapselungsmaterials 110 entlang der Schnittebene 123, die sich durch eine Mitte der Lücken 112 erstreckt, wie in 1F gezeigt. Die der Seitenwand zugewandten Anschlüsse 118 sind innerhalb dieser Kerben 208 angeordnet. Die der Seitenwand zugewandten Anschlüsse 118 können jede Oberfläche der Kerben 208 abdecken. Beispielsweise können die Kerben 208 eine dreiseitige Konfiguration mit zwei einander zugewandten Außenwänden und einer Innenwand haben, die von den Seitenwänden 204 beabstandet ist. Jede dieser Flächen kann während des Laseraktivierungsschritts aktiviert werden, und daher können die der Seitenwand zugewandten Anschlüsse 118 entlang jeder dieser Innenflächen der Kerben 108 angeordnet sein.
  • Bezug nehmend auf 1G wurde ein weiterer Schneideschritt durchgeführt, um die Kerben 208 in den Seitenwänden 204 des Verkapselungskörpers 202 zu beseitigen. Dies kann dadurch geschehen, dass die Schnittebene des weiteren Schneideschritts so gewählt wird, dass sie parallel zu den Seitenwänden 204 verläuft und mit einer Innenfläche der Kerben 208 zusammenfällt. Der weitere Schneideschritt kann durch mechanisches Schneiden oder Sägen, chemisches Schneiden, Laserablation usw. durchgeführt werden. Dieser weitere Schneideschritt kann auf demselben temporären Träger 122 wie der Schritt in 1F oder nach dem Übertragen der Verkapselungskörper auf einen anderen Träger durchgeführt werden.
  • Der weitere Schneideschritt von 1G ist optional. In einigen Fällen können die Kerben 208 in dem Verkapselungskörper 202 akzeptabel oder bevorzugt sein. Zum Beispiel kann es bevorzugt sein, die Kerben 208 beizubehalten, um die Haftung mit einem Lötmaterial zu verbessern. In diesem Fall kann der weitere Schneideschritt von 1H weggelassen werden, so dass das Gehäuse 200 von 1G das Endprodukt darstellt. Alternativ kann es vorteilhaft sein, die Kerben 208 zu eliminieren, um eine Seite des Gehäuses bereitzustellen, die bündig an eine andere Oberfläche angelegt werden kann. In diesem Fall kann der weitere Schneideschritt so durchgeführt werden, dass das Gehäuse 200 von 1H das Endprodukt darstellt.
  • Unter Bezugnahme auf 2 sind gemäß einer Ausführungsform ausgewählte Verfahrensschritte zur Herstellung eines vergossenen Halbleitergehäuses gezeigt. Die Verfahrensschritte der 2 können im Wesentlichen gleich oder ähnlich wie die entsprechenden Verfahrensschritte der 1 sein, mit den folgenden Ausnahmen. Wie in 2A gezeigt, wird anstelle eines Klebebandes 108 jeder der Halbleiterchips 102 auf dem Träger 100 angebracht, indem ein Chipbefestigungsmaterial 124, wie z. B. ein leitender oder nichtleitender Klebstoff, zwischen der hinteren Oberfläche 103 jedes Halbleiterchips 102 und dem Träger 100 angebracht wird. Das Chipbefestigungsmaterial 124 ist so geformt, dass Teile des Trägers 100 zwischen jedem Halbleiterchip 102 freigelegt sind. Anschließend wird, wie in den 2B und 2C gezeigt, der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 gebildet, und die Lücken 112 werden in dem Bereich des elektrisch isolierenden Verkapselungsmaterials 110 gebildet, z. B. auf ähnliche Weise wie zuvor beschrieben. Anschließend wird, wie in 2D gezeigt, das elektrisch leitende Material 114 auf dem Verkapselungsmaterial ausgebildet. Das elektrisch leitende Material 114 kann durch einen Laserstrukturierungsprozess gebildet werden. Gemäß einer Ausführungsform umfasst dieser Laserstrukturierungsprozess den oben beschriebenen Laseraktivierungsschritt gefolgt von einem Elektroplattierungsprozess. Elektroplattierung bezieht sich auf jeden Prozess, bei dem elektrischer Strom verwendet wird, um eine dünne Metallschicht auf den Außenflächen eines elektrifizierten Elements zu bilden. Bei diesem Verfahren werden das Bauelement und eine Kathode in eine Lösung auf wässriger Basis getaucht, und es wird eine Potenzialdifferenz zwischen der eingetauchten Kathode und einem eingetauchten leitfähigen Gegenstand (der als Anode fungiert) erzeugt. In diesem Fall wirken die an der Oberfläche der laseraktivierbaren Formmasse vorhandenen Metallkomplexe als Anode. Zusätzlich wirkt der Teil des Trägers 100, der von dem Chipbefestigungsmaterial 124 freigelegt ist, als Anode. Gelöste Metallionen aus der Kathodenform werden von der Kathode angezogen und bilden dadurch einen abgeschiedenen Bereich aus leitfähigem Metall, z. B. Kupfer. Wie zu sehen ist, füllt der Elektroplattierungsprozess die Lücken 112 im Verkapselungsmaterial vollständig aus. Anschließend wird, wie in 2E und 2F gezeigt, der Träger 100 entfernt und der Vereinzelungsprozess durchgeführt, z. B. in ähnlicher Weise wie zuvor beschrieben. In diesem Fall ist der der Seitenwand zugewandte Anschluss 118 nach dem ersten Schneideschritt komplanar zur Seitenwand des Verkapselungsmaterials. Somit kann ein weiterer Schneideschritt, z. B. wie mit Bezug auf 1H beschrieben, entfallen.
  • Unter Bezugnahme auf 3 sind gemäß einer weiteren Ausführungsform ausgewählte Verarbeitungsschritte zur Herstellung einer gehäusten Halbleitervorrichtung gezeigt. Die Verarbeitungsschritte der 3 können im Wesentlichen die gleichen oder ähnliche sein wie die entsprechenden Verarbeitungsschritte der 1, mit den folgenden Ausnahmen. Wie in 3A gezeigt, werden die Halbleiterchips 102 jeweils so auf dem Träger 100 angebracht, dass die Hauptfläche 101 jedes Chips dem Träger 100 zugewandt ist. Somit haften die leitenden Anschlüsse des Halbleiterchips (in diesem Beispiel vertikale Verbindungsstrukturen 106) am Klebeband 108 und die hintere Oberfläche 103 des Halbleiterchips 102 zeigt vom Träger 100 weg. Wie in 3B gezeigt, wird der Bereich des elektrisch isolierenden Verkapselungsmaterials 110 gebildet. Wie in 3C gezeigt, werden der Träger 100 und das Klebeband 108 entfernt, z. B. in der zuvor beschriebenen Weise. Anschließend wird die Anordnung mit dem Bereich des elektrisch isolierenden Verkapselungsmaterials 110 und den Halbleiterchips 102 auf ein Transferlaminat 126 gelegt. Die Ausrichtung der Anordnung wird so gedreht, dass die hinteren Oberflächen 103 der Halbleiterchips vom Substrat abgewandt sind. Anschließend werden, wie in den 3D - 3F gezeigt, die Lücken 112 im Bereich des elektrisch isolierenden Verkapselungsmaterials 110 gebildet, die Bereiche des leitenden Materials 114 gebildet und der Vereinzelungsprozess durchgeführt, z. B. in ähnlicher Weise wie zuvor beschrieben.
  • Das unter Bezugnahme auf 3 beschriebene Verfahren kann zur Herstellung eines Halbleitergehäuses verwendet werden, bei dem eine hintere Oberfläche 103 des Halbleiterchips 102 an der unteren Oberfläche des Verkapselungskörpers freiliegt. Diese Gehäusekonfiguration kann bei bestimmten Anwendungen, z. B. bei Anwendungen mit Rückseitenkühlung und/oder vertikalen Gerätekonfigurationen, bevorzugt sein. Das unter Bezugnahme auf die 1-2 beschriebene Verfahren kann zur Herstellung eines Halbleitergehäuses verwendet werden, bei dem eine hintere Oberfläche 103 des Halbleiterchips 102 durch den Verkapselungskörper abgedeckt ist. Diese Gehäusekonfiguration kann bei bestimmten Anwendungen, z. B. bei lateralen Bauelementkonfigurationen, bevorzugt sein.
  • ln 4 ist ein Halbleitergehäuse 200 gemäß einer Ausführungsform gezeigt. Das Halbleitergehäuse 200 kann gemäß einer der unter Bezugnahme auf die 1-3 beschriebenen Techniken gebildet werden. Das Halbleitergehäuse 200 umfasst einen Verkapselungskörper 202 mit Seitenwänden 204, die sich zwischen einer oberen Oberfläche 206 des Verkapselungskörpers 202 und einer hinteren Oberfläche des Verkapselungskörpers 202 (nicht dargestellt) erstrecken. In diesem Zusammenhang werden die Begriffe „obere Oberfläche“ und „hintere Oberfläche“ nur zu Erklärungszwecken verwendet, um gegenüberliegende Flächen des Verkapselungskörpers 202 zu beschreiben. In der Praxis kann das Halbleitergehäuse 200 in verschiedenen Richtungen angeordnet sein, so dass die „Oberseite“ nach oben, nach unten und zur Seite zeigen kann. Der Verkapselungskörper 202 kann eine laseraktivierbare Formmasse enthalten. Das Halbleitergehäuse 200 umfasst eine Anzahl von der Hauptoberfläche zugewandten Anschlüssen 116, die auf der oberen Oberfläche 206 des Verkapselungskörpers 202 angeordnet sind, und eine Anzahl von den Seitenwänden zugewandten Anschlüssen 118, die auf den Seitenwänden 204 des Verkapselungskörpers 202 angeordnet sind. In einer Ausführungsform enthält die hintere Oberfläche des Verkapselungskörpers 202 leitende Anschlüsse, die die gleiche Konfiguration wie die der Hauptoberfläche zugewandten Anschlüsse 116 aufweisen. In diesem Fall können die obere Oberfläche 206 des Verkapselungskörpers 202 und die hintere Oberfläche des Verkapselungskörpers 202 jeweils als Schnittstellenfläche zu einem anderen Gegenstand, z.B. einer Leiterplatte oder einer anderen gehäusten Vorrichtung, verwendet werden. Diese Konfiguration kann durch weitere Verfahrensschritte des Entfernens des Bereichs des elektrisch isolierenden Verkapselungsmaterials 110 von dem Träger 100 oder von dem temporären Träger 122 und des Durchführens weiterer Laseraktivierungs- und Plattierungsschritte gemäß den hierin beschriebenen Techniken erhalten werden.
  • In der gezeigten Ausführungsform erstrecken sich die der Seitenwand zugewandten Anschlüsse 118 vollständig zwischen der oberen Oberfläche 206 des Verkapselungskörpers 202 und der hinteren Oberfläche des Verkapselungskörpers 202. Das heißt, die der Seitenwand zugewandten Anschlüsse 118 erstrecken sich über die gesamte Dicke des Verkapselungskörpers 202. Diese Anschlusskonfiguration hat bemerkenswerte Vorteile. Insbesondere sind die der Seitenwand zugewandten Anschlüsse 118 gut für die LTI-Inspektion („lead tip inspection“) geeignet. LTI-Merkmale ermöglichen die optische Inspektion einer Lötstelle, wenn das Halbleitergehäuse 200 an ein externes Gerät, wie z. B. eine Leiterplatte, angebracht und elektrisch angeschlossen ist. Da sich die der Seitenwand zugewandten Anschlüsse 118 über die gesamte Dicke des Verkapselungskörpers 202 erstrecken, steht eine große Fläche für die LTI-Inspektion einer Lötstelle zur Verfügung, die sich über die Seite des Gehäuses erstreckt. Darüber hinaus bieten die der Seitenwand zugewandten Anschlüsse 118 zusätzliche elektrische Kontaktpunkte, die für eine elektrische Verbindung direkt zugänglich sind, wenn das Halbleitergehäuse 200 an ein externes Gerät, wie z. B. eine gedruckte Schaltung, angebracht und elektrisch angeschlossen wird. Beispiele für diese Konfigurationen werden im Folgenden unter Bezugnahme auf die 6 und 7 näher beschrieben.
  • In der gezeigten Ausführungsform sind die der Seitenwand zugewandten Anschlüsse 118 und die der Hauptoberfläche zugewandten Anschlüsse 116 Teil einer einzigen leitenden Struktur, die sich kontinuierlich von der Seitenwand des Verkapselungskörpers 202 zur Hauptoberfläche 101 des Verkapselungskörpers 202 erstreckt. Folglich bietet diese eine leitende Struktur einen E/A-Anschluss an zwei verschiedenen Seiten des Halbleitergehäuses 200.
  • In 5 ist ein Halbleitergehäuse 200 gemäß einer anderen Ausführungsform gezeigt. Das Halbleitergehäuse 200 ist als diskretes Schaltgerät konfiguriert, z.B. ein Leistungstransistor wie ein MOSFET, IGBT, etc. In diesem Fall umfasst das Halbleitergehäuse 200 einen ersten Anschluss 208, der gemeinsam von einem der der Hauptoberfläche zugewandten Anschlüsse 116 und einem der der Seitenwand zugewandten Anschlüsse 118 bereitgestellt wird, einen zweiten Anschluss 210 und einen dritten Anschluss 212, die jeweils von einem der der Seitenwand zugewandten Anschlüsse 118 bereitgestellt werden. Durch die Ausbildung des zweiten und dritten Anschlusses 210, 212 nur an der Seitenwand kann der erste Anschluss 208 sehr groß ausgeführt werden, was für die Kühlung und/oder die Wärmeleitung von Vorteil ist. Im Gegensatz dazu können der zweite und der dritte Anschluss 210, 212 kleinere Anschlüsse mit geringeren Anforderungen an die Leitfähigkeit sein. Zu diesem Zweck kann der erste Anschluss 208 ein großer stromführender oder wärmeerzeugender Anschluss sein (z. B. Source oder Drain), während der zweite und dritte Anschluss 210, 212 die übrigen Gate-, Source- oder Drain-Anschlüsse der Vorrichtung sein können.
  • In 6 ist eine Anordnung 300 gezeigt, die zwei Halbleitergehäuse 200 enthält, die auf einer Leiterplatte 302 angebracht sind, gemäß einer Ausführungsform. Diese Halbleitergehäuse 200 können gemäß einer der unter Bezugnahme auf die 1-3 beschriebenen Techniken gebildet werden. Während die beiden Gehäuse 200 in der dargestellten Ausführungsform identisch sind, ist dieses Konzept im Prinzip auf zwei beliebige Halbleitergehäuse anwendbar, die die der Seitenwand zugewandten Anschlüsse 118 aufweisen, die durch die unter Bezugnahme auf die 1-3 beschriebenen Techniken gebildet wurden.
  • In der Ausführungsform von 6 ist jedes der Halbleitergehäuse 200 so angeordnet, dass die der Hauptoberfläche zugewandten Anschlüsse 116 der Leiterplatte 302 zugewandt sind. Die der Hauptoberfläche zugewandten Anschlüsse 116 sind durch Lötstellen 304 elektrisch mit Bondpads der Leiterplatte 302 verbunden. Außerdem enthält die Anordnung 300 eine direkte elektrische Verbindung 306 zwischen den der Seitenwand zugewandten Anschlüssen 118 zweier benachbarter Halbleitergehäuse 200. In der gezeigten Ausführungsform wird diese direkte elektrische Verbindung 306 durch einen Bereich aus Lötmaterial hergestellt. Allgemeiner ausgedrückt, kann die direkte elektrische Verbindung 306 durch eine beliebige Vielzahl von elektrischen Anschlüssen, z. B. Drähte, Klemmen usw., hergestellt werden. Vorteilhafterweise wird durch die Bereitstellung der direkten elektrischen Verbindung 306 zwischen den beiden benachbarten Halbleitergehäusen 200, die sich oberhalb der Leiterplatte 302 befindet, die Notwendigkeit einer Leiterbahn innerhalb der Leiterplatte zur Herstellung dieser Verbindung eliminiert. Dadurch wird die E/A-Anschlussdichte der Anordnung 300 vorteilhaft verbessert.
  • In 7 ist eine Anordnung 300 mit zwei Halbleitergehäusen 200 gezeigt, die auf einer Leiterplatte 302 angebracht sind, gemäß einer Ausführungsform. Die Halbleitergehäuse 200 können gemäß einer der unter Bezugnahme auf die 1-3 beschriebenen Techniken gebildet werden. In dieser Ausführungsform sind die Halbleitergehäuse 200 so angeordnet, dass eine der Seitenwände 204 der Leiterplatte 302 zugewandt ist und dass die der Seitenwand zugewandten Anschlüsse 118 jedes Halbleitergehäuses 200 vertikal voneinander beabstandet sind. In dieser Anordnung sind die der Hauptoberfläche zugewandten Anschlüsse 116 von zwei benachbarten Halbleitergehäusen 200 einander zugewandt. Die der Hauptoberfläche zugewandten Anschlüsse 116 von zwei benachbarten Halbleitergehäusen 200 sind durch eine direkte elektrische Verbindung 306 elektrisch miteinander verbunden. Diese Anordnung sorgt für elektrische Verbindungen, die oberhalb der Leiterplatte 302 liegen, wodurch der Bedarf an Verbindungskapazität der Leiterbahnen innerhalb der Leiterplatte gemindert wird.
  • Begriffe wie „erste“, „zweite“ und dergleichen werden verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sind ebenfalls nicht als einschränkend zu verstehen. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Wie hierin verwendet, sind die Begriffe „mit“, „enthaltend“, „einschließend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein von angegebenen Elementen oder Merkmalen anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „eine“ und „die“ schließen sowohl den Plural als auch den Singular ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht.
  • Obwohl hierin spezifische Ausführungsformen abgebildet und beschrieben wurden, wird der Fachmann erkennen, dass eine Vielzahl von alternativen und/oder äquivalenten Implementierungen für die spezifischen Ausführungsformen, die abgebildet und beschrieben sind, ersetzt werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen der hier beschriebenen spezifischen Ausführungsformen abdecken. Es ist daher beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Trägers; Anbringen einer Vielzahl von Halbleiterchips auf dem Träger; Ausbilden eines Bereichs aus elektrisch isolierendem Verkapselungsmaterial auf dem Träger, der jeden der Halbleiterchips bedeckt; Entfernen von Abschnitten des Verkapselungsmaterials, um Lücken in dem Bereich des elektrisch isolierenden Verkapselungsmaterials zwischen jedem der Halbleiterchips zu bilden; Ausbilden von elektrisch leitendem Material innerhalb der Lücken; und Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial entlang jeder der Lücken, um eine Vielzahl von diskreten Verkapselungskörpern zu bilden; wobei jede der gehäusten Halbleitervorrichtungen einen der Seitenwand zugewandten Anschluss umfasst, der an einer Seitenwand des Verkapselungskörpers angeordnet ist; wobei für jede der gehäusten Halbleitervorrichtungen der der Seitenwand zugewandte Anschluss elektrisch mit dem Halbleiterchip der jeweiligen gehäusten Halbleitervorrichtung verbunden ist; wobei der der Seitenwand zugewandte Anschluss jeder gehäusten Halbleitervorrichtung aus dem elektrisch leitenden Material bereitgestellt wird, das innerhalb der Zwischenräume gebildet ist.
  2. Verfahren nach Anspruch 1, wobei sich bei jeder der gehäusten Halbleitervorrichtungen der der Seitenwand zugewandte Anschluss vollständig zwischen den oberen und unteren Oberflächen des Verkapselungskörpers erstreckt.
  3. Verfahren nach Anspruch 1 oder 2, wobei nach dem Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial jede der gehäusten Halbleitervorrichtungen eine Kerbe in der Seitenwand des Verkapselungskörpers aufweist, die sich zwischen der oberen und unteren Oberfläche erstreckt, und wobei für jede der gehäusten Halbleitervorrichtungen der der Seitenwand zugewandte Anschluss innerhalb der Kerbe angeordnet ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner die Durchführung eines weiteren Schneideschritts nach dem Vereinzeln des Bereichs aus elektrisch isolierendem Verkapselungsmaterial umfasst, so dass die Seitenwand des Verkapselungskörpers im Wesentlichen komplanar zu dem der Seitenwand zugewandten Anschluss ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei für jede der gehäusten Halbleitervorrichtungen der der Seitenwand zugewandte Anschluss ein Teil oder ein leitender Bereich ist, der sich kontinuierlich von der Seitenwand zu einer oder beiden der oberen und unteren Oberflächen des Verkapselungskörpers erstreckt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verkapselungsmaterial eine laseraktivierbare Formmasse umfasst, und wobei das Ausbilden des elektrisch leitfähigen Materials innerhalb der Lücken ferner umfasst: Anwenden eines Lasers auf die laseraktivierbare Formmasse, wodurch eine laseraktivierte Oberfläche in der laseraktivierbaren Formmasse gebildet wird; und Durchführen eines Plattierungsprozesses, der selektiv das elektrisch leitende Material in der laseraktivierten Oberfläche bildet.
  7. Verfahren nach Anspruch 6, wobei das Bilden des Bereichs aus elektrisch isolierendem Verkapselungsmaterial das Verkapseln jedes der Halbleiterchips mit einem ersten Formmassenmaterial und das Bilden der laseraktivierbaren Formmasse auf dem ersten Formmassenmaterial umfasst, so dass die laseraktivierbare Formmasse an äußeren Oberflächen der diskreten Verkapselungskörper freiliegt.
  8. Verfahren nach Anspruch 6 oder 7, wobei der Plattierungsprozess ein Elektroplattierungsprozess ist.
  9. Verfahren nach Anspruch 6 oder 7, wobei das Plattierungsverfahren ein stromloses Plattierungsverfahren ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei jeder der Halbleiterchips eine Vielzahl von leitenden Anschlüssen aufweist, die auf einer Hauptoberfläche und einer der Hauptoberfläche gegenüberliegenden hinteren Oberfläche angeordnet sind, und wobei die Halbleiterchips jeweils so auf dem Träger angebracht werden, dass die Hauptoberfläche vom Träger weg zeigt.
  11. Verfahren nach einem der Ansprüche 1 bis 9, wobei jeder der Halbleiterchips eine Hauptoberfläche mit einer Vielzahl von Bondpads und eine der Hauptoberfläche gegenüberliegende hintere Oberfläche aufweist, und wobei die Halbleiterchips jeweils so auf dem Träger angebracht sind, dass die Hauptoberfläche dem Träger zugewandt ist.
  12. Verfahren nach Anspruch 11, ferner umfassend das Entfernen des Trägers von dem Bereich aus elektrisch isolierendem Verkapselungsmaterial und das Übertragen des Bereichs aus elektrisch isolierendem Verkapselungsmaterial auf ein Transferlaminat vor dem Entfernen der Abschnitte des Verkapselungsmaterials, und wobei das Entfernen der Abschnitte des Verkapselungsmaterials und das Ausbilden des elektrisch leitenden Materials durchgeführt werden, während der Bereich aus elektrisch isolierendem Verkapselungsmaterial auf dem Transferlaminat angeordnet ist.
  13. Gehäuste Halbleitervorrichtung, umfassend einen Halbleiterchip, der eine Vielzahl von Bondpads umfasst; einen Verkapselungskörper aus elektrisch isolierendem Verkapselungsmaterial, der den Halbleiterchip verkapselt; einen der Seitenwand zugewandten Anschluss, der an einer Seitenwand des Verkapselungskörpers angeordnet ist, wobei der der Seitenwand zugewandte Anschluss elektrisch mit einem der Bondpads verbunden ist; wobei sich der der Seitenwand zugewandte Anschluss vollständig zwischen den oberen und unteren Oberflächen des Verkapselungskörpers erstreckt, und wobei das elektrisch isolierende Verkapselungsmaterial eine laseraktivierbare Formmasse umfasst.
  14. Gehäuste Halbleitervorrichtung nach Anspruch 13, wobei sich der der Seitenwand zugewandte Anschluss kontinuierlich von der Seitenwand des Verkapselungskörpers zu einer Hauptfläche des Verkapselungskörpers erstreckt, die sich mit der Seitenwand des Verkapselungskörpers schneidet.
  15. Gehäuste Halbleitervorrichtung nach Anspruch 13 oder 14, wobei die gehäuste Halbleitervorrichtung eine Kerbe in der Seitenwand des Verkapselungskörpers umfasst, die sich zwischen der oberen und der unteren Oberfläche erstreckt, und wobei der der Seitenwand zugewandte Anschluss innerhalb der Kerbe angeordnet ist.
  16. Gehäuste Halbleitervorrichtung nach einem der Ansprüche 13 oder 14, wobei der der Seitenwand zugewandte Anschluss im Wesentlichen komplanar zu der Seitenwand des Verkapselungskörpers ist.
  17. Gehäuste Halbleitervorrichtung nach einem der Ansprüche 13 bis 16, wobei die gehäuste Halbleitervorrichtung als eine integrierte Schaltung konfiguriert ist.
  18. Gehäuste Halbleitervorrichtung nach einem der Ansprüche 14 bis 17, wobei der Verkapselungskörper ein erstes Formmassenmaterial umfasst, das den Halbleiterchip einkapselt, und wobei die laseraktivierbare Formmasse auf dem ersten Formmassenmaterial so ausgebildet ist, dass die laseraktivierbare Formmasse an äußeren Oberflächen des Verkapselungskörpers freigelegt ist.
  19. Gehäuste Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, wobei eine hintere Oberfläche des Halbleiterchips an der unteren Oberfläche des Verkapselungskörpers freigelegt ist.
  20. Gehäuste Halbleitervorrichtung nach einem der Ansprüche 14 bis 18, wobei eine hintere Oberfläche des Halbleiterchips von dem Verkapselungskörper bedeckt ist.
DE102021113069.7A 2020-05-22 2021-05-20 Halbleitergehäuse mit lti-inspektionsmerkmal Pending DE102021113069A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/882,008 US11587800B2 (en) 2020-05-22 2020-05-22 Semiconductor package with lead tip inspection feature
US16/882,008 2020-05-22

Publications (1)

Publication Number Publication Date
DE102021113069A1 true DE102021113069A1 (de) 2021-11-25

Family

ID=78408736

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021113069.7A Pending DE102021113069A1 (de) 2020-05-22 2021-05-20 Halbleitergehäuse mit lti-inspektionsmerkmal

Country Status (3)

Country Link
US (2) US11587800B2 (de)
CN (1) CN113707561A (de)
DE (1) DE102021113069A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3131977A1 (fr) * 2022-01-20 2023-07-21 Stmicroelectronics (Tours) Sas Fabrication de composants électroniques

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2931936B2 (ja) 1992-01-17 1999-08-09 株式会社日立製作所 半導体装置用リードフレームの製造方法及び半導体装置用リードフレーム並びに樹脂封止型半導体装置
JPH0685161A (ja) 1992-09-07 1994-03-25 Hitachi Ltd 高密度実装型半導体装置
KR970010678B1 (ko) 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
KR0134648B1 (ko) 1994-06-09 1998-04-20 김광호 노이즈가 적은 적층 멀티칩 패키지
US5729433A (en) 1996-01-30 1998-03-17 Micromodule Systems, Inc. Multiple chip module assembly for top of mother board
JPH09260568A (ja) 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10242360A (ja) 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
TW434756B (en) 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6424031B1 (en) 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6534876B1 (en) 2000-06-30 2003-03-18 Amkor Technology, Inc. Flip-chip micromachine package
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US6873039B2 (en) 2002-06-27 2005-03-29 Tessera, Inc. Methods of making microelectronic packages including electrically and/or thermally conductive element
US8169062B2 (en) 2002-07-02 2012-05-01 Alpha And Omega Semiconductor Incorporated Integrated circuit package for semiconductior devices with improved electric resistance and inductance
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
JP3574450B1 (ja) 2003-05-16 2004-10-06 沖電気工業株式会社 半導体装置、及び半導体装置の製造方法
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
WO2006098339A1 (ja) 2005-03-16 2006-09-21 Yamaha Corporation 半導体装置、半導体装置の製造方法、および蓋体フレーム
KR20080023313A (ko) 2005-06-30 2008-03-13 코닌클리케 필립스 일렉트로닉스 엔.브이. Ｍｅｍｓ 구성요소 제조 방법
US7378300B2 (en) 2005-09-22 2008-05-27 Stats Chippac Ltd. Integrated circuit package system
US7494920B2 (en) 2005-10-14 2009-02-24 Honeywell International Inc. Method of fabricating a vertically mountable IC package
US7629675B2 (en) 2006-05-03 2009-12-08 Marvell International Technology Ltd. System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
US7829998B2 (en) 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US7723159B2 (en) 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
US7944034B2 (en) 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7858440B2 (en) 2007-09-21 2010-12-28 Infineon Technologies Ag Stacked semiconductor chips
US7843046B2 (en) 2008-02-19 2010-11-30 Vertical Circuits, Inc. Flat leadless packages and stacked leadless package assemblies
US7759163B2 (en) 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US7868442B2 (en) 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7863722B2 (en) 2008-10-20 2011-01-04 Micron Technology, Inc. Stackable semiconductor assemblies and methods of manufacturing such assemblies
WO2010080068A1 (en) 2009-01-12 2010-07-15 Ravi Kanth Kolan Method for manufacturing a low cost three dimensional stack package and resulting structures using through silicon vias and assemblies
US20100207257A1 (en) 2009-02-17 2010-08-19 Advanced Semiconductor Engineering, Inc. Semiconductor package and manufacturing method thereof
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
CN104465414B (zh) 2009-07-06 2017-08-15 瑞萨电子株式会社 半导体器件的制造方法
US20110095417A1 (en) 2009-10-28 2011-04-28 Fairchild Semiconductor Corporation Leadless semiconductor device terminal
US9230883B1 (en) 2010-01-20 2016-01-05 Amkor Technology, Inc. Trace stacking structure and method
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
CN101930958A (zh) 2010-07-08 2010-12-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
KR20120056624A (ko) 2010-11-25 2012-06-04 하나 마이크론(주) 반도체 패키지
US8623702B2 (en) * 2011-02-24 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming conductive THV and RDL on opposite sides of semiconductor die for RDL-to-RDL bonding
US8525344B2 (en) * 2011-02-24 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires between semiconductor die contact pads and conductive TOV in peripheral area around semiconductor die
US20130050227A1 (en) 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8759956B2 (en) 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
US9224688B2 (en) 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
US9576932B2 (en) 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
WO2014152130A1 (en) 2013-03-15 2014-09-25 Celgard, Llc Multilayer hybrid battery separators for lithium ion secondary batteries and methods of making same
JP2014220439A (ja) 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
US20150187608A1 (en) 2013-12-26 2015-07-02 Sanka Ganesan Die package architecture with embedded die and simplified redistribution layer
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
US20160005675A1 (en) 2014-07-07 2016-01-07 Infineon Technologies Ag Double sided cooling chip package and method of manufacturing the same
US9564409B2 (en) 2015-01-27 2017-02-07 Semiconductor Components Industries, Llc Methods of forming semiconductor packages with an intermetallic layer comprising tin and at least one of silver, copper or nickel
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
CN106548973A (zh) 2015-09-17 2017-03-29 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
CN105161433A (zh) 2015-09-28 2015-12-16 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
US9806043B2 (en) 2016-03-03 2017-10-31 Infineon Technologies Ag Method of manufacturing molded semiconductor packages having an optical inspection feature
DE102016103790B8 (de) 2016-03-03 2021-06-02 Infineon Technologies Ag Herstellung einer Packung unter Verwendung eines platebaren Verkapselungsmaterials
US10056319B2 (en) 2016-04-29 2018-08-21 Delta Electronics, Inc. Power module package having patterned insulation metal substrate
CN108022899B (zh) 2016-10-28 2020-02-11 台达电子工业股份有限公司 具有引线部件的电源模块及其制造方法
US10217728B2 (en) 2016-11-22 2019-02-26 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor process
US10607977B2 (en) 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
IT201700055983A1 (it) 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
MY202342A (en) 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor
US10818578B2 (en) 2017-10-12 2020-10-27 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit
US10741466B2 (en) 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
IT201800002903A1 (it) 2018-02-21 2019-08-21 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
IT201800020998A1 (it) 2018-12-24 2020-06-24 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
US11552024B2 (en) * 2019-08-16 2023-01-10 Stmicroelectronics S.R.L. Method of manufacturing quad flat no-lead semiconductor devices and corresponding quad flat no-lead semiconductor device
IT201900024292A1 (it) * 2019-12-17 2021-06-17 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Also Published As

Publication number Publication date
US20230049564A1 (en) 2023-02-16
US20210366732A1 (en) 2021-11-25
US11587800B2 (en) 2023-02-21
CN113707561A (zh) 2021-11-26

Similar Documents

Publication Publication Date Title
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE102013103011B4 (de) Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung
DE102009044561B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102014102118A1 (de) Halbleiterbauelement
DE102015122259B4 (de) Halbleitervorrichtungen mit einer porösen Isolationsschicht
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE102015109073B4 (de) Elektronische Vorrichtungen mit erhöhten Kriechstrecken
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102014117523B4 (de) Elektronische Vorrichtung
DE102007007142A1 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE10004410A1 (de) Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
DE102018128846A1 (de) Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung
DE102020000169A1 (de) Leistungshalbleitervorrichtungsgehäuse
DE112017000977T5 (de) Halbleitermodul und verfahren zum herstellen desselben
DE102015100862A1 (de) Elektronisches Bauelement und Verfahren zum Fertigen eines elektronischen Bauelements
DE102014103215B4 (de) Verpackte Vorrichtung mit nicht ganzzahligen Anschlussrastern und Verfahren zu deren Herstellung
DE102018103979B4 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
DE102016000264A1 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst
DE102016107031A1 (de) Laminatpackung von Chip auf Träger und in Kavität
DE102016103585B4 (de) Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
DE102007039916A1 (de) Aufbau- und Verbindungstechnik von Modulen mittels dreidimensional geformter Leadframes
DE102015107109B4 (de) Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
DE102021125094A1 (de) Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication