DE102019205869B4 - Wafer-Level-Chip-Scale-Package-Struktur und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Wafer-Level-Chip-Scale-Package, das aufweist:einen Silizium-Die (10) umfassend:zumindest eine Umverteilungsschicht (RDL - redistribution layer) (18);eine Passivierungsschicht (20) auf der RDL (18); undzumindest einen Kupferstift (30) auf einer Oberseite des Silizium-Die (10), wobei der zumindest eine Kupferstift (30) die zumindest eine RDL (18) durch eine Öffnung in der Passivierungsschicht (20) zu der zumindest einen RDL (18) kontaktiert, und wobei der zumindest eine Kupferstift (30) einen größeren Durchmesser hat als ein Durchmesser der Öffnung zu der zumindest einen RDL (18);wobei eine Unterseite des Silizium-Die (10) an einem Metallsubstrat (40) angebracht ist, umfassend:ein Lötsubstrat (40);eine Kupferschicht (42) auf dem Lötsubstrat (40);eine kupfer- oder nickelplattierte Schicht (44) auf der Kupferschicht (42); undeine Stoppschicht (48) auf der kupfer- oder nickelplattierten Schicht (44) umfassend ABF(Ajinomoto Build-up Film)- oder PP(pre-impregnated composite fiber)-Materialien, wobei der Silizium-Die (10) oberhalb der kupfer- oder nickelplattierten Schicht (44) ist und die Stoppschicht (48) zwischen dem Silizium-Die (10) und der kupfer- oder nickelplattierten Schicht (44) angeordnet ist, um zu verhindern, dass Kupfer oder Nickel in den Silizium-Die (10) eindringen; undMetall-Vias (56) durch eine Laminierungsschicht (52) an Seitenwandungen und überlagernd den Silizium-Die (10) und überlagernd das Metallsubstrat (40), wobei die Metall-Vias (56) Verbindungen zu dem zumindest einen Kupferstift (30) auf dem Silizium-Die (10) und zu zumindest einem Metallpad (42) auf dem Metallsubstrat (40) vorsehen.

Description

  • (1) Technisches Gebiet
  • Diese Offenbarung betrifft Wafer-Packaging-Technologien und insbesondere ein verbessertes Wafer-Level-Chip-Scale-Packaging.
  • (2) Hintergrund
  • Das Internet der Dinge (IOT - internet of things) ist die neue Realität und die Verbindung von Milliarden von mobilen Vorrichtungen mit der Cloud mit unendlichen Möglichkeiten zum Datenaustausch ist in Zukunft zu erwarten. Jede dieser Vorrichtungen benötigt zumindest einen Mikrocontroller, um Intelligenz zu der Vorrichtung hinzuzufügen, einen oder mehrere Sensoren zur Datenerfassung, einen oder mehrere Chips zur Konnektivität und Datenübertragung sowie eine Speicherkomponente. Hersteller von Halbleitervorrichtungen sind ständig mit den Herausforderungen einer Vorrichtungsintegration konfrontiert, da Verbraucher wünschen, dass elektronische Geräte kleiner, tragbarer und multifunktionaler als je zuvor sind.
  • Die aktuelle WLCSP(Wafer Level Chip Scale Package)-Struktur kann nicht direkt in ein Substrat eingebettet werden, ohne Lötkugeln zu entfernen, da Lötmaterial nach einem Wiederaufschmelzen schmilzt und weiter Zuverlässigkeitsprobleme verursacht. Es ist erwünscht, ein WLCSP in ein Substrat einzubetten und Lötkugeln durch Kupferstifte zu ersetzen.
  • Die US 9 520 342 B2 (Michael et al.), US 9 312 198 B2 (Meyer et al.), US 8 686 556 B2 (Clark et al.) und US 9 559 029 B2 (Shim et al.) zeigen verschiedene Typen von Packages. Alle diese Referenzen unterscheiden sich von der vorliegenden Offenbarung.
  • Darüber hinaus beschreibt die US 2008 / 0 211 086 A1 ein Befestigungsverfahren für eine elektronische Komponente oder dergleichen. Während der Herstellung eines Substrats, in das eine Halbleitervorrichtung eingebettet ist, wird diese Vorrichtung, nachdem die Halbleitervorrichtung auf einer ungehärteten Harzschicht angeordnet ist, in einem Behälter einer Druckbeaufschlagungs- und Heizeinheit gelagert, und die Halbleitervorrichtung wird unter Verwendung eines inneren Gases in dem Behälter als Druckmedium isotrop unter Druck gesetzt, wodurch die Halbleitervorrichtung auf die ungehärtete Harzschicht gepresst wird und die Harzschicht zum Härten erhitzt wird. Folglich wird die Halbleitervorrichtung auf der Harzschicht befestigt und montiert, ohne verzogen oder gebogen zu werden.
  • Die US 2013 / 0 026 632 A1 beschreibt ein Verdrahtungssubstrat, in das ein Halbleiterelement eingebaut ist, umfasst ein Halbleiterelement; eine periphere Isolierschicht, die zumindest eine äußere Umfangsseitenfläche dieses Halbleiterelements bedeckt; und eine oberflächenseitige Verdrahtungsleitung, die auf der oberen Flächenseite des Verdrahtungssubstrats vorgesehen ist. Das Halbleiterelement umfasst einen internen Anschluss, der elektrisch mit der oberflächenseitigen Verdrahtungsleitung auf der oberen Flächenseite des Halbleiterelements verbunden ist. Dieser interne Anschluss umfasst einen ersten leitenden Teil, der aus einer isolierenden Oberflächenschicht des Halbleiterelements freigelegt ist; eine Haftschicht auf diesem ersten leitfähigen Teil; und einen zweiten leitenden Teil auf dieser Haftschicht. Die Haftschicht bedeckt eine freiliegende Oberfläche des ersten leitenden Teils und ist auf einem Abschnitt der isolierenden Oberflächenschicht um die freiliegende Oberfläche des ersten leitenden Teils herum ausgebildet, und die Haftschicht erstreckt sich um die Außenseite einer äußeren Kante dieses zweiten leitenden Teils herum, um den zweiten leitenden Teil zu umgeben.
  • Und die JP 2006 - 286 690 A beschreibt das Bilden eines ferroelektrischen Films auf einem Schutzfilm, der aus duroplastischem Harz, wie Polyimidharz usw., durch eine hydrothermale Synthese hergestellt ist. Eine Verarbeitungstemperatur zum Zeitpunkt des Bildens des ferroelektrischen Films durch die hydrothermale Synthese ist eine Temperatur von 200 °C oder weniger.
  • ZUSAMMENFASSUNG
  • Es ist die Hauptaufgabe der vorliegenden Offenbarung, ein Wafer-Level-Chip-Scale-Package vorzusehen, das in ein Substrat eingebettet ist. Es ist eine weitere Aufgabe der Offenbarung, ein verbessertes Wafer-Level-Chip-Scale-Package vorzusehen, das Kupferstift- anstelle von Lötkugel-Verbindungen aufweist und in ein Substrat eingebettet ist.
  • Es ist eine weitere Aufgabe der Offenbarung, ein Verfahren zum Herstellen eines Wafer-Level-Chip-Scale-Package vorzusehen, das Kupferstift- anstelle von Lötkugel-Verbindungen aufweist und in ein Substrat eingebettet ist.
  • Eine weitere Aufgabe ist, ein Verfahren zum Herstellen eines Wafer-Level-Chip-Scale-Package vorzusehen, das in ein Substrat eingebettet ist, das eine hohe Stromtragfähigkeit und eine elektromagnetische Abschirmung hat.
  • In Übereinstimmung mit den Aufgaben der vorliegenden Offenbarung wird ein Wafer-Level-Chip-Scale-Package gemäß Patentanspruch 1 vorgeschlagen.
  • In Übereinstimmung mit den Aufgaben der vorliegenden Offenbarung werden auch Verfahren zum Herstellen eines Wafer-Level-Chip-Scale-Package gemäß den Patentansprüchen 4 und 10 vorgeschlagen. Zumindest eine Umverteilungsschicht (RDL - redistribution layer) ist auf einem Silizium-Die vorgesehen. Eine Passivierungsschicht ist auf der RDL aufgebracht. Erste Öffnungen mit einem ersten Durchmesser werden in die Passivierungsschicht geätzt, wo Kupferstifte gebildet werden sollen. Eine Seed- bzw. Keimschicht wird über der Passivierungsschicht und innerhalb der Öffnungen aufgebracht. Eine Photoresistschicht wird auf die Keimschicht aufgetragen und strukturiert, um zweite Öffnungen mit einem zweiten Durchmesser über den ersten Öffnungen zu bilden, wobei der zweite Durchmesser größer als der erste Durchmesser ist. Kupfer wird auf die Keimschicht in den ersten und zweiten Öffnungen plattiert, um Kupferstift zu bilden, die die zweiten Öffnungen füllen. Der Silizium-Die wird an einem Metallsubstrat angebracht. Eine Laminierungsschicht wird über dem Silizium-Die und den Kupferstiften aufgebracht. Dritte Öffnungen werden durch die Laminierungsschicht zu den Kupferstiften und zu Metallpads auf dem Metallsubstrat gebildet. Metall-Vias werden in den dritten Öffnungen gebildet. Die Metall-Vias werden mit einer Lötmaske bedeckt, um das Wafer-Level-Chip-Scale-Package zu vervollständigen.
  • Figurenliste
  • In den beigefügten Zeichnungen, die einen wesentlichen Teil dieser Beschreibung bilden, wird gezeigt:
    • 1 ist eine Querschnittsdarstellung eines Silizium-Dies nach dem Stand der Technik.
    • 2 - 3 sind Querschnittsdarstellungen eines Silizium-Dies der vorliegenden Offenbarung.
    • 4 - 9 sind Querschnittsdarstellungen eines Wafer-Level-Chip-Scale-Package der vorliegenden Offenbarung.
    • 10 ist eine Querschnittsdarstellung eines Beispiels eines fertiggestellten Wafer-Level-Chip-Scale-Package der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung beschreibt eine Struktur und ein Verfahren, bei dem ein Wafer-Level-Chip-Scale-Package (WLCSP) in ein Substrat mit hoher Stromtragfähigkeit eingebettet werden kann. Andere Chips und passive Komponenten sind weiter in dasselbe Substrat integriert. Bei dieser Struktur sind nur Kupfer (Cu) -Stifte erforderlich, um die in das Substrat eingebettete Schaltung zu verbinden, anstatt Lötkugeln, die in dem Stand der Technik verwendet werden. Die Cu-Stift-Dicke kann durch einen Elektroplattierungsprozess von etwa 1 µm bis 20 µm basierend auf der Dicke des Substratlaminierungsmaterials und einer erforderlichen elektrischen Leistung angepasst werden.
  • Das Verfahren der vorliegenden Offenbarung liefert eine höhere elektrische Leistung. Andere Vorteile des WLCSP der vorliegenden Offenbarung umfassen:
    1. 1. Ermöglichen, dass die aktuelle WLCSP-Struktur in ein Substrat mit hoher Stromtragfähigkeit eingebettet wird.
    2. 2. Bessere Wärmeableitung in der Substratstruktur.
    3. 3. In dieser Struktur existieren keine Lötkugeln, daher sind gewisse Kosteneinsparungen zu erwarten.
  • 1 zeigt ein herkömmliches WLCSP in der Produktionsstufe. Eine Öffnung zu dem Aluminiumpad 12 auf dem Die 10 wird durch die Die-Passivierungsschicht 14 hergestellt. Eine erste dielektrische Schicht 16 wird aufgebracht, dann strukturiert, um eine Öffnung für die RDL-Schicht 18 vorzusehen. Eine zweite dielektrische Schicht 20 wird über der strukturierten RDL aufgebracht. Die dielektrische Schicht 20 wird strukturiert, um eine Öffnung für das UBM 22 zu bilden, das ebenfalls strukturiert wird. Eine Lötkugel 24 wird auf dem UBM platziert. Ein Rückseitenfilm 26 schützt den Silizium-Die 10 vor einem Abplatzen.
  • Unter Bezugnahme nun auf die 2 - 8 wird der Herstellungsprozess eines WLCSP der vorliegenden Offenbarung im Detail beschrieben. Wie in 2 dargestellt, wird das Package der vorliegenden Offenbarung ähnlich zu dem herkömmlichen Package hergestellt. Eine Öffnung zu dem Aluminiumpad 12 auf dem Die 10 wird durch die Die-Passivierungsschicht 14 hergestellt. Eine erste dielektrische Schicht 16 wird aufgebracht, dann strukturiert, um eine Öffnung für die RDL-Schicht 18 vorzusehen. Die RDL-Schicht 18 wird auf die gewünschte Dicke plattiert und strukturiert, wie in 2 gezeigt.
  • Unter Bezugnahme nun auf 3 wird eine zweite dielektrische Schicht 20 über der strukturierten RDL-Schicht 18 aufgebracht. Vorzugsweise ist die zweite dielektrische Schicht 20 ein Passivierungsmaterial, wie Polybenzoxazol (PBO) oder Polyimid (PI). Die Passivierungsschicht wird unter Verwendung eines Photolithographieprozesses strukturiert, um Öffnungen vorzusehen, in denen Kupferstifte gebildet werden. Kupfer- (Cu) - Stifte 30 werden auf der RDL-Schicht 18 gebildet. Eine nicht gezeigte Keimschicht wird über der Passivierungsschicht 20 und der strukturierten RDL-Schicht 18 durch einen PVD(physical vapor deposition)-Prozess, wie Verdampfen oder einen Sputtern-Prozess unter Vakuumbedingungen, oder einen CVD(chemical vapor deposition)-Prozess, wie MOCVD (metal-organic CVD) oder MOVPE (metal-organic Vapor-Phase Epitaxy), aufgebracht. Vorzugsweise ist die Keimschicht Titan oder Kupfer.
  • Eine Photoresistmaske wird mit Öffnungen ausgebildet, in denen Kupferstifte zu platzieren sind, und um die Cu-Stiftdurchmessergröße zu definieren, die größer als die Öffnungsgröße der Passivierungsschicht 20 ist. Kupferstifte 30 werden auf die Keimschicht in den Öffnungen auf die gewünschte Cu-Stift-Höhe plattiert. Die Cu-Stift-Dicke kann von etwa 1 µm bis 20 µm sein, basierend auf der Dicke des Substratlaminierungsmaterials und der erforderlichen elektrischen Leistung. Das Photoresistmaterial und die Keimschicht, die nicht von den Kupferstiften bedeckt ist, werden chemisch entfernt.
  • Nach der Herstellung der Cu-Stifte kann ein zusätzliches „organischer Oberflächenschutz (OSP - organic solderability preservative)“-Material 32 hergestellt werden, um die Cu-Stifte weiter vor Oxidation zu schützen. Später wird dieses OSP-Material 32 durch physikalisches Plasma oder chemisches Ätzen vor dem Via-Plattierungsprozess entfernt. Nach dem OSP-Prozess kann der Wafer weiter auf die gewünschte Dicke dünner gemacht werden, getestet, auf der Rückseite geschliffen und in Package-Form vereinzelt werden.
  • Als nächstes wird ein Substrat vorbereitet. 4 zeigt ein mit Harz beschichtetes Kupfer(RCC - resin coated copper)-Substrat. Ein Lötmaskenmaterial 40 ist mit einer Kupferschicht 42 beschichtet gezeigt. Unter Bezugnahme nun auf 5 werden Ausrichtungsmuster 45 für den Die-Anbringungsprozess durch einen Photolithografieprozess definiert und durch einen weiteren Entwicklungs- und Ätzprozess auf der Kupferseite des RCC erzeugt. Eine zusätzliche Metallplattierung 44 kann auf der Kupferschicht 42 hergestellt werden, nachdem die Ausrichtungsmuster 45 erzeugt wurden. Die zusätzliche Metallplattierung 44 kann auch Kupfer oder ein vernickeltes Material sein. Es wird hinzugefügt, falls das beschichtete Kupfer 42 von dem RCC-Substrat nicht dick genug ist für die Hochstromanwendung, die für den Halbleiter-Die 10 erforderlich ist. Die Kupferschicht 42 ist vorzugsweise 5-10 µm dick. Das Kupfersubstrat bietet eine elektromagnetische Abschirmfähigkeit sowie eine hohe Stromtragfähigkeit.
  • Der Die-Bonder kann die Ausrichtungsmuster 45 auf der Substratseite und der Die-Seite identifizieren, um den Die-Anbringungsprozess durchzuführen. Eine zusätzliche Laminierungsschicht 48 kann über dem RCC-Substrat 40 aufgebracht oder laminiert werden, wie in 6 gezeigt, als Stoppschicht, um zu verhindern, dass Kupfer von den Schichten 42/44 in das Die-Substrat 10 eindringt. Die Schicht 48 kann zum Beispiel ABF(Ajinomoto Build-up Film)- oder „vorimprägnierte Verbundfaser (PP - pre-impregnated composite fiber)“-Material sein. Vorzugsweise kann die Schicht 48 eine Dicke zwischen etwa 5 - 30 µm haben.
  • Wie in 7 dargestellt, wird der Die 10 von 3 an der oberen Schicht des Substrats 40 durch einen Die-Anbringungsprozess befestigt. Der Kupferstift 30 ist in dem Kreis 50 in den beiden 3 und 7 gezeigt.
  • Ein Beispiel eines weiteren Herstellungsablaufs wird in den 8 und 9 gezeigt. Ein Laminierungsmaterial 52 wird über das Substrat und den Die aufgetragen, wie in 8 gezeigt. Das Laminierungsmaterial 52 kann ABF, PP oder ein dickes Harz sein, wie in dem RCC-Substrat. Das Laminierungsmaterial kann eine Dicke von 50 ~ 250 µm haben. Die Cu-Stifte 30 werden durch das Laminierungsmaterial bedeckt. Nun müssen Öffnungen durch das Laminierungsmaterial zu den Cu-Stiften 30 und zu den Kupferpads 42 auf dem Substrat außerhalb des Dies 10 hergestellt werden.
  • Ein Laserbohren wird bevorzugt, um Via-Öffnungen 54 durch die Laminierungsschicht 52 zu erzeugen. Ein bestimmter Lasertyp kann ausgewählt werden, der die Kupferoberfläche nicht beschädigt oder zu viel Wärme erzeugt. Das Laserbohren ist bei diesem Prozess kostengünstiger als ein Photolithografieprozess und bietet eine hohe Genauigkeit, eine hohe Ätzrate und eine hohe Anisotropie. Ein Photoresistmaterial anstelle des Laminierungsmaterials kann in Betracht gezogen werden, aber die Gesamtkosten zur Herstellung des Substrats sind höher. Dünneres Laminierungsmaterial kann eine Dicke von 30-50 µm haben und hängt von der endgültigen Dickenanforderung ab. Die zweite Passivierungsschicht 20 hilft, Schäden durch das Laserbohren zu vermeiden.
  • Nach dem Laserbohrprozess muss die die Kupferstifte (in 3 gezeigt) bedeckende OSP 32-Schicht innerhalb der lasergebohrten Via-Öffnungen entfernt werden. Dies geschieht durch physikalisches Plasma, chemisches Ätzen oder einen Reflow-Prozess. Als nächstes wird eine Kupferplattierung 56 innerhalb der Via-Öffnungen durchgeführt, um Verbindungen zu bilden, wie in dem Package gewünscht und wie in den 8 und 9 gezeigt. Schließlich wird eine Lötmaske 58 über die Kupferverbindungen laminiert, um das WLCSP zu vervollständigen, wie in 9 gezeigt. 10 zeigt eine Option, bei der andere Chips und passive Vorrichtungen 62 und 64 mit dem WLCSP verbunden sind.
  • Im Vergleich zu den herkömmlichen WLCSP-Strukturen haben die WLSCP-Strukturen der vorliegenden Offenbarung keine auf der Cu-Stiftstruktur angeordneten Lötkugeln. Wenn Lötkugeln auf den Cu-Stiften platziert würden, würde dies die Höhe erhöhen und schwieriger werden, um das Laminierungsmaterial 50 unter den Lötkugeln einzufüllen. Normalerweise wird Lötmaterial zur Verbindung mit einem Substrat verwendet, aber dies ist für den in das Substrat eingebetteten Die in der vorliegenden Offenbarung nicht erforderlich.
  • Darüber hinaus erfordert das Verfahren der vorliegenden Offenbarung keinen Rückseitenlaminierungsfilm auf der Rückseite des Silizium-Dies. Der Zweck eines Rückseitenlaminierungsfilms besteht darin, die Siliziumrückseite vor Abplatzungen und Lichtstrahlung zu schützen. Wie jedoch in 9 zu sehen ist, ist die Rückseite des Dies in das Substratmaterial eingebettet, wodurch es weiter geschützt ist. Das Fehlen des Rückseitenlaminierungsfilms spart auch Kosten.
  • Die Cu-Stifte auf dem Die können eine Höhe zwischen 1 und 20 µm haben und optional bis zu 100 µm. Wenn die Cu-Stift-Dicke zu dünn ist, kann das RDL-Cu-Pad durch den Laser-Via-Öffnungsprozess nach dem Anbringen des Dies beschädigt werden, was eine elektrische Leistung des Packages beeinträchtigen kann. Wenn die Cu-Stift-Dicke zu dick ist, ist ein dickeres Laminierungsmaterial erforderlich und es können sich Hohlräume in der dicken Laminierungsschicht bilden.
  • Das WLCSP der vorliegenden Offenbarung weist einen Silizium-Die auf, der in einem Substrat mit hoher Stromtragfähigkeit und elektromagnetischer Abschirmung eingebettet ist. Der Die auf dem Substrat wird laminiert und lasergebohrte Via-Öffnungen werden zu Kupferstiften auf dem Die und Metallpads auf dem Substrat für eine weitere Verbindung hergestellt.

Claims (14)

  1. Wafer-Level-Chip-Scale-Package, das aufweist: einen Silizium-Die (10) umfassend: zumindest eine Umverteilungsschicht (RDL - redistribution layer) (18); eine Passivierungsschicht (20) auf der RDL (18); und zumindest einen Kupferstift (30) auf einer Oberseite des Silizium-Die (10), wobei der zumindest eine Kupferstift (30) die zumindest eine RDL (18) durch eine Öffnung in der Passivierungsschicht (20) zu der zumindest einen RDL (18) kontaktiert, und wobei der zumindest eine Kupferstift (30) einen größeren Durchmesser hat als ein Durchmesser der Öffnung zu der zumindest einen RDL (18); wobei eine Unterseite des Silizium-Die (10) an einem Metallsubstrat (40) angebracht ist, umfassend: ein Lötsubstrat (40); eine Kupferschicht (42) auf dem Lötsubstrat (40); eine kupfer- oder nickelplattierte Schicht (44) auf der Kupferschicht (42); und eine Stoppschicht (48) auf der kupfer- oder nickelplattierten Schicht (44) umfassend ABF(Ajinomoto Build-up Film)- oder PP(pre-impregnated composite fiber)-Materialien, wobei der Silizium-Die (10) oberhalb der kupfer- oder nickelplattierten Schicht (44) ist und die Stoppschicht (48) zwischen dem Silizium-Die (10) und der kupfer- oder nickelplattierten Schicht (44) angeordnet ist, um zu verhindern, dass Kupfer oder Nickel in den Silizium-Die (10) eindringen; und Metall-Vias (56) durch eine Laminierungsschicht (52) an Seitenwandungen und überlagernd den Silizium-Die (10) und überlagernd das Metallsubstrat (40), wobei die Metall-Vias (56) Verbindungen zu dem zumindest einen Kupferstift (30) auf dem Silizium-Die (10) und zu zumindest einem Metallpad (42) auf dem Metallsubstrat (40) vorsehen.
  2. Das Package gemäß Anspruch 1, wobei die Laminierungsschicht (52) ABF(Ajinomoto Build-up Film)-, PP(pre-impregnated composite fiber)-Materialien oder Harz aufweist.
  3. Das Package gemäß Anspruch 1 oder 2, das weiter eine Lötmaske (58) über den Metall-Vias (56) aufweist.
  4. Ein Verfahren zum Herstellen eines Wafer-Level-Chip-Scale-Package, das aufweist: Vorsehen zumindest einer Umverteilungsschicht (RDL - redistribution layer) (18) auf einem Silizium-Die (10); Aufbringen einer Passivierungsschicht (20) auf der RDL (18); Ätzen erster Öffnungen mit einem ersten Durchmesser in die Passivierungsschicht (20), wo Kupferstifte (30) gebildet werden sollen; Aufbringen einer Keimschicht über der Passivierungsschicht (20) und innerhalb der Öffnungen; Auftragen einer Photoresistschicht auf die Keimschicht und Strukturieren der Photoresistschicht, um zweite Öffnungen mit einem zweiten Durchmesser über den ersten Öffnungen zu bilden, wobei der zweite Durchmesser größer als der erste Durchmesser ist; Plattieren von Kupfer auf die Keimschicht in den ersten und zweiten Öffnungen, um die die zweiten Öffnungen füllenden Kupferstifte (30) zu bilden; danach Anbringen des Silizium-Dies (10) an einem Metallsubstrat (40); Aufbringen einer Laminierungsschicht (52) über dem Metallsubstrat (40), dem Silizium-Die (10) und den Kupferstiften (30); Bilden von dritten Öffnungen durch die Laminierungsschicht (52) zu den Kupferstiften (30) und zu Metallpads (42) auf dem Metallsubstrat (40); Bilden von Metall-Vias (56) in den dritten Öffnungen; und Abdecken der Metall-Vias (56) mit einer Lötmaske (58), um das Wafer-Level-Chip-Scale-Package zu vervollständigen.
  5. Das Verfahren gemäß Anspruch 4, wobei die Passivierungsschicht (20) Polybenzoxazol (PBO) oder Polyimid (PI) aufweist.
  6. Das Verfahren gemäß Anspruch 4 oder 5, wobei die Kupferstifte (30) eine Dicke zwischen etwa 1 µm und 100 µm und vorzugsweise etwa 1 µm und 20 µm haben.
  7. Das Verfahren gemäß einem der Ansprüche 4 bis 6, das weiter aufweist: Aufbringen einer OSP(organic solderability preservative)-Schicht (32) auf die Kupferstifte (30) vor dem Schritt des Die-Anbringens; und Entfernen der OSP-Schicht (32) in den dritten Öffnungen vor dem Bilden der Metall-Vias (56).
  8. Das Verfahren gemäß einem der Ansprüche 4 bis 7, wobei das Metallsubstrat (40) aufweist: ein Lötsubstrat (40); eine Kupferschicht (42), die auf das Lötsubstrat (40) aufgetragen ist; eine kupfer- oder nickelplattierte Schicht (44), die auf der Kupferschicht (42) aufgebracht ist; und eine Stoppschicht (48) auf der kupfer- oder nickelplattierten Schicht (44), die ABF(Ajinomoto Build-up Film)- oder PP(pre-impregnated composite fiber)-Materialien aufweist.
  9. Das Verfahren gemäß einem der Ansprüche 4 bis 8, wobei die Laminierungsschicht (52) ABF(Ajinomoto Build-up Film)-, PP(pre-impregnated composite fiber)-Materialien oder Harz aufweist.
  10. Verfahren zum Herstellen eines Wafer-Level-Chip-Scale-Package, das aufweist: Vorsehen zumindest einer Umverteilungsschicht (RDL - redistribution layer) (18) auf einem Silizium-Die (10); Aufbringen einer Passivierungsschicht (20) auf der RDL (18); Ätzen erster Öffnungen mit einem ersten Durchmesser in die Passivierungsschicht (20), wo Kupferstifte (30) gebildet werden sollen; Aufbringen einer Keimschicht über der Passivierungsschicht (20) und innerhalb der Öffnungen; Auftragen einer Photoresistschicht auf die Keimschicht und Strukturieren der Photoresistschicht, um zweite Öffnungen mit einem zweiten Durchmesser über den ersten Öffnungen zu bilden, wobei der zweite Durchmesser größer als der erste Durchmesser ist; Plattieren von Kupfer auf die Keimschicht in den ersten und zweiten Öffnungen, um die die zweiten Öffnungen füllenden Kupferstifte (30) zu bilden; Vorsehen eines Metallsubstrats (40), das aufweist: Vorsehen eines Lötsubstrats (40); Auftragen einer Kupferschicht (42) auf das Lötsubstrat (40); Aufbringen einer kupfer- oder nickelplattierten Schicht (44) auf die Kupferschicht (42); und Bilden einer Stoppschicht (48) auf der kupfer- oder nickelplattierten Schicht (44), die ABF(Ajinomoto Build-up Film)- oder PP(pre-impregnated composite fiber)-Materialien aufweist; danach Anbringen des Silizium-Dies (10) an dem Metallsubstrat (40); Aufbringen einer Laminierungsschicht (52) über dem Metallsubstrat (40), dem Silizium-Die (10) und den Kupferstiften (30); Bilden von dritten Öffnungen durch die Laminierungsschicht (52) zu den Kupferstiften (30) und zu Metallpads (42) auf dem Metallsubstrat (40); Bilden von Metall-Vias (56) in den dritten Öffnungen; und Abdecken der Metall-Vias (56) mit einer Lötmaske (58), um das Wafer-Level-Chip-Scale-Package zu vervollständigen.
  11. Das Verfahren gemäß Anspruch 10, wobei die Passivierungsschicht (20) Polybenzoxazol (PBO) oder Polyimid (PI) aufweist.
  12. Das Verfahren gemäß Anspruch 10 oder 11, wobei die Kupferstifte (30) eine Dicke zwischen etwa 1 µm und 100 µm und vorzugsweise etwa 1 µm und 20 µm haben.
  13. Das Verfahren gemäß einem der Ansprüche 10 bis 12, das weiter aufweist: Aufbringen einer OSP(organic solderability preservative)-Schicht (32) auf die Kupferstifte (30) vor dem Schritt des Die-Anbringens; und Entfernen der OSP-Schicht (32) in den dritten Öffnungen vor dem Bilden der Metall-Vias (56).
  14. Das Verfahren gemäß einem der Ansprüche 10 bis 13, wobei die Laminierungsschicht (52) ABF(Ajinomoto Build-up Film)-, PP(pre-impregnated composite fiber)-Materialien oder Harz aufweist.
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