DE102019121636A1 - Verzugssteuerung von paketen unter verwendung eines eingebetteten kernrahmens - Google Patents

Verzugssteuerung von paketen unter verwendung eines eingebetteten kernrahmens Download PDF

Info

Publication number
DE102019121636A1
DE102019121636A1 DE102019121636.2A DE102019121636A DE102019121636A1 DE 102019121636 A1 DE102019121636 A1 DE 102019121636A1 DE 102019121636 A DE102019121636 A DE 102019121636A DE 102019121636 A1 DE102019121636 A1 DE 102019121636A1
Authority
DE
Germany
Prior art keywords
package
core
core frame
package component
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019121636.2A
Other languages
English (en)
Inventor
Jiun Yi Wu
Chen-Hua Yu
Chung-Shi Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019121636A1 publication Critical patent/DE102019121636A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Ein Verfahren umfasst das Platzieren eines Package-Bauteils über einem Träger. Das Package-Bauteil umfasst ein Vorrichtungsdie. Ein Kernrahmen wird über dem Träger platziert. Der Kernrahmen bildet einen Ring, der das Package-Bauteil umgibt. Das Verfahren umfasst ferner das Verkapseln des Kernrahmens und des Package-Bauteils in einer Verkapselung, das Bilden von Umverteilungsleitungen über dem Kernrahmen und dem Package-Bauteil, und das Bilden elektrischer Verbinder über und deren elektrisches Koppeln mit dem Package-Bauteil durch die Umverteilungsleitungen.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Hochleistungsrechner- (HPC) Pakete werden zunehmen für leistungsfordernde Anwendungen wie Anwendungen in der künstlichen Intelligenz (KI) verwendet. Die Größen der HPC-Pakete nehmen ebenfalls immer weiter zu. Die größeren Größen führen zu wesentlichem Verziehen der Pakete.
  • Ein HPC-Paket kann ein Paket umfassen, das mit einem Paketsubstrat verbunden ist. Zum Steuern des Verzugs wurden die Dicken der Paketsubstrate erhöht, um den Verzugswiderstand zu verbessern. Diese Lösung führt jedoch dazu, dass die elektrischen Pfade in dem HPC-Paket länger werden und führe zu einer Erhöhung des IR-Abfalls, der die Leistung der HPC-Pakete wesentlich verschlechtern kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1, 2A, 2B, 3A, 3B und 4 bis 10 illustrieren die Querschnittsansichten und perspektivischen Ansichten der Zwischenstadien in der Bildung eines Packages nach einigen Ausführungsformen.
    • 11A und 11B illustrieren die Draufsichten von Packages und Kernrahmen, die auf einem runden Träger bzw. einem rechteckigen Träger platziert sind, nach einigen Ausführungsformen.
    • 12 bis 15 illustrieren die Querschnittsansichten der Zwischenstadien in der Bildung eines Pakets nach einigen Ausführungsformen.
    • 16 illustriert einen Prozessablauf für die Bildung eines Package nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Bildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „darunter“, „unterer“, „darüberliegend“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ein Package und das Verfahren des Bildens desselben werden nach einigen Ausführungsformen bereitgestellt. Die Zwischenstufen der Bildung des Packages werden nach einigen Ausführungsformen illustriert. Einige Variationen einiger Ausführungsformen werden besprochen. Hierin besprochene Ausführungsformen dienen dazu, den Inhalt dieser Offenbarung herzustellen oder zu verwenden, und ein gewöhnlicher Fachmann auf dem Gebiet versteht leicht Änderungen, die daran vorgenommen werden können, ohne vom vorgesehenen Umfang der verschiedenen Ausführungsformen abzuweichen. Durch die verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Referenznummern verwendet, um gleiche Elemente anzugeben. Wenn auch hierin Verfahrensausführungsformen als in einer bestimmten Reihenfolge durchgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden.
  • Nach einigen Ausführungsformen dieser Offenbarung ist ein Package-Bauteil in einer Öffnung angebracht, die durch einen Kernrahmen umgeben wird. Der Kernrahmen und das Package-Bauteil sind in einer Verkapselung verkapselt, wie etwa einer Formmasse. Umverteilungsleitungen (RDLs) werden beginnend mit der Verkapselung gebildet, um das Package-Bauteil elektrisch zu verbinden. Der Kernrahmen stellt die mechanische Unterstützung bereit und verringert den Verzug, während es keine Plattierungsdurchgangslöcher (PTHs, die leitfähige Rohre sind) umfasst, die durch den Kernrahmen reichen, um die elektrische Routingfunktion zu übernehmen. Dementsprechend wird zwar mechanische Unterstützung bereitgestellt, die Dicke des Kernrahmens führt jedoch nicht zu einer Erhöhung des IR-Abfalls der elektrischen Signale und Leistung in dem entstehenden Package.
  • 1, 2A, 2B, 3A, 3B und 4 bis 10 illustrieren die Querschnittsansichten der Zwischenstadien in der Bildung eines Pakets nach einigen Ausführungsformen dieser Offenbarung. Die entsprechenden Verfahren werden auch schematisch in dem Prozessablauf 200 aus 16 dargestellt.
  • 1 illustriert Träger 20 und Freigabefolie 22, die über dem Träger 20 gebildet ist. Der Träger 20 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Nach einigen Ausführungsformen dieser Offenbarung weist der Träger 20 in der Draufsicht eine runde Form auf, wie in 11A dargestellt. Der Träger 20 kann eine Größe eines typischen Siliziumwafers aufweisen, der einen Durchmesser von 8 Zoll, einen Durchmesser von 12 Zoll oder mehr aufweisen kann. Nach alternativen Ausführungsformen dieser Offenbarung weist der Träger 20 in der Draufsicht eine rechteckige Form auf, wie dargestellt in 11B.
  • Mit Verweis zurück auf 1 wird die Freigabefolie 22 auf dem Träger 20 gebildet. Die Freigabefolie 22 kann aus einem polymerbasierten Material gebildet werden (wie etwa einem Licht-in-Wärme-Umwandlungs- (LTHC) Material), das zusammen mit dem Träger 20 von den darüberliegenden Strukturen entfernt werden können, die in nachfolgenden Verfahren gebildet werden. Nach einigen Ausführungsformen dieser Offenbarung wird die Freigabefolie 22 aus einem epoxidbasierten Wärmefreigabematerial gebildet. Nach einigen Ausführungsformen dieser Offenbarung wird die Die-Attach-Folie (DAF) 23 über der Freigabefolie 22 gebildet. Die DAF 23 ist eine Klebefolie und kann beschichtet oder laminiert sein. Nach alternativen Ausführungsformen werden statt der Bildung einer wafergroßen DAF einzelne DAFs unter den Bauteilen gebildet, die über der Freigabefolie 22 befestigt werden.
  • 2A und 2B illustrieren die Platzierung eines Package-Bauteils 24 über der Freigabefolie 22, etwa durch die DAF 23. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 202 illustriert. Das Package-Bauteil 24 kann ein Package sein, das durch einen Packungsprozess gebildet wird, der Logik-Dies (wie etwa Rechnerdies), Speicherdies (wie etwa dynamische Direktzugriffsspeicher- (DRAM) Dies oder statische Direktzugriffsspeicher- (SRAM) Dies), photonische Dies, Packages (einschließlich Vorrichtungsdies, die bereits gepackt wurden), Eingabe-/Ausgabe- (IO) Dies, digitale Dies, analoge Dies, oberflächenmontierte passive Vorrichtungen oder dergleichen umfassen kann. Das/die Die(s) im Package-Bauteil 24 kann/können in einer oder mehreren Verkapselungen verkapselt sein, wie etwa einer Formmasse, Unterfüllung oder dergleichen. Das Package-Bauteil 24 kann ebenfalls ein Vorrichtungsdie sein. Nach einigen Ausführungsformen dieser Offenbarung ist das Package-Bauteil 24 ein Hochleistungsrechner- (HPC) Package, das verwendet werden kann, um leistungsfordernde Anwendungen wie Anwendungen der künstlichen Intelligenz (KI) auszuführen. 2A illustriert ein Beispiel des Package-Bauteils 24, und das Package-Bauteil 24 kann andere Strukturen aufweisen.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst das Package-Bauteil 24 einen System-on-Chip- (SoC) Die 100, der ein Package ist, das Vorrichtungsdies umfasst, die miteinander verbunden sind, um ein System zu bilden. Die Vorrichtungsdies in SoC-Die 100 sind nicht ausführlich dargestellt. Der SoC-Die 100 kann Metallbumps 102 an der Oberfläche umfassen, und Metallbumps 102 können in der Oberflächendielektrikumschicht 104 eingebettet sein. Nach einigen Ausführungsformen dieser Offenbarung wird die Dielektrikumsoberflächenschicht 104 aus einem Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet. Metallbumps 102 können aus Kupfer, Nickel, Palladium, Gold, Kompositschichten daraus und/oder Legierungen daraus gebildet werden.
  • Das Package-Bauteil 24 kann auch High-Bandwidth-Memory- (HBM) Stapel 108 umfassen, wobei jeder der HBM-Stapel 108 mehrere Speicherdies 110 umfasst, die zusammengestapelt sind, um den Speicherstapel zu bilden. Speicherdies 110 können DRAM-Dies, SRAM-Dies oder andere Arten von Speicherdies sein. Die Vorrichtungsdies in SoC-Die 100 ist nicht ausführlich dargestellt. Der HBM-Stapel 108 kann Metallbumps 112 an der Oberfläche umfassen, und Metallbumps 112 können in der Oberflächendielektrikumschicht 114 des HBM-Stapels 108 oder der Verkapselung 122 eingebettet sein. Nach einigen Ausführungsformen dieser Offenbarung wird die Dielektrikumsoberflächenschicht 114 aus einem Polymer wie PBO, Polyimid, BCB oder dergleichen gebildet. Metallbumps 112 können auch aus Kupfer, Nickel, Palladium, Gold, Kompositschichten daraus und/oder Legierungen daraus gebildet werden.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst die Bildung des Package-Bauteils 24 die Platzierung mehrerer SoC-Dies 100 und mehrerer HBM-Stapel 108 auf einem anderen Träger (nicht dargestellt), die Verkapselung der mehreren SoC-Dies 100 und der mehreren HBM-Stapel 108 in der Verkapselung 122, und Durchführung eines Planarisierungsprozesses wie eines chemisch-mechanischen Politur- (CMP) Prozesses oder eines mechanischen Schleifprozesses, bis die Metallbumps 102 und 112 offenliegen. Die Verbindungsstruktur 120 wird dann über das SoC-Dies 100, HBM-Stapeln 108, und der Verkapselung 122 gebildet. Die Verbindungsstruktur 120 umfasst Dielektrikumschichten 118 und RDLs 116 in Dielektrikumschichten 118. Oberflächenleitfähige Merkmale (wie etwa Metallpads, Metallsäulen oder dergleichen) 124 werden an der oberen Fläche des Package-Bauteils 24 gebildet. Dementsprechend wird ein rekonstruierter Wafer gebildet, der die mehreren SoC-Dies 100 und die mehreren HBM-Stapel 108 umfasst. Ein Vereinzelungsprozess kann ausgeführt werden, um den rekonstruierten Wafer mehrere Package-Bauteile 24 zu zersägen.
  • Nach alternativen Ausführungsformen kann die Verbindungsstruktur 120 statt der Bildung Schicht um Schicht nach der Verkapselung der mehreren SoC-Dies 100 und der mehreren HBM-Stapel 108 als Package-Substratstreifen (mit oder ohne Kern), ein Interposer-Wafer (mit Durchkontaktierungen durch das jeweilige Substrat) oder dergleichen vorgebildet werden. Wenn die Verbindungsstruktur 120 ein Interposer ist, kann sie ein Halbleitersubstrat (wie etwa ein Siliziumsubstrat) und Durchkontaktierungen umfassen, die durch das Halbleitersubstrat reichen, um die leitfähigen Merkmale auf gegenüberliegenden Seiten des Halbleitersubstrats miteinander zu verbinden. Die Bildung des jeweiligen Package-Bauteils 24 kann die Verbindung mehrerer SoC-Dies 100 und mehrerer HBM-Stapel 108 auf dem Interposer-Wafer oder dem Package-Substratstreifen umfassen, in dem mehrere Interposer bzw. mehrere Package-Substrate enthalten sind. Die SoC-Dies 100 und HBM-Stapel 108 werden dann in der Verkapselung 122 verkapselt. Ein Vereinzelungsprozess wird dann ausgeführt, um mehrere Package-Bauteile 24 zu bilden.
  • 2B illustriert eine schematische perspektivische Ansicht der Struktur aus 2A, wobei das Package-Bauteil 24, der Träger 20, die Freigabefolie 22 und die DAF 23 illustriert sind.
  • 3A und 3B illustrieren die Platzierung des Kernrahmens 26 über dem Träger 20. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 204 illustriert. Der Kernrahmen 26 kann auch durch die DAF 23 an dem Träger 20 befestigt sein. Nach alternativen Ausführungsformen kann statt der Bildung einer DAF auf Wafer-Ebene, auf dem alle SoC-Dies 100 und HBM-Stapel 108 befestigt sind, jedes der Package-Bauteile 24 und HBM-Stapel 108 eine eigene DAF darunter aufweisen, und die einzelnen DAFs können dieselben Formen und dieselben Größen aufweisen wie die entsprechenden darüberliegenden Package-Bauteile 24 und die HBM-Stapel 108. Ähnlich kann ein DAF auch zum Kleben an der Unterseite des Kernrahmens 26 befestigt sein, wenn keine DAF auf Waferebene verwendet wird. Wie in 3B dargestellt, kann der Kernrahmen 26 einen rechteckigen Ring bilden, mit einer Durchgangsöffnung 28 darin, wobei sich das Package-Bauteil 24 in der Öffnung 28 befindet. Nach einigen Ausführungsformen dieser Offenbarung weist der Kernrahmen 26 eine ähnliche Struktur auf und kann aus demselben Material gebildet sein, wie der Kernrahmen in einem Package-Substrat mit Kern. Der Kernrahmen 26 unterscheidet sich jedoch von einem konventionellen Package-Substrat mit Kern darin, dass der Kernrahmen 26 keine Plattendurchgangslöcher (Plating Through-Holes; PTHs) in dem Package-Substrat mit Kern aufweist. Die PTHs sind leitfähige (wie etwa aus Metall, das etwa Kupfer umfassen kann) Rohre, die durch das Kerndielektrikum hindurchführen und verwendet werden, um elektrische Signale und Leistung auf gegenüberliegenden Seiten des Kerndielektrikums zu leiten. Weiterhin kann der Kernrahmen 26 Metallplatten 30 auf gegenüberliegenden Seiten des Kerndielektrikums 32 umfassen, wobei Metallplatten 30 Deckenmetallplatten sind, die frei von Löchern und Unterbrechungen sind, und die sich von den strukturierten RDLs in konventionellen Package-Substraten mit Kern unterscheiden. Die Metallplatten 30 haben die Funktion, strukturelle Unterstützung bereitzustellen, sodass der Widerstand des Kernrahmens 26 gegen Verzug verbessert wird.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst das Kerndielektrikum 32 Glasfaser. Das Kerndielektrikum 32 kann auch Epoxid, Harz, Prepreg (das Epoxid, Harz und/oder Glasfaser umfasst), harzbeschichtetes Kupfer (RCC), Glas, Formmasse, Kunststoff (wie etwa PolyVinylChlorid (PVC), Acrylonitril, Butadien & Styrol (ABS), Polypropylen (PP), Polyethylen (PE), PolyStyrol (PS), Polymethylmethacrylat (PMMA), Polyethylenterephthalat (PET), Polykarbonate (PC), Polyphenylensulfid (PPS), Flex- (Polyimid), Kombinationen daraus und mehrere Schichten davon umfassen. Metallplatten 30 können aus Kupfer, Nickel, Wolfram oder dergleichen gebildet sein oder Legierungen daraus sein. Nach einigen Ausführungsformen ist kein leitfähiges Merkmal zwischen den Metallplatten 30 gebildet.
  • 11A und 11B illustrieren die Draufsichten der platzierten Package-Bauteile 24 und Kernrahmen 26 nach einigen Ausführungsformen. Mit Verweis auf 11A ist Träger 20 ein Trägerwafer mit einer runden Form in der Draufsicht. Die Freigabefolie 22 und die DAF 23 können ebenfalls runde Formen in der Draufsicht aufweisen. Mehrere Kernrahmen 26 werden als ein Array platziert, das mehrere Reihen und mehrere Spalten aufweist. Die Kernrahmen 26 haben einen Abstand voneinander. Ein Package-Bauteil 24 ist in der Öffnung 28 jedes der Kernrahmen 26 platziert.
  • Mit Verweis auf 11B weist der Träger 20 eine rechteckige Form in der Draufsicht auf. Die Freigabefolie 22 und die DAF 23 können ebenfalls rechteckige Formen in der Draufsicht aufweisen. Mehrere Kernrahmen 26 werden als ein Array platziert, das mehrere Reihen und mehrere Spalten aufweist. Die Kernrahmen 26 haben ebenfalls einen Abstand voneinander. Ein Package-Bauteil 24 ist in der Öffnung 28 jedes der Kernrahmen 26 platziert. In der gesamten Beschreibung sind die beiden in 11A dargestellten Träger 20 werden als in Waferform vorliegend bezeichnet, worüber mehrere Dies/Packages platziert werden können.
  • Nach alternativen Ausführungsformen dieser Offenbarung wird statt der Platzierung von Kernrahmen 26 ein steifer Ring über dem Träger 20 platziert. Der steife Ring kann aus einem steifen Material gebildet sein, das aus einem Metall (wie etwa Kupfer, Edelstahl oder dergleichen) oder einer Metalllegierung gebildet ist. Der steife Ring kann nach einigen Ausführungsformen aus Keramik gebildet sein. Der steife Ring kann in der Draufsicht dieselbe Größe und dieselbe Forma aufweisen wie der Kernrahmen 26.
  • Als nächstes werden das Package-Bauteil 24 und der Kernrahmen 26 in der Verkapselung 34 verkapselt, wie in 4 dargestellt. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 206 illustriert. Die Verkapselung 34 füllt die Spalten zwischen benachbarten Kernrahmen 26 und den verbleibenden Abschnitten der Öffnungen 28. Die Verkapselung 34 kann eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz umfassen. Die Oberfläche der Verkapselung 34 ist höher als die oberen Enden des Kernrahmens 26 und der Package-Bauteile 24. Die Verkapselung 34 kann ein Basismaterial umfassen, das ein Polymer, ein Harz, ein Epoxid, und/oder dergleichen sein kann, und Füllerpartikel in dem Basismaterial. Die Füllerpartikel können dielektrische Partikel aus SiO2, Al2O3, Kieselsäure oder dergleichen sein und sphärische Formen aufweisen, außerdem können die sphärischen Füllerpartikel mehrere verschiedene Durchmesser aufweisen.
  • Nachfolgend erfolgt ein Planarisierungsprozess wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, zum Ausdünnen der Verkapselung 34, bis die leitfähigen Merkmale 124 offengelegt sind. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 208 illustriert. Die entstehende Struktur ist in 5 dargestellt. Durch den Planarisierungsprozess können die oberen Enden des Kernrahmens 26 eben (koplanar) mit den oder tiefer als die oberen Flächen der leitfähigen Merkmale 124 und Verkapselung 34 sein. Nach einigen Ausführungsformen dieser Offenbarung umfasst die Verkapselung 34 eine Schicht, die den Kernrahmen 26 überlappt. Nach alternativen Ausführungsformen dieser Offenbarung wird die obere Fläche des Kernrahmens 26 nach dem Planarisierungsprozess offengelegt.
  • 6 illustriert die Bildung der vorderseitigen Umverteilungsstruktur 36, die mehrere Dielektrikumschichten 38, RDLs 40, und Metallpads 42 umfasst. Metallpads 42 sind die oberen Flächenabschnitte der vorderseitigen Umverteilungsstruktur 36 und sind offengelegt. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 210 illustriert. Nach einigen Ausführungsformen dieser Offenbarung werden die Dielektrikumschichten 38 aus Polymeren wie PBO, Polyimid oder dergleichen gebildet. Der Bildungsprozess einer Dielektrikumschicht 38 und einer entsprechenden Schicht von RDLs 40 kann das Bilden einer Dielektrikumschicht 38 und dann das Strukturieren der Dielektrikumschicht 38 zum Bilden von Durchkontaktierungsöffnungen umfassen, durch die die darunterliegenden leitfähigen Merkmale wie etwa der leitfähigen Merkmale 124 oder die darunterliegenden RDLs 40 offengelegt werden. Nach einigen Ausführungsformen, in denen die Dielektrikumschicht 38 aus einem photosensitiven Material wie PBO oder Polyimid gebildet ist, umfasst die Bildung der Durchkontaktierungsöffnungen einem Photobelichtungsprozess mit einer Lithographiemaske (nicht dargestellt), und einen Entwicklungsprozess. Nach alternativen Ausführungsformen dieser Offenbarung wird die Dielektrikumschicht 38 aus einem anorganischen Dielektrikum wie Siliziumnitrid, Siliziumoxid oder dergleichen gebildet, die durch einen Abscheidungsprozess wie einen chemischen Gasphasenabscheidungs- (CVD) Prozess, einen Atomlagenabscheidungs- (ALD) Prozess, einen plasmaverstärkten chemischen Gasphasenabscheidungs- (PECVD) Prozess oder andere anwendbaren Ausscheidungsprozesse gebildet werden können. Die abgeschiedene Dielektrikumschicht 38 wird geätzt, um die Durchkontaktierungsöffnungen zu bilden. Eine Seed-Schicht wird dann als eine Deckschicht abgeschieden. Die Seed-Schicht kann eine Titanunterschicht und eine Kupferunterschicht über der Titanunterschicht umfassen, die etwa durch physische Gasphasenabscheidung (PVD) gebildet werden kann. Eine Plattierungsmaske (nicht dargestellt), die aus Photoresist gebildet werden kann, wird dann gebildet und strukturiert, um die darunterliegenden Metall-Seed-Schicht offenzulegen. Ein Plattierungsprozess wird durchgeführt, um ein metallisches Material zu plattieren. Die Plattierungsmaske wird dann entfernt, gefolgt von einem Ätzprozess zum Entfernen von Abschnitten der Metall-Seed-Schicht, die nicht durch das plattierte Material abgedeckt wird. Das plattierte Material und die darunterliegenden verbleibenden Abschnitte der Seed-Schicht bilden die RDLs 40.
  • Die vorderseitige Umverteilungsstruktur 36 kann fünf bis neun oder mehr RDL-Schichten 40 umfassen. Nach einigen Ausführungsformen dieser Offenbarung kann die Leitungsbreite der RDLs kleiner als 3 µm oder nahe an etwa 2 µm sein. Dementsprechend kann die Anzahl der RDL-Schichten 40 verringert werden, um die Routinganforderung zu erfüllen.
  • Wie in 6 dargestellt, hat der Kernrahmen 26, der ein Teil des entstehenden Package ist, die Funktion, mechanische Unterstützung für das entstehenden Package bereitzustellen. Da der Kernrahmen 26 eine Dicke aufweisen kann, die so groß ist wie die Dicke des Package-Bauteils 24 und Speicherstapels 108, die die Dicken mehrfach gestapelter Dies aufweisen, kann der Kernrahmen 26 wesentliche mechanische Unterstützung für die Verringerung von Verzug bereitstellen, ohne eine nachteilige Erhöhung der elektrischen Pfade zu verursachen, das er sich nicht in der Mitte der elektrischen Pfade befindet. Die Wirkung ist ähnlich wie bei der Bewegung des Kerns des Package-Substrats mit Kern aus dem Routingpfad auf dieselbe Ebene des Package-Bauteils 24, sodass seine Funktion der Bereitstellung von mechanischer Unterstützung erhalten bleibt, ohne die Längen der elektrischen Pfade zu vergrößern.
  • 7 illustriert die Verbindung der unabhängigen passiven Vorrichtung (Independent Passive Device; IPD) 44 und des Kondensators 46 auf Metallpads 42. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 212 illustriert. Die IPD 44 kann ein Induktor, ein Widerstand, ein Kondensator oder dergleichen sein. Der Kondensator 46 kann ein mehrlagiger keramischer Kondensator sein (Multi-Layer Ceramic Capacitors; MLCC), und kann als Energiespeicher verwendet werden. Wie in 7 zu sehen, ist der elektrische Pfad zwischen Kondensator 46 und Package-Bauteil 24, das die gespeicherte Energie verwendet, kurz, weil kein Kern zwischen Kondensator 46 und Package-Bauteil 24 vorhanden ist. Nach einigen Ausführungsformen dieser Offenbarung ist das Package-Bauteil 24 ein HPC-Paket, das Herausforderungen an die Leistung genügen muss. Wenn der elektrische Pfad zwischen dem Kondensator 46 und dem Package-Bauteil 24 kurz ist, kann der Kondensator 46 Energie bereitstellen, um die Stoßanforderungen des Package-Bauteils 24 ohne wesentlichen IR-Abfall und Latenz zu erfüllen.
  • 8 illustriert die Bildung elektrischer Verbinder 48. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 214 illustriert. Die Bildung elektrischer Verbinder 48 kann die Platzierung von Lötkugeln auf den offengelegten Abschnitten der Metallpads 42 und dann ein Reflow der Lötkugeln umfassen, und die elektrischen Verbinder 48 sind damit Lötregionen. Nach alternativen Ausführungsformen dieser Offenbarung umfasst die Bildung des elektrischen Verbinders 48 die Durchführung eines Plattierungsschritts zum Bilden von Lötschichten über Metallpads 42, und dann ein Reflow der plattierten Lötschichten. Elektrische Verbinder 48 können auch Nichtlötmetallsäulen oder Metallsäulen und Lötabdeckungen über den Nichtlötmetallsäulen umfassen, die auch durch Plattierung gebildet werden können. In dieser gesamten Beschreibung werden die Strukturen und Komponenten, die über der DAF 23 liegen, in Kombination als rekonstruierter Wafer 50 bezeichnet.
  • Als nächstes wird der rekonstruierte Wafer 50 auf einem Band (nicht dargestellt), platziert, das an einem Dicing-Rahmen (nicht dargestellt) befestigt ist. Nach einigen Ausführungsformen dieser Offenbarung sind die elektrischen Verbinder 48 mit dem Band in Kontakt. Als nächstes wird der rekonstruierte Wafer 50 von dem Träger 20 getrennt. Nach einigen Ausführungsformen dieser Offenbarung wird zum Trennen des rekonstruierten Wafers 50 ein Lichtstrahl auf die Freigabefolie 22 projiziert, und das Licht durchdringt den transparenten Träger 20. Nach einigen Ausführungsformen dieser Offenbarung umfasst das Licht einen Laserstrahl, der durch die gesamte Freigabefolie 22 gescannt wird.
  • Aufgrund der Belichtung (wie etwa durch Laserscannen) kann der Träger 20 von der DAF 23 gehoben werden, und so wird der rekonstruierte Wafer 50 von dem Träger 20 getrennt (demontiert). Während der Belichtung wird die Freigabefolie 22 in Reaktion auf die Wärme, die durch die Belichtung eingeführt wird, zersetzt, sodass der Träger 20 von der darüberliegenden Struktur getrennt werden kann. Die Reste der Freigabefolie 22 werden dann etwa durch einen Plasmareinigungsschritt entfernt. DAF 23 kann ebenfalls entfernt werden. Der entstehende rekonstruierte Wafer 50 ist in 9 dargestellt. Wenn einzelne DAFs statt eines Decken-DAF verwendet werden, können die einzelnen DAFs durch Schleifen entfernt werden, müssen aber nicht entfernt werden. In diesem Fall überlappen die Kernrahmen 26 und die Package-Bauteile 24 die jeweiligen DAFs, die dieselben Größen und Draufsichtsformen aufweisen wie die darüberliegenden Kernrahmen 26 und Package-Bauteile 24. Die einzelnen DAFs können in der Verkapselung 34 vorliegen und können untere Flächen aufweisen, die koplanar zu der unteren Fläche der Verkapselung 34 sind.
  • Der rekonstruierte Wafer 50 kann dann in einem Vereinzelungsprozess vereinzelt werden, der unter Verwendung eines Die-Sägeprozesses ausgeführt werden kann. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 216 illustriert. Beispielsweise kann eine Klinge verwendet werden, um die Verkapselung 34 und die Dielektrikumschichten 38 durchzusägen, um den rekonstruierten Wafer 50 in mehrere identische Packages 60 zu unterteilen, die jeweils die Struktur aufweisen, die nach einigen Beispielen illustriert ist. In dem entstehenden Package 60 kann der Kernrahmen 26 durch eine Verkapselung 34 einen Abstand von den nächsten Kanten des Package 60 erhalten.
  • 10 illustriert ein Beispiel-Package 60. Nach einigen Ausführungsformen dieser Offenbarung können die Dicken T1 der Dielektrikumschichten 38 im Bereich zwischen etwa 5 µm und etwa 100 µm liegen. Die Dicke T2 des Kernrahmens 26 kann im Bereich zwischen etwa 20 µm und etwa 2.000 µm liegen. Die Dicke T2 kann auch gleich oder etwas kleiner als (beispielsweise größer als etwa 80 Prozent und kleiner als 100 Prozent) der Dicke des Package-Bauteils 24 sein und kann gleich oder etwas kleiner als die Dicke des SoC-Die 100 und Speicherstapels 108 sein. Der Abstand Si, der der Raum zwischen der Kante des Kernrahmens 26 und der entsprechenden nächsten Kante des Package 60 ist, kann im Bereich zwischen etwa 10 µm und etwa 3.000 µm liegen. Der Abstand S2 zwischen dem Kernrahmen 26 und dem Package-Bauteil 24 kann im Bereich von zwischen etwa 10 µm und etwa 3.000 µm liegen.
  • 10 illustriert ferner die Verbindung von Package 60 auf dem Package-Bauteil 58 zum Bilden von Package 61. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 218 illustriert. Nach einigen Ausführungsformen dieser Offenbarung umfasst das Package-Bauteil 58 eine Platine, ein anderes Package oder dergleichen. Nach einigen Ausführungsformen dieser Offenbarung wird ein Metallring 62 durch Klebefolie 63 an der oberen Fläche des Package 60 befestigt. Der jeweilige Prozess ist in dem in 16 gezeigten Prozessablauf 200 als Prozess 220 illustriert. Der Metallring 62 kann weitere mechanische Unterstützung bereitstellen, um den Verzug des Package 61 zu verringern. Nach alternativen Ausführungsformen ist kein Metallring 62 befestigt. Der Metallring 62 kann eine ähnliche Form aufweisen wie der Kernrahmen 26 (3B). Die Außenkanten des Metallrings 62 können mit den Außenkanten des Metallrings 62 bündig sein.
  • 12 bis 15 illustrieren die Querschnittsansichten der Zwischenstadien in der Bildung eines Pakets nach alternativen Ausführungsformen dieser Offenbarung. Sofern nicht speziell anders angemerkt, sind die Materialien und die Bildungsprozesse der Bauteile in diesen Ausführungsformen im Wesentlichen dieselben wie die gleichen Bauteile, die durch gleiche Referenzziffern in den vorhergehenden Ausführungsformen, die in 1, 2A, 2B, 3A, 3B und 4 bis 10 dargestellt sind, gezeigt werden. Die Details zu dem Bildungsprozess und den Materialien der Bauteile aus den 12 bis 15 können daher in der Erklärung der vorhergehenden Ausführungsformen gefunden werden. Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselbe wie in 1, 2A, 2B, 3A, 3B und 4 bis 8 gezeigt. Es versteht sich, dass die Prozesse, die in 12 bis 15 dargestellt sind, den Prozess illustrieren, in dem ein rekonstruierter Wafer 50 in Packages 60 zersägt wurde.
  • Mit Verweis auf 12 werden nach einigen Ausführungsformen dieser Offenbarung die Packages 60 auf dem Träger 64 platziert, über dem die Freigabefolie 66 und die DAF 68 gebildet werden. Der Träger 64, die Freigabefolie 66 und die DAF 68 können aus ähnlichen Materialien gebildet sein und ähnliche Funktionen und ähnliche Formen aufweisen wie die von Träger 20, Freigabefolie 22 bzw. DAF 23. Beispielsweise kann Träger 64 in der Draufsicht eine runde Form aufweisen, wie in 11A gezeigt, oder in der Draufsicht eine rechteckige Form aufweisen wie in 11B gezeigt. Mehrere Packages 60 (von denen eines illustriert ist) werden dann auf der DAF 68 platziert und können als Zeilen und Spalten platziert sein. Mehrere Kernsubstrate 70 (von denen eines illustriert ist) werden durch die elektrischen Verbinder 48 an den jeweiligen darunterliegenden Packages 60 befestigt.
  • Nach einigen Ausführungsformen dieser Offenbarung können Package-Substrate 70 mit Kern ein Kerndielektrikum 72 umfassen, wobei PTHs 73 durch die Kerndielektrikumschicht 72 dringen. Das Kerndielektrikum 72 kann aus ähnlichen Materialien wie das Kerndielektrikum 32 in Kernrahmen 26 gebildet werden. PTHs 73 sind Metallrohr, wobei Dielektrikumsregionen 71 die Regionen füllen, die durch PTHs 73 umgeben sind. RDLs 74 und 76 werden auf gegenüberliegenden Seiten des Kerndielektrikums 72 gebildet, und durch PTHs 73 verbunden. Lötregionen 48 durchdringend die Dielektrikumschicht 71, um die RDLs 74 zu kontaktieren, und einige RDLs 76 werden durch die Öffnungen in der Dielektrikumschicht 78 offengelegt. Nach einigen Ausführungsformen dieser Offenbarung weist jedes der Package-Substrate 70 mit Kern eine einzige Schicht von RDLs an jeder Seite (über oder unter) dem Kerndielektrikum 72 auf. Nach anderen Ausführungsformen gibt es mehr als eine Schicht RDLs auf jeder Seite des Kerndielektrikums 72. Der Koeffizient der Wärmeausdehnung (CTE) von Package-Substraten mit Kern 70 ist nahe an (und kann höher sein als) dem CTE des Package-Bauteils 58 (15), das daran befestigt wird, und geringer als der CTE der vorderseitigen Umverteilungsstruktur 36. Dementsprechend werden Package-Substrate mit Kern 70 als ein Puffer zwischen dem Package-Bauteil 58 und der vorderseitigen Umverteilungsstruktur 36 verwendet, um Spannungen zu verringern und aufzunehmen.
  • 13 illustriert die Verkapselung der oben gebildeten Struktur in Verkapselung 82, die nach einigen Ausführungsformen eine Formmasse, eine Formunterfüllung oder dergleichen sein kann. Die Verkapselung kann durch Kontaktformen gebildet werden, sodass RDLs 76 nicht durch die Verkapselung 82 abgedeckt sind. Die Verkapselung 82 erstreckt sich auf die Seitenwände der Packages 60. Die Verkapselung 34 und die Verkapselung 82 kann aus demselben oder aus unterschiedlichen Materialientypen gebildet sein (einschließlich der Materialien der Basismaterialien und der Materialien der Füllerpartikel darin). Unabhängig von den Materialien der Materialien weisen, da die Verkapselung 34 gesägt und planarisiert wurden, die Füllerpartikel, die gesägt und planarisiert wurden, teilweise sphärische Formen auf und die Schnittstelle zwischen der Verkapselung 34 und der Verkapselung 82 ist daher unterscheidbar.
  • Nach einigen Ausführungsformen dieser Offenbarung wie in 13 dargestellt, werden Packages 60, die von dem rekonstruierten Wafer 50 abgesägt wurden (8), in den Packaging-Prozessen verwendet, die in 12 bis 15 dargestellt sind. Nach anderen Ausführungsformen werden statt des Zersägens des rekonstruierten Wafers 50 Kernsubstrate 70 mit dem rekonstruierten Wafer 50 verbunden, gefolgt von dem Verkapselungsprozess und dem Sägeprozess. Aufgrunddessen erstreckt sich die Verkapselung 82 nicht auf dieselbe Ebene wie das Package 60. Stattdessen befindet sich eine Gesamtheit der Verkapselung 82 über dem Package 60.
  • 14 illustriert die Bildung elektrischer Verbinder 84, die Lötregionen, Metallsäulen usw. sein können. Die entstehende Struktur über der DAF 68 wird als rekonstruierter Wafer 86 bezeichnet. Als nächstes wird der rekonstruierte Wafer 86 von dem Träger 64 getrennt, etwa durch Projizieren eines Lichtstrahls zum Zersetzen der Freigabefolie 66. Ein Vereinzelungsprozess wird dann entlang der Ritzlinien 88 durchgeführt, sodass mehrere identische Packages 60' gebildet werden.
  • Eines der Packages 60' ist in 15 dargestellt. 15 illustriert auch die Verbindung von Package 60' mit dem Package-Bauteil 58, das eine Platine, ein anderes Package oder dergleichen sein kann.
  • In den oben illustrierten Ausführungsformen werden einige Prozesse und Merkmale nach einigen Ausführungsformen dieser Offenbarung besprochen, um ein dreidimensionales (3D) Package zu bilden. Andere Merkmale und Prozesse können ebenfalls enthalten sein. Beispielsweise können Prüfstrukturen eingeschlossen sein, um bei der Verifizierungsprüfung der 3D-Verpackung oder 3DIC-Vorrichtungen zu helfen. Die Prüfstrukturen können beispielsweise Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, das die Prüfung der 3D-Verpackung oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie auf der endgültigen Struktur ausgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies einschließt, um den Ertrag zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Die Ausführungsformen dieser Offenbarung eigenen sich für die Bildung großer Packages, etwa mit Größen von 80 mm x 80 mm oder mehr, die oft in HPC-Anwendungen verwendet werden. Die großen Packages leiden häufig unter schweren Verzugsproblemen. Durch Packen eines Kernrahmens auf derselben Ebene wie die HPC Packages beeinflusst die Dicke des Kerns die Routinglänge der elektrischen Signale und Energie nicht. Beispielsweise kann bei den Packages mit Größen von 80 mm x 80 mm der Verzug von 2.434 µm ohne Verwendung eines Kernrahmens auf 200 µm mit Verwendung eines Kernrahmens verringert werden. Bei den Packages mit Größen von 53,5 mm x 53,5 mm kann der Verzug von 942 µm ohne Verwendung eines Kernrahmens auf 148 µm mit Verwendung eines Kernrahmens verringert werden. Bei den Packages mit Größen von 44 mm × 44 mm kann der Verzug von 386 µm ohne Verwendung eines Kernrahmens auf 139 µm mit Verwendung eines Kernrahmens verringert werden. Die Leistung des entstehenden Packages wird auch nicht durch die Dicke des Kernrahmens beeinflusst, da der Kernrahmen auf derselben Ebene platziert wird, wie die Package-Bauteile (wie etwa ein HPC-Paket). Außerdem kann das entstehende Package aus dünnen und kurzen RDLs gebildet werden, und daher wird die Signalintegrität des Packages verbessert.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren der Platzierung eines ersten Package-Bauteils über einem Träger, wobei das erste Package-Bauteil einen Vorrichtungsdie umfasst; die Platzierung eines Kernrahmens über dem Träger, wobei der Kernrahmen einen Ring bildet, der das erste Package-Bauteil umgibt; das Verkapseln des Kernrahmens und des ersten Package-Bauteils in einer Verkapselung; das Bilden der Umverteilungsleitungen über dem Kernrahmen und dem ersten Package-Bauteil; und das Bilden elektrischer Verbinder über dem und das elektrische Kuppeln des ersten Package-Bauteils durch die Umverteilungsleitungen. In einer Ausführungsform umfasst das Verfahren ferner nach der Verkapselung die Planarisierung der Verkapselung, bis leitfähige Merkmale des ersten Package-Bauteils offengelegt werden. In einer Ausführungsform umfasst der Kernrahmen ein Kerndielektrikum und Metallplatten an gegenüberliegenden Seiten des Kerndielektrikums. In einer Ausführungsform ist der Kernrahmen frei von leitfähigen Rohren, die durch das Kerndielektrikum dringen. In einer Ausführungsform umfasst das Vorrichtungsdie ein SoC-Die, und eine weitere Verkapselung, die das SoC-Die darin verkapselt. In einer Ausführungsform umfasst das Verfahren ferner das Ausführen eines Die-Sägens zum Bilden eines Packages, wobei das erste Package-Bauteil sich in dem Package befindet, und das Verbinden eines zweiten Package-Bauteils mit dem Package durch die elektrischen Verbinder, wobei das zweite Package-Bauteil umfasst: ein weiteres Kerndielektrikum; weitere leitfähige Rohre, die durch das weitere Kerndielektrikum reichen; und weitere Umverteilungsleitungen an gegenüberliegenden Seiten des weiteren Kerndielektrikums und durch die weiteren leitfähigen Rohre verbunden. In einer Ausführungsform umfasst das Verfahren ferner das Ausführen eines Die-Sägeprozesses zum Bilden eines Packages, wobei das erste Package-Bauteil in dem Package enthalten ist; und Befestigung eines Metallrings an dem Package. In einer Ausführungsform umfasst das Verfahren ferner die Verbindung einer passiven Vorrichtung mit den Umverteilungsleitungen, wobei die passive Vorrichtung sich auf einer selben Ebene befindet wie der elektrische Verbinder.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren das Platzieren eines Kernrahmens über einem Träger, wobei der Kernrahmen ein Kerndielektrikum umfasst; und eine erste Metallplatte und eine zweite Metallplatte an gegenüberliegenden Seiten des Kerndielektrikums; das Platzieren eines Package-Bauteils in einer Öffnung in dem Kernrahmen und über dem Träger, wobei das Package-Bauteil ein Vorrichtungsdie umfasst; Verkapselung des Kernrahmens und des Package-Bauteils in einer Verkapselung; und das Bilden von Umverteilungsleitungen über dem Kernrahmen und dem Package-Bauteil, wobei die Umverteilungsleitungen elektrisch mit dem Package-Bauteil verbunden und elektrisch von dem Kernrahmen getrennt sind. In einer Ausführungsform umfasst das Verfahren ferner das Bilden von Lötregionen über und deren elektrische Verbindung mit den Umverteilungsleitungen, wobei alle Lötregionen elektrisch von dem Kernrahmen getrennt sind. In einer Ausführungsform sind die erste Metallplatte und die zweite Metallplatte Deckenmetallplatten ohne Loch darin. In einer Ausführungsform umfasst das Verfahren ferner nach der Verkapselung das Durchführen eines Planarisierungsprozesses, um obere leitfähige Merkmale des Package-Bauteils offenzulegen, wobei der Planarisierungsprozess stoppt, bevor der Kernrahmen offengelegt wird. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Dielektrikumschicht über der Verkapselung und des Package-Bauteils und Kontaktieren dieser, wobei sich eine untere Schicht der Umverteilungsleitungen in die Dielektrikumschicht erstreckt, wobei sich die Dielektrikumschicht durch eine Schicht der Verkapselung in einem Abstand von dem Kernrahmen befindet. In einer Ausführungsform umfasst das Verfahren ferner das Durchführen eines Die-Sägeprozesses zum Bilden eines Packages, das das Package-Bauteil, den Kernrahmen und einen Abschnitt der Verkapselung umfasst, wobei der Die-Sägeprozess nicht durch den Kernrahmen schneidet.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Package ein Package-Bauteil, das ein Vorrichtungsdie darin umfasst; einen Kernrahmen, der einen Ring bildet, der das Package-Bauteil umgibt; eine Verkapselung, die das Package-Bauteil und den Kernrahmen darin umgibt; mehrere Dielektrikumschichten über der Verkapselung; und Umverteilungsleitungen in den mehreren Dielektrikumschichten, wobei die Umverteilungsleitungen elektrisch mit dem Package-Bauteil verbunden sind, und elektrisch von dem Kernrahmen getrennt sind. In einer Ausführungsform umfasst der Kernrahmen: ein Kerndielektrikum; und eine erste Metallplatte und eine zweite Metallplatte auf gegenüberliegenden Seiten des Kerndielektrikums. In einer Ausführungsform sind die erste Metallplatte und die zweite Metallplatte Deckenmetallplatten ohne Löcher darin. In einer Ausführungsform ist der Kernrahmen frei von leitfähigen Merkmalen, die durch das Kerndielektrikum dringen. In einer Ausführungsform umfasst das Kerndielektrikum Glasfaser. In einer Ausführungsform umfasst das Package ferner ein Package-Substrat, das mit dem Package-Bauteil verbunden ist, wobei das Package-Substrat ein weiteres Kerndielektrikum; weitere leitfähige Rohre, die durch das weitere Kerndielektrikum dringen; und weitere Umverteilungsleitungen an gegenüberliegenden Seiten des weiteren Kerndielektrikums, die durch die weiteren leitfähigen Rohre verbunden sind, umfasst.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Platzieren eines ersten Package-Bauteils über einem Träger, wobei das erste Package-Bauteil ein Vorrichtungsdie umfasst; Platzieren eines Kernrahmens über dem Träger, wobei der Kernrahmen einen Ring bildet, der das erste Package-Bauteil umgibt; Verkapseln des Kernrahmens und des ersten Package-Bauteils in einer Verkapselung; Bilden von Umverteilungsleitungen über dem Kernrahmen und dem ersten Package-Bauteil; und Bilden von elektrischen Verbindern über und elektrische Koppelung mit dem ersten Package-Bauteil durch die Umverteilungsleitungen.
  2. Verfahren nach Anspruch 1, nach dem Verkapseln ferner umfassend die Planarisierung der Verkapselung, bis leitfähige Merkmale des ersten Package-Bauteils offengelegt werden.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Kernrahmen ein Kerndielektrikum und Metallplatten an gegenüberliegenden Seiten des Kerndielektrikums umfasst.
  4. Verfahren nach Anspruch 3, wobei der Kernrahmen frei von leitfähigen Rohren ist, die durch das Kerndielektrikum dringen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Vorrichtungsdie ein System-on-Chip- (SoC) Die und eine weitere Verkapselung umfasst, die das SoC-Die in sich verkapselt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Durchführen eines Die-Sägens zum Bilden eines Packages, wobei sich das erste Package-Bauteil in dem Package befindet; und Verbinden eines zweiten Package-Bauteils mit dem Package durch die elektrischen Verbinder, wobei das zweite Package-Bauteil umfasst: ein weiteres Kerndielektrikum; weitere leitfähige Rohre, die durch das weitere Kerndielektrikum dringen; und weitere Umverteilungsleitungen an gegenüberliegenden Seiten des weiteren Kerndielektrikums, die durch die weiteren leitfähigen Rohre miteinander verbunden sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Durchführen eines Die-Sägeprozesses zum Bilden eines Packages, wobei sich das erste Package-Bauteil in dem Package befindet; und Befestigen eines Metallrings an dem Package.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Verbinden einer passiven Vorrichtung mit den Umverteilungsleitungen, wobei sich die passive Vorrichtung auf einer selben Ebene befindet wie der elektrische Verbinder.
  9. Verfahren, umfassend: Platzieren eines Kernrahmens über einem Träger, wobei der Kernrahmen umfasst: ein Kerndielektrikum; und eine erste Metallplatte und eine zweite Metallplatte an gegenüberliegenden Seiten des Kerndielektrikums; Platzieren eines Package-Bauteils in einer Öffnung in dem Kernrahmen und über dem Träger, wobei das Package-Bauteil ein Vorrichtungsdie umfasst; Verkapseln des Kernrahmens und des Package-Bauteils in einer Verkapselung; und Bilden von Umverteilungsleitungen über dem Kernrahmen und dem Package-Bauteil, wobei die Umverteilungsleitungen elektrisch mit dem Package-Bauteil verbunden und elektrisch von dem Kernrahmen getrennt sind.
  10. Verfahren nach Anspruch 9, ferner umfassend: Bilden von Lötregionen über und deren elektrische Verbindung mit den Umverteilungsleitungen, wobei alle Lötregionen elektrisch von dem Kernrahmen getrennt sind.
  11. Verfahren nach Anspruch 9 oder 10, wobei die erste Metallplatte und die zweite Metallplatte Deckenmetallplatten kein Loch aufweisen.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, nach der Verkapselung ferner umfassend das Durchführen eines Planarisierungsprozesses, um obere leitfähige Merkmale des Package-Bauteils offenzulegen, wobei der Planarisierungsprozess beendet wird, bevor der Kernrahmen offengelegt wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, ferner umfassend das Bilden einer Dielektrikumschicht über der Verkapselung und des Package-Bauteils und Kontaktieren dieser, wobei sich eine untere Schicht der Umverteilungsleitungen in die Dielektrikumschicht erstreckt, wobei sich die Dielektrikumschicht durch eine Schicht der Verkapselung in einem Abstand von dem Kernrahmen befindet.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, ferner umfassend das Durchführen eines Die-Sägeprozesses zum Bilden eines Packages, das das Package-Bauteil, den Kernrahmen und einen Abschnitt der Verkapselung umfasst, wobei der Die-Sägeprozess nicht durch den Kernrahmen schneidet.
  15. Package, umfassend: ein Package-Bauteil, umfassend ein Vorrichtungsdie darin; einen Kernrahmen, der einen Ring bildet, der das Package-Bauteil umgibt; eine Verkapselung, die das Package-Bauteil und den Kernrahmen in sich verkapselt; mehrere Dielektrikumschichten über der Verkapselung; und Umverteilungsleitungen in den mehreren Dielektrikumschichten, wobei die Umverteilungsleitungen elektrisch mit dem Package-Bauteil verbunden sind und elektrisch von dem Kernrahmen getrennt sind.
  16. Package nach Anspruch 15, wobei der Kernrahmen umfasst: ein Kerndielektrikum; und eine erste Metallplatte und eine zweite Metallplatte an gegenüberliegenden Seiten des Kerndielektrikums.
  17. Package nach Anspruch 16, wobei die erste Metallplatte und die zweite Metallplatte Deckenmetallplatten kein Loch aufweisen.
  18. Package nach Anspruch 16 oder 17, wobei der Kernrahmen frei von leitfähigen Merkmalen ist, die durch das Kerndielektrikum dringen.
  19. Package nach einem der vorhergehenden Ansprüche 16 bis 18, wobei das Kerndielektrikum Glasfaser umfasst.
  20. Package nach einem der vorhergehenden Ansprüche 15 bis 19, ferner umfassend ein Package-Substrat, das mit dem Package-Bauteil verbunden ist, wobei das Package-Substrat umfasst: ein weiteres Kerndielektrikum; weitere leitfähige Rohre, die durch das weitere Kerndielektrikum dringen; und weitere Umverteilungsleitungen an gegenüberliegenden Seiten des weiteren Kerndielektrikums, die durch die weiteren leitfähigen Rohre miteinander verbunden sind.
DE102019121636.2A 2019-07-31 2019-08-12 Verzugssteuerung von paketen unter verwendung eines eingebetteten kernrahmens Pending DE102019121636A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/527,322 US11251099B2 (en) 2019-07-31 2019-07-31 Warpage control of packages using embedded core frame
US16/527,322 2019-07-31

Publications (1)

Publication Number Publication Date
DE102019121636A1 true DE102019121636A1 (de) 2021-02-04

Family

ID=74165578

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019121636.2A Pending DE102019121636A1 (de) 2019-07-31 2019-08-12 Verzugssteuerung von paketen unter verwendung eines eingebetteten kernrahmens

Country Status (5)

Country Link
US (2) US11251099B2 (de)
KR (2) KR20210016255A (de)
CN (1) CN112309874A (de)
DE (1) DE102019121636A1 (de)
TW (1) TWI727469B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI734545B (zh) * 2020-07-03 2021-07-21 財團法人工業技術研究院 半導體封裝結構
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110127654A1 (en) * 2009-11-27 2011-06-02 Advanced Semiconductor Engineering, Inc.., Semiconductor Package and Manufacturing Methods Thereof
US9698104B2 (en) * 2014-07-01 2017-07-04 Nxp Usa, Inc. Integrated electronic package and stacked assembly thereof
DE102018125372A1 (de) * 2017-12-08 2019-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Elektromagnetischer abschirmungsaufbau in einem info-package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012029549A1 (ja) 2010-08-30 2013-10-28 住友ベークライト株式会社 半導体パッケージおよび半導体装置
US9111930B2 (en) * 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package with cavity in interposer
US9269694B2 (en) 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
US9842789B2 (en) * 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR102021886B1 (ko) 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
US9735118B2 (en) 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
KR20180002913A (ko) 2016-05-27 2018-01-09 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10163807B2 (en) 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment pattern for package singulation
US10134683B2 (en) * 2017-02-10 2018-11-20 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN108695265A (zh) * 2017-04-11 2018-10-23 财团法人工业技术研究院 芯片封装结构及其制造方法
US10177011B2 (en) * 2017-04-13 2019-01-08 Powertech Technology Inc. Chip packaging method by using a temporary carrier for flattening a multi-layer structure
US10269589B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
US10522436B2 (en) 2017-11-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of semiconductor packages and structures resulting therefrom
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
KR102073956B1 (ko) 2017-11-29 2020-02-05 삼성전자주식회사 팬-아웃 반도체 패키지
US10978408B2 (en) * 2018-06-07 2021-04-13 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US10515936B1 (en) * 2018-06-25 2019-12-24 Powertech Technology Inc. Package structure and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110127654A1 (en) * 2009-11-27 2011-06-02 Advanced Semiconductor Engineering, Inc.., Semiconductor Package and Manufacturing Methods Thereof
US9698104B2 (en) * 2014-07-01 2017-07-04 Nxp Usa, Inc. Integrated electronic package and stacked assembly thereof
DE102018125372A1 (de) * 2017-12-08 2019-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Elektromagnetischer abschirmungsaufbau in einem info-package

Also Published As

Publication number Publication date
TWI727469B (zh) 2021-05-11
US20210035877A1 (en) 2021-02-04
US20220173003A1 (en) 2022-06-02
KR20210016255A (ko) 2021-02-15
TW202107641A (zh) 2021-02-16
US11984374B2 (en) 2024-05-14
KR102520346B1 (ko) 2023-04-11
US11251099B2 (en) 2022-02-15
KR20220050121A (ko) 2022-04-22
CN112309874A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
DE102019103993B4 (de) Package mit Dummy-Dies zum reduzieren von Wölbungen im Package und Herstellungsverfahren dafür
DE102019116734A1 (de) Fan-out-package mit einem steuerbaren standoff-abstand
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102019115952B4 (de) Halbleiter-packages
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE102019117027A1 (de) Halbleiter-package und verfahren für dessen bildung
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
DE102018130035B4 (de) Package und verfahren
DE102019117762A1 (de) Integriertes schaltungspackage und verfahren
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102011086354A1 (de) Multichip-baugruppe auf waferebene
DE102011055013A1 (de) Halbleitergehäuse und Verfahren zum Herstellen derselben
DE102018111574A1 (de) Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE112017001828T5 (de) Elektrische verbindungsbrücke
DE102016101287A1 (de) Halbleitervorrichtungsstruktur und verfahren zu deren bildung
DE102012106892B4 (de) Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis
DE102019109592A1 (de) Die-stapel und deren ausbildungsverfahren
DE102020100002A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102013106271A1 (de) Verfahren zur Herstellung einer Chipkapselung, Verfahren zur Herstellung einer Wafer-Level-Kapselung, Chipkapselung und Wafer-Level-Kapselung
DE102016114814B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication