DE102019117283B4 - Optischer Transceiver und Herstellungsverfahren dafür - Google Patents

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Abstract

Struktur, aufweisend:einen photonisch integrierten Schaltungsdie (200), aufweisend einen optischen Eingabe-/Ausgabeabschnitt (200b) und eine Rille (200c), die sich an den optischen Eingabe-/Ausgabeabschnitt (200b) angrenzend befindet;einen elektrisch integrierter Schaltungsdie (300), der über dem photonisch integrierten Schaltungsdie (200) angeordnet und elektrisch damit verbunden ist;einen Halbleiterdamm (D), der über dem photonisch integrierten Schaltungsdie (300) angeordnet ist, wobei der Halbleiterdamm (D) eine Kerbe (N) aufweist und die Rille (200c) durch die Kerbe (N) des Halbleiterdamms (D) zugänglich offengelegt ist; undeine isolierende Verkapselung (400, 400a, 400b), die über dem photonisch integrierten Schaltungsdie (200) angeordnet ist und den elektrisch integrierten Schaltungsdie (300) lateral verkapselt und sich in physischem Kontakt mit dem Halbleiterdamm (D) befindet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Optischer Transceivermodule werden in optischen Hochgeschwindigkeitskommunikationssystemen verwendet, die hohe Leistung, kompakte Verpackung und geringen Stromverbrauch benötigen. Optische Übertragungs-/Empfangsfunktionen sind in steckbaren optischen Transceivermodulen umgesetzt. Die optischen Transceivermodule entsprechen verschiedenen internationalen Standardvorgaben bei Kommunikationsgeschwindigkeit von bis zu mehr als 100 Gbps. Aktuell sind Herstellungsverfahren der kompakten optischen Transceivermodule sehr komplex und eine Erhöhung ihrer Ertragsrate ist notwendig.
  • US 2019/0333905 A1 offenbart ein elektrooptisches Gehäuse, welches ein elektronisches integriertes Schaltungsmodul, eine erste elektrooptische Komponente und eine photonische integrierte Schaltung aufweist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1A bis 1C illustrieren schematisch einen Prozessablauf für die Herstellung von Dummydies nach einigen Ausführungsformen dieser Offenbarung.
    • 2 illustriert schematisch eine perspektivische Ansicht eines vereinzelten Dummydies nach einigen Ausführungsformen dieser Offenbarung.
    • 3A bis 3K illustrieren schematisch einen Prozessablauf zur Herstellung von Chip-on-Wafer-on-Substrate- (CoWoS) Packages nach einigen Ausführungsformen dieser Offenbarung.
    • 4 illustriert schematisch eine perspektivische Ansicht des Interposers aus 3A und den vereinzelten Dummydie aus 2 nach einigen Ausführungsformen dieser Offenbarung.
    • 5 illustriert schematisch eine Draufsicht des CoWoS-Packages aus 3K nach einigen Ausführungsformen dieser Offenbarung.
    • 6 illustriert schematisch eine Querschnittsansicht entlang der Linie II-II' aus 5 nach einigen Ausführungsformen dieser Offenbarung.
    • 7 und 8 illustrieren schematisch Querschnittsansichten des CoWoS-Packages nach verschiedenen Ausführungsformen dieser Offenbarung.
    • 9 bis 11 illustrieren schematisch Draufsichten des CoWoS-Packages nach verschiedenen Ausführungsformen dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Bildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • 1A bis 1C illustrieren schematisch einen Prozessablauf für die Herstellung von Dummydies nach einigen Ausführungsformen dieser Offenbarung. 2 illustriert schematisch eine perspektivische Ansicht eines vereinzelten Dummydies nach einigen Ausführungsformen dieser Offenbarung. 3A bis 3K illustrieren schematisch einen Prozessablauf zur Herstellung CoWoS Packages nach einigen Ausführungsformen dieser Offenbarung. 4 illustriert schematisch eine perspektivische Ansicht des Interposers aus 3A und den vereinzelten Dummydie aus 2 nach einigen Ausführungsformen dieser Offenbarung.
  • Mit Verweis auf 1A ist ein Dummyhalbleiterwafer W1, der mehrere Dummydies 100 umfasst bereitgestellt. Die Dummydies 100 in dem Dummyhalbleiterwafer W1 sind in einem Array bereitgestellt und physisch miteinander verbunden. Der Dummyhalbleiterwafer W1 kann ein Siliziumdummywafer sein. In einigen Ausführungsformen kann der Dummyhalbleiterwafer W1 mehrere Trenches TR (z. B. ringförmige Trenches) umfassen, die daran ausgebildet sind, wobei die Trenches TR in einem Array angeordnet sind, und jedes der Dummydies 100 kann jeweils mindestens einen der Trenches TR umfassen. Die Trenches TR erstrecken sich abwärts von einer oberen Fläche des Dummyhalbleiterwafers W1 in das Innere des Dummyhalbleiterwafers W1. In einigen alternativen Ausführungsformen können in dem Dummyhalbleiterwafer W1 mehrere Trenches TR (z. B. ringförmige Trenches) und mehrere Ausrichtungsausschnitte AR (z. B. L-förmige Ausrichtungsausschnitte oder kreuzförmige Ausrichtungsausschnitte) ausgebildet sein, wobei die Trenches TR in einem Array angeordnet sind, die Ausrichtungsausschnitte AR den Trenches TR entsprechend angeordnet sind, und jeder der Dummydies 100 mindestens einen der Trenches TR bzw. mindestens einen der Ausrichtungsausschnitte AR umfassen kann. Die Trenches TR und die Ausrichtungsausschnitte AR erstrecken sich abwärts von der oberen Fläche des Dummyhalbleiterwafers W1 in das Innere des Dummyhalbleiterwafers W1. Beispielsweise befindet sich jeder der Ausrichtungsausschnitte AR jeweils um eine Ecke des einen Trenches TR herum.
  • Wie in 1A dargestellt, weisen die Trenches TR in einigen Ausführungsformen eine größere Tiefe auf als die Ausrichtungsausschnitte AR. Beispielsweise kann die Tiefe der Trenches TR von etwa 50 Mikrometer bis etwa 600 Mikrometer reichen, was etwa 7 % bis etwa 80% der Dicke des Dummyhalbleiterwafers W1 entspricht, und die Tiefe der Ausrichtungsausschnitte AR kann von etwa 30 Mikrometer bis etwa 300 Mikrometer reichen, was etwa 4% bis etwa 40% der Dicke des Dummyhalbleiterwafers W1 entspricht. Die Trenches TR und die Ausrichtungsausschnitte AR können durch Ätzen oder andere geeignete Verfahren ausgebildet sein.
  • Mit Verweis auf 1B wird nach der Bereitstellung des Dummyhalbleiterwafers W1 ein Druckverfahren auf den Dummyhalbleiterwafer W1 ausgeführt, um mehrere Wandstrukturen WS in den Trenches TR, mehrere Ausrichtungsmarkierungen AM in den Ausrichtungsausschnitten AR und mehrere Schutzbeschichtungen PC, die teilweise die obere Fläche des Dummyhalbleiterwafers W1 abdecken, auszubilden. Die Wandstrukturen WS und die Ausrichtungsmarkierungen AM sind in dem Dummyhalbleiterwafer W1 eingebettet, während die Wandstrukturen WS und die Ausrichtungsmarkierungen AM nicht durch die Schutzbeschichtungen PC abgedeckt sind. In einigen Ausführungsformen können die Wandstrukturen WS ringförmige Wandstrukturen sein und die Ausrichtungsmarkierungen AM können L-förmige Ausrichtungsmarkierungen oder kreuzförmige Ausrichtungsmarkierungen sein. Die Wandstrukturen WS, die Ausrichtungsmarkierungen AM und die Schutzbeschichtungen PC sind beispielsweise durch einen dreidimensionalen (3D) Druckprozess ausgebildet, sodass die Wandstrukturen WS, die Ausrichtungsmarkierungen AM und die Schutzbeschichtungen PC sich in Dicke und Volumen unterscheiden können. Das Material der Wandstrukturen WS, der Ausrichtungsmarkierungen AM und der Schutzbeschichtungen PC kann Polymer (z. B. Polyimid oder dergleichen) enthalten. Die Wandstrukturen WS können die Trenches TR teilweise füllen, um eine Platzierung von Vorsprüngen P (in 1B nicht illustriert, aber nachfolgend bezüglich 3A illustriert und beschrieben). die mindestens teilweise in die Trenches TR reichen, zu erlauben, wobei die Ausrichtungsmarkierungen AM die Ausrichtungsausschnitte AR vollständig ausfüllen können und die Schutzbeschichtungen PC Abschnitte der oberen Fläche des Dummyhalbleiterwafer W1 bedecken können, die durch die ringförmigen Wandstrukturen WS eingeschlossen sind. Da die Wandstrukturen WS die Trenches TR teilweise füllen und nicht von der oberen Fläche des Dummyhalbleiterwafers W1 vorspringen, stehen die Wandstrukturen WS nicht mit den Schutzbeschichtungen PC direkt in Kontakt. Beispielsweise kann die Höhe der Wandstrukturen WS von etwa 50 Mikrometer bis etwa 600 Mikrometer reichen, was etwa 7 % bis etwa 80 % der Dicke des Dummyhalbleiterwafers W1 entspricht. In einigen Ausführungsformen sind obere Flächen der Wandstrukturen WS tiefer als die oberen Flächen der vereinzelten Dummydies 100a und die Ebenenhöhendifferenz zwischen den Flächen der Wandstrukturen WS sind tiefer als die oberen Flächen der vereinzelten Dummydies 100a liegt in einem Bereich von etwa 3 Mikrometer bis etwa 50 Mikrometer.
  • Die Querschnittsansicht der vereinzelten Dummydie 100a aus 1C ist entlang der Querschnittslinie L-L' aus 2 geschnitten. Mit Verweis auf 1C ist der Dummyhalbleiterwafer W1 an einem Sägeband T befestigt, das durch einen Rahmen F getragen wird. Ein Vereinzelungsverfahren (z. B. ein Wafersägeverfahren) wird dann durchgeführt, um den Dummyhalbleiterwafer W1 zu vereinzeln, um mehrere vereinzelte Dummydies 100a zu erreichen.
  • Wie in 1C und 2 gezeigt, enthält der vereinzelte Dummydie 100a einen Trench TR, eine Wandstruktur WS, die teilweise in dem Trench TR gefüllt ist, eine Ausrichtungsmarkierung AM und eine Schutzbeschichtung PC. Der Trench TR und die Wandstruktur WS definieren eine zentrale Region und eine Peripherieregion des vereinzelten Dummydies 100a, wobei eine Region, die von der Wandstruktur WS umgeben ist, als die zentrale Region bezeichnet werden kann und eine Region außerhalb der Wandstruktur WS als die Peripherieregion bezeichnet werden kann. Die Wandstruktur WS und die Ausrichtungsmarkierung AM sind in den vereinzelten Dummydie 100a eingebettet. Die Wandstruktur WS und die Ausrichtungsmarkierung AM erstrecken sich beide von der oberen Fläche des vereinzelten Dummydie 100a abwärts in das Innere des vereinzelten Dummydies 100a. Die Schutzbeschichtung PC deckt teilweise die obere Fläche der zentralen Region des vereinzelten Dummydies 100a ab. Die Wandstruktur WS und die Ausrichtungsmarkierung AM sind nicht durch die Schutzbeschichtungen PC bedeckt. Die Schutzbeschichtung PC kann einen Abschnitt der oberen Fläche des vereinzelten Dummydies 100a bedecken, die durch die ringförmige Wandstruktur WS eingeschlossen ist. Da die Wandstruktur WS den Trench TR teilweise fällt und nicht von der oberen Fläche des vereinzelten Dummydies 100a vorspringt, ist die Wandstruktur WS, die in den vereinzelten Dummydie 100a eingebettet ist, nicht direkt mit der Schutzbeschichtung PC in Kontakt. beispielsweise kann die Höhe der Wandstruktur WS von etwa 50 Mikrometer bis etwa 600 Mikrometer reichen, was etwa 7 % bis etwa 80 % der Dicke des vereinzelten Dummydies 100a darstellt. In einigen alternativen Ausführungsformen enthält der vereinzelte Dummydie 100a möglicherweise nicht die Ausrichtungsmarkierung AM.
  • Mit Verweis auf 3A ist ein Interposerwafer INT, der mehrere photonisch integrierte Schaltungsdies 200 umfasst, bereitgestellt. Die photonisch integrierten Schaltungsdies 200 in dem Interposerwafer INT sind in einem Array angeordnet und physisch miteinander verbunden. Jeder der photonisch integrierten Schaltungsdies 200 kann jeweils einen elektrischen Verbindungsabschnitt 200a, mindestens einen optischen Eingabe-/Ausgabeabschnitt 200b, der konfiguriert ist, das optische Signal zu senden und zu empfangen, und mindestens eine Rille 200c umfassen, die sich in der Nähe des mindestens einen optischen Eingabe-/Ausgabeabschnitts 200b befindet. Das oben erwähnte optische Signal ist beispielsweise pulsiertes Licht, Licht mit Dauerstrich- (CW) Kombinationen davon oder dergleichen. In einigen Ausführungsformen können die elektrischen Verbindungsabschnitte 200a der photonisch integrierten Schaltungsdies 200 Strukturen umfassen, um Halbleiterdurchkontaktierungen (TSVs - nachfolgend genauer mit Bezug zu 3G beschrieben), Halbleitervorrichtungen (z. B. Transistoren, Kondensatoren und so weiter), Verkabelungen oder andere Leiter für elektrische Verbindung umfassen, während die optischen Eingabe-/Ausgabeabschnitte 200b der photonisch integrierten Schaltungsdies 200 Halbleitervorrichtungen und optische Vorrichtungen zur Verarbeitung des optischen Signals umfassen können. Beispielsweise können die Halbleitervorrichtungen, die in den optischen Eingabe-/Ausgabeabschnitten 200b ausgebildet sind, Transistoren, Kondensatoren, Photodioden oder die Kombination daraus enthalten, und die optischen Vorrichtungen, die in den optischen Eingabe-/Ausgabeabschnitten 200b ausgebildet sind, können Kantenkoppler, Modulatoren, Wellenleiter, Filter oder eine Kombination davon umfassen. Wie in 3A dargestellt, kann der Interposerwafer INT eine erste aktive Fläche AS1 und eine erste hintere Fläche RS1 enthalten, die der ersten aktiven Fläche AS1 gegenüberliegt, wobei die elektrischen Verbindungsabschnitte 200a, die optischen Eingabe-/Ausgabeabschnitte 200b und die Rillen 200c der photonisch integrierten Schaltungsdies 200 an der ersten aktiven Fläche AS1 des Interposerwafers INT ausgebildet sind. In einigen Ausführungsformen können die Rillen 200c, die an der ersten aktiven Fläche AS1 des Interposerwafers INT ausgebildet sind, V-Rillen sein (dargestellt in 4), die durch Ätzen (z. B. Stapeln einer dielektrischen Schicht und einer Passivierungsschicht über dem Wafer INT, Ausbildung einer Öffnung, Auskleidung der Öffnungen mit einem Dielektrikum wie Siliziumnitrid, Öffnung der Auskleidung und Nassätzen des Wafers INT durch die Auskleidung vor Entfernen der Schichten) oder andere geeignete Verfahren ausgebildet sind. Die Anzahl der Rille(n) 200c, die an jedem photonisch integrierten Schaltungsdie 200 ausgebildet sind, ist in dieser Offenbarung nicht eingeschränkt.
  • Wie in 3A dargestellt, kann der Interposerwafer INT ferner mehrere leitfähige Bumps B1 enthalten, die an der ersten aktiven Fläche AS1 davon ausgebildet sind. In einigen Ausführungsformen können die leitfähigen Bumps B1 Mikrobumps (z. B. Lötbumps, Kupferbumps oder andere metallische Bumps) sein, die an der ersten aktiven Fläche AS1 des Interposerwafers INT ausgebildet sind. Beispielsweise können mehrere Gruppen leitfähiger Bumps B1 an dem Interposerwafer INT ausgebildet sein und jede Gruppe der leitfähigen Bumps B1 kann jeweils an einem der photonisch integrierten Schaltungsdies 200 ausgebildet sein. Weiterhin kann der Interposerwafer INT ferner mehrere Vorsprünge P enthalten, die an der ersten aktiven Fläche AS1 davon ausgebildet sind. In einigen Ausführungsformen sind die Vorsprünge P aus denselben Materialien und mit denselben Verfahren ausgebildet wie die leitfähigen Bumps, wobei dies jedoch auch anders sein kann. Die Vorsprünge P können ringförmige Vorsprüngen sein, die die Rillen 200c umgeben. Die Abmessung (d. h. Dicke und Breite), Position und Form der Vorsprünge P kann so entworfen sein, dass sie den Trenches TR der vereinzelten Dummydies 100a wie in 2 illustriert entspricht. Beispielsweise reicht die Höhe der Vorsprünge P von etwa 5 Mikrometer bis etwa 50 Mikrometer.
  • Mit Verweis auf 3B, 3C und 4 sind mehrere Klebeschichten G an der ersten aktiven Fläche AS1 des Interposerwafers INT ausgebildet. Dann werden die vereinzelten Dummydies 100a aufgenommen und an der ersten aktiven Fläche AS1 des Interposerwafers INT platziert. Die vereinzelten Dummydies 100a werden an der ersten aktiven Fläche AS1 des Interposerwafers INT durch die Klebeschichten G befestigt. Die Klebeschichten G können ein wärmeaushärtendes Polymer sein, das an der ersten aktiven Fläche AS1 des Interposerwafers INT durch einen Abgabeprozess oder dergleichen ausgebildet ist. Die Klebeschicht G kann als ein Klebstoff dienen, um die vereinzelten Dummydies 100a an der ersten aktiven Fläche AS1 des Interposerwafers INT zu befestigen. Die Klebeschicht G kann einen lateralen Abstand von den Vorsprüngen P halten. In einigen alternativen Ausführungsformen kann die Klebeschicht G an den Vorsprüngen P befestigt sein. Die Dicke der Klebeschichten G kann geringer sein als die Höhe der Vorsprünge P wie in 3B illustriert. Weiter kann die Verteilung der Klebeschichten G den Peripherieregionen der vereinzelten Dummydies 100a entsprechen, sodass die Rille 200c, die an der ersten aktiven Fläche AS1 des Interposerwafers INT ausgebildet ist, nicht durch die Klebeschicht G bedeckt ist.
  • Nach der Befestigung der vereinzelten Dummydies 100a an dem Interposerwafer INT kleben die Peripherieregionen der vereinzelten Dummydies 100a durch die Klebeschichten G an dem Interposerwafer INT und die zentrale Region der vereinzelten Dummydies 100a decken die Rillen 200c ab. Die Vorsprünge P können sich zu den Wandstrukturen WS erstrecken und in die Trenches TR der vereinzelten Dummydies 100a vorspringen. In einigen Ausführungsformen stehen die Vorsprünge P direkt mit den Wandstrukturen WS der vereinzelten Dummydies 100a in Kontakt und die Trenches TR der vereinzelten Dummydies 100a sind vollständig oder teilweise durch die Vorsprünge P und die Wandstrukturen WS gefüllt. In einigen alternativen Ausführungsformen stehen die Vorsprünge P nicht mit den Wandstrukturen WS der vereinzelten Dummydies 100a in Kontakt. Die Vorsprünge P und die Trenches TR könne die Ausrichtung der vereinzelten Dummydies 100a und des Interposerwafers INT ermöglichen.
  • Nach der Befestigung der vereinzelten Dummydies 100a an dem Interposerwafer INT können die Schutzbeschichtungen PC der vereinzelten Dummydies 100a die Rillen 200c des Interposerwafers INT abdecken und vor Schaden schützen. Wie in 3C können die Schutzbeschichtungen PC in einigen Ausführungsformen einen seitlichen Abstand von den Vorsprüngen P halten, um zu helfen, zu verhindern, dass die Schutzbeschichtungen PC die Vorsprünge P stören. Beispielsweise recht die laterale Entfernung von den Schutzbeschichtungen PC zu den Vorsprüngen P von etwa 10 Mikrometer bis etwa 100 Mikrometer. In einigen alternativen Ausführungsformen können die Schutzbeschichtungen PC mit den Vorsprüngen P in Kontakt stehen. Die Dicke der Schutzbeschichtungen PC kann im Wesentlichen identisch wie die der Klebeschichten G sein. Beispielsweise reicht die Dicke der Schutzbeschichtungen PC und der Klebeschichten G von etwa 100 Mikrometer bis etwa 2000 Mikrometer. Weiter können die Schutzbeschichtungen PC mit der ersten aktiven Fläche AS1 des Interposerwafers INT in Kontakt stehen aber nicht dauerhaft an der ersten aktiven Fläche AS1 des Interposerwafers INT befestigt sein.
  • Mit Verweis auf 3C sind mehrere elektrisch integrierte Schaltungsdies 300 bereitgestellt, die leitfähige Bumps B2 umfassen, die daran ausgebildet sind, und an dem Interposerwafer INT montiert. In einigen Ausführungsformen können die elektrisch integrierten Schaltungsdies 300 aufgenommen und auf der ersten aktiven Fläche AS1 des Interposerwafers INT platziert sein, sodass die elektrisch integrierten Schaltungsdies 300 die elektrischen Verbindungsabschnitte 200a photonisch integrierter Schaltungsdies 200 abdecken können. Jeder der elektrisch integrierten Schaltungsdies 300 kann jeweils eine zweite aktive Fläche und eine zweite hintere Fläche RS2 gegenüber der zweiten aktiven Fläche AS2 enthalten. Nachdem die elektrisch integrierten Schaltungsdies 300 aufgenommen und auf dem Interposerwafer INT platziert werden, kann die zweite aktive Fläche AS2 der elektrisch integrierten Schaltungsdies 300 zu dem Interposerwafer INT weisen und die elektrisch integrierten Schaltungsdies 300 können mit dem Interposerwafer INT durch die leitfähigen Bumps B1, die leitfähigen Bumps B2 und Lötmaterial zwischen den leitfähigen Bumps B1 und B2 verbunden sein. Beispielsweise kann ein Reflowprozess der leitfähigen Bumps B1 durchgeführt werden, um die Verbindung zwischen den elektrisch integrierten Schaltungsdies 300 und dem Interposerwafer INT zu ermöglichen. In einigen Ausführungsformen kann die Anzahl der elektrisch integrierten Schaltungsdies 300 gleich wie die Anzahl photonisch integrierter Schaltungsdies 200 sein, die in dem Interposerwafer INT enthalten sind. In einigen alternativen Ausführungsformen kann die Anzahl der elektrisch integrierten Schaltungsdies 300 größer als die Anzahl photonisch integrierter Schaltungsdies 200 sein, die in dem Interposerwafer INT enthalten sind. Die Anzahl der elektrisch integrierten Schaltungsdies 300 ist in dieser Offenbarung nicht eingeschränkt.
  • In einigen Ausführungsformen erfolgt die Befestigung der vereinzelten Dummydies 100a vor der Verbindung der elektrisch integrierten Schaltungsdies 300. In einigen alternativen Ausführungsformen erfolgt die Verbindung der elektrisch integrierten Schaltungsdies 300 vor der Befestigung der vereinzelten Dummydies 100a.
  • Mit Verweis auf 3D können nach der Durchführung des oben genannten Reflowprozesses der leitfähigen Bumps B1 und B2 Unterfüllungen UF1 zwischen den elektrisch integrierten Schaltungsdies 300 und dem Interposerwafer INT ausgebildet werden, um die leitfähigen Bumps B1 und B2 lateral zu verkapseln. Die Unterfüllungen UF1 schützt nicht nur die leitfähigen Bumps B1 und B2 vor Ermüdung, sondern erhöht auch die Verbindungszuverlässigkeit zwischen den elektrisch integrierten Schaltungsdies 300 und dem Interposerwafer INT. In einigen Ausführungsformen kann das Material der Klebeschicht G und der Unterfüllungen UF1 ein thermal aushärtendes Polymer sein und kann gleichzeitig durch einen Wärmehärtungsprozess gehärtet werden.
  • In einigen anderen Ausführungsformen kann die Ausbildung der Unterfüllung UF1 weggelassen werden.
  • Wenn auch die Verbindung und elektrische Verbindung (dargestellt in 3C) zwischen den elektrisch integrierten Schaltungsdies 300 und dem Interposerwafer INT durch die leitfähigen Bumps B1 und B2 erreicht wird, die durch die Unterfüllung UF1 verkapselt sind, ist die Verbindung und die elektrische Verbindung zwischen den elektrisch integrierten Schaltungsdies 300 und dem Interposerwafer INT dieser Offenbarung nicht darauf beschränkt. Andere geeignete Chip-zu-Wafer-Verbindungsprozesse (z. B. ein Chip-zu-Wafer-Hybridverbindungsprozess) können verwendet werden.
  • Mit Verweis auf 3E und 3F ist eine isolierende Verkapselung 400 auf dem Interposerwafer INT ausgebildet, um die vereinzelten Dummydies 100a, die elektrisch integrierten Schaltungsdies 300, die Unterfüllung UF1 und die Klebeschichten G zu verkapseln. In einigen Ausführungsformen kann die isolierende Verkapselung 400 durch einen Überformprozess ausgebildet werden, auf den ein erster Schleifprozess folgt. Während des Überformprozesses wird ein isolierendes Formmaterial auf dem Interposerwafer INT ausgebildet, um die elektrisch integrierten Schaltungsdies 300, die Unterfüllung UF1 und die Klebeschichten G so zu verkapseln, dass die elektrisch integrierten Schaltungsdies 300, die Unterfüllung UF1 und die Klebeschichten G nicht offengelegt werden. Dann wird, wie in 3F illustriert, das isolierende Formmaterial geschliffen oder poliert, bis die zweite hintere Fläche RS2 der elektrisch integrierten Schaltungsdies 300 und die hintere Fläche der Dummydies 100a offengelegt sind. Nach dem Durchführen des ersten Schleifprozesses ist eine polierte isolierende Verkapselung 400a, die die Dummydies 100a und die elektrisch integrierten Schaltungsdies 300 lateral verkapselt über dem Interposerwafer INT ausgebildet. Der oben genannte erste Schleifprozess des isolierenden Formmaterials kann ein chemisch-mechanischer Polier- (CMP) Prozess, ein mechanischer Schleifprozess, Kombinationen daraus oder andere geeignete Prozesse sein.
  • Mit Verweis auf 3G wird ein Ausdünnungsprozess ausgeführt, um die Dicke des Interposerwafers INT von einer ersten hinteren Fläche RS1 zu verringern. In einigen Ausführungsformen kann ein Schleif- oder Polierprozess auf der ersten hinteren Fläche RS1 des Interposerwafers INT ausgeführt werden, bis die elektrischen Verbindungsabschnitte 200a der photonisch integrierten Schaltungsdies 200 von der ersten hinteren Fläche RS1 des Interposerwafers INT offengelegt werden, d. h. zum Abschließen der Ausbildung der TSVs. Der oben genannte Ausdünnungsprozess des Interposerwafers INT kann ein chemisch-mechanischer Polier- (CMP) Prozess, ein mechanischer Schleifprozess, Kombinationen daraus oder andere geeignete Prozesse sein.
  • Nach dem Durchführen des Ausdünnungsprozesses des Interposerwafers INT können Umverteilungsverdrahtungen RDL und leitfähige Bumps B3 an der ersten hinteren Fläche RS1 des Interposerwafers INT ausgebildet sein. In einigen Ausführungsformen können die leitfähigen Bumps B3, die an der ersten hinteren Fläche RS1 des Interposerwafers INT ausgebildet sind, „Controlled Collapse Chip Connection“-Bumps (C4-Bumps) sein. Beispielsweise können mehrere Gruppen leitfähiger Bumps B3 an der ersten hinteren Fläche RS1 des Interposerwafers INT ausgebildet sein und jede Gruppe der leitfähigen Bumps B3 kann jeweils an einem der photonisch integrierten Schaltungsdies 200 ausgebildet sein.
  • Nach der Durchführung des Ausdünnungsprozesses des Interposerwafers INT wird das isolierende Formmaterial durch einen zweiten Schleifprozess weiter geschliffen oder poliert. Während des zweiten Schleifprozesses der isolierenden Verkapselung 400a wird nicht nur das isolierende Formmaterial teilweise entfernt, sondern auch Abschnitte des elektrisch integrierten Schaltungsdies 300 und der vereinzelten Dummydies 100a werden entfernt. Nach dem Durchführen des zweiten Schleifprozesses werden Dummydies 100b mit verringerter Dicke, elektrisch integrierte Schaltungsdies 300a mit verringerter Dicke und eine polierte isolierende Verkapselung 400b über dem Interposerwafer INT ausgebildet. Wie in 3G dargestellt, werden nach dem Durchführen des zweiten Schleifprozesses die Wandstrukturen WS von der hinteren Fläche der Dummydies 100b offengelegt. Der oben genannte zweite Schleifprozess des isolierenden Formmaterials kann ein chemisch-mechanischer Polier- (CMP) Prozess, ein mechanischer Schleifprozess, Kombinationen daraus oder andere geeignete Prozesse sein.
  • Mit Verweis auf 3H wird ein Vereinzelungsverfahren durchgeführt, um die Waferebenenstruktur aus 3G in mehrere vereinzelte optische Transceiver OTC zu vereinzeln. Abschnitte der isolierenden Verkapselung 400b, Abschnitte der Dummydies 100b, und Abschnitte der Klebeschichten G können durch das Vereinzelungsverfahren entfernt werden. Wie in aus 3H illustriert, können die Ausrichtungsmarkierungen AM, Abschnitte der Wandstrukturen WS, Abschnitte der zentralen Regionen der Dummydies 100b, und Abschnitte der Peripherieregionen der Dummydies 100b durch das Vereinzelungsverfahren entfernt werden. Nach dem Durchführen des Vereinzelungsverfahrens sind ein Ende der Rille 200c zugänglich von einer Seitenwand des vereinzelten optischen Transceivers OTC.
  • Mit Verweis auf 3I wird nach dem Durchführen des Vereinzelungsverfahrens einer der vereinzelten optischen Transceiver OTC aufgenommen und auf einem Schaltungssubstrat SUB platziert. Die leitfähigen Bumps B3 des vereinzelten optischen Transceivers OTC sind elektrisch mit Drähten des Schaltungssubstrats SUB verbunden. In einigen Ausführungsformen ist das Schaltungssubstrat SUB eine Platine mit mehreren leitfähigen Kugeln (z. B. Lötkugeln oder dergleichen), die an der unteren Fläche davon ausgebildet sind. In anderen Worten, das Schaltungssubstrat SUB ist ein „Ball Grid Array“- (BGA) Schaltungssubstrat.
  • Mit Verweis auf 3J wird nach Verbindung des vereinzelten optischen Transceivers OTC mit dem Schaltungssubstrat SUB ein Ablationsprozess durchgeführt, um die Wandstruktur WS zu entfernen, die in den Dummydie 100b eingebettet ist, sodass die zentrale Region CR des Dummydies 100b und die Schutzbeschichtung PC von der Peripherieregion D des Dummydies 100b und den photonisch integrierten Schaltungsdies 200 abgeschält wird. In einigen Ausführungsformen ist der Ablationsprozess ein Laserablationsprozess für die teilweise oder vollständige Entfernung der Wandstruktur WS. Nach dem Entfernen der Wandstruktur WS zwischen der Peripherieregion D und der zentralen Region CR des Dummydies 100b können die zentrale Region des Dummydies 100b und die Schutzbeschichtung PC aufgenommen und entfernt werden, sodass der Vorsprung P und die Rille 200c auf den photonisch integrierten Schaltungsdies 200 offengelegt werden. Die Peripherieregion D kann als Halbleiterdamm (z. B. ein Siliziumdamm) dienen, um die Verteilung der isolierenden Verkapselung 400b einzuschränken. Der Halbleiterdamm D ist beispielsweise elektrisch schwebend. Nach der Entfernung der zentralen Region CR des Dummydies 100b, wird ein Chip-on-Wafer-on-Substrate- (CoWoS) Package mit kleinem Formfaktor erreicht. In einigen Ausführungsformen kann eine Breite oder Länge des CoWoS-Packages mit kleinem Formfaktor von etwa 1 Zentimeter bis etwa 5 Zentimeter reichen, während die Dicke des CoWoS-Packages mit kleinem Formfaktor von etwa 1 Millimeter bis etwa 3 Millimeter reichen kann.
  • Andere Merkmale und Prozesse können ebenfalls enthalten sein. Beispielsweise können Prüfstrukturen eingeschlossen sein, um bei der Verifizierungsprüfung der 3D-Verpackung oder 3D-IC-Vorrichtungen zu helfen. Die Prüfstrukturen können beispielsweise Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, das die Prüfung der 3D-Verpackung oder 3D-IC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie auf der endgültigen Struktur ausgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies einschließt, um den Ertrag zu erhöhen und die Kosten zu senken.
  • In einigen Ausführungsformen kann eine Unterfüllung UF2 zwischen dem vereinzelten optischen Transceiver OTC und dem Schaltungssubstrat SUB ausgebildet sein, um lateral die photonisch integrierten Schaltungsdies 200 und die leitfähigen Bumps B3 zu verkapseln. In einigen alternativen Ausführungsformen kann die Ausbildung der Unterfüllung UF2 weggelassen werden.
  • Mit Verweis auf 3K ist nach dem Entfernen der zentralen Region CR des Dummydies 100b eine optische Faser FB bereitgestellt und in der Rille 200c montiert. In einigen Ausführungsformen ist die optische Faser FB bereitgestellt und lateral in die Rille eingeführt. Die optische Faser FB erstreckt sich lateral entlang der Rille 200c und ist optisch mit dem optischen Eingabe-/Ausgabeabschnitt 200b der photonisch integrierten Schaltungsdies 200 gekoppelt. Da sich die optische Faser FB, die in der Rille 200c montiert ist, lateral erstreckt, ist die Baugruppe, die den optischen Transceiver OTC und die optische Faser FB enthält, kompakt.
  • Wie in 3K dargestellt, befindet sich die Peripherieregion D (z. B. der Halbleiterdamm) in einem Abstand D1 von dem elektrisch integrierten Schaltungsdie 300a. In anderen Worten, der Abstand D1 stellt die Breite eines Abschnitts der isolierenden Verkapselung 400b zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D (z. B. dem Halbleiterdamm) dar. Beispielsweise reicht der Abstand D1 von etwa 30 Mikrometer bis etwa 200 Mikrometer.
  • 4 illustriert schematisch eine perspektivische Ansicht des Interposers aus 3A und den vereinzelten Dummydie aus 2. In einer Ausführungsform werden die vereinzelten Dummydies 100a aufgenommen und an der ersten aktiven Fläche AS1 des Interposerwafers INT platziert. Die vereinzelten Dummydies 100a sind an der ersten aktiven Fläche AS1 des Interposerwafers INT durch die Klebeschichten G befestigt. 5 illustriert schematisch eine Draufsicht des CoWoS-Packages nach einigen Ausführungsformen dieser Offenbarung. 3K illustriert schematisch eine Querschnittsansicht entlang der Linie I-I' dargestellt in 5 nach einigen Ausführungsformen dieser Offenbarung. 6 illustriert schematisch eine Querschnittsansicht entlang der Linie II-II' aus 5 nach einigen Ausführungsformen dieser Offenbarung.
  • Wie in 3K, 5 und 6 dargestellt, wird, nachdem die zentrale Region CR des Dummydies 100b (dargestellt in 3J) entfernt wird, eine Kerbe N über den photonisch integrierten Schaltungsdies 200 ausgebildet, um die Rille 200c so offenzulegen, dass es einfacher ist, die optische Faser FB in der Rille 200c zu montieren. Dementsprechend kann die Ertragsrate der Montage der optischen Faser FB erhöht werden.
  • 7 und 8 illustrieren schematisch Querschnittsansichten des CoWoS-Packages nach verschiedenen Ausführungsformen dieser Offenbarung.
  • Mit Verweis auf 3K und 7 sind die CoWoS-Packages aus 3K und 7 ähnlich, außer, dass die isolierende Verkapselung 400b aus 7 nicht zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D (z. B. der Halbleiterdamm) eingefüllt wird. Stattdessen wird die Unterfüllung UF1 abgegeben, um den Raum zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D, vollständig zu füllen, wie etwa durch Abgabe der Unterfüllung UF1 zwischen der Peripherieregion D und dem elektrisch integrierten Schaltungsdie 300a. Wie in 7 dargestellt, befindet sich die Peripherieregion D (z. B. der Halbleiterdamm) in einem Abstand D2 von dem elektrisch integrierten Schaltungsdie 300a. In anderen Worten, der Abstand D2 stellt die Breite eines Abschnitts der Unterfüllung UF1 zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D (z. B. dem Halbleiterdamm) dar. Beispielsweise reicht der Abstand D2 von etwa 30 Mikrometer bis etwa 200 Mikrometer.
  • Mit Verweis auf 7 und 8 sind die CoWoS Packages aus 7 und 8 ähnlich, außer, dass die Peripherieregion D (d. h. der Halbleiterdamm) aus 8 durch einen Abschnitt der Unterfüllung UF1 und einen Abschnitt der isolierenden Verkapselung 400b in einem Abstand von dem elektrisch integrierten Schaltungsdie 300a gehalten wird. Beispielsweise wird die Unterfüllung UF1 abgegeben, um einen Abschnitt des Raums zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D zu füllen, sodass die isolierende Verkapselung 400b einen Rest des Raums zwischen dem elektrisch integrierten Schaltungsdie 300a und der Peripherieregion D füllen kann. Beispielsweise reicht der Abstand D2 von etwa 30 Mikrometer bis etwa 200 Mikrometer.
  • 9 bis 11 illustrieren schematisch Draufsichten des CoWoS-Packages nach verschiedenen Ausführungsformen dieser Offenbarung.
  • Mit Verweis auf 5 und 9 sind die Draufsichten der CoWoS-Packages aus 5 und 9 ähnlich, außer, dass das CoWoS-Package aus 9 keinen Vorsprung P enthält.
  • Mit Verweis auf 9 und 10 sind die Draufsichten auf die CoWoS-Packages aus 9 und 10 ähnlich, außer, dass der Halbleiterdamm D des CoWoS-Packages aus 10 ein kammförmiger Halbleiterdamm ist. Wie in 10 dargestellt, enthält der kammförmige Halbleiterdamm D mehrere parallele Kerben N. In einigen Ausführungsformen legen die Kerben N die Rillen 200c offen, und die Erstreckungsrichtung der parallelen Kerben N kann im Wesentlichen parallel zu der der Rillen 200c laufen.
  • Mit Verweis auf 10 und 11 sind die Draufsichten der CoWoS-Packages aus 10 und 11 ähnlich, außer, dass das CoWoS-Package aus 11 ferner mehrere Vorsprünge P enthält, wobei jeder Vorsprung P jeweils einer der Kerben N des Halbleiterdamms D entsprechend verteilt ist.
  • Durch Verwendung der hierin beschriebenen Ausführungsformen können photonische Fasern in einen Interposer wie einen Siliziuminterposer integriert werden. Ferner können durch Umsetzung der Ausführungsformen in einem System auf einem integrierten Chip (SOIC) die elektrischen Verluste minimiert werden, was zu einer effizienteren Endvorrichtung führt.
  • Nach einigen Ausführungsformen dieser Erfindung werden ein photonisch integrierter Schaltungsdie, ein elektrisch integrierter Schaltungsdie, ein Halbleiterdamm und eine isolierende Verkapselung bereitgestellt. Der photonisch integrierte Schaltungsdie enthält einen optischen Eingabe-/Ausgabeabschnitt und eine Rille in der Nähe des optischen Eingabe-/Ausgabeabschnitts, wobei die Rille für laterale Einführung der mindestens einen optischen Faser angepasst ist. Der elektrisch integrierte Schaltungsdie ist über dem photonisch integrierten Schaltungsdie angeordnet und elektrisch damit verbunden. Der Halbleiterdamm ist über dem photonisch integrierten Schaltungsdie angeordnet. Die isolierende Verkapselung ist über dem photonisch integrierten Schaltungsdie angeordnet und verkapselt lateral den elektrisch integrierten Schaltungsdie und den Halbleiterdamm.
  • Nach einigen anderen Ausführungsformen dieser Erfindung wird eine Struktur, die ein photonisch integrierter Schaltungsdie, ein elektrisch integrierter Schaltungsdie, ein Halbleiterdamm und eine isolierende Verkapselung umfasst, bereitgestellt. Der photonisch integrierte Schaltungsdie umfasst einen optischen Eingabe-/Ausgabeabschnitt und eine optische Fasereinführungsrille in der Nähe des optischen Eingabe-/Ausgabeabschnitts. Der elektrisch integrierte Schaltungsdie und ein Halbleiterdamm sind über dem photonisch integrierten Schaltungsdie nebeneinander angeordnet, wobei der elektrisch integrierte Schaltungsdie elektrisch mit dem photonisch integrierten Schaltungsdie verbunden ist. Die isolierende Verkapselung ist über dem photonisch integrierten Schaltungsdie angeordnet und verkapselt lateral den elektrisch integrierten Schaltungsdie und den Halbleiterdamm, wobei eine Seitenfläche des Halbleiterdamms zugänglich durch die isolierende Verkapselung offengelegt ist, und der Halbleiterdamm trennt die optische Fasereinführungsrille von der isolierenden Verkapselung.
  • Nach einigen alternativen Ausführungsformen dieser Erfindung ist ein Verfahren, das die folgenden Schritte umfasst, bereitgestellt. ein photonisch integrierter Schaltungsdie, der mindestens einen optischen Eingabe-/Ausgabeabschnitt und mindestens eine Rille, die sich in der Nähe des optischen Eingabe-/Ausgabeabschnitts befindet, umfasst, ist bereitgestellt. Ein elektrisch integrierter Schaltungsdie und ein Dummydie sind auf dem photonisch integrierten Schaltungsdie verbunden. Ein Abschnitt des Dummydies wird entfernt, um einen Halbleiterdamm zu formen, der eine Kerbe aufweist, sodass die mindestens eine Rille durch die Kerbe des Halbleiterdamms offengelegt wird.

Claims (20)

  1. Struktur, aufweisend: einen photonisch integrierten Schaltungsdie (200), aufweisend einen optischen Eingabe-/Ausgabeabschnitt (200b) und eine Rille (200c), die sich an den optischen Eingabe-/Ausgabeabschnitt (200b) angrenzend befindet; einen elektrisch integrierter Schaltungsdie (300), der über dem photonisch integrierten Schaltungsdie (200) angeordnet und elektrisch damit verbunden ist; einen Halbleiterdamm (D), der über dem photonisch integrierten Schaltungsdie (300) angeordnet ist, wobei der Halbleiterdamm (D) eine Kerbe (N) aufweist und die Rille (200c) durch die Kerbe (N) des Halbleiterdamms (D) zugänglich offengelegt ist; und eine isolierende Verkapselung (400, 400a, 400b), die über dem photonisch integrierten Schaltungsdie (200) angeordnet ist und den elektrisch integrierten Schaltungsdie (300) lateral verkapselt und sich in physischem Kontakt mit dem Halbleiterdamm (D) befindet.
  2. Struktur nach Anspruch 1, wobei der elektrisch integrierte Schaltungsdie (300) elektrisch mit dem photonisch integrierten Schaltungsdie (200) durch mehrere Mikrobumps (B1) verbunden ist.
  3. Struktur nach Anspruch 1 oder 2, wobei der Halbleiterdamm (D) ein Siliziumdamm ist.
  4. Struktur nach Anspruch 1, ferner aufweisend: einen Vorsprung (P), der über dem photonisch integrierten Schaltungsdie (200) angeordnet ist, wobei der Vorsprung (P) durch die Kerbe (N) des Halbleiterdamms (D) zugänglich offengelegt ist.
  5. Struktur nach Anspruch 1 oder 4, ferner aufweisend: eine Klebeschicht (G) zwischen dem Halbleiterdamm (D) und dem photonisch integrierten Schaltungsdie (200).
  6. Struktur nach einem der vorhergehenden Ansprüche, ferner aufweisend mindestens eine optische Faser (FB), die sich innerhalb der Rille (200c) befindet.
  7. Struktur nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein Schaltungssubstrat (SUB), wobei der photonisch integrierte Schaltungsdie (200) über dem Schaltungssubstrat (SUB) angeordnet und elektrisch damit verbunden ist.
  8. Struktur nach Anspruch 7, ferner aufweisend: mehrere leitfähige Bumps (B3); und eine Unterfüllung (UF2), die zwischen dem Schaltungssubstrat (SUB) und dem photonisch integrierten Schaltungsdie (200) angeordnet ist, wobei der photonisch integrierte Schaltungsdie (200) elektrisch mit dem Schaltungssubstrat (SUB) durch die leitfähigen Bumps (B3) verbunden ist und die leitfähigen Bumps (B3) durch die Unterfüllung (UF2) verkapselt sind.
  9. Struktur, aufweisend: einen photonisch integrierten Schaltungsdie (200), umfassend einen optischen Eingabe-/Ausgabeabschnitt (200b) und eine optische Faserrille (200c), die an den optischen Eingabe-/Ausgabeabschnitt (200b) angrenzend angeordnet ist; einen elektrisch integrierten Schaltungsdie (300) und einen Halbleiterdamm (D), die über dem photonisch integrierten Schaltungsdie (200) nebeneinander angeordnet sind, wobei der elektrisch integrierte Schaltungsdie elektrisch mit dem photonisch integrierten Schaltungsdie (200) verbunden ist; eine isolierende Verkapselung (400, 400a, 400b), die über dem photonisch integrierten Schaltungsdie (200) angeordnet ist und den elektrisch integrierten Schaltungsdie (300) lateral verkapselt, und die in physischem Kontakt mit mehreren Seiten des Halbleiterdamms (D) steht, wobei eine Seitenfläche des Halbleiterdamms (D) durch die isolierende Verkapselung (400, 400a, 400b) zugänglich offengelegt ist und der Halbleiterdamm (D) die optische Faserrille (200c) von der isolierenden Verkapselung (400, 400a, 400b) trennt; und mindestens eine optische Faser (FB), die in der optischen Faserrille (200c) angeordnet ist.
  10. Struktur nach Anspruch 9, wobei der Halbleiterdamm (D) eine Kerbe (N) umfasst, die optische Faserrille (200c) durch die Kerbe (N) des Halbleiterdamms (D) zugänglich offengelegt ist und die isolierende Verkapselung (400, 400a, 400b) nicht in der Kerbe (N) des Halbleiterdamms (D) angeordnet ist.
  11. Struktur nach Anspruch 10, ferner aufweisend: einen Vorsprung (P), angeordnet über dem photonisch integrierten Schaltungsdie (200), wobei der Vorsprung (P) durch die Kerbe (N) des Halbleiterdamms (D) zugänglich offengelegt ist.
  12. Struktur nach Anspruch 10 oder 11, wobei eine obere Fläche des elektrisch integrierten Schaltungsdies (300) auf einer Ebene mit einer oberen Fläche des Halbleiterdamms (D) liegt.
  13. Struktur nach einem der vorhergehenden Ansprüche 9 bis 12, ferner aufweisend: ein Schaltungssubstrat (SUB), wobei der photonisch integrierte Schaltungsdie (200) über dem Schaltungssubstrat (SUB) angeordnet und elektrisch damit verbunden ist.
  14. Struktur nach Anspruch 13, ferner aufweisend: mehrere leitfähige Bumps (B3); und eine Unterfüllung (UF2), die zwischen dem Schaltungssubstrat (SUB) und dem photonisch integrierten Schaltungsdie (200) angeordnet ist, wobei der photonisch integrierte Schaltungsdie (200) elektrisch mit dem Schaltungssubstrat (SUB) durch die leitfähigen Bumps (B3) verbunden ist, die leitfähigen Bumps (B3) durch die Unterfüllung (UF2) verkapselt sind und mindestens ein Abschnitt der Unterfüllung (UF2) durch die isolierende Verkapselung (400, 400a, 400b) abgedeckt ist.
  15. Struktur nach Anspruch 14, wobei eine weitere Unterfüllung (UF1) einen Raum zwischen dem elektrisch integrierten Schaltungsdie (300) und dem Halbleiterdamm (D) vollständig ausfüllt.
  16. Struktur nach Anspruch 14, wobei eine weitere Unterfüllung (UF1) und die isolierende Verkapselung (400, 400a, 400b) einen Raum zwischen dem elektrisch integrierten Schaltungsdie (300) und dem Halbleiterdamm (D) vollständig ausfüllen.
  17. Verfahren, umfassend: Bereitstellen eines photonisch integrierten Schaltungsdies (200), der mindestens einen optischen Eingabe-/Ausgabeabschnitt (200b) und mindestens eine Rille (200c) umfasst; Verbinden eines elektrisch integrierten Schaltungsdies (300) und eines Dummydies (100, 100a, 100b) auf dem photonisch integrierten Schaltungsdie (200); und Entfernen eines Abschnitts des Dummydies (100, 100a, 100b), um einen Halbleiterdamm (D) zu formen, der eine Kerbe (N) aufweist, sodass die mindestens eine Rille (200c) durch die Kerbe (N) des Halbleiterdamms (D) offengelegt wird.
  18. Verfahren nach Anspruch 17, ferner umfassend: Montieren mindestens einer optischen Faser (FB) in der mindestens einen Rille (200c).
  19. Verfahren nach Anspruch 17 oder 18, ferner umfassend: Montieren des photonisch integrierten Schaltungsdies (200), auf dem der elektrisch integrierte Schaltungsdie (300) und der Dummydie (100, 100a, 100b) über einem Schaltungssubstrat (SUB) verbunden sind, vor dem Entfernen des Abschnitts des Dummydies (100, 100a, 100b).
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, ferner umfassend: vor dem Entfernen des Abschnitts des Dummydies (100, 100a, 100b), laterales Verkapseln des elektrisch integrierten Schaltungsdies (300) und des Dummydies (100, 100a, 100b), die auf dem photonisch integrierten Schaltungsdie (200) verbunden sind.
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